JP6827401B2 - パワー半導体モジュールの製造方法およびパワー半導体モジュール - Google Patents

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Description

この発明は、パワー半導体モジュールの製造方法に関する。
パワー半導体モジュールは、パワーチップと制御用チップとを備えている。パワーチップはその厚さ方向に通電するため、パワーチップの裏面が電極となる。そのため、複数相（アーム）のパワー半導体モジュールを構成するためには、複数のパワーチップが必要であった。その対策として特許文献１は、複数の横型のパワー半導体素子と制御回路とが１チップに形成された１チップモジュールを開示している。
特開平９−１２０９９５号公報
しかし、従来の１チップモジュールでは、パワーモジュールの通電時の発熱により制御回路の温度が上昇してしまう。そのため、制御回路は動作限界温度を高く設計する必要があり、回路規模が大きくなってしまうという問題があった。
本発明は上述の問題点に鑑み、パワー半導体モジュールの小型化を目的とする。
本発明の第１のパワー半導体モジュールの製造方法は、（ａ）複数の横型パワートランジスタを内蔵するパワー半導体チップを形成する工程と、（ｂ）パワー半導体チップの制御を行う制御用チップを、パワー半導体チップとは異なるプロセスルールに従って形成する工程と、（ｃ）工程（ａ）で形成されたパワー半導体チップと工程（ｂ）で形成された制御用チップとを用いて一つのパワー半導体モジュールを形成する工程と、を備え、制御用チップは、複数の横型パワートランジスタのうち上アームとして動作するパワートランジスタを制御する上アーム制御用チップと、複数の横型パワートランジスタのうち下アームとして動作するパワートランジスタを制御する下アーム制御用チップと、を備え、工程（ｂ）は、上アーム制御用チップと下アーム制御用チップとを異なるプロセスルールに従って形成する工程である。
本発明の第２のパワー半導体モジュールの製造方法は、（ａ）複数の横型パワートランジスタを内蔵するパワー半導体チップを形成する工程と、（ｂ）パワー半導体チップの制御を行う制御用チップを、パワー半導体チップとは異なるプロセスルールに従って形成する工程と、（ｃ）工程（ａ）で形成されたパワー半導体チップと工程（ｂ）で形成された制御用チップとを用いて一つのパワー半導体モジュールを形成する工程と、を備える。工程（ｃ）は、（ｃ１）パワー半導体チップの下面がモールド樹脂から露出するように、パワー半導体チップの下面以外と制御用チップとをモールド樹脂で封止する工程を含む。
本発明のパワー半導体モジュールは、複数の横型パワートランジスタを内蔵するパワー半導体チップと、パワー半導体チップの制御を行う制御用チップとを備え、制御用チップにおける半導体の回路線幅は、パワー半導体チップにおける半導体の回路線幅よりも小さく、制御用チップは、複数の横型パワートランジスタのうち上アームとして動作するパワートランジスタを制御する上アーム制御用チップと、複数の横型パワートランジスタのうち下アームとして動作するパワートランジスタを制御する下アーム制御用チップと、を備え、下アーム制御用チップにおける半導体の回路線幅は、上アーム制御用チップにおける半導体の回路線幅よりも小さい。
本発明の第１のパワー半導体モジュールの製造方法は、（ａ）複数の横型パワートランジスタを内蔵するパワー半導体チップを形成する工程と、（ｂ）パワー半導体チップの制御を行う制御用チップを、パワー半導体チップとは異なるプロセスルールに従って形成する工程と、（ｃ）工程（ａ）で形成されたパワー半導体チップと工程（ｂ）で形成された制御用チップとを用いて一つのパワー半導体モジュールを形成する工程と、を備え、制御用チップは、複数の横型パワートランジスタのうち上アームとして動作するパワートランジスタを制御する上アーム制御用チップと、複数の横型パワートランジスタのうち下アームとして動作するパワートランジスタを制御する下アーム制御用チップと、を備え、工程（ｂ）は、上アーム制御用チップと下アーム制御用チップとを異なるプロセスルールに従って形成する工程である。この製造方法によれば、制御用チップと横型パワートランジスタとが別のチップで形成されるため、制御用チップが横型パワートランジスタの導通時の発熱による受ける影響を小さくすることができる。従って、制御用チップの動作限界温度を低く設計することが出来るため、制御用チップの小型化ひいてはパワー半導体モジュールの小型化が実現できる。また、パワー半導体チップと制御用チップとを異なるプロセスルールに従って形成することにより、制御用チップを最適なプロセスルールに従って形成することが可能であり、制御用チップの小型化を図ることができる。
本発明の第２のパワー半導体モジュールの製造方法は、（ａ）複数の横型パワートランジスタを内蔵するパワー半導体チップを形成する工程と、（ｂ）パワー半導体チップの制御を行う制御用チップを、パワー半導体チップとは異なるプロセスルールに従って形成する工程と、（ｃ）工程（ａ）で形成されたパワー半導体チップと工程（ｂ）で形成された制御用チップとを用いて一つのパワー半導体モジュールを形成する工程と、を備える。工程（ｃ）は、（ｃ１）パワー半導体チップの下面がモールド樹脂から露出するように、パワー半導体チップの下面以外と制御用チップとをモールド樹脂で封止する工程を含む。この製造方法によれば、制御用チップと横型パワートランジスタとが別のチップで形成されるため、制御用チップが横型パワートランジスタの導通時の発熱による受ける影響を小さくすることができる。従って、制御用チップの動作限界温度を低く設計することが出来るため、制御用チップの小型化ひいてはパワー半導体モジュールの小型化が実現できる。また、パワー半導体チップと制御用チップとを異なるプロセスルールに従って形成することにより、制御用チップを最適なプロセスルールに従って形成することが可能であり、制御用チップの小型化を図ることができる。
本発明のパワー半導体モジュールは、複数の横型パワートランジスタを内蔵するパワー半導体チップと、パワー半導体チップの制御を行う制御用チップとを備え、制御用チップにおける半導体の回路線幅は、パワー半導体チップにおける半導体の回路線幅よりも小さく、制御用チップは、複数の横型パワートランジスタのうち上アームとして動作するパワートランジスタを制御する上アーム制御用チップと、複数の横型パワートランジスタのうち下アームとして動作するパワートランジスタを制御する下アーム制御用チップと、を備え、下アーム制御用チップにおける半導体の回路線幅は、上アーム制御用チップにおける半導体の回路線幅よりも小さい。従って、制御用チップの小型化ひいてはパワー半導体モジュールの小型化が実現できる。
実施の形態１に係るパワー半導体モジュールの構成を示す平面図である。 実施の形態１に係るパワー半導体モジュールの構成を示す断面図である。 実施の形態１に係るパワー半導体モジュールの製造工程を示すフローチャートである。 実施の形態２に係るパワー半導体モジュールの構成を示す平面図である。 実施の形態２に係るパワー半導体モジュールの構成を示す断面図である。 実施の形態３に係るパワー半導体モジュールの構成を示す断面図である。 実施の形態４に係るパワー半導体モジュールの構成を示す断面図である。
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
図１は、実施の形態１に係るパワー半導体モジュール１０１の平面図であり、図２はパワー半導体モジュール１０１の断面図である。
パワー半導体モジュール１０１は、６ｉｎ１チップ１、制御用チップ３Ｕ，３Ｖ，３Ｗ、フレーム４、制御側端子５、およびパワー側端子７を備えている。
６ｉｎ１チップ１は、１枚の半導体基板上に６つのパワートランジスタが形成された構成である。６つのパワートランジスタとは、Ｕ相上アームのパワートランジスタ１ＵＰ、Ｕ相下アームのパワートランジスタ１ＵＮ、Ｖ相上アームのパワートランジスタ１ＶＰ、Ｖ相下アームのパワートランジスタ１ＶＮ、Ｗ相上アームのパワートランジスタ１ＷＰ、およびＷ相下アームのパワートランジスタ１ＷＮである。
６ｉｎ１チップ１を構成するパワートランジスタはいずれも横型のパワートランジスタである。図１に示す各パワートランジスタにおいて、梨地ハッチングが施された領域がソース領域、ハッチングが施されていない領域がドレイン領域である。但し、パワートランジスタはＭＯＳＦＥＴに限らず、ＩＧＢＴであっても良く、この場合はコレクタ領域がドレイン領域に代わる。
パワートランジスタ１ＵＰのソース領域とパワートランジスタ１ＵＮのドレイン領域とは、金属パターン２Ｕにより電気的に接続される。また、パワートランジスタ１ＶＰのソース領域とパワートランジスタ１ＶＮのドレイン領域とは、金属パターン２Ｖにより電気的に接続される。また、パワートランジスタ１ＷＰのソース領域とパワートランジスタ１ＷＮのドレイン領域とは、金属パターン２Ｗにより電気的に接続される。
パワートランジスタ１ＵＰ，１ＶＰ，１ＷＰのドレイン領域は、金属パターン２Ｐにより電気的に接続される。また、パワートランジスタ１ＵＮ，１ＶＮ，１ＷＮのドレイン領域は、金属パターン２Ｎにより電気的に接続される。
金属パターン２Ｕにはパワートランジスタ１ＵＰのゲート電極と電気的に接続されたゲートパッド１０が形成されている。同様に金属パターン２Ｖ，２Ｗには、パワートランジスタ１ＶＰ，１ＷＰのゲート電極と電気的に接続されたゲートパッド１０がそれぞれ形成されている。
フレーム４上には制御用チップ３Ｕ，３Ｖ，３Ｗが搭載される。制御用チップ３Ｕ，３Ｖ，３Ｗは、それぞれ４つの制御側端子５およびフレーム４と入力ワイヤ６により電気的に接続される。また、制御用チップ３Ｕは、金属パターン２Ｕ，２Ｎに設けられたゲートパッド１０および金属パターン２Ｕと入力ワイヤ６により電気的に接続される。制御用チップ３Ｕは、Ｕ相のパワートランジスタ１ＵＰ，１ＵＮを制御するチップである。
制御用チップ３Ｖは、金属パターン２Ｖ，２Ｎに設けられたゲートパッド１０および金属パターン２Ｖと入力ワイヤ６により電気的に接続される。制御用チップ３Ｖは、Ｖ相のパワートランジスタ１ＶＰ，１ＶＮを制御するチップである。
制御用チップ３Ｗは、金属パターン２Ｗ，２Ｎに設けられたゲートパッド１０および金属パターン２Ｗと入力ワイヤ６により電気的に接続される。制御用チップ３Ｗは、Ｗ相のパワートランジスタ１ＷＰ，１ＷＮを制御するチップである。
金属パターン２Ｐ，２Ｎ，２Ｕ，２Ｖ，２Ｗは、それぞれ別のパワー側端子７と出力ワイヤ８により電気的に接続される。
ここまでで説明したパワー半導体モジュール１０１の構成要素は、モールド樹脂９により封止される。図２に示すように、フレーム４およびパワー側端子７の一部がモールド樹脂９から露出する。また、図２には示されていないが制御側端子５の一部もモールド樹脂９から露出する。
図１，２では、パワー半導体モジュール１０１をモールドタイプの半導体モジュールとして示したが、ケースタイプの半導体モジュールであっても良い。また、制御側端子５とパワー側端子７は、挿入型および面実装型のいずれでも良い。
＜Ａ−２．製造方法＞
図３は、実施の形態１に係るパワー半導体モジュール１０１の製造方法を示すフローチャートである。以下、図３に沿ってパワー半導体モジュール１０１の製造方法を説明する。
まず、６つのパワートランジスタ１ＵＰ，１ＵＮ，１ＶＰ，１ＶＮ，１ＷＰ，１ＷＮを内蔵する６ｉｎ１チップ１を形成する（ステップＳ１）。
次に、６ｉｎ１チップ１の制御を行う制御用チップ３Ｕ，３Ｖ，３Ｗを、６ｉｎ１チップ１とは異なるプロセスルールに従って形成し、フレーム４に搭載する（ステップＳ２）。ここで、プロセスルールとは例えば回路の線幅に関するルールであり、制御用チップ３Ｕ，３Ｖ，３Ｗは６ｉｎ１チップ１よりも小さい線幅で作成される。
次に、複数のパワートランジスタを金属パターン２Ｎ，２Ｐ，２Ｕ，２Ｖ，２Ｗで電気的に接続する（ステップＳ３）。
その後、入力ワイヤ６により制御用チップ３Ｕ，３Ｖ，３Ｗを制御側端子５、フレーム４、金属パターン２Ｎ，２Ｕ，２Ｖ，２Ｗと電気的に接続する（ステップＳ４）。また、出力ワイヤ８により金属パターン２Ｎ，２Ｐ，２Ｕ，２Ｖ，２Ｗをパワー側端子７と電気的に接続する（ステップＳ５）。
最後に、モールド樹脂９により制御用チップ３Ｕ，３Ｖ，３Ｗ、６ｉｎ１チップ１、金属パターン２Ｎ，２Ｐ，２Ｕ，２Ｖ，２Ｗ、入力ワイヤ６、および出力ワイヤ８を封止する（ステップＳ６）。
以上で、パワー半導体モジュール１０１が製造される。なお、図３のフローにおいてステップＳ２とステップＳ３はどちらが先でも良い。また、ステップＳ４とステップＳ５はどちらが先でも良い。
本実施の形態ではパワー半導体チップとして６ｉｎ１チップを用いたが、パワー半導体チップにおける横型パワートランジスタの集積数は６個に限らない。例えば、パワー半導体チップとして２個の横型パワートランジスタが集積された２ｉｎ１チップが用いられても良いし、４個の横型パワートランジスタが集積された４ｉｎ１チップが用いられても良い。また、これらの変形例は後述する実施の形態にも適用可能である。
＜Ａ−３．効果＞
本実施の形態に係るパワー半導体モジュールの製造方法は、（ａ）複数の横型パワートランジスタ１ＵＰ，１ＵＮ，１ＶＰ，１ＶＮ，１ＷＰ，１ＷＮを内蔵するパワー半導体チップである６ｉｎ１チップ１を形成する工程と、（ｂ）６ｉｎ１チップ１の制御を行う制御用チップ３Ｕ，３Ｖ，３Ｗを、６ｉｎ１チップ１とは異なるプロセスルールに従って形成する工程と、（ｃ）工程（ａ）で形成された６ｉｎ１チップ１と工程（ｂ）で形成された制御用チップ３Ｕ，３Ｖ，３Ｗとを用いて一つのパワー半導体モジュールを形成する工程と、を備える。この製造方法によれば、制御用チップ３Ｕ，３Ｖ，３Ｗと横型パワートランジスタ１ＵＰ，１ＵＮ，１ＶＰ，１ＶＮ，１ＷＰ，１ＷＮとが別のチップで形成されるため、制御用チップ３Ｕ，３Ｖ，３Ｗが横型パワートランジスタ１ＵＰ，１ＵＮ，１ＶＰ，１ＶＮ，１ＷＰ，１ＷＮの導通時の発熱による受ける影響を小さくすることができる。従って、制御用チップ３Ｕ，３Ｖ，３Ｗの動作限界温度を低く設計することが出来るため、制御用チップ３Ｕ，３Ｖ，３Ｗの小型化、並びにパワー半導体モジュール１０１全体の小型化が実現できる。また、６ｉｎ１チップ１と制御用チップ３Ｕ，３Ｖ，３Ｗとを異なるプロセスルールに従って形成することにより、制御用チップ３Ｕ，３Ｖ，３Ｗを最適なプロセスルールに従って形成することが可能であり、制御用チップ３Ｕ，３Ｖ，３Ｗの小型化を図ることができる。
また、本実施の形態に係るパワー半導体モジュールの製造方法において、工程（ｂ）は、制御用チップ３Ｕ，３Ｖ，３Ｗを６ｉｎ１チップ１より小さい回路線幅で形成する工程である。従って、制御用チップ３Ｕ，３Ｖ，３Ｗの小型化を図ることができる。
また、本実施の形態に係るパワー半導体モジュール１０１は、複数の横型パワートランジスタ１ＵＰ，１ＵＮ，１ＶＰ，１ＶＮ，１ＷＰ，１ＷＮを内蔵するパワー半導体チップである６ｉｎ１チップ１と、６ｉｎ１チップ１の制御を行う制御用チップ３Ｕ，３Ｖ，３Ｗと、を備える。そして、制御用チップ３Ｕ，３Ｖ，３Ｗにおける半導体の回路線幅は、６ｉｎ１チップ１における半導体の回路線幅よりも小さい。従って、制御用チップ３Ｕ，３Ｖ，３Ｗの小型化を図ることができる。
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
以下、実施の形態２の構成を、実施の形態１と共通または対応する構成には同一の参照符号を付して説明する。
図４は、実施の形態２に係るパワー半導体モジュール１０２の平面図であり、図５はパワー半導体モジュール１０２の断面図である。
パワー半導体モジュール１０２は、６ｉｎ１チップ１、制御用チップ３Ｐ，３Ｎ、フレーム４、制御側端子５、およびパワー側端子７を備えている。
６ｉｎ１チップ１は、Ｕ相上アームのパワートランジスタ１ＵＰ、Ｕ相下アームのパワートランジスタ１ＵＮ、Ｖ相上アームのパワートランジスタ１ＶＰ、Ｖ相下アームのパワートランジスタ１ＶＮ、Ｗ相上アームのパワートランジスタ１ＷＰ、およびＷ相下アームのパワートランジスタ１ＷＮを内蔵している。パワー半導体モジュール１０１の６ｉｎ１チップ１では、パワートランジスタ１ＵＰ，１ＵＮ，１ＶＰ，１ＶＮ，１ＷＰ，１ＷＮがこの順に一列で配置された。これに対してパワー半導体モジュール１０２の６ｉｎ１チップ１では、パワートランジスタが３行２列で配置される。すなわち、図４における左側の列にパワートランジスタ１ＵＰ、１ＶＰ，１ＷＰが各々のソース領域およびドレイン領域を揃えて配置され、右側の列にパワートランジスタ１ＵＮ、１ＶＮ，１ＷＮが各々のソース領域およびドレイン領域を揃えて配置される。
パワー半導体モジュール１０２における各パワートランジスタ１ＵＰ，１ＵＮ，１ＶＰ，１ＶＮ，１ＷＰ，１ＷＮの金属パターン２Ｐ，２Ｎ，２Ｕ，２Ｖ，２Ｗによる接続態様、ゲートパッド１０の配置は、パワー半導体モジュール１０１と同様である。
フレーム４上には制御用チップ３Ｐ，３Ｎが搭載される。制御用チップ３Ｐ，３Ｎは、それぞれ６つの制御側端子５およびフレーム４と入力ワイヤ６により電気的に接続される。また、制御用チップ３Ｐは、金属パターン２Ｕ，２Ｖ，２Ｗに設けられたゲートパッド１０および金属パターン２Ｕ，２Ｖ，２Ｗと入力ワイヤ６により電気的に接続される。制御用チップ３Ｐは、６ｉｎ１チップ１が内蔵するパワートランジスタのうち各相の下アームを構成するパワートランジスタ１ＵＰ，１ＶＰ，１ＷＰを制御するチップであり、本明細書では下アーム制御用チップとも称する。
制御用チップ３Ｎは、金属パターン２Ｎに設けられたゲートパッド１０と入力ワイヤ６により電気的に接続される。制御用チップ３Ｎは、６ｉｎ１チップ１が内蔵するパワートランジスタのうち各相の上アームを構成するパワートランジスタ１ＵＮ，１ＶＮ，１ＷＮを制御するチップであり、本明細書では上アーム制御用チップとも称する。
金属パターン２Ｐ，２Ｎ，２Ｕ，２Ｖ，２Ｗは、それぞれ別のパワー側端子７と出力ワイヤ８により電気的に接続される。
ここまでで説明したパワー半導体モジュール１０２の構成要素は、モールド樹脂９により封止される。図５に示すように、フレーム４およびパワー側端子７の一部がモールド樹脂９から露出する。また、図５には示されていないが制御側端子５の一部もモールド樹脂９から露出する。
図４，５では、パワー半導体モジュール１０２をモールドタイプの半導体モジュールとして示したが、ケースタイプの半導体モジュールであっても良い。また、制御側端子５とパワー側端子７は、挿入型および面実装型のいずれでも良い。
＜Ｂ−２．製造方法＞
実施の形態２に係るパワー半導体モジュール１０２の製造方法を図３のフローチャートに沿って説明する。
まず、６つのパワートランジスタ１ＵＰ，１ＵＮ，１ＶＰ，１ＶＮ，１ＷＰ，１ＷＮを内蔵する６ｉｎ１チップ１を形成する（ステップＳ１）。
次に、制御用チップ３Ｐ，３Ｎを６ｉｎ１チップ１とは異なるプロセスルールに従って形成し、フレーム４に搭載する（ステップＳ２）。ここで、プロセスルールとは例えば回路の線幅に関するルールであり、制御用チップ３Ｐ，３Ｎは６ｉｎ１チップ１よりも小さい線幅で作成される。さらに、制御用チップ３Ｎは制御用チップ３Ｐよりも小さい線幅で作成される。すなわち、半導体の回路線幅に関して、６ｉｎ１チップ１＞制御用チップ３Ｐ＞制御用チップ３Ｎの関係にある。
次に、パワートランジスタ１ＵＰ，１ＵＮ，１ＶＰ，１ＶＮ，１ＷＰ，１ＷＮを金属パターン２Ｎ，２Ｐ，２Ｕ，２Ｖ，２Ｗで電気的に接続する（ステップＳ３）。
その後、入力ワイヤ６により制御用チップ３Ｐを制御側端子５、フレーム４、金属パターン２Ｕ，２Ｖ，２Ｗ、ゲートパッド１０と電気的に接続し、入力ワイヤ６により制御用チップ３Ｎを制御側端子５、フレーム４、金属パターン２Ｎと電気的に接続する（ステップＳ４）。
また、出力ワイヤ８により金属パターン２Ｎ，２Ｐ，２Ｕ，２Ｖ，２Ｗをパワー側端子７と電気的に接続する（ステップＳ５）。
最後に、モールド樹脂９により制御用チップ３Ｎ，３Ｐ、６ｉｎ１チップ１、金属パターン２Ｎ，２Ｐ，２Ｕ，２Ｖ，２Ｗ、入力ワイヤ６、および出力ワイヤ８を封止する（ステップＳ６）。以上で、パワー半導体モジュール１０２が製造される。
＜Ｂ−３．効果＞
実施の形態２のパワー半導体モジュール１０２において、制御用チップは、複数の横型パワートランジスタのうち上アームとして動作するパワートランジスタ１ＵＮ，１ＶＮ，１ＷＮを制御する上アーム制御用チップである制御用チップ３Ｎと、複数の横型パワートランジスタのうち下アームとして動作するパワートランジスタ１ＵＰ，１ＶＰ，１ＷＰを制御する下アーム制御用チップである制御用チップ３Ｐと、を備える。そして、実施の形態２のパワー半導体モジュールの製造工程において、制御用チップ３Ｎと制御用チップ３Ｐとは異なるプロセスルールに従って形成される。従って、制御用チップ３Ｎと制御用チップ３Ｐとがそれぞれに最適なプロセスルールに従って作成されることによって、パワー半導体モジュール１０２の小型化が実現する。
また、実施の形態２のパワー半導体モジュールの製造工程において、下アーム制御用チップである制御用チップ３Ｐは、上アーム制御用チップである制御用チップ３Ｎより小さい回路線幅で形成される。上アーム制御用チップは下アーム制御用チップに比べて大きな耐圧が求められるが、上アーム制御用チップを下アーム制御用チップより大きな回路線幅で形成することにより、上アーム制御用チップの耐圧を確保すると共に、下アーム制御用チップの小型化が実現する。これにより、パワー半導体モジュール１０２の小型化が実現する。
＜Ｃ．実施の形態３＞
＜Ｃ−１．構成＞
図６は、実施の形態３のパワー半導体モジュール１０３の断面図である。実施の形態１のパワー半導体モジュール１０１では、図２に示されるように、６ｉｎ１チップ１の全体がモールド樹脂９により封止されていた。これに対して実施の形態３のパワー半導体モジュール１０３では、図６に示されるように、６ｉｎ１チップ１の下面がモールド樹脂９から露出する。パワー半導体モジュール１０３のこれ以外の構成は、パワー半導体モジュール１０１と同様である。
実施の形態３では、実施の形態１のパワー半導体モジュール１０１において６ｉｎ１チップ１の下面がモールド樹脂９から露出する構成を説明したが、実施の形態２のパワー半導体モジュール１０２において、６ｉｎ１チップ１の下面がモールド樹脂９から露出する構成であっても良い。
＜Ｃ−２．効果＞
実施の形態３のパワー半導体モジュールの製造方法は、（ｃ１）パワー半導体チップである６ｉｎ１チップ１の下面以外と制御用チップ３Ｕ，３Ｖ，３Ｗとをモールド樹脂９で封止する工程を備える。６ｉｎ１チップ１の下面がモールド樹脂９から露出することにより、６ｉｎ１チップ１の下面がパワー半導体モジュール外部への放熱面となる。従って、６ｉｎ１チップ１と放熱面との間の定常熱抵抗を低減することが可能となる。
＜Ｄ．実施の形態４＞
＜Ｄ−１．構成＞
図７は、実施の形態４のパワー半導体モジュール１０４の断面図である。パワー半導体モジュール１０４は、実施の形態１のパワー半導体モジュール１０１の構成において、６ｉｎ１チップ１の下面に支持体１１を接合し、支持体１１の下面をモールド樹脂９から露出させたものである。支持体１１は、例えば金属のような熱伝導の良い材料で構成される。パワー半導体モジュール１０４のこれ以外の構成は、パワー半導体モジュール１０１と同様である。
実施の形態４では、実施の形態１のパワー半導体モジュール１０１において６ｉｎ１チップ１の下面に接合された支持体１１の下面がモールド樹脂９から露出する構成を説明した。しかし、実施の形態２のパワー半導体モジュール１０２において、６ｉｎ１チップ１の下面に接合された支持体１１の下面がモールド樹脂９から露出する構成であっても良い。
＜Ｄ−２．効果＞
実施の形態４のパワー半導体モジュールの製造方法は、（ｃ１）パワー半導体チップである６ｉｎ１チップ１の下面に支持体１１を接合する工程と、（ｃ２）支持体１１の下面以外、６ｉｎ１チップ１、および制御用チップ３Ｕ，３Ｖ，３Ｗをモールド樹脂９で封止する工程とを備える。支持体１１の下面がモールド樹脂９から露出することにより、支持体１１の下面がパワー半導体モジュール外部への放熱面となる。従って、６ｉｎ１チップ１と放熱面との間の過渡熱抵抗を低減することが可能となる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
２Ｎ，２Ｐ，２Ｕ，２Ｖ，２Ｗ 金属パターン、３Ｎ，３Ｐ，３Ｕ，３Ｖ，３Ｗ 制御用チップ、５ 制御側端子、６ 入力ワイヤ、７ パワー側端子、８ 出力ワイヤ、９ モールド樹脂、１０ ゲートパッド、１１ 支持体、１０１，１０２，１０３，１０４ パワー半導体モジュール。

Claims (6)

  1. （ａ）複数の横型パワートランジスタを内蔵するパワー半導体チップを形成する工程と、
    （ｂ）前記パワー半導体チップの制御を行う制御用チップを、前記パワー半導体チップとは異なるプロセスルールに従って形成する工程と、
    （ｃ）前記工程（ａ）で形成された前記パワー半導体チップと前記工程（ｂ）で形成された前記制御用チップとを用いて一つのパワー半導体モジュールを形成する工程と、
    を備え、
    前記制御用チップは、前記複数の横型パワートランジスタのうち上アームとして動作するパワートランジスタを制御する上アーム制御用チップと、前記複数の横型パワートランジスタのうち下アームとして動作するパワートランジスタを制御する下アーム制御用チップと、を備え、
    前記工程（ｂ）は、前記上アーム制御用チップと前記下アーム制御用チップとを異なるプロセスルールに従って形成する工程である、
    パワー半導体モジュールの製造方法。
  2. 前記工程（ｂ）は、前記制御用チップを前記パワー半導体チップより小さい回路線幅で形成する工程である、
    請求項１に記載のパワー半導体モジュールの製造方法。
  3. 前記工程（ｂ）は、前記下アーム制御用チップを前記上アーム制御用チップより小さい回路線幅で形成する工程である、
    請求項１または請求項２に記載のパワー半導体モジュールの製造方法。
  4. （ａ）複数の横型パワートランジスタを内蔵するパワー半導体チップを形成する工程と、
    （ｂ）前記パワー半導体チップの制御を行う制御用チップを、前記パワー半導体チップとは異なるプロセスルールに従って形成する工程と、
    （ｃ）前記工程（ａ）で形成された前記パワー半導体チップと前記工程（ｂ）で形成された前記制御用チップとを用いて一つのパワー半導体モジュールを形成する工程と、を備え、
    前記工程（ｃ）は、
    （ｃ１）前記パワー半導体チップの下面がモールド樹脂から露出するように、前記パワー半導体チップの下面以外と前記制御用チップとを前記モールド樹脂で封止する工程を含む、
    パワー半導体モジュールの製造方法。
  5. 前記工程（ｃ）は、
    （ｃ１）前記パワー半導体チップの下面に支持体を接合する工程と、
    （ｃ２）前記支持体の下面以外、前記パワー半導体チップ、および前記制御用チップをモールド樹脂で封止する工程と、を含む、
    請求項１から３のいずれか１項に記載のパワー半導体モジュールの製造方法。
  6. 複数の横型パワートランジスタを内蔵するパワー半導体チップと、
    前記パワー半導体チップの制御を行う制御用チップとを備え、
    前記制御用チップにおける半導体の回路線幅は、前記パワー半導体チップにおける半導体の回路線幅よりも小さく、
    前記制御用チップは、前記複数の横型パワートランジスタのうち上アームとして動作するパワートランジスタを制御する上アーム制御用チップと、前記複数の横型パワートランジスタのうち下アームとして動作するパワートランジスタを制御する下アーム制御用チップと、を備え、
    前記下アーム制御用チップにおける半導体の回路線幅は、前記上アーム制御用チップにおける半導体の回路線幅よりも小さい、
    パワー半導体モジュール。
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