JP6818845B1 - 時刻同期システム、時刻同期回路、及び時刻同期方法 - Google Patents

Abstract

【課題】複数の回路間の時刻同期を、高い精度で、かつ、ローコストで実現することができることができる時刻同期システムを提供する。【解決手段】ＰＲＴＣＵ部１１１が、基準クロックを生成し、ＰＲＴＣ部１００から取得した時刻を、カウンタ部１１２に格納し、カウンタ部１１２が、基準クロックに従ってカウントアップをし、ｃＰＲＴＣ−ＩＦ１１３により、基準クロックと、カウンタ部１１２に格納された時刻を表すシリアルデータとを出力する。ｃＰＲＴＣＵ部１２２が、基準クロックと、シリアルデータが表す前記時刻との入力を受け付け、カウンタ部１２３の上書きを行い、カウンタ部１２３が、基準クロックに従ってカウントアップをする。【選択図】図１

Description

本発明は、時刻同期システム、時刻同期回路、及び時刻同期方法に関する。

従来より、高精度の時刻を得る方法としてＧＮＳＳ（Ｇｌｏｂａｌ Ｎａｖｉｇａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ）やＰＴＰ（Ｐｒｅｃｉｓｉｏｎ Ｔｉｍｅ Ｐｒｏｔｏｃｏｌ）を用いて、ＰＲＴＣ（Ｐｒｉｍａｒｙ Ｒｅｆｅｒｅｎｃｅ Ｔｉｍｅ Ｃｌｏｃｋ：一次時刻源）に等しい時刻を得る手段が知られている。

ＩＴＵ−Ｔ Ｇ．８２７２／Ｙ．１３６７（１１／２０１８） Ｔｉｍｉｎｇ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ｐｒｉｍａｒｙ ｒｅｆｅｒｅｎｃｅ ｔｉｍｅ ｃｌｏｃｋｓ ＩＥＥＥ１５８８−２００８ ＩＥＥＥ Ｓｔａｎｄａｒｄ ｆｏｒ ａ Ｐｒｅｃｉｓｉｏｎ Ｃｌｏｃｋ Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ Ｐｒｏｔｏｃｏｌ ｆｏｒ Ｎｅｔｗｏｒｋｅｄ Ｍｅａｓｕｒｅｍｅｎｔ ａｎｄ Ｃｏｎｔｒｏｌ Ｓｙｓｔｅｍｓ

ところで、ＧＮＳＳ受信機やＧＮＳＳ受信ユニットから装置内で利用したい時刻を得るためにはＣＰＵやＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などコストの高い部品が必要となる、また昨今Ｅｔｈｅｒｎｅｔを介して高精度時刻同期を行うＰＴＰを用いて時刻同期を行う機器（以後、ＰＴＰスレーブとする）では、ＧＮＳＳの受信が不可能な環境においても高精度な時刻を得ることが可能になった。

しかしながら、ＧＮＳＳ受信機は高価な上、ＧＮＳＳの受信のために天空が見えている環境にいる必要があるなど制限が多い。またＰＴＰスレーブでは、高精度な時刻を得るために高性能なＰＬＬ及び水晶が必要である。また、ＰＴＰスレーブで最も重要なのは、間欠的に受信するＰＴＰパケットから正確な時間を生成する技術であり、ノウハウが伴うため、開発期間や専門家が必要となっている。

これらの手段を用いれば正確な時刻を得ることは可能であるが、装置内に複数の高精度時刻が必要なＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）や基板が存在する場合に、当該手段を複数設置することは、基板面積や装置コストの面から採用することはできない。

本発明は、上記事情を鑑みて成されたものであり、複数の回路間の時刻同期を、高い精度で、かつ、ローコストで実現することができる時刻同期システム、時刻同期回路、及び時刻同期方法を提供することを目的とする。

上記目的を達成するために、本発明に係る時刻同期システムは、基準クロックを生成するためのクロック生成部、時刻を表す複数ビットのカウント値を格納すると共に、前記基準クロックに従ってカウントアップをする第１カウンタ部、一次時刻源ユニットから取得した時刻を、前記第１カウンタ部に格納する制御部、及び前記基準クロックと、前記第１カウンタ部に格納された時刻を表すシリアルデータとを出力する出力部を含む第１時刻同期回路と、前記基準クロックと、前記シリアルデータが表す前記時刻との入力を受け付ける入力部、自装置の時刻を表す複数ビットのカウント値を格納すると共に、前記基準クロックに従ってカウントアップをする第２カウンタ部、及び入力された前記シリアルデータが表す時刻に基づいて、前記第２カウンタ部の前記複数ビットのカウント値の上書きを行う上書部を含む少なくとも１つの第２時刻同期回路と、を含んで構成されている。

この発明によれば、一次時刻源ユニットから取得した時刻を、第１カウンタ部に格納し、第１カウンタ部に格納された時刻を表すシリアルデータを、第２時刻同期回路に出力して、入力されたシリアルデータが表す時刻に基づいて、第２カウンタ部のカウント値の上書きを行う。これにより、複数の回路間の時刻同期を、高い精度で、かつ、ローコストで実現することができる。

ここで、一次時刻源ユニットとは、高精度の時刻を出力するユニットであり、基準クロックとは、カウンタのカウントアップ動作の周期を定めるクロックであり、シリアルデータとは、シリアルインタフェースで伝送可能なデータである。

また、前記第１カウンタ部は、前記基準クロックに従ってカウントアップする、複数ｂｉｔで構成され、かつ、ナノ秒単位のカウント値を格納するナノ秒カウンタ、及び複数ｂｉｔで構成され、かつ、秒単位のカウント値を格納する秒カウンタを有し、前記ナノ秒カウンタは、前記制御部からの指示が入力されるまで、カウントアップを継続し、前記ナノ秒カウンタの桁あふれを検知すると、前記ナノ秒カウンタのカウント値を、桁あふれ量に置き換え、前記秒カウンタのカウント値をインクリメントし、前記出力部は、前記秒カウンタのカウント値と、前記ナノ秒カウンタのカウント値とで構成されるカウンタ時刻情報をラッチするタイミングを規定するためのラッチ条件を設定するラッチ条件セット部と、前記カウンタ時刻情報を監視し、前記ラッチ条件を満たす時刻に到達したときに、ラッチパルスを生成するラッチパルス生成部と、前記ラッチパルスを受信した場合に前記カウンタ時刻情報をラッチすることにより得られた複数ビットの時刻情報を格納する一時記憶領域と、前記一時記憶領域に格納された前記複数ビットの時刻情報を複数のシリアルデータに変換するパラレルシリアル変換部であって、前記シリアルデータが有効であることを前記第２時刻同期回路に通知するＥＮＡＢＬＥ信号を生成すると共に、前記基準クロックに従ってカウントアップするカウンタを含み、前記カウンタのカウント値をもとに現時点で送付すべき前記シリアルデータを選択して、選択された前記シリアルデータを前記第２時刻同期回路に出力するパラレルシリアル変換部と、を含むことができる。

また、前記入力部は、前記出力部からの基準クロックと、前記パラレルシリアル変換部からの前記ＥＮＡＢＬＥ信号を監視するＥＮＡＢＬＥ検出部と、前記ＥＮＡＢＬＥ信号がｈｉｇｈである間、前記ＥＮＡＢＬＥ検出部が前記基準クロックの立ち上がりエッジを検出する毎に、前記パラレルシリアル変換部から入力された前記シリアルデータを格納するシフトレジスタ部とを含み、前記ＥＮＡＢＬＥ検出部は、前記ＥＮＡＢＬＥ信号がＬｏｗとなっていることを前記基準クロックの立ち上がりエッジの検出時に確認した場合、前記第２カウンタ部に、前記シフトレジスタ部に格納されたデータを上書きすることを通知する上書きパルスを送出することができる。

また、前記入力部は、前記出力部からの基準クロックと、前記パラレルシリアル変換部からの前記ＥＮＡＢＬＥ信号を監視するＥＮＡＢＬＥ検出部と、前記ＥＮＡＢＬＥ信号がｈｉｇｈである間、前記ＥＮＡＢＬＥ検出部が前記基準クロックの立ち下がりエッジを検出する毎に、前記パラレルシリアル変換部から入力された前記シリアルデータを格納するシフトレジスタ部とを含み、前記ＥＮＡＢＬＥ検出部は、前記ＥＮＡＢＬＥ信号がＬｏｗとなっていることを前記基準クロックの立ち下がりエッジの検出時に確認した場合、前記第２カウンタ部に、前記シフトレジスタ部に格納されたデータを上書きすることを通知する上書きパルスを送出することができる。

また、前記第２カウンタ部は、前記基準クロックに従ってカウントアップする、複数ｂｉｔで構成され、かつ、ナノ秒単位のカウント値を格納するナノ秒カウンタ、及び複数ｂｉｔで構成され、かつ、秒単位のカウント値を格納する秒カウンタを有し、前記ナノ秒カウンタは、前記上書きパルスが入力されるまで、カウントアップを継続し、前記ナノ秒カウンタの桁あふれを検知すると、前記ナノ秒カウンタのカウント値を、桁あふれ量に置き換え、前記秒カウンタのカウント値をインクリメントし、前記上書部は、前記上書きパルスが入力されたときに、前記秒カウンタ及び前記ナノ秒カウンタの各々の現在のカウント値を、前記シフトレジスタ部に格納された値に対して所定値を加算した値に上書きし、前記所定値は、前記一次時刻源ユニットから時刻を取得してから、前記時刻の情報を、前記第２カウンタ部に格納するまでの伝搬遅延時間に応じた予め定められた値である。

また、前記一次時刻源ユニットは、ＧＮＳＳ（Ｇｌｏｂａｌ Ｎａｖｉｇａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ）放送の電波を受信し、前記受信した電波から、時刻情報を得て、前記時刻情報を演算処理することにより位相情報を得て、前記位相情報を演算処理することにより周波数情報を得ることができる。

また、前記一次時刻源ユニットは、グランドマスタークロックであり、前記制御部は、ＰＴＰを用いて、前記グランドマスタークロックの時刻を取得することができる。

また、前記一次時刻源ユニットは、グランドマスタークロックからＥｔｈｅｒｎｅｔを介して、前記グランドマスタークロックと同一の時刻情報を得て、前記時刻情報を演算処理することにより位相情報を得て、前記位相情報を演算処理することにより周波数情報を得るＰＴＰスレーブである。

本発明に係る時刻同期回路は、基準クロックを生成するためのクロック生成部と、時刻を表す複数ビットのカウント値を格納すると共に、前記基準クロックに従ってカウントアップをする第１カウンタ部と、一次時刻源ユニットから取得した時刻を、前記第１カウンタ部に格納する制御部、及び前記基準クロックと、前記第１カウンタ部に格納された時刻を表すシリアルデータとを出力する出力部とを含んで構成されている。

この発明によれば、一次時刻源ユニットから取得した時刻を、第１カウンタ部に格納し、第１カウンタ部に格納された時刻を表すシリアルデータを出力する。これにより、複数の回路間の時刻同期を、高い精度で、かつ、ローコストで実現することができる。

本発明に係る時刻同期方法は、第１時刻同期回路及び少なくとも１つの第２時刻同期回路を含む時刻同期システムにおける時刻同期方法であって、前記第１時刻同期回路のクロック生成部が、基準クロックを生成し、前記第１時刻同期回路の制御部が、一次時刻源ユニットから取得した時刻を、第１カウンタ部に格納し、前記第１時刻同期回路の第１カウンタ部が、前記基準クロックに従ってカウントアップをし、前記第１時刻同期回路の出力部が、前記基準クロックと、前記第１カウンタ部に格納された時刻を表すシリアルデータとを出力し、前記第２時刻同期回路の入力部が、前記基準クロックと、前記シリアルデータが表す前記時刻との入力を受け付け、前記第２時刻同期回路の上書部が、入力された時刻に基づいて、第２カウンタ部の上書きを行い、前記第２カウンタ部が、前記基準クロックに従ってカウントアップをする。

この発明によれば、一次時刻源ユニットから取得した時刻を、第１カウンタ部に格納し、第１カウンタ部に格納された時刻を表すシリアルデータを、第２時刻同期回路に出力して、入力されたシリアルデータが表す時刻に基づいて、第２カウンタ部のカウント値の上書きを行う。これにより、複数の回路間の時刻同期を、高い精度で、かつ、ローコストで実現することができる。

本発明によれば、複数の回路間の時刻同期を、高い精度で、かつ、ローコストで実現することができる。

本発明の第１の実施の形態に係る時刻同期システムの一例を示す図である。 本発明の第１の実施の形態に係るＰＲＴＣ部の構成を示すブロック図である。 本発明の第１の実施の形態に係るＰＲＴＣＵ部の構成を示すブロック図である。 参考例に係る高精度時刻同期部内蔵ＬＳＩの構成を示すブロック図である。 本発明の第１の実施の形態に係る時刻源ＬＳＩの構成を示すブロック図である。 本発明の第１の実施の形態に係る高精度時刻内包ＬＳＩの構成を示すブロック図である。 本発明の第１の実施の形態に係るｃＰＲＴＣ−ＩＦで送出されるデータを示すタイミングチャートである。 本発明の第１の実施の形態に係る秒カウンタ及びナノ秒カウンタのデータ構成を示すイメージ図である。 本発明の第２の実施の形態に係る時刻同期システムの一例を示す図である。 本発明の変形例に係る時刻同期システムの一例を示す図である。

以下、図面を参照して本発明の実施の形態を詳細に説明する。

＜本発明の実施の形態の概要＞
まず、本発明の実施の形態の概要を説明する。

本発明の実施の形態では、高精度の時刻を得る方法として、ＰＲＴＣ（Ｐｒｉｍａｒｙ Ｒｅｆｅｒｅｎｃｅ Ｔｉｍｅ Ｃｌｏｃｋ）と呼称する一次時刻源ユニットを用いる。ＰＲＴＣでは、ＧＮＳＳ（Ｇｌｏｂａｌ Ｎａｖｉｇａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ）放送の電波を受信し、受信した電波から、時刻情報、位相情報、及び周波数情報を取得する。ここで、位相情報としては一般的に１秒に１回のパルス信号が利用される。周波数としては一般的に１０ＭＨｚが利用される。このＰＲＴＣは、ナノ秒オーダの高精度時刻を必要とする携帯基地局や、放送機器、電力システム、ＰＴＰを司るグランドマスタークロックなどに用いられる。

ＰＲＴＣを内包する装置は、ＰＲＴＣの時刻情報を元に、様々な動作を決定するために時刻を６４ｂｉｔのカウンタに展開する構成にすることが多い。

この場合、ＰＲＴＣから得られる情報を処理するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、粒度の高い時刻カウンタを生成するためのＰＬＬブロック、１ＰＰＳ（Ｐｕｌｓｅ Ｐｅｒ Ｓｅｃｏｎｄ）のエッジとナノ秒の０点を調整するためのロジックなど、コストが高い処理ブロックが必要となる。

１つのＬＳＩ内部で高精度時刻を用いてすべての処理が完結するシステムにおいては、ＰＲＴＣＵ部から得られる６４ｂｉｔの時刻情報をＢＵＳ形式で各時刻制御ブロックに分配することで完結する。しかし、ＬＳＩが複数個に分割された場合、もしくは、複数の基板に分割され、それらが等しく高精度な時計を欲している場合に、６４ｂｉｔの時刻情報を伝送するための配線が必要となり、ＬＳＩのｐｉｎ数増加によるコストアップ、また基板間コネクタの増加による実装面積の増大などが課題となる。

そこで、本発明の実施の形態では、時刻情報の伝送をシリアルインタフェース化することにより、時刻源ＬＳＩとコヒーレントな高精度時刻内包ＬＳＩを、ローコストで実現し、かつ、時刻源ＬＳＩと同一の精度と確度を保ちつつ、時刻同期を実現する。ここで、コヒーレントとは、時計の周波数及び時刻が一致していることを指す。

＜本発明の第１の実施の形態のシステム構成＞
本発明の第１の実施の形態に係る時刻同期システムの構成について説明する。図１に示すように、本発明の第１の実施の形態に係る時刻同期システム１は、ＰＲＴＣ部１００と、時刻源ＬＳＩ１１０と、複数の高精度時刻内包ＬＳＩ１２１、１３１、１４１とを備えている。なお、時刻源ＬＳＩ１１０が、第１時刻同期回路の一例であり、複数の高精度時刻内包ＬＳＩ１２１、１３１、１４１が、第２時刻同期回路の一例である。

ＰＲＴＣ部１００は、一次時刻源ユニットの一例であり、上記非特許文献１の規格書に記載のＰＲＴＣと同様である。ＰＲＴＣ部１００は、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）信号１０１、１ＰＰＳ信号１０２、及びクロック信号１０３を、時刻源ＬＳＩ１１０に出力する。

ＵＡＲＴ信号１０１は、ＰＲＴＣ部１００から出力されるリファレンス時刻に関する情報である。ＧＮＳＳチップが受信したＮＭＥＡ（Ｎａｔｉｏｎａｌ Ｍａｒｉｎｅ Ｅｌｅｃｔｒｏｎｉｃｓ Ａｓｓｏｃｉａｔｉｏｎ）センテンス内の時刻情報をＵＡＲＴ信号で伝達する方式が一般的である。ここでＮＭＥＡにはＧＮＳＳ衛星の受信状況データなども含まれており、今現在受信している衛星の数や、位置の情報、時刻情報が正しいか否かといった情報が重畳される。そのためＵＡＲＴ信号から秒の情報を取り出すためには一定のプロトコルが必要であり、そのプロトコルはＰＲＴＣ部１００を製造したメーカ及び機種ごとに異なる。

次に、１ＰＰＳ信号１０２は、位相を示す信号であり、１秒に１回のパルス信号を出力する。本信号を用いることで秒以下の時計の位相合わせを実施する。

クロック信号１０３は周波数を示す基準クロックであり１０ＭＨｚを用いるのが一般的である。

時刻源ＬＳＩ１１０内のＣＰＵ３１２（図３参照）を用い、ＵＡＲＴ信号１０１の内部から秒信号を抽出し、ＰＲＴＣＵ部１１１の時計の秒を管理する。ＰＲＴＣＵ部１１１では、カウンタ部１１２に格納される多ビットのカウント値で高精度時刻を表している。

カウンタ部１１２は、クロック信号１０３が示す基準クロックに従ってカウントアップする。カウンタ部１１２では、所望の桁数を用意することとなるが、以後の説明では１ｎｓを最小粒度とする６４ｂｉｔのカウント値を格納する場合を例に説明をする。

カウンタ部１１２は、１ＰＰＳ信号１０２が到達した際に、そのカウント値をラッチする機構を有する。ラッチしたカウント値が１ＰＰＳつまり０秒との差分となるため、ＣＰＵ３１２の命令によりカウント値に対して差分を加減算することで０点合わせが完了する。

０点合わせが位相同期の動作の基本となるが、その後、カウンタ部１１２の秒カウンタがＵＡＲＴ信号１０１から受信した秒と同一であることをＣＰＵ３１２は確認し、差分があれば秒カウンタのカウント値の加減算を実施する。

以上の動作にて、時刻源ＬＳＩ１１０に内包したＰＲＴＣＵ部１１１は一次時刻源であるＰＲＴＣ部１００に完全に一致した時刻を得る。

次に、同様にナノ秒オーダの時刻を利用したい複数の高精度時刻内包ＬＳＩ１２１、１３１、１４１が存在したとする。

ＰＲＴＣＵ部１１１を内蔵した時刻源ＬＳＩ１１０を多数設置することは、処理コスト、ＬＳＩのロジックコストの面から避けることが好ましい。そこで、本実施の形態では、時刻源ＬＳＩ１１０から、ｃＰＲＴＣ−ＩＦ１１３を介して、ＰＲＴＣＵ部１１１のカウンタ部１１２の時刻情報をシリアル通信で複数の高精度時刻内包ＬＳＩ１２１、１３１、１４１に伝達する。

ｃＰＲＴＣ−ＩＦ１１３は、後述するように、周波数（ＣＬＫ）を伝送するクロック信号線、時刻（ＤＡＴＡ）を伝送するＤＡＴＡ信号線、及びＤＡＴＡ有効識別子（ＥＮＡＢＬＥ）を伝送するＥＮＡＢＬＥ信号線の３要素のみで構成され、最小物理本数は３本のシリアルＩＦである。詳細については図７を用いてタイミング等を解説する。

ｃＰＲＴＣ−ＩＦ１１３で接続された高精度時刻内包ＬＳＩ１２１〜１４１に内包された、ｃＰＲＴＣＵ部１２２、１３２、１４２はコヒーレントＰＲＴＣＵと呼称し、多ビットのカウント値を格納するカウンタ部１２３、１３３、１４３を有し、ＰＲＴＣＵ部１１１のカウンタ部１１２と完全に一致した時刻を指し示す多ビットのカウント値を保持する。

時刻源ＬＳＩ１１０と高精度時刻内包ＬＳＩ１２１〜１４１とが同一基板内に設けられているのであれば、ｃＰＲＴＣ−ＩＦ１１３として、ＢＵＳ型接続が可能であり、高精度時刻を用い何らかの動作基準としたい高精度時刻内包ＬＳＩ１２１〜１４１に対して少数の本数の信号線を用いて接続することができる。また少数の信号線であるということは、各ＬＳＩのｐｉｎ数の削減につながり、基板面積の削減、ＬＳＩのコスト削減などの効果も得られる。

図２は、ＰＲＴＣ部１００の構造を示す図であり、非特許文献１のＦｉｇｕｒｅ ＩＩ．１に記載のものと同様の構成を示している。

ＰＲＴＣ部１００は、例えばＧＮＳＳエンジンであるタイムリカバリー部２０２と、周波数インタフェース部２０３と、ローカル周波数クロック部２０４と、ローカルタイムスケール部２０５と、タイムインタフェース部２０６、位相インタフェース部２０７と、周波数インタフェース部２０８とを備えている。

ＰＲＴＣ部１００は、リファレンス時刻２０１として、例えば、ＧＮＳＳ（全地球測位システム）信号を用いる。一般にＧＮＳＳ信号からは、天空が見える場所であれば±１００ナノ秒未満の確度で時刻情報が得られ、複数の衛星システムを用いることで±４０ナノ秒未満の確度が得られる。

このＧＮＳＳ信号は、ナノ秒オーダの高精度時刻を必要とする携帯基地局や、放送機器、電力システム、プレシジョンタイムプロトコルを司るグランドマスタークロックなどに用いられる。

ただし、ＰＲＴＣ部１００の出力は、時刻リファレンス情報を表すＵＡＲＴ信号１０１、位相信号である１ＰＰＳ信号１０２、周波数信号であるクロック信号１０３の３要素である。この３要素から時刻情報を得るためには、３要素を所望の粒度を持ったカウンタに展開する必要がある。

図３に示すように、ＰＲＴＣＵ部１１１は、ＵＡＲＴ受信部３１１、ＣＰＵ３１２、カウンタ部１１２、位相調整器３１４、ＰＬＬ部３１５を備えている。カウンタ部１１２は、秒カウンタ３１３及びナノ秒カウンタ３１７を備えている。なお、ＰＬＬ部３１５が、クロック生成部の一例であり、カウンタ部１１２が、第１カウンタ部の一例である。

ＰＲＴＣＵ部１１１は、ＵＡＲＴ信号１０１から、ＰＲＴＣＵ部１１１内のＣＰＵ３１２を用い、秒信号を抽出し、秒カウンタ３１３を管理する。ここでＣＰＵ３１２は、ＰＲＴＣＵ部１１１に属しているが、必ずしもＰＲＴＣＵ部１１１内に物理的に存在している必要はない。

論理的な接続されていればよく、例えばＰＣ（パーソナルコンピュータ）のように、ＵＡＲＴ信号を入力とし、ＣＰＵを内在している機構を持った機器に、ＰＲＴＣＵ部１１１を内包したＬＳＩもしくはカードもしくはモジュールを搭載するようにしてもよい。

秒カウンタ３１３は、３２ｂｉｔのカウント値を格納する、秒オーダのカウンタである。便宜的に本実施の形態では、時刻としてＴＡＩ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｔｏｍｉｃ Ｔｉｍｅ：国際原子時）を取り扱うものとする。ＴＡＩはｅｐｏｃｈが１９７０年１月１日０時０分０秒から、原子時計で観測する１秒でカウントアップする時刻系である。したがって、うるう秒の概念が無く一般的にＰＣや壁掛け時計、腕時計等で用いられるＵＴＣ（Ｃｏｏｒｄｉｎａｔｅｄ Ｕｎｉｖｅｒｓａｌ Ｔｉｍｅ：協定世界時）とは異なる時刻を指し示す。ＴＡＩを用いる理由はＧＮＳＳがＴＡＩと同等の時刻系であるＧＰＳ時刻を利用していること、またＰＴＰで扱う時刻がＴＡＩであることから余計な計算無しに利用できるためである。また、ＴＡＩを用いる理由としてうるう秒の存在があげられる。うるう秒は地球の回転速度の微小な変化により数年に一度１秒を挿入もしくは抜去し地球の回転速度と時刻の位相を合わせる。この１秒の挿入は高精度時刻を扱う装置にとっては致命的な動作を及ぼす。例えば携帯基地局は、高精度時刻を周波数の基準として用いているが、うるう秒の挿入によりその前後で周波数を変化させなければ内部のカウンタと時刻が一致しなくなる。結果としてうるう秒の存在により周波数が増減することになり、電波法で決められている周波数範囲の逸脱や、ＴＤ−ＬＴＥ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ ｄｕｐｌｅｘ Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）を始めとする絶対時刻同期が必要な通信方式において通信不可という結果をもたらすこととなる。

ＰＬＬ部３１５は、ＰＲＴＣ部１００から受信したクロック信号１０３が表す基準周波数１０ＭＨｚをより高速な周波数にするために利用するフェーズロックループ回路である。ここで、ＰＲＴＣ部１００が一般的に出力するクロック信号（基準周波数：１０ＭＨｚ）の周期が１００ｎｓであるため、ナノ秒カウンタ３１７の最小粒度が１００ｎｓとなってしまう。そこで、より高精度な時刻を利用するために、ＰＬＬ部３１５は、基準周波数を逓倍する。本実施の形態においては、ＰＬＬ部３１５は、便宜的に、基準周波数の１２．５倍である１２５ＭＨｚを出力し、ナノ秒カウンタ３１７をカウントアップする基準クロックの周波数として利用する。また、１２５ＭＨｚは、ＰＲＴＣＵ部１１１にコヒーレントである。つまり周波数の差が１２．５倍であるが、長時間その関係性は維持される特徴を持つ。また、１２５ＭＨｚは、ＰＲＴＣＵ部１１１の秒カウンタ３１３及びナノ秒カウンタ３１７を外部から参照する際の基準クロックとして使用され、１２５ＭＨｚの立ち上がりエッジで、秒カウンタ３１３のカウント値及びナノ秒カウンタ３１７のカウント値を外部回路がラッチすることで、現在時刻をナノ秒の最小粒度（本願の例では８ｎｓの精度）で取得することが可能である。

秒カウンタ３１３は、例えば３２ｂｉｔのカウント値を格納し、ナノ秒カウンタ３１７は、例えば３０ｂｉｔのカウント値を格納する。ナノ秒カウンタ３１７は、ＰＬＬ部３１５によって発生させた１２５ＭＨｚでカウントアップを行い、ＣＰＵ３１２からの指示がなければカウントアップを継続する。秒カウンタ３１３は、ナノ秒カウンタ３１７の桁あふれ、すなわち、次クロックにて９９９，９９９，９９９ｎｓ以上となることを検知すると、秒カウンタ３１３のカウント値をインクリメントする機構を有する。また、ナノ秒カウンタ３１７は、ナノ秒カウンタ３１７のカウント値を、その桁あふれ量に置き換える機構を有する。なお、ナノ秒カウンタ３１７は、単純増加型のカウンタであり、１ｎｓ＝０ｘ１であり、９９９，９９９，９９９ｎｓ＝０ｘ３Ｂ９ＡＣ９ＦＦという値を取る。したがって最小粒度は１ｎｓであり、また最大桁数は３０ｂｉｔになる。

また、位相調整器３１４は、１ＰＰＳ信号１０２が到達した際に、ナノ秒カウンタ３１７のカウント値をラッチする機構を有する。１ＰＰＳ信号１０２は、秒の切り替わり点、つまり、０ナノ秒を示す位相情報であり、１ＰＰＳ信号１０２がｈｉｇｈとなったことを検知した際に、ワンショットでナノ秒カウンタ３１７のカウント値を内部のレジスタ（３０ｂｉｔ）にラッチする。その後、ＣＰＵ３１２は、ラッチしたカウント値が１ＰＰＳ信号１０２、つまり０ナノ秒との差分となるため、ＣＰＵ３１２の命令によりその差分を位相調整器３１４に伝達し、位相調整器３１４はナノ秒カウンタ３１７に対し、現在のカウント値に対する上記差分の加減算処理を行う。その後、位相調整器３１４は、１ＰＰＳ信号１０２が到達する毎に、ナノ秒カウンタ３１７のカウント値をラッチするが、周波数のコヒーレント性が保たれているため、必ず０ナノ秒をラッチすることとなる。仮に０ナノ秒以外をラッチした場合には、位相調整器３１４は自己では特段の処理を行わない。ＣＰＵ３１２が位相調整器３１４のナノ秒ラッチ値を定期的に監視し、０ナノ秒以外であった場合にはＵＡＲＴ信号１０１から時刻変動要因が伝えられるため、その要因を元に時刻の再設定を行いつつ、例えば、一定時間のＧＮＳＳ信号の途絶により時刻情報／周波数情報が適切でないと判断した場合にはその旨ユーザに通知するなどのアクションを実行する。なお、ユーザやＯＰＳ（オペレーションシステム）が、一次時刻源の状態によっていかなるアクションを実行するかは限定されるものではない。

上記のように、位相調整器３１４とナノ秒カウンタ３１７によって、ナノ秒カウンタ３１７の位相合わせが実施される。

その後、ＵＡＲＴ信号１０１を介して受信した時刻情報と秒カウンタ３１３の差分をＣＰＵ３１２にて確認し、差分があれば、秒カウンタ３１３のカウント値の調整を実施する。秒カウンタ３１３のカウント値の調整を行う際には、例えば、０．５秒以内に２回、秒カウンタ３１３のカウント値を読み出し、差分が無いことを確認した後に、ＵＡＲＴ信号１０１から受信した時刻情報と同一であれば、秒カウンタ３１３のカウント値は正確であると判断する。

バス３２０は、秒カウンタ３１３のカウント値３２ｂｉｔとナノ秒カウンタ３１７のカウント値３０ｂｉｔを、高精度時刻に同期して動作する時刻源ＬＳＩ１１０内部のモジュールに伝送するためのＢＵＳである。バス３２０は、単純に秒カウンタ３１３及びナノ秒カウンタ３１７を合わせたカウント値６２ｂｉｔを伝送するための配線である。

クロック信号３２１は、バス３２０の基準クロックを表す信号であり、クロック信号３２１の立ち上がりエッジでバス３２０の時刻を参照することが可能となる。また、クロック信号３２１の基準クロックは、ＰＲＴＣ部１００にコヒーレントなクロックであるため、一次時刻源ユニットにコヒーレントな周波数を得ることができる。

ここで、参考例として、図４を用いて、ＰＲＴＣ部１００、及びＰＲＴＣＵ部１１１を内包する高精度時刻同期部内蔵ＬＳＩ４１０の利用方法を示す。ここで注意が必要なのは、図４で示している形態は、ＰＲＴＣＵ部１１１と、その高精度時刻情報を必要とするモジュールとが、１個のＬＳＩ内部に格納可能な場合に一般的に考えられる実装形態であり、複数のＬＳＩや複数のブレードを経由して高精度時刻情報を伝達する形態ではない。ＬＳＩ内部においては６２ｂｉｔのバス３２０を配線することは物理コストが低く、一つの高精度時計を多数のＬＳＩ内部動作基準生成部４３０にバス接続することにより、時刻データをカウント値のように扱うことが可能である。このことは、ハードウェア記述の上でも最小の作業コストにて実装可能なメリットとなる。

ＰＲＴＣ部１００及びＰＲＴＣＵ部１１１に関しては前述しているため説明は省略する。

複数の被タイミング受信部４３１は、例えば映像同期信号を必要とする装置や、モバイル基地局のＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）回路、もしくはＰＭＵ（パワーメジャーメントユニット）など、複数の異なる周波数や時刻を必要とするモジュールが散在している場合に、各モジュールが必要とする出力信号へのフォーマット変更や、電圧値の変更等を行う。

ここで、被タイミング受信部４３１の動作契機を与えるのが、ＬＳＩ内部動作基準生成部４３０であり、ＬＳＩ内部動作基準生成部４３０は、ＰＲＴＣＵ部１１１がカウントしている秒カウンタ３１３及びナノ秒カウンタ３１７を合わせたカウント値６２ｂｉｔを監視する。また、カウントアップの基準クロックを表すクロック信号３２１をＬＳＩ内部動作基準生成部４３０に入力することで、ＬＳＩ内部動作基準生成部４３０は、被タイミング受信部４３１に適切なタイミングパルスを生成する。

また、本実施の形態では、時刻源ＬＳＩ１１０は、更に、図５に示すｃＰＲＴＣＵ−ＴＸ部５２０を備えている。図面サイズの関係で図６と分離されているが、図５の右端にＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）基板上に形成されたプリントパターン、もしくは、ＰＣＢ基板間を接続するコネクタを経由して、図６と１対多の接続関係となっている。なお、ｃＰＲＴＣＵ−ＴＸ部５２０は、出力部の一例である。

図１で述べたように、ｃＰＲＴＣ−ＩＦ１１３は、ＰＣＢ基板内ではバス接続することが最良の構成である。

図５ではＰＲＴＣＵ部１１１を簡略化して記載しており、図３にて示したＰＲＴＣＵ部１１１と同一の回路にて構成され、ＰＲＴＣ部１００に接続されているものとする。

秒カウンタ３１３及びナノ秒カウンタ３１７は、図３にて説明した構成によりカウントアップを行い、高精度な基準時計となっている。

ｃＰＲＴＣＵ−ＴＸ部５２０は、一時記憶領域５２１、ラッチパルス生成部５２２、ラッチ条件セット部５２３、アンド回路５２４、及びパラレルシリアル変換ブロック５２５を備えている。パラレルシリアル変換ブロック５２５は、レジスタ５２６、５２７、及びカウンタ５２８を備えている。

ｃＰＲＴＣＵ−ＴＸ部５２０は、秒カウンタ３１３及びナノ秒カウンタ３１７の各々のカウント値を、ラッチパルスに従ってラッチする。ラッチは、ＰＬＬ部３１５にて生成した１２５ＭＨｚの立ち上がりエッジにて行うが、ラッチするタイミングを司るのが、ラッチ条件セット部５２３である。ラッチ条件セット部５２３には、ＣＰＵ３１２からの指示により、ｃＰＲＴＣ−ＩＦ１１３にどの程度の間隔で時刻情報を送出するかを表すラッチ条件がセットされる。

ここで、時刻情報がほぼ一律に増加する場合においては、電力消費量の軽減や外部へのノイズ低減に考慮し、毎秒１回程度の間隔でも十分に高精度な時刻情報の伝達となる。

ラッチ条件セット部５２３には、ラッチ間隔を表すラッチ条件が格納され、ラッチパルス生成部５２２において、前回のラッチ時刻と、現在時刻との差分を監視し、所望のラッチ条件に達した場合、つまり、ｃＰＲＴＣ−ＩＦ１１３に時刻を送信する時刻間隔となった場合に、ラッチパルスを生成する。生成したラッチパルスと、ＰＬＬ部３１５にて生成した基準クロックとが入力されたアンド回路５２４の出力が、一時記憶領域５２１に入力され、一時記憶領域５２１が、秒カウンタ３１３及びナノ秒カウンタ３１７の各々のカウント値をラッチする。

一時記憶領域５２１は、クロックで入力データを保存する単純な構造のレジスタであり、クロックとラッチパルスとを入力としたアンド回路５２４の出力により、所望のタイミング間隔で現在時刻のラッチが可能である。

ラッチパルスの次のクロックで、一時記憶領域５２１からパラレルシリアル変換ブロック５２５に、高精度時刻データは移動する。そして、ラッチパルスの次の次のクロックで、パラレルシリアル変換ブロック５２５から、高精度時刻データの送出が開始される。データの送出方法については図７にて詳細を記述するが、秒カウンタ３１３のＭＳＢ（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ：最上位ビット）側から送出を開始し、最終的にナノ秒カウンタ３１７のＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ：最下位ビット）部が送出される。これは、図６にて説明するｃＰＲＴＣ−ＲＸ部６２０においてシフトレジスタ６２２にて簡易にデータの再構成ができるためである。また、カウンタ５２８はラッチパルスの次の次のクロックを１とし、１６まで、ＰＬＬ部３１５で生成した１２５ＭＨｚにてカウントアップを行う。また、１６の次は０となりカウント動作を停止する。

ｃＰＲＴＣ−ＩＦ１１３は、４ｂｉｔのＤＡＴＡ［３：０］を送出するためのＤＡＴＡ信号線５３１と、ＥＮＡＢＬＥビットを送出するためのＥＮＡＢＬＥ信号線５３２と、クロック信号線５３３とから構成され、対向するＬＳＩもしくは基板に対して時刻情報を送出する信号線である。パラレルシリアル変換ブロック５２５は、カウンタ５２８のカウント値を監視する。カウンタ５２８は、カウント値が１〜１６の期間、ｈｉｇｈであるＥＮＡＢＬＥ信号を出力し、時刻情報が有効であることを示す。また、パラレルシリアル変換ブロック５２５は、レジスタ５２６に格納された秒情報及びレジスタ５２７に格納されたナノ秒情報を、複数のシリアルデータに変換し、カウンタ５２８のカウント値をもとに現時点で送付すべきシリアルデータを選択して、ＤＡＴＡ信号線５３１に送信する。詳細な順序については図７にて説明することとする。

図６に示すように、高精度時刻内包ＬＳＩ１２１、１３１、１４１は、ｃＰＲＴＣＵ−ＲＸ部６２０と、ｃＰＲＴＣＵ部１２２、１３２、１４２とを備えている。なお、ｃＰＲＴＣＵ−ＲＸ部６２０が、入力部の一例である。

高精度時刻内包ＬＳＩ１２１、１３１、１４１は、ｃＰＲＴＣ−ＩＦ１１３を構成する、ＤＡＴＡ信号線５３１と、ＥＮＡＢＬＥ信号線５３２と、クロック信号線５３３とにより、図５にて説明したｃＰＲＴＣＵ−ＴＸ部５２０を内包する時刻源ＬＳＩ１１０と接続されている。

ｃＰＲＴＣＵ−ＲＸ部６２０は、シフトレジスタブロック６２１内にｃＰＲＴＣ−ＩＦ１１３が接続され、シフトレジスタブロック６２１は、シフトレジスタ６２２と、ｃＰＲＴＣ−ＩＦ１１３のＥＮＡＢＬＥ信号を検出するＥＮＡＢＬＥ検出部６２３とを含んで構成される。

ＥＮＡＢＬＥ検出部６２３は、ＥＮＡＢＬＥ信号線５３２及びクロック信号線５３３を監視し、クロック信号線５３３のクロックの立ち上がりエッジにて、ＥＮＡＢＬＥビットがｈｉｇｈである場合、ＤＡＴＡ信号線５３１が表す４ｂｉｔのＤＡＴＡ［３：０］をシフトレジスタ６２２に格納し、左方向に４ｂｉｔシフトを行う。以上の動作を、ＥＮＡＢＬＥビットがｈｉｇｈである間、クロック信号線５３３のクロックの立ち上がりエッジ毎に、繰り返し実施する。

また同時にＥＮＡＢＬＥ検出部６２３は、ＥＮＡＢＬＥ信号線５３２及びクロック信号線５３３を監視し、クロック信号線５３３のクロックの立ち上がりエッジにて、ＥＮＡＢＬＥビットがＬｏｗである場合、ｃＰＲＴＣＵ部１２２、１３２、１４２に対し上書きパルス６３４を発行する。

ｃＰＲＴＣＵ部１２２、１３２、１４２は、カウンタ部１２３、１３３、１４３と、ａｄｄｅｒ部６３１とを備えている。カウンタ部１２３、１３３、１４３は、秒カウンタ６３２及びナノ秒カウンタ６３３を備えている。なお、カウンタ部１２３、１３３、１４３は、第２カウンタ部の一例であり、ａｄｄｅｒ部６３１は、上書部の一例である。

ａｄｄｅｒ部６３１は、上書きパルス６３４に応じて、秒カウンタ６３２及びナノ秒カウンタ６３３に対して、ｃＰＲＴＣＵ−ＴＸ部５２０による処理遅延分及びｃＰＲＴＣＵ−ＲＸ部６２０による処理遅延分を表す固定値を時刻情報に加算した結果を上書きする。

本実施の形態では、ｃＰＲＴＣＵ−ＴＸ部５２０による処理及びｃＰＲＴＣＵ−ＲＸ部６２０による処理において、図５のｃＰＲＴＣＵ−ＴＸ部５２０による現在時刻のラッチに１クロックを使用し、パラレルシリアル変換ブロック５２５への転送に１クロックを使用し、シリアル化された時刻データの伝送に１６クロックを使用し、ｃＰＲＴＣＵ部１２２、１３２、１４２への時刻上書きで１クロックを使用するため、合計１９クロックを要する。従って、ａｄｄｅｒ部６３１は、固定値として、１５２ナノ秒（＝１２５ＭＨｚの逆数である８ｎｓ×１９クロック）を加算する。なお、１クロックとは、クロック信号の立ち上がりから次の立ち上がりまでのことをいう。

本実施の形態では４ｂｉｔのシリアル伝送にしているが、２ｂｉｔにした場合において伝送クロックは２倍になる。

ここで、ｃＰＲＴＣＵ部１２２、１３２、１４２に内包している秒カウンタ６３２及びナノ秒カウンタ６３３は、ＰＲＴＣ部１００由来の基準クロックにてカウントアップを継続し、上書きパルス６３４が到達した際にのみ時刻情報の更新を行う単純な機構である。

上記動作にてｃＰＲＴＣＵ部１２２、１３２、１４２は、ＰＲＴＣＵ部１１１の時計と完全にコヒーレントとなる。ただし、コヒーレントとは、周波数及び時刻がナノ秒の桁で合致していることを指す。

＜本発明の第１の実施の形態の作用＞
まず、ＰＲＴＣ部１００は、ＧＮＳＳ放送の電波を受信し、受信した電波から、時刻情報、位相情報、及び周波数情報を取得し、ＵＡＲＴ信号１０１、１ＰＰＳ信号１０２、及びクロック信号１０３を、時刻源ＬＳＩ１１０に出力する。

時刻源ＬＳＩ１１０では、ＰＬＬ部３１５が、ＰＬＬ部３１５は、基準周波数を逓倍し、例えば、１２５ＭＨｚの基準クロックを出力する。

ＣＰＵ３１２は、ＵＡＲＴ信号１０１から秒信号を抽出し、秒カウンタ３１３のカウント値を管理する。また、位相調整器３１４は、１ＰＰＳ信号１０２が到達した際に、ナノ秒カウンタ３１７のカウント値をラッチし、ナノ秒カウンタ３１７のカウント値を管理する。

ナノ秒カウンタ３１７は、ＰＬＬ部３１５によって発生させた１２５ＭＨｚでカウントアップを行い、ＣＰＵ３１２からの指示がなければカウントアップを継続する。秒カウンタ３１３は、ナノ秒カウンタ３１７の桁あふれを検知すると、秒カウンタ３１３のカウント値をインクリメントする。また、ナノ秒カウンタ３１７のカウント値が、その桁あふれ量に置き換えられる。

そして、ｃＰＲＴＣＵ−ＴＸ部５２０は、秒カウンタ３１３及びナノ秒カウンタ３１７の各々のカウント値を、ラッチパルスに従ってラッチし、一時記憶領域５２１に格納する。

一時記憶領域５２１からパラレルシリアル変換ブロック５２５に、高精度時刻データが移動し、パラレルシリアル変換ブロック５２５から、高精度時刻データの送出が開始される。

パラレルシリアル変換ブロック５２５は、レジスタ５２６に格納された秒情報及びレジスタ５２７に格納されたナノ秒情報を、複数のシリアルデータに変換し、カウンタ５２８のカウント値をもとに現時点で送付すべきシリアルデータを選択して、ＤＡＴＡ信号線５３１に送信する。

ここで、具体的なデータの送出方法を、図７に示すｃＰＲＴＣ−ＩＦ１１３のタイミングチャートを用いて説明する。まず、それぞれの信号について意味合いを説明する。クロック信号線５３３は、一次時刻源であるＰＲＴＣ部１００由来のクロックであり、本実施の形態では１２５ＭＨｚとしている。ＥＮＡＢＬＥ信号線５３２は、ＤＡＴＡ 信号線５３１が表すＤＡＴＡ［３：０］のデータが有効であることを示すデータ線であり、ｈｉｇｈ時にＤＡＴＡ［３：０］をｃＰＲＴＣＵ−ＲＸ部６２０が取り込むべきタイミングであることを示す。ＤＡＴＡ信号線５３１は、秒カウンタ３１３の３２ｂｉｔのカウント値及びナノ秒カウンタ３１７の３０ｂｉｔのカウント値を伝送する。

伝送順序は、図８に示すように、秒カウンタ３１３の最上位ビットであるｓ［３１：２８］８３１を、先頭データ７２１とし、秒カウンタ３１３の最下位ビットであるｓ［０３：００］８３２を、データ７２２として伝送する。その後、ナノ秒カウンタ３１７の最上位ビットであるｎ［２９：２８］８４１をデータ７２３として伝送する、なお、ナノ秒カウンタ３１７のカウント値は３０ｂｉｔであるため、データ７２３では、は便宜的に２ビットに０をｆｉｌｌし送信する。その後、ナノ秒カウンタ３１７の最下位ビットｎ［０３：００］８４２をデータ７２４として伝送する。なお、ＥＮＡＢＬＥ信号線５３２は、一回の時刻伝送中は連続的にｈｉｇｈとする。これは、連続して伝送することが最速であり、シリアル化による時刻のコヒーレント時間を最小化することが可能となることが自明であるためである。

そして、ｃＰＲＴＣＵ−ＲＸ部６２０のＥＮＡＢＬＥ検出部６２３は、ＥＮＡＢＬＥ信号線５３２及びクロック信号線５３３を監視し、クロック信号線５３３のクロックの立ち上がりエッジにて、ＥＮＡＢＬＥビットがｈｉｇｈである場合、ＤＡＴＡ信号線５３１が表す４ｂｉｔのＤＡＴＡ［３：０］をシフトレジスタ６２２に格納し、左方向に４ｂｉｔシフトを行う。以上の動作を、ＥＮＡＢＬＥビットがｈｉｇｈである間、クロック信号線５３３のクロックの立ち上がりエッジ毎に、繰り返し実施する。

また同時にＥＮＡＢＬＥ検出部６２３は、ＥＮＡＢＬＥ信号線５３２及びクロック信号線５３３を監視し、クロック信号線５３３のクロックの立ち上がりエッジにて、ＥＮＡＢＬＥビットがＬｏｗである場合、ｃＰＲＴＣＵ部１２２、１３２、１４２に対し上書きパルス６３４を発行する。

ｃＰＲＴＣＵ部１２２、１３２、１４２のａｄｄｅｒ部６３１は、上書きパルス６３４に応じて、秒カウンタ６３２及びナノ秒カウンタ６３３に対して、ｃＰＲＴＣＵ−ＴＸ部５２０による処理遅延分及びｃＰＲＴＣＵ−ＲＸ部６２０による処理遅延分を表す固定値を時刻情報に加算した結果を上書きする。

また、ナノ秒カウンタ６３３は、クロック信号線５３３のクロックに従ってカウントアップを行い、ａｄｄｅｒ部６３１による上書きがなければカウントアップを継続する。秒カウンタ６３２は、ナノ秒カウンタ６３３の桁あふれを検知すると、秒カウンタ６３２のカウント値をインクリメントする。また、ナノ秒カウンタ６３３のカウント値が、その桁あふれ量に置き換えられる。

そして、バス６４０により、秒カウンタ６２２のカウント値３２ｂｉｔとナノ秒カウンタ６３３のカウント値３０ｂｉｔが、高精度時刻に同期して動作するモジュールに伝送される。また、クロック信号線６４１により、バス６４０の基準クロックを表す信号が出力され、クロック信号の立ち上がりエッジでバス６４０の時刻を参照することが可能となる。

以上説明したように、第１の実施の形態に係る時刻同期システムによれば、時刻源ＬＳＩが、一次時刻源ユニットであるＰＲＴＣ部から取得した時刻を、カウンタ部に格納し、カウンタ部に格納された時刻を表すシリアルデータを、高精度時刻内包ＬＳＩに出力する。高精度時刻内包ＬＳＩは、入力されたシリアルデータが表す時刻に基づいて、カウンタ部のカウント値の上書きを行う。これにより、複数の集積回路間の時刻同期を、高い精度で、かつ、ローコストで実現することができる。また、複数の集積回路を含んで構成される基板内において時刻同期を高い精度で維持することが可能な時刻同期インタフェースを提供することができる。

また、高精度時刻であっても、ＧＮＳＳの状態によっては時刻のＳＴＥＰが発生する。ＳＴＥＰとは、基準クロックで一意に決定する時刻とは異なる時刻へのジャンプを意味し、すなわち位相が変動する。この場合、クロック信号と１ＰＰＳ信号をもとに正確な時刻へ調整するためには最低１秒が必要となるが、常に時刻情報を伝達する本実施の形態の方法では、（ＣＬＫ周波数×ＤＡＴＡｂｉｔ数）／１ にてＳＴＥＰが完了するため、高精度時刻の完全性を保つことができる。

また、ＳＴＥＰ動作とは異なり、ＧＮＳＳやＰＴＰスレーブをＰＲＴＣとした場合においてはＳＬＥＷ動作にて時刻操作が実施される。ここでＳＬＥＷ動作とは基準クロックの速度を増減速する行為であり、ｐｐｍ以下のレートすなわち一秒間に１マイクロ秒以下のレートでＳＬＥＷ動作を実施する。この場合、ｃＰＲＴＣＵ−ＩＦは、ＰＲＴＣに直結したクロック信号によってのみ動作することが可能であり、連続した時刻においてはクロック信号のみを伝達することで、消費電力及び電磁波の発生を抑止することが可能である。

＜本発明の第２の実施の形態のシステム構成＞
本発明の第２の実施の形態に係る時刻同期システムの構成について説明する。なお、第１の実施の形態と同様の構成となる部分については、同一符号を付して説明を省略する。

第１の実施の形態では、１つの基板内に時刻源ＬＳＩ１１０と、複数の高精度時刻内包ＬＳＩ１２１、１３１、１４１とが実装されている場合を例に説明したが、第２の実施の形態では、基板間で時刻同期を行う点が、第１の実施の形態と異なっている。

図９に示すように、本発明の第２の実施の形態に係る時刻同期システム９は、ＰＲＴＣ部１００と、時刻源基板９１０と、複数の高精度時刻内包基板９２１、９３１、９４１とを備えている。なお、時刻源基板９１０が、第１時刻同期回路の一例であり、複数の高精度時刻内包基板９２１、９３１、９４１が、第２時刻同期回路の一例である。

時刻源基板９１０は、ＰＲＴＣＵ部１１１を備えている。

時刻源基板９１０から、ｃＰＲＴＣ−ＩＦ９１３、９１４、９１５を介して、ＰＲＴＣＵ部１１１のカウンタ部１１２の時刻情報をシリアル通信で複数の高精度時刻内包基板９２１、９３１、９４１に伝達する。

ｃＰＲＴＣ−ＩＦ９１３、９１４、９１５は、上記第１の実施の形態におけるｃＰＲＴＣ−ＩＦ１１３と同様に、周波数（ＣＬＫ）を伝送するクロック信号線、時刻（ＤＡＴＡ）を伝送するＤＡＴＡ信号線、及びＤＡＴＡ有効識別子（ＥＮＡＢＬＥ）を伝送するＥＮＡＢＬＥ信号線の３要素のみで構成されている。

ｃＰＲＴＣ−ＩＦ９１３、９１４、９１５ではそれぞれ、同一の信号が伝送されているが、基板内のようにＢＵＳ型接続を行わず、時刻源基板９１０内のバッファにて分岐している。ＢＵＳ型接続の場合、周波数制限や線長制限など設計制約が多くなりｃＰＲＴＣＵ−ＩＦの特徴である簡潔なインタフェースで高精度時刻を伝達するという概念に反してしまうためである。

高精度時刻内包基板９２１、９３１、９４１に内包された、ｃＰＲＴＣＵ部１２２、１３２、１４２は、第１の実施の形態と同様の構成及び作用となるため、ここでは説明を省略する。

また、上記のように基板間を接続する際には、各基板が活線挿抜されることも考慮し、１対他の接続が最良の構成である。ただしＰＣＩバスに代表されるような活線挿抜を考慮する必要性がない基板の場合には、第１の実施の形態と同様の接続構成とすることで、ｃＰＲＴＣＵ−ＩＦの総本数を削減することが可能である。

以上説明したように、第２の実施の形態に係る時刻同期システムによれば、時刻源基板が、一次時刻源ユニットであるＰＲＴＣ部から取得した時刻を、カウンタ部に格納し、カウンタ部に格納された時刻を表すシリアルデータを、高精度時刻内包基板に出力する。高精度時刻内包基板は、入力されたシリアルデータが表す時刻に基づいて、カウンタ部のカウント値の上書きを行う。これにより、複数の基板間の時刻同期を、高い精度で、かつ、ローコストで実現することができる。

なお、本発明は、上述した実施の形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。

例えば、上述した実施の形態では、ＧＮＳＳ放送の電波を受信し、時刻情報、位相情報、及び周波数情報を取得するＰＲＴＣ部を、一次時刻源ユニットとする場合を例に説明したが、これに限定されるものではない。例えば、一次時刻源ユニットが、グランドマスタークロックであり、ＰＴＰを用いて、グランドマスタークロックの時刻を取得するようにしてもよい。
図１０に示すように、本発明の変形例に係る時刻同期システム１０は、グランドマスター１０００と、ＰＴＰスレーブ基板１０１０と、複数の高精度時刻内包基板９２１、９３１、９４１とを備えている。なお、ＰＴＰスレーブ基板１０１０が、第１時刻同期回路の一例である。ＰＴＰスレーブ基板１０１０は、Ｅｔｈｅｒｎｅｔ１００１を介して、グランドマスター１０００から、ＰＴＰを用いて、グランドマスター１０００のクロックの時刻を取得する。ＰＴＰスレーブ基板１０１０は、ＰＲＴＣＵ部１１１を備えている。ＰＴＰスレーブ基板１０１０から、ｃＰＲＴＣ−ＩＦ９１３、９１４、９１５を介して、ＰＲＴＣＵ部１１１のカウンタ部１１２の時刻情報をシリアル通信で複数の高精度時刻内包基板９２１、９３１、９４１に伝達する。

この場合、ＰＴＰスレーブのように比較的時刻情報が一律に増加せず、何度かのステップ動作（ナノの桁が１２５ＭＨｚ単位であれば８ｎｓ単純増加であるが、そのルールに従っていない時刻遷移をＳＴＥＰ動作という）によって、収束／発散を繰り返すことがある。そこで、最低でもＰＴＰスレーブアルゴリズムの時刻補正間隔以上のラッチ間隔が必要である。なぜならば、ステップ動作した時刻が正確である可能性が高いためにＳＬＡＶＥロジックがあえて時刻を飛ばしたことは明白であり、ｃＰＲＴＣＵ−ＩＦによる時刻伝送は、基準時計であるＰＲＴＣＵ部と速やかに同期する必要があるからである。

また、グランドマスタークロックからＥｔｈｅｒｎｅｔを介して、グランドマスタークロックと同一の時刻情報を得て、時刻情報を演算処理することにより位相情報を得て、位相情報を演算処理することにより周波数情報を得るＰＴＰスレーブを、一次時刻源ユニットとしてもよい。

また、上記の実施の形態では、便宜的にクロック周波数１２５ＭＨｚ、すなわち時刻最小粒度８ｎｓとした場合を例に説明したが、１２５ＭＨｚ以外の周波数であってもよい。また、時刻伝達方式として４ｂｉｔのパラレルデータを用いた場合を例に説明したが、これに限定されるものではなく、４ｂｉｔ以外のデータであってもよい。例えば、１ｂｉｔのデータにし６４サイクルでデータ伝送するようにしてもよい。

また、上記の説明にて、「立ち上がり」と「立ち下がり」とを反転させるように構成してもよい。

１、９ 時刻同期システム
１００ ＰＲＴＣ部（一次時刻源ユニット）
１０１ ＵＡＲＴ信号
１０２ １ＰＰＳ信号
１０３ クロック信号
１１０ 時刻源ＬＳＩ（第１時刻同期回路）
１１１ ＰＲＴＣＵ部
１１２ カウンタ部（第１カウンタ部）
１２１ 高精度時刻内包ＬＳＩ（第２時刻同期回路）
１２２ ｃＰＲＴＣＵ部
１２３ カウンタ部（第２カウンタ部）
３１１ 受信部
３１２ ＣＰＵ
３１３ 秒カウンタ
３１４ 位相調整器
３１５ ＰＬＬ部（クロック生成部）
３１７ ナノ秒カウンタ
５２０ ｃＰＲＴＣＵ−ＴＸ部（出力部）
５２１ 一時記憶領域
５２２ ラッチパルス生成部
５２３ ラッチ条件セット部
５２５ パラレルシリアル変換ブロック
５３１ ＤＡＴＡ信号線
５３１ 信号線
５３２ ＥＮＡＢＬＥ信号線
５３３ クロック信号線
６２０ ｃＰＲＴＣＵ−ＲＸ部（入力部）
６２１ シフトレジスタブロック
６２２ シフトレジスタ
６２３ 検出部
６３１ ａｄｄｅｒ部（上書部）
６３２ 秒カウンタ
６３３ ナノ秒カウンタ
６４０ バス
６４１ クロック信号線
７２２ データ
９１０ 時刻源基板
９２１ 高精度時刻内包基板

Claims (10)

1. 基準クロックを生成するためのクロック生成部、
   時刻を表す複数ビットのカウント値を格納すると共に、前記基準クロックに従ってカウントアップをする第１カウンタ部、
   一次時刻源ユニットから取得した時刻を表す複数ビットのカウント値を、前記第１カウンタ部に格納する制御部、及び
   前記基準クロックと、前記第１カウンタ部に格納された前記カウント値を表すシリアルデータとを出力する出力部
   を含む第１時刻同期回路と、
   前記基準クロックと、前記シリアルデータとの入力を受け付ける入力部、
   自装置の時刻を表す複数ビットのカウント値を格納すると共に、前記基準クロックに従ってカウントアップをする第２カウンタ部、及び
   入力された前記シリアルデータが表す前記カウント値に基づいて、前記第２カウンタ部の前記複数ビットのカウント値の上書きを行う上書部
   を含む少なくとも１つの第２時刻同期回路と、
   を含む時刻同期システム。
2. 前記第１カウンタ部は、
   前記基準クロックに従ってカウントアップする、複数ｂｉｔで構成され、かつ、ナノ秒単位のカウント値を格納するナノ秒カウンタ、及び複数ｂｉｔで構成され、かつ、秒単位のカウント値を格納する秒カウンタを有し、
   前記ナノ秒カウンタは、前記制御部からの指示が入力されるまで、カウントアップを継続し、
   前記ナノ秒カウンタの桁あふれを検知すると、前記ナノ秒カウンタのカウント値を、桁あふれ量に置き換え、前記秒カウンタのカウント値をインクリメントし、
   前記出力部は、
   前記秒カウンタのカウント値と、前記ナノ秒カウンタのカウント値とで構成されるカウンタ時刻情報をラッチするタイミングを規定するためのラッチ条件を設定するラッチ条件セット部と、
   前記カウンタ時刻情報を監視し、前記ラッチ条件を満たす時刻に到達したときに、ラッチパルスを生成するラッチパルス生成部と、
   前記ラッチパルスを受信した場合に前記カウンタ時刻情報をラッチすることにより得られた前記カウンタ時刻情報を格納する一時記憶領域と、
   前記一時記憶領域に格納された前記カウンタ時刻情報を複数のシリアルデータに変換するパラレルシリアル変換部であって、前記シリアルデータが有効であることを前記第２時刻同期回路に通知するＥＮＡＢＬＥ信号を生成すると共に、前記基準クロックに従ってカウントアップするカウンタを含み、前記カウンタのカウント値をもとに現時点で送付すべき前記シリアルデータを選択して、選択された前記シリアルデータを前記第２時刻同期回路に出力するパラレルシリアル変換部と、
   を含む請求項１記載の時刻同期システム。
3. 前記入力部は、
   前記出力部からの基準クロックと、前記パラレルシリアル変換部からの前記ＥＮＡＢＬＥ信号を監視するＥＮＡＢＬＥ検出部と、
   前記ＥＮＡＢＬＥ信号がｈｉｇｈである間、前記ＥＮＡＢＬＥ検出部が前記基準クロックの立ち上がりエッジを検出する毎に、前記パラレルシリアル変換部から入力された前記シリアルデータを格納するシフトレジスタ部とを含み、
   前記ＥＮＡＢＬＥ検出部は、前記ＥＮＡＢＬＥ信号がＬｏｗとなっていることを前記基準クロックの立ち上がりエッジの検出時に確認した場合、前記第２カウンタ部に、前記シフトレジスタ部に格納されたデータを上書きすることを通知する上書きパルスを送出する
   請求項２記載の時刻同期システム。
4. 前記入力部は、
   前記出力部からの基準クロックと、前記パラレルシリアル変換部からの前記ＥＮＡＢＬＥ信号を監視するＥＮＡＢＬＥ検出部と、
   前記ＥＮＡＢＬＥ信号がｈｉｇｈである間、前記ＥＮＡＢＬＥ検出部が前記基準クロックの立ち下がりエッジを検出する毎に、前記パラレルシリアル変換部から入力された前記シリアルデータを格納するシフトレジスタ部とを含み、
   前記ＥＮＡＢＬＥ検出部は、前記ＥＮＡＢＬＥ信号がＬｏｗとなっていることを前記基準クロックの立ち下がりエッジの検出時に確認した場合、前記第２カウンタ部に、前記シフトレジスタ部に格納されたデータを上書きすることを通知する上書きパルスを送出する
   請求項２記載の時刻同期システム。
5. 前記第２カウンタ部は、
   前記基準クロックに従ってカウントアップする、複数ｂｉｔで構成され、かつ、ナノ秒単位のカウント値を格納するナノ秒カウンタ、及び複数ｂｉｔで構成され、かつ、秒単位のカウント値を格納する秒カウンタを有し、
   前記ナノ秒カウンタは、前記上書きパルスが入力されるまで、カウントアップを継続し、
   前記ナノ秒カウンタの桁あふれを検知すると、前記ナノ秒カウンタのカウント値を、桁あふれ量に置き換え、前記秒カウンタのカウント値をインクリメントし、
   前記上書部は、前記上書きパルスが入力されたときに、前記秒カウンタ及び前記ナノ秒カウンタの各々の現在のカウント値を、前記シフトレジスタ部に格納された値に対して所定値を加算した値に上書きし、
   前記所定値は、前記一次時刻源ユニットから時刻を取得してから、前記時刻の情報を、前記第２カウンタ部に格納するまでの伝搬遅延時間に応じた予め定められた値である
   請求項３又は４記載の時刻同期システム。
6. 前記一次時刻源ユニットは、ＧＮＳＳ（Ｇｌｏｂａｌ Ｎａｖｉｇａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ）放送の電波を受信し、前記受信した電波から、時刻情報を得て、前記時刻情報を演算処理することにより位相情報を得て、前記位相情報を演算処理することにより周波数情報を得る請求項１〜請求項５の何れか１項記載の時刻同期システム。
7. 前記一次時刻源ユニットは、グランドマスタークロックであり、
   前記制御部は、ＰＴＰ（Ｐｒｅｃｉｓｉｏｎ Ｔｉｍｅ Ｐｒｏｔｏｃｏｌ）を用いて、前記グランドマスタークロックの時刻を取得する請求項１〜請求項５の何れか１項記載の時刻同期システム。
8. 前記一次時刻源ユニットは、グランドマスタークロックからＥｔｈｅｒｎｅｔを介して、前記グランドマスタークロックと同一の時刻情報を得て、前記時刻情報を演算処理することにより位相情報を得て、前記位相情報を演算処理することにより周波数情報を得るＰＴＰ（Ｐｒｅｃｉｓｉｏｎ Ｔｉｍｅ Ｐｒｏｔｏｃｏｌ）スレーブである請求項１〜請求項５の何れか１項記載の時刻同期システム。
9. 基準クロックを生成するためのクロック生成部と、
   時刻を表す複数ビットのカウント値を格納すると共に、前記基準クロックに従ってカウントアップをする第１カウンタ部と、
   一次時刻源ユニットから取得した時刻を表す複数ビットのカウント値を、前記第１カウンタ部に格納する制御部と、
   前記基準クロックと、前記第１カウンタ部に格納された前記カウント値を表すシリアルデータとを出力する出力部と
   を含む時刻同期回路。
10. 第１時刻同期回路及び少なくとも１つの第２時刻同期回路を含む時刻同期システムにおける時刻同期方法であって、
    前記第１時刻同期回路のクロック生成部が、基準クロックを生成し、
    前記第１時刻同期回路の制御部が、一次時刻源ユニットから取得した時刻を表す複数ビットのカウント値を、第１カウンタ部に格納し、
    前記第１時刻同期回路の第１カウンタ部が、前記基準クロックに従ってカウントアップをし、
    前記第１時刻同期回路の出力部が、前記基準クロックと、前記第１カウンタ部に格納された前記カウント値を表すシリアルデータとを出力し、
    前記第２時刻同期回路の入力部が、前記基準クロックと、前記シリアルデータとの入力を受け付け、
    前記第２時刻同期回路の上書部が、入力された前記シリアルデータが表す前記カウント値に基づいて、第２カウンタ部の上書きを行い、
    前記第２カウンタ部が、前記基準クロックに従ってカウントアップをする
    時刻同期方法。