JP6818845B1 - Time synchronization system, time synchronization circuit, and time synchronization method - Google Patents

Abstract

【課題】複数の回路間の時刻同期を、高い精度で、かつ、ローコストで実現することができることができる時刻同期システムを提供する。【解決手段】ＰＲＴＣＵ部１１１が、基準クロックを生成し、ＰＲＴＣ部１００から取得した時刻を、カウンタ部１１２に格納し、カウンタ部１１２が、基準クロックに従ってカウントアップをし、ｃＰＲＴＣ−ＩＦ１１３により、基準クロックと、カウンタ部１１２に格納された時刻を表すシリアルデータとを出力する。ｃＰＲＴＣＵ部１２２が、基準クロックと、シリアルデータが表す前記時刻との入力を受け付け、カウンタ部１２３の上書きを行い、カウンタ部１２３が、基準クロックに従ってカウントアップをする。【選択図】図１PROBLEM TO BE SOLVED: To provide a time synchronization system capable of realizing time synchronization between a plurality of circuits with high accuracy and at low cost. SOLUTION: A PRTCU unit 111 generates a reference clock, stores the time acquired from the PRTC unit 100 in a counter unit 112, the counter unit 112 counts up according to the reference clock, and the cPRTC-IF113 refers to the time. The clock and serial data representing the time stored in the counter unit 112 are output. The cPRTCU unit 122 receives the input of the reference clock and the time represented by the serial data, overwrites the counter unit 123, and the counter unit 123 counts up according to the reference clock. [Selection diagram] Fig. 1

Description

本発明は、時刻同期システム、時刻同期回路、及び時刻同期方法に関する。 The present invention relates to a time synchronization system, a time synchronization circuit, and a time synchronization method.

従来より、高精度の時刻を得る方法としてＧＮＳＳ（Ｇｌｏｂａｌ Ｎａｖｉｇａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ）やＰＴＰ（Ｐｒｅｃｉｓｉｏｎ Ｔｉｍｅ Ｐｒｏｔｏｃｏｌ）を用いて、ＰＲＴＣ（Ｐｒｉｍａｒｙ Ｒｅｆｅｒｅｎｃｅ Ｔｉｍｅ Ｃｌｏｃｋ：一次時刻源）に等しい時刻を得る手段が知られている。 Conventionally, as a method of obtaining a highly accurate time, a means of obtaining a time equal to PRTC (Primary Reference Time Lock: primary time source) using GNSS (Global Navigation Satellite System) or PTP (Precision Time Protocol) has been known. There is.

ＩＴＵ−Ｔ Ｇ．８２７２／Ｙ．１３６７（１１／２０１８） Ｔｉｍｉｎｇ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ｐｒｉｍａｒｙ ｒｅｆｅｒｅｎｃｅ ｔｉｍｅ ｃｌｏｃｋｓITU-T G. 8272 / Y. 1367 (11/2018) Timing charactitics of primary reference time clocks ＩＥＥＥ１５８８−２００８ ＩＥＥＥ Ｓｔａｎｄａｒｄ ｆｏｒ ａ Ｐｒｅｃｉｓｉｏｎ Ｃｌｏｃｋ Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ Ｐｒｏｔｏｃｏｌ ｆｏｒ Ｎｅｔｗｏｒｋｅｄ Ｍｅａｓｕｒｅｍｅｎｔ ａｎｄ Ｃｏｎｔｒｏｌ ＳｙｓｔｅｍｓIEEE1588-2008 IEEE Standard for a Precision Clock Synchronization Protocol for Networked Measurement and Control Systems

ところで、ＧＮＳＳ受信機やＧＮＳＳ受信ユニットから装置内で利用したい時刻を得るためにはＣＰＵやＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などコストの高い部品が必要となる、また昨今Ｅｔｈｅｒｎｅｔを介して高精度時刻同期を行うＰＴＰを用いて時刻同期を行う機器（以後、ＰＴＰスレーブとする）では、ＧＮＳＳの受信が不可能な環境においても高精度な時刻を得ることが可能になった。 By the way, in order to obtain the time desired to be used in the device from the GNSS receiver or GNSS receiving unit, high-cost parts such as a CPU and a PLL (Phase Locked Loop) are required, and recently, high-precision time synchronization is performed via Satellite. With a device that synchronizes time using PTP (hereinafter referred to as PTP slave), it has become possible to obtain highly accurate time even in an environment where GNSS reception is not possible.

しかしながら、ＧＮＳＳ受信機は高価な上、ＧＮＳＳの受信のために天空が見えている環境にいる必要があるなど制限が多い。またＰＴＰスレーブでは、高精度な時刻を得るために高性能なＰＬＬ及び水晶が必要である。また、ＰＴＰスレーブで最も重要なのは、間欠的に受信するＰＴＰパケットから正確な時間を生成する技術であり、ノウハウが伴うため、開発期間や専門家が必要となっている。 However, the GNSS receiver is expensive, and there are many restrictions such as the need to be in an environment where the sky can be seen in order to receive the GNSS. Further, the PTP slave requires a high-performance PLL and crystal in order to obtain a highly accurate time. Further, the most important thing in the PTP slave is a technology for generating an accurate time from the PTP packet received intermittently, and since it involves know-how, a development period and an expert are required.

これらの手段を用いれば正確な時刻を得ることは可能であるが、装置内に複数の高精度時刻が必要なＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）や基板が存在する場合に、当該手段を複数設置することは、基板面積や装置コストの面から採用することはできない。 Although it is possible to obtain an accurate time by using these means, if there are a plurality of LSIs (Large-Scale Integration) or substrates that require a plurality of high-precision times in the apparatus, a plurality of such means are installed. This cannot be adopted in terms of substrate area and equipment cost.

本発明は、上記事情を鑑みて成されたものであり、複数の回路間の時刻同期を、高い精度で、かつ、ローコストで実現することができる時刻同期システム、時刻同期回路、及び時刻同期方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and is a time synchronization system, a time synchronization circuit, and a time synchronization method capable of realizing time synchronization between a plurality of circuits with high accuracy and at low cost. The purpose is to provide.

上記目的を達成するために、本発明に係る時刻同期システムは、基準クロックを生成するためのクロック生成部、時刻を表す複数ビットのカウント値を格納すると共に、前記基準クロックに従ってカウントアップをする第１カウンタ部、一次時刻源ユニットから取得した時刻を、前記第１カウンタ部に格納する制御部、及び前記基準クロックと、前記第１カウンタ部に格納された時刻を表すシリアルデータとを出力する出力部を含む第１時刻同期回路と、前記基準クロックと、前記シリアルデータが表す前記時刻との入力を受け付ける入力部、自装置の時刻を表す複数ビットのカウント値を格納すると共に、前記基準クロックに従ってカウントアップをする第２カウンタ部、及び入力された前記シリアルデータが表す時刻に基づいて、前記第２カウンタ部の前記複数ビットのカウント値の上書きを行う上書部を含む少なくとも１つの第２時刻同期回路と、を含んで構成されている。 In order to achieve the above object, the time synchronization system according to the present invention stores a clock generation unit for generating a reference clock, a count value of a plurality of bits representing the time, and counts up according to the reference clock. Output that outputs the 1 counter unit, the control unit that stores the time acquired from the primary time source unit in the first counter unit, the reference clock, and serial data representing the time stored in the first counter unit. The first time synchronization circuit including the unit, the input unit that accepts the input of the reference clock and the time represented by the serial data, and the counter value of a plurality of bits representing the time of the own device are stored, and according to the reference clock. At least one second time including a second counter unit for counting up and an overwriting unit for overwriting the count values of the plurality of bits of the second counter unit based on the input time represented by the serial data. It is configured to include a synchronization circuit.

この発明によれば、一次時刻源ユニットから取得した時刻を、第１カウンタ部に格納し、第１カウンタ部に格納された時刻を表すシリアルデータを、第２時刻同期回路に出力して、入力されたシリアルデータが表す時刻に基づいて、第２カウンタ部のカウント値の上書きを行う。これにより、複数の回路間の時刻同期を、高い精度で、かつ、ローコストで実現することができる。 According to the present invention, the time acquired from the primary time source unit is stored in the first counter unit, and the serial data representing the time stored in the first counter unit is output to the second time synchronization circuit and input. The count value of the second counter unit is overwritten based on the time represented by the serial data. As a result, time synchronization between a plurality of circuits can be realized with high accuracy and low cost.

ここで、一次時刻源ユニットとは、高精度の時刻を出力するユニットであり、基準クロックとは、カウンタのカウントアップ動作の周期を定めるクロックであり、シリアルデータとは、シリアルインタフェースで伝送可能なデータである。 Here, the primary time source unit is a unit that outputs a highly accurate time, the reference clock is a clock that determines the cycle of counter count-up operation, and serial data can be transmitted by a serial interface. It is data.

また、前記第１カウンタ部は、前記基準クロックに従ってカウントアップする、複数ｂｉｔで構成され、かつ、ナノ秒単位のカウント値を格納するナノ秒カウンタ、及び複数ｂｉｔで構成され、かつ、秒単位のカウント値を格納する秒カウンタを有し、前記ナノ秒カウンタは、前記制御部からの指示が入力されるまで、カウントアップを継続し、前記ナノ秒カウンタの桁あふれを検知すると、前記ナノ秒カウンタのカウント値を、桁あふれ量に置き換え、前記秒カウンタのカウント値をインクリメントし、前記出力部は、前記秒カウンタのカウント値と、前記ナノ秒カウンタのカウント値とで構成されるカウンタ時刻情報をラッチするタイミングを規定するためのラッチ条件を設定するラッチ条件セット部と、前記カウンタ時刻情報を監視し、前記ラッチ条件を満たす時刻に到達したときに、ラッチパルスを生成するラッチパルス生成部と、前記ラッチパルスを受信した場合に前記カウンタ時刻情報をラッチすることにより得られた複数ビットの時刻情報を格納する一時記憶領域と、前記一時記憶領域に格納された前記複数ビットの時刻情報を複数のシリアルデータに変換するパラレルシリアル変換部であって、前記シリアルデータが有効であることを前記第２時刻同期回路に通知するＥＮＡＢＬＥ信号を生成すると共に、前記基準クロックに従ってカウントアップするカウンタを含み、前記カウンタのカウント値をもとに現時点で送付すべき前記シリアルデータを選択して、選択された前記シリアルデータを前記第２時刻同期回路に出力するパラレルシリアル変換部と、を含むことができる。 Further, the first counter unit is composed of a plurality of bits and stores a count value in nanoseconds, which counts up according to the reference clock, and a nanosecond counter which is composed of a plurality of bits and is in seconds. It has a second counter that stores a count value, and the nanosecond counter continues counting up until an instruction from the control unit is input, and when it detects an overflow of digits of the nanosecond counter, the nanosecond counter The count value of is replaced with the digit overflow amount, the count value of the second counter is incremented, and the output unit outputs counter time information composed of the count value of the second counter and the count value of the nanosecond counter. A latch condition set unit that sets a latch condition for defining a latch timing, a latch pulse generation unit that monitors the counter time information and generates a latch pulse when the time that satisfies the latch condition is reached, A temporary storage area for storing a plurality of bits of time information obtained by latching the counter time information when the latch pulse is received, and a plurality of the plurality of bits of time information stored in the temporary storage area. A parallel serial converter that converts serial data, including a counter that generates an ENABLE signal that notifies the second time synchronization circuit that the serial data is valid, and counts up according to the reference clock. A parallel serial conversion unit that selects the serial data to be sent at the present time based on the count value of the counter and outputs the selected serial data to the second time synchronization circuit can be included.

また、前記入力部は、前記出力部からの基準クロックと、前記パラレルシリアル変換部からの前記ＥＮＡＢＬＥ信号を監視するＥＮＡＢＬＥ検出部と、前記ＥＮＡＢＬＥ信号がｈｉｇｈである間、前記ＥＮＡＢＬＥ検出部が前記基準クロックの立ち上がりエッジを検出する毎に、前記パラレルシリアル変換部から入力された前記シリアルデータを格納するシフトレジスタ部とを含み、前記ＥＮＡＢＬＥ検出部は、前記ＥＮＡＢＬＥ信号がＬｏｗとなっていることを前記基準クロックの立ち上がりエッジの検出時に確認した場合、前記第２カウンタ部に、前記シフトレジスタ部に格納されたデータを上書きすることを通知する上書きパルスを送出することができる。 Further, the input unit includes a reference clock from the output unit, an ENABLE detection unit that monitors the ENABLE signal from the parallel serial conversion unit, and the ENABLE detection unit while the ENABLE signal is high. Each time the rising edge of the clock is detected, the ENABLE detection unit includes a shift register unit that stores the serial data input from the parallel serial conversion unit, and the ENABLE detection unit indicates that the ENABLE signal is Low. When confirmed at the time of detecting the rising edge of the reference clock, it is possible to send an overwrite pulse notifying the second counter unit that the data stored in the shift register unit will be overwritten.

また、前記入力部は、前記出力部からの基準クロックと、前記パラレルシリアル変換部からの前記ＥＮＡＢＬＥ信号を監視するＥＮＡＢＬＥ検出部と、前記ＥＮＡＢＬＥ信号がｈｉｇｈである間、前記ＥＮＡＢＬＥ検出部が前記基準クロックの立ち下がりエッジを検出する毎に、前記パラレルシリアル変換部から入力された前記シリアルデータを格納するシフトレジスタ部とを含み、前記ＥＮＡＢＬＥ検出部は、前記ＥＮＡＢＬＥ信号がＬｏｗとなっていることを前記基準クロックの立ち下がりエッジの検出時に確認した場合、前記第２カウンタ部に、前記シフトレジスタ部に格納されたデータを上書きすることを通知する上書きパルスを送出することができる。 Further, the input unit includes a reference clock from the output unit, an ENABLE detection unit that monitors the ENABLE signal from the parallel serial conversion unit, and the ENABLE detection unit while the ENABLE signal is high. Each time the falling edge of the clock is detected, the ENABLE detection unit includes a shift register unit that stores the serial data input from the parallel serial conversion unit, and the ENABLE detection unit indicates that the ENABLE signal is Low. When confirmed at the time of detecting the falling edge of the reference clock, it is possible to send an overwrite pulse notifying the second counter unit that the data stored in the shift register unit is to be overwritten.

また、前記第２カウンタ部は、前記基準クロックに従ってカウントアップする、複数ｂｉｔで構成され、かつ、ナノ秒単位のカウント値を格納するナノ秒カウンタ、及び複数ｂｉｔで構成され、かつ、秒単位のカウント値を格納する秒カウンタを有し、前記ナノ秒カウンタは、前記上書きパルスが入力されるまで、カウントアップを継続し、前記ナノ秒カウンタの桁あふれを検知すると、前記ナノ秒カウンタのカウント値を、桁あふれ量に置き換え、前記秒カウンタのカウント値をインクリメントし、前記上書部は、前記上書きパルスが入力されたときに、前記秒カウンタ及び前記ナノ秒カウンタの各々の現在のカウント値を、前記シフトレジスタ部に格納された値に対して所定値を加算した値に上書きし、前記所定値は、前記一次時刻源ユニットから時刻を取得してから、前記時刻の情報を、前記第２カウンタ部に格納するまでの伝搬遅延時間に応じた予め定められた値である。 Further, the second counter unit is composed of a plurality of bits and stores a count value in nanoseconds, which counts up according to the reference clock, and a nanosecond counter which is composed of a plurality of bits and is in seconds. It has a second counter that stores a count value, and the nanosecond counter continues counting up until the overwrite pulse is input, and when it detects an overflow of digits of the nanosecond counter, the count value of the nanosecond counter Is replaced with the digit overflow amount, the count value of the second counter is incremented, and the overwriting unit sets the current count values of the second counter and the nanosecond counter when the overwrite pulse is input. , The value obtained by adding a predetermined value to the value stored in the shift counter unit is overwritten, and the predetermined value obtains the time from the primary time source unit and then obtains the time information from the second. It is a predetermined value according to the propagation delay time until it is stored in the counter unit.

また、前記一次時刻源ユニットは、ＧＮＳＳ（Ｇｌｏｂａｌ Ｎａｖｉｇａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ）放送の電波を受信し、前記受信した電波から、時刻情報を得て、前記時刻情報を演算処理することにより位相情報を得て、前記位相情報を演算処理することにより周波数情報を得ることができる。 Further, the primary time source unit receives radio waves of GNSS (Global Navigation Satellite System) broadcasting, obtains time information from the received radio waves, and obtains phase information by arithmetically processing the time information. Frequency information can be obtained by arithmetically processing the phase information.

また、前記一次時刻源ユニットは、グランドマスタークロックであり、前記制御部は、ＰＴＰを用いて、前記グランドマスタークロックの時刻を取得することができる。 Further, the primary time source unit is a grand master clock, and the control unit can acquire the time of the grand master clock by using PTP.

また、前記一次時刻源ユニットは、グランドマスタークロックからＥｔｈｅｒｎｅｔを介して、前記グランドマスタークロックと同一の時刻情報を得て、前記時刻情報を演算処理することにより位相情報を得て、前記位相情報を演算処理することにより周波数情報を得るＰＴＰスレーブである。 Further, the primary time source unit obtains the same time information as the ground master clock from the ground master clock via the frequency, obtains phase information by arithmetically processing the time information, and obtains the phase information. It is a PTP slave that obtains frequency information by arithmetic processing.

本発明に係る時刻同期回路は、基準クロックを生成するためのクロック生成部と、時刻を表す複数ビットのカウント値を格納すると共に、前記基準クロックに従ってカウントアップをする第１カウンタ部と、一次時刻源ユニットから取得した時刻を、前記第１カウンタ部に格納する制御部、及び前記基準クロックと、前記第１カウンタ部に格納された時刻を表すシリアルデータとを出力する出力部とを含んで構成されている。 The time synchronization circuit according to the present invention includes a clock generation unit for generating a reference clock, a first counter unit that stores a count value of a plurality of bits representing the time, and counts up according to the reference clock, and a primary time. A control unit that stores the time acquired from the source unit in the first counter unit, and an output unit that outputs the reference clock and serial data representing the time stored in the first counter unit are included. Has been done.

この発明によれば、一次時刻源ユニットから取得した時刻を、第１カウンタ部に格納し、第１カウンタ部に格納された時刻を表すシリアルデータを出力する。これにより、複数の回路間の時刻同期を、高い精度で、かつ、ローコストで実現することができる。 According to the present invention, the time acquired from the primary time source unit is stored in the first counter unit, and serial data representing the time stored in the first counter unit is output. As a result, time synchronization between a plurality of circuits can be realized with high accuracy and low cost.

本発明に係る時刻同期方法は、第１時刻同期回路及び少なくとも１つの第２時刻同期回路を含む時刻同期システムにおける時刻同期方法であって、前記第１時刻同期回路のクロック生成部が、基準クロックを生成し、前記第１時刻同期回路の制御部が、一次時刻源ユニットから取得した時刻を、第１カウンタ部に格納し、前記第１時刻同期回路の第１カウンタ部が、前記基準クロックに従ってカウントアップをし、前記第１時刻同期回路の出力部が、前記基準クロックと、前記第１カウンタ部に格納された時刻を表すシリアルデータとを出力し、前記第２時刻同期回路の入力部が、前記基準クロックと、前記シリアルデータが表す前記時刻との入力を受け付け、前記第２時刻同期回路の上書部が、入力された時刻に基づいて、第２カウンタ部の上書きを行い、前記第２カウンタ部が、前記基準クロックに従ってカウントアップをする。 The time synchronization method according to the present invention is a time synchronization method in a time synchronization system including a first time synchronization circuit and at least one second time synchronization circuit, and the clock generation unit of the first time synchronization circuit is a reference clock. Is generated, the control unit of the first time synchronization circuit stores the time acquired from the primary time source unit in the first counter unit, and the first counter unit of the first time synchronization circuit follows the reference clock. After counting up, the output unit of the first time synchronization circuit outputs the reference clock and the serial data representing the time stored in the first counter unit, and the input unit of the second time synchronization circuit outputs the serial data. , The reference clock and the time represented by the serial data are received, and the overwriting part of the second time synchronization circuit overwrites the second counter part based on the input time, and the first 2 The counter unit counts up according to the reference clock.

この発明によれば、一次時刻源ユニットから取得した時刻を、第１カウンタ部に格納し、第１カウンタ部に格納された時刻を表すシリアルデータを、第２時刻同期回路に出力して、入力されたシリアルデータが表す時刻に基づいて、第２カウンタ部のカウント値の上書きを行う。これにより、複数の回路間の時刻同期を、高い精度で、かつ、ローコストで実現することができる。 According to the present invention, the time acquired from the primary time source unit is stored in the first counter unit, and the serial data representing the time stored in the first counter unit is output to the second time synchronization circuit and input. The count value of the second counter unit is overwritten based on the time represented by the serial data. As a result, time synchronization between a plurality of circuits can be realized with high accuracy and low cost.

本発明によれば、複数の回路間の時刻同期を、高い精度で、かつ、ローコストで実現することができる。 According to the present invention, time synchronization between a plurality of circuits can be realized with high accuracy and at low cost.

本発明の第１の実施の形態に係る時刻同期システムの一例を示す図である。It is a figure which shows an example of the time synchronization system which concerns on 1st Embodiment of this invention. 本発明の第１の実施の形態に係るＰＲＴＣ部の構成を示すブロック図である。It is a block diagram which shows the structure of the PRTC part which concerns on 1st Embodiment of this invention. 本発明の第１の実施の形態に係るＰＲＴＣＵ部の構成を示すブロック図である。It is a block diagram which shows the structure of the PRTCU part which concerns on 1st Embodiment of this invention. 参考例に係る高精度時刻同期部内蔵ＬＳＩの構成を示すブロック図である。It is a block diagram which shows the structure of the high-precision time synchronization part built-in LSI which concerns on a reference example. 本発明の第１の実施の形態に係る時刻源ＬＳＩの構成を示すブロック図である。It is a block diagram which shows the structure of the time source LSI which concerns on 1st Embodiment of this invention. 本発明の第１の実施の形態に係る高精度時刻内包ＬＳＩの構成を示すブロック図である。It is a block diagram which shows the structure of the high precision time inclusion LSI which concerns on 1st Embodiment of this invention. 本発明の第１の実施の形態に係るｃＰＲＴＣ−ＩＦで送出されるデータを示すタイミングチャートである。It is a timing chart which shows the data transmitted by cPRTC-IF which concerns on 1st Embodiment of this invention. 本発明の第１の実施の形態に係る秒カウンタ及びナノ秒カウンタのデータ構成を示すイメージ図である。It is an image diagram which shows the data structure of the second counter and the nanosecond counter which concerns on 1st Embodiment of this invention. 本発明の第２の実施の形態に係る時刻同期システムの一例を示す図である。It is a figure which shows an example of the time synchronization system which concerns on 2nd Embodiment of this invention. 本発明の変形例に係る時刻同期システムの一例を示す図である。It is a figure which shows an example of the time synchronization system which concerns on the modification of this invention.

以下、図面を参照して本発明の実施の形態を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

＜本発明の実施の形態の概要＞
まず、本発明の実施の形態の概要を説明する。 <Outline of Embodiment of the present invention>
First, an outline of an embodiment of the present invention will be described.

本発明の実施の形態では、高精度の時刻を得る方法として、ＰＲＴＣ（Ｐｒｉｍａｒｙ Ｒｅｆｅｒｅｎｃｅ Ｔｉｍｅ Ｃｌｏｃｋ）と呼称する一次時刻源ユニットを用いる。ＰＲＴＣでは、ＧＮＳＳ（Ｇｌｏｂａｌ Ｎａｖｉｇａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ）放送の電波を受信し、受信した電波から、時刻情報、位相情報、及び周波数情報を取得する。ここで、位相情報としては一般的に１秒に１回のパルス信号が利用される。周波数としては一般的に１０ＭＨｚが利用される。このＰＲＴＣは、ナノ秒オーダの高精度時刻を必要とする携帯基地局や、放送機器、電力システム、ＰＴＰを司るグランドマスタークロックなどに用いられる。 In the embodiment of the present invention, a primary time source unit called PRTC (Primary Reference Time Lock) is used as a method for obtaining a highly accurate time. The PRTC receives radio waves of GNSS (Global Navigation Satellite System) broadcasting, and acquires time information, phase information, and frequency information from the received radio waves. Here, as the phase information, a pulse signal once per second is generally used. Generally, 10 MHz is used as the frequency. This PRTC is used for mobile base stations that require highly accurate time on the order of nanoseconds, broadcasting equipment, electric power systems, grand master clocks that control PTP, and the like.

ＰＲＴＣを内包する装置は、ＰＲＴＣの時刻情報を元に、様々な動作を決定するために時刻を６４ｂｉｔのカウンタに展開する構成にすることが多い。 The device including the PRTC is often configured to expand the time to a 64-bit counter in order to determine various operations based on the time information of the PRTC.

この場合、ＰＲＴＣから得られる情報を処理するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、粒度の高い時刻カウンタを生成するためのＰＬＬブロック、１ＰＰＳ（Ｐｕｌｓｅ Ｐｅｒ Ｓｅｃｏｎｄ）のエッジとナノ秒の０点を調整するためのロジックなど、コストが高い処理ブロックが必要となる。 In this case, a CPU (Central Processing Unit) that processes information obtained from PRTC, a PLL block for generating a fine-grained time counter, an edge of 1PPS (Pulse Per Second), and a zero point of nanoseconds are adjusted. High-cost processing blocks such as logic are required.

１つのＬＳＩ内部で高精度時刻を用いてすべての処理が完結するシステムにおいては、ＰＲＴＣＵ部から得られる６４ｂｉｔの時刻情報をＢＵＳ形式で各時刻制御ブロックに分配することで完結する。しかし、ＬＳＩが複数個に分割された場合、もしくは、複数の基板に分割され、それらが等しく高精度な時計を欲している場合に、６４ｂｉｔの時刻情報を伝送するための配線が必要となり、ＬＳＩのｐｉｎ数増加によるコストアップ、また基板間コネクタの増加による実装面積の増大などが課題となる。 In a system in which all processing is completed using high-precision time inside one LSI, the time information of 64 bits obtained from the PRTCU unit is distributed to each time control block in the BUS format. However, when the LSI is divided into a plurality of boards, or when the LSI is divided into a plurality of boards and they desire an equally high-precision clock, wiring for transmitting 64-bit time information is required, and the LSI There are problems such as an increase in cost due to an increase in the number of pins and an increase in the mounting area due to an increase in inter-board connectors.

そこで、本発明の実施の形態では、時刻情報の伝送をシリアルインタフェース化することにより、時刻源ＬＳＩとコヒーレントな高精度時刻内包ＬＳＩを、ローコストで実現し、かつ、時刻源ＬＳＩと同一の精度と確度を保ちつつ、時刻同期を実現する。ここで、コヒーレントとは、時計の周波数及び時刻が一致していることを指す。 Therefore, in the embodiment of the present invention, the time information transmission is made into a serial interface to realize a high-precision time-encapsulating LSI coherent with the time source LSI at low cost and with the same accuracy as the time source LSI. Achieve time synchronization while maintaining accuracy. Here, coherent means that the frequencies and times of the clocks match.

＜本発明の第１の実施の形態のシステム構成＞
本発明の第１の実施の形態に係る時刻同期システムの構成について説明する。図１に示すように、本発明の第１の実施の形態に係る時刻同期システム１は、ＰＲＴＣ部１００と、時刻源ＬＳＩ１１０と、複数の高精度時刻内包ＬＳＩ１２１、１３１、１４１とを備えている。なお、時刻源ＬＳＩ１１０が、第１時刻同期回路の一例であり、複数の高精度時刻内包ＬＳＩ１２１、１３１、１４１が、第２時刻同期回路の一例である。 <System configuration of the first embodiment of the present invention>
The configuration of the time synchronization system according to the first embodiment of the present invention will be described. As shown in FIG. 1, the time synchronization system 1 according to the first embodiment of the present invention includes a PRTC unit 100, a time source LSI 110, and a plurality of high-precision time inclusion LSIs 121, 131, 141. .. The time source LSI 110 is an example of the first time synchronization circuit, and the plurality of high-precision time inclusion LSIs 121, 131, 141 are examples of the second time synchronization circuit.

ＰＲＴＣ部１００は、一次時刻源ユニットの一例であり、上記非特許文献１の規格書に記載のＰＲＴＣと同様である。ＰＲＴＣ部１００は、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）信号１０１、１ＰＰＳ信号１０２、及びクロック信号１０３を、時刻源ＬＳＩ１１０に出力する。 The PRTC unit 100 is an example of a primary time source unit, and is the same as the PRTC described in the standard document of Non-Patent Document 1. The PRTC unit 100 outputs a UART (Universal Asynchronous Receiver Transmitter) signal 101, a 1PPS signal 102, and a clock signal 103 to the time source LSI 110.

ＵＡＲＴ信号１０１は、ＰＲＴＣ部１００から出力されるリファレンス時刻に関する情報である。ＧＮＳＳチップが受信したＮＭＥＡ（Ｎａｔｉｏｎａｌ Ｍａｒｉｎｅ Ｅｌｅｃｔｒｏｎｉｃｓ Ａｓｓｏｃｉａｔｉｏｎ）センテンス内の時刻情報をＵＡＲＴ信号で伝達する方式が一般的である。ここでＮＭＥＡにはＧＮＳＳ衛星の受信状況データなども含まれており、今現在受信している衛星の数や、位置の情報、時刻情報が正しいか否かといった情報が重畳される。そのためＵＡＲＴ信号から秒の情報を取り出すためには一定のプロトコルが必要であり、そのプロトコルはＰＲＴＣ部１００を製造したメーカ及び機種ごとに異なる。 The UART signal 101 is information regarding the reference time output from the PRTC unit 100. A general method is to transmit the time information in the NMEA (National Marine Electricals Association) sentence received by the GNSS chip by a UART signal. Here, NMEA also includes reception status data of GNSS satellites, and information such as the number of satellites currently being received, position information, and whether or not the time information is correct is superimposed. Therefore, a certain protocol is required to extract the second information from the UART signal, and the protocol differs depending on the manufacturer and model of the PRTC unit 100.

次に、１ＰＰＳ信号１０２は、位相を示す信号であり、１秒に１回のパルス信号を出力する。本信号を用いることで秒以下の時計の位相合わせを実施する。 Next, the 1PPS signal 102 is a signal indicating the phase, and outputs a pulse signal once per second. By using this signal, the phase of the clock in seconds or less is adjusted.

クロック信号１０３は周波数を示す基準クロックであり１０ＭＨｚを用いるのが一般的である。 The clock signal 103 is a reference clock indicating a frequency, and 10 MHz is generally used.

時刻源ＬＳＩ１１０内のＣＰＵ３１２（図３参照）を用い、ＵＡＲＴ信号１０１の内部から秒信号を抽出し、ＰＲＴＣＵ部１１１の時計の秒を管理する。ＰＲＴＣＵ部１１１では、カウンタ部１１２に格納される多ビットのカウント値で高精度時刻を表している。 Using the CPU 312 (see FIG. 3) in the time source LSI 110, a second signal is extracted from the inside of the UART signal 101, and the seconds of the clock of the PRTCU unit 111 are managed. In the PRTCU unit 111, a high-precision time is represented by a multi-bit count value stored in the counter unit 112.

カウンタ部１１２は、クロック信号１０３が示す基準クロックに従ってカウントアップする。カウンタ部１１２では、所望の桁数を用意することとなるが、以後の説明では１ｎｓを最小粒度とする６４ｂｉｔのカウント値を格納する場合を例に説明をする。 The counter unit 112 counts up according to the reference clock indicated by the clock signal 103. The counter unit 112 prepares a desired number of digits, but in the following description, a case of storing a 64-bit count value having a minimum particle size of 1 ns will be described as an example.

カウンタ部１１２は、１ＰＰＳ信号１０２が到達した際に、そのカウント値をラッチする機構を有する。ラッチしたカウント値が１ＰＰＳつまり０秒との差分となるため、ＣＰＵ３１２の命令によりカウント値に対して差分を加減算することで０点合わせが完了する。 The counter unit 112 has a mechanism for latching the count value when the 1PPS signal 102 arrives. Since the latched count value is 1 PPS, that is, the difference from 0 seconds, 0 point adjustment is completed by adding or subtracting the difference to the count value by the instruction of the CPU 312.

０点合わせが位相同期の動作の基本となるが、その後、カウンタ部１１２の秒カウンタがＵＡＲＴ信号１０１から受信した秒と同一であることをＣＰＵ３１２は確認し、差分があれば秒カウンタのカウント値の加減算を実施する。 Zero point alignment is the basis of the phase synchronization operation, but after that, the CPU 312 confirms that the second counter of the counter unit 112 is the same as the second received from the UART signal 101, and if there is a difference, the count value of the second counter. Is added or subtracted.

以上の動作にて、時刻源ＬＳＩ１１０に内包したＰＲＴＣＵ部１１１は一次時刻源であるＰＲＴＣ部１００に完全に一致した時刻を得る。 By the above operation, the PRTCU unit 111 included in the time source LSI 110 obtains a time that completely matches the PRTC unit 100, which is the primary time source.

次に、同様にナノ秒オーダの時刻を利用したい複数の高精度時刻内包ＬＳＩ１２１、１３１、１４１が存在したとする。 Next, it is assumed that there are a plurality of high-precision time-included LSIs 121, 131, and 141 that also want to use the time on the order of nanoseconds.

ＰＲＴＣＵ部１１１を内蔵した時刻源ＬＳＩ１１０を多数設置することは、処理コスト、ＬＳＩのロジックコストの面から避けることが好ましい。そこで、本実施の形態では、時刻源ＬＳＩ１１０から、ｃＰＲＴＣ−ＩＦ１１３を介して、ＰＲＴＣＵ部１１１のカウンタ部１１２の時刻情報をシリアル通信で複数の高精度時刻内包ＬＳＩ１２１、１３１、１４１に伝達する。 It is preferable to avoid installing a large number of time source LSIs 110 having a built-in PRTCU unit 111 in terms of processing cost and LSI logic cost. Therefore, in the present embodiment, the time information of the counter unit 112 of the PRTCU unit 111 is transmitted from the time source LSI 110 to the plurality of high-precision time inclusion LSIs 121, 131, 141 by serial communication via the cPRTC-IF113.

ｃＰＲＴＣ−ＩＦ１１３は、後述するように、周波数（ＣＬＫ）を伝送するクロック信号線、時刻（ＤＡＴＡ）を伝送するＤＡＴＡ信号線、及びＤＡＴＡ有効識別子（ＥＮＡＢＬＥ）を伝送するＥＮＡＢＬＥ信号線の３要素のみで構成され、最小物理本数は３本のシリアルＩＦである。詳細については図７を用いてタイミング等を解説する。 As will be described later, the cPRTC-IF113 consists of only three elements: a clock signal line that transmits frequency (CLK), a DATA signal line that transmits time (DATA), and an ENABLE signal line that transmits a DATA valid identifier (ENABLE). It is configured and the minimum number of physical lines is three serial IFs. For details, the timing and the like will be described with reference to FIG.

ｃＰＲＴＣ−ＩＦ１１３で接続された高精度時刻内包ＬＳＩ１２１〜１４１に内包された、ｃＰＲＴＣＵ部１２２、１３２、１４２はコヒーレントＰＲＴＣＵと呼称し、多ビットのカウント値を格納するカウンタ部１２３、１３３、１４３を有し、ＰＲＴＣＵ部１１１のカウンタ部１１２と完全に一致した時刻を指し示す多ビットのカウント値を保持する。 The cPRTCU units 122, 132, and 142 included in the high-precision time-included LSIs 121 to 141 connected by the cPRTC-IF113 are called coherent PRTCUs, and have counter units 123, 133, and 143 that store multi-bit count values. Then, a multi-bit count value indicating a time that completely matches the counter unit 112 of the PRTCU unit 111 is held.

時刻源ＬＳＩ１１０と高精度時刻内包ＬＳＩ１２１〜１４１とが同一基板内に設けられているのであれば、ｃＰＲＴＣ−ＩＦ１１３として、ＢＵＳ型接続が可能であり、高精度時刻を用い何らかの動作基準としたい高精度時刻内包ＬＳＩ１２１〜１４１に対して少数の本数の信号線を用いて接続することができる。また少数の信号線であるということは、各ＬＳＩのｐｉｎ数の削減につながり、基板面積の削減、ＬＳＩのコスト削減などの効果も得られる。 If the time source LSI 110 and the high-precision time-encapsulating LSIs 121 to 141 are provided on the same substrate, BUS-type connection is possible as cPRTC-IF113, and high-precision time is used to be used as some operating standard. It is possible to connect to the time-included LSIs 121 to 141 by using a small number of signal lines. Further, the fact that the number of signal lines is small leads to a reduction in the number of pins of each LSI, and also has the effects of reducing the substrate area and the cost of the LSI.

図２は、ＰＲＴＣ部１００の構造を示す図であり、非特許文献１のＦｉｇｕｒｅ ＩＩ．１に記載のものと同様の構成を示している。 FIG. 2 is a diagram showing the structure of the PRTC unit 100, and is shown in Figure II. Of Non-Patent Document 1. It shows the same configuration as that described in 1.

ＰＲＴＣ部１００は、例えばＧＮＳＳエンジンであるタイムリカバリー部２０２と、周波数インタフェース部２０３と、ローカル周波数クロック部２０４と、ローカルタイムスケール部２０５と、タイムインタフェース部２０６、位相インタフェース部２０７と、周波数インタフェース部２０８とを備えている。 The PRTC unit 100 includes, for example, a GNSS engine time recovery unit 202, a frequency interface unit 203, a local frequency clock unit 204, a local time scale unit 205, a time interface unit 206, a phase interface unit 207, and a frequency interface unit. It has a 208 and.

ＰＲＴＣ部１００は、リファレンス時刻２０１として、例えば、ＧＮＳＳ（全地球測位システム）信号を用いる。一般にＧＮＳＳ信号からは、天空が見える場所であれば±１００ナノ秒未満の確度で時刻情報が得られ、複数の衛星システムを用いることで±４０ナノ秒未満の確度が得られる。 The PRTC unit 100 uses, for example, a GNSS (Global Positioning System) signal as the reference time 201. Generally, from the GNSS signal, time information can be obtained with an accuracy of less than ± 100 nanoseconds if the sky can be seen, and an accuracy of less than ± 40 nanoseconds can be obtained by using a plurality of satellite systems.

このＧＮＳＳ信号は、ナノ秒オーダの高精度時刻を必要とする携帯基地局や、放送機器、電力システム、プレシジョンタイムプロトコルを司るグランドマスタークロックなどに用いられる。 This GNSS signal is used for mobile base stations that require high-precision time on the order of nanoseconds, broadcasting equipment, power systems, grand master clocks that control precision time protocols, and the like.

ただし、ＰＲＴＣ部１００の出力は、時刻リファレンス情報を表すＵＡＲＴ信号１０１、位相信号である１ＰＰＳ信号１０２、周波数信号であるクロック信号１０３の３要素である。この３要素から時刻情報を得るためには、３要素を所望の粒度を持ったカウンタに展開する必要がある。 However, the output of the PRTC unit 100 is three elements: a UART signal 101 representing time reference information, a 1PPS signal 102 as a phase signal, and a clock signal 103 as a frequency signal. In order to obtain time information from these three elements, it is necessary to expand the three elements into a counter having a desired particle size.

図３に示すように、ＰＲＴＣＵ部１１１は、ＵＡＲＴ受信部３１１、ＣＰＵ３１２、カウンタ部１１２、位相調整器３１４、ＰＬＬ部３１５を備えている。カウンタ部１１２は、秒カウンタ３１３及びナノ秒カウンタ３１７を備えている。なお、ＰＬＬ部３１５が、クロック生成部の一例であり、カウンタ部１１２が、第１カウンタ部の一例である。 As shown in FIG. 3, the PRTCU unit 111 includes a UART receiving unit 311, a CPU 312, a counter unit 112, a phase adjuster 314, and a PLL unit 315. The counter unit 112 includes a second counter 313 and a nanosecond counter 317. The PLL unit 315 is an example of a clock generation unit, and the counter unit 112 is an example of a first counter unit.

ＰＲＴＣＵ部１１１は、ＵＡＲＴ信号１０１から、ＰＲＴＣＵ部１１１内のＣＰＵ３１２を用い、秒信号を抽出し、秒カウンタ３１３を管理する。ここでＣＰＵ３１２は、ＰＲＴＣＵ部１１１に属しているが、必ずしもＰＲＴＣＵ部１１１内に物理的に存在している必要はない。 The PRTCU unit 111 extracts a second signal from the UART signal 101 using the CPU 312 in the PRTCU unit 111, and manages the second counter 313. Here, the CPU 312 belongs to the PRTCU unit 111, but does not necessarily have to physically exist in the PRTCU unit 111.

論理的な接続されていればよく、例えばＰＣ（パーソナルコンピュータ）のように、ＵＡＲＴ信号を入力とし、ＣＰＵを内在している機構を持った機器に、ＰＲＴＣＵ部１１１を内包したＬＳＩもしくはカードもしくはモジュールを搭載するようにしてもよい。 It suffices if they are logically connected. For example, an LSI or card or module containing a PRTCU unit 111 in a device having a mechanism that receives a UART signal as an input and has a CPU, such as a PC (personal computer). May be installed.

秒カウンタ３１３は、３２ｂｉｔのカウント値を格納する、秒オーダのカウンタである。便宜的に本実施の形態では、時刻としてＴＡＩ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｔｏｍｉｃ Ｔｉｍｅ：国際原子時）を取り扱うものとする。ＴＡＩはｅｐｏｃｈが１９７０年１月１日０時０分０秒から、原子時計で観測する１秒でカウントアップする時刻系である。したがって、うるう秒の概念が無く一般的にＰＣや壁掛け時計、腕時計等で用いられるＵＴＣ（Ｃｏｏｒｄｉｎａｔｅｄ Ｕｎｉｖｅｒｓａｌ Ｔｉｍｅ：協定世界時）とは異なる時刻を指し示す。ＴＡＩを用いる理由はＧＮＳＳがＴＡＩと同等の時刻系であるＧＰＳ時刻を利用していること、またＰＴＰで扱う時刻がＴＡＩであることから余計な計算無しに利用できるためである。また、ＴＡＩを用いる理由としてうるう秒の存在があげられる。うるう秒は地球の回転速度の微小な変化により数年に一度１秒を挿入もしくは抜去し地球の回転速度と時刻の位相を合わせる。この１秒の挿入は高精度時刻を扱う装置にとっては致命的な動作を及ぼす。例えば携帯基地局は、高精度時刻を周波数の基準として用いているが、うるう秒の挿入によりその前後で周波数を変化させなければ内部のカウンタと時刻が一致しなくなる。結果としてうるう秒の存在により周波数が増減することになり、電波法で決められている周波数範囲の逸脱や、ＴＤ−ＬＴＥ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ ｄｕｐｌｅｘ Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）を始めとする絶対時刻同期が必要な通信方式において通信不可という結果をもたらすこととなる。 The second counter 313 is a counter on the order of seconds that stores a 32-bit count value. For convenience, in this embodiment, TAI (International Atomic Time) is treated as the time. TAI is a time system in which epoch counts up from 00:00 on January 1, 1970 in 1 second observed by an atomic clock. Therefore, there is no concept of leap seconds, and it points to a time different from UTC (Coordinated Universal Time), which is generally used in PCs, wall clocks, wristwatches, and the like. The reason for using TAI is that GNSS uses GPS time, which is the same time system as TAI, and because the time handled by PTP is TAI, it can be used without extra calculation. Another reason for using TAI is the existence of leap seconds. The leap second inserts or removes one second once every few years due to a slight change in the rotation speed of the earth to match the phase of the rotation speed of the earth with the time. This 1-second insertion has a fatal effect on a device that handles high-precision time. For example, a mobile base station uses a high-precision time as a frequency reference, but the time does not match the internal counter unless the frequency is changed before and after the leap second is inserted. As a result, the frequency increases or decreases due to the presence of leap seconds, and communication that requires absolute time synchronization such as deviation of the frequency range specified by the Radio Law and TD-LTE (Time Division duplex Long Term Evolution). This will result in the inability to communicate in the scheme.

ＰＬＬ部３１５は、ＰＲＴＣ部１００から受信したクロック信号１０３が表す基準周波数１０ＭＨｚをより高速な周波数にするために利用するフェーズロックループ回路である。ここで、ＰＲＴＣ部１００が一般的に出力するクロック信号（基準周波数：１０ＭＨｚ）の周期が１００ｎｓであるため、ナノ秒カウンタ３１７の最小粒度が１００ｎｓとなってしまう。そこで、より高精度な時刻を利用するために、ＰＬＬ部３１５は、基準周波数を逓倍する。本実施の形態においては、ＰＬＬ部３１５は、便宜的に、基準周波数の１２．５倍である１２５ＭＨｚを出力し、ナノ秒カウンタ３１７をカウントアップする基準クロックの周波数として利用する。また、１２５ＭＨｚは、ＰＲＴＣＵ部１１１にコヒーレントである。つまり周波数の差が１２．５倍であるが、長時間その関係性は維持される特徴を持つ。また、１２５ＭＨｚは、ＰＲＴＣＵ部１１１の秒カウンタ３１３及びナノ秒カウンタ３１７を外部から参照する際の基準クロックとして使用され、１２５ＭＨｚの立ち上がりエッジで、秒カウンタ３１３のカウント値及びナノ秒カウンタ３１７のカウント値を外部回路がラッチすることで、現在時刻をナノ秒の最小粒度（本願の例では８ｎｓの精度）で取得することが可能である。 The PLL unit 315 is a phase lock loop circuit used to make the reference frequency 10 MHz represented by the clock signal 103 received from the PRTC unit 100 a higher frequency. Here, since the period of the clock signal (reference frequency: 10 MHz) generally output by the PRTC unit 100 is 100 ns, the minimum particle size of the nanosecond counter 317 is 100 ns. Therefore, in order to utilize a more accurate time, the PLL unit 315 multiplies the reference frequency. In the present embodiment, for convenience, the PLL unit 315 outputs 125 MHz, which is 12.5 times the reference frequency, and uses it as the frequency of the reference clock for counting up the nanosecond counter 317. Further, 125 MHz is coherent to the PRTCU unit 111. That is, the frequency difference is 12.5 times, but the relationship is maintained for a long time. Further, 125 MHz is used as a reference clock when the second counter 313 and the nano second counter 317 of the PRTCU unit 111 are referred to from the outside, and at the rising edge of 125 MHz, the count value of the second counter 313 and the count value of the nano second counter 317 are used. The current time can be obtained with the minimum particle size of nanoseconds (accuracy of 8 ns in the example of the present application) by latching the current time.

秒カウンタ３１３は、例えば３２ｂｉｔのカウント値を格納し、ナノ秒カウンタ３１７は、例えば３０ｂｉｔのカウント値を格納する。ナノ秒カウンタ３１７は、ＰＬＬ部３１５によって発生させた１２５ＭＨｚでカウントアップを行い、ＣＰＵ３１２からの指示がなければカウントアップを継続する。秒カウンタ３１３は、ナノ秒カウンタ３１７の桁あふれ、すなわち、次クロックにて９９９，９９９，９９９ｎｓ以上となることを検知すると、秒カウンタ３１３のカウント値をインクリメントする機構を有する。また、ナノ秒カウンタ３１７は、ナノ秒カウンタ３１７のカウント値を、その桁あふれ量に置き換える機構を有する。なお、ナノ秒カウンタ３１７は、単純増加型のカウンタであり、１ｎｓ＝０ｘ１であり、９９９，９９９，９９９ｎｓ＝０ｘ３Ｂ９ＡＣ９ＦＦという値を取る。したがって最小粒度は１ｎｓであり、また最大桁数は３０ｂｉｔになる。 The second counter 313 stores, for example, a 32-bit count value, and the nanosecond counter 317 stores, for example, a 30-bit count value. The nanosecond counter 317 counts up at 125 MHz generated by the PLL unit 315, and continues the count up unless instructed by the CPU 312. The second counter 313 has a mechanism for incrementing the count value of the second counter 313 when it detects that the nanosecond counter 317 has overflowed, that is, 999,999,999 ns or more in the next clock. Further, the nanosecond counter 317 has a mechanism for replacing the count value of the nanosecond counter 317 with the digit overflow amount. The nanosecond counter 317 is a simple increase type counter, 1ns = 0x1, and takes a value of 999,999,999ns = 0x3B9AC9FF. Therefore, the minimum particle size is 1 ns, and the maximum number of digits is 30 bits.

また、位相調整器３１４は、１ＰＰＳ信号１０２が到達した際に、ナノ秒カウンタ３１７のカウント値をラッチする機構を有する。１ＰＰＳ信号１０２は、秒の切り替わり点、つまり、０ナノ秒を示す位相情報であり、１ＰＰＳ信号１０２がｈｉｇｈとなったことを検知した際に、ワンショットでナノ秒カウンタ３１７のカウント値を内部のレジスタ（３０ｂｉｔ）にラッチする。その後、ＣＰＵ３１２は、ラッチしたカウント値が１ＰＰＳ信号１０２、つまり０ナノ秒との差分となるため、ＣＰＵ３１２の命令によりその差分を位相調整器３１４に伝達し、位相調整器３１４はナノ秒カウンタ３１７に対し、現在のカウント値に対する上記差分の加減算処理を行う。その後、位相調整器３１４は、１ＰＰＳ信号１０２が到達する毎に、ナノ秒カウンタ３１７のカウント値をラッチするが、周波数のコヒーレント性が保たれているため、必ず０ナノ秒をラッチすることとなる。仮に０ナノ秒以外をラッチした場合には、位相調整器３１４は自己では特段の処理を行わない。ＣＰＵ３１２が位相調整器３１４のナノ秒ラッチ値を定期的に監視し、０ナノ秒以外であった場合にはＵＡＲＴ信号１０１から時刻変動要因が伝えられるため、その要因を元に時刻の再設定を行いつつ、例えば、一定時間のＧＮＳＳ信号の途絶により時刻情報／周波数情報が適切でないと判断した場合にはその旨ユーザに通知するなどのアクションを実行する。なお、ユーザやＯＰＳ（オペレーションシステム）が、一次時刻源の状態によっていかなるアクションを実行するかは限定されるものではない。 Further, the phase adjuster 314 has a mechanism for latching the count value of the nanosecond counter 317 when the 1PPS signal 102 arrives. The 1PPS signal 102 is phase information indicating a second switching point, that is, 0 nanoseconds, and when it is detected that the 1PPS signal 102 is high, the count value of the nanosecond counter 317 is internally set in one shot. Latch to the register (30 bits). After that, since the latched count value of the CPU 312 becomes a difference from the 1PPS signal 102, that is, 0 nanoseconds, the difference is transmitted to the phase adjuster 314 by the instruction of the CPU 312, and the phase adjuster 314 sends the nanosecond counter 317 to the nanosecond counter 317. On the other hand, the addition / subtraction processing of the above difference with respect to the current count value is performed. After that, the phase adjuster 314 latches the count value of the nanosecond counter 317 every time the 1PPS signal 102 arrives, but since the frequency coherence is maintained, it always latches 0 nanoseconds. .. If a latch other than 0 nanoseconds is latched, the phase adjuster 314 does not perform any special processing by itself. The CPU 312 periodically monitors the nanosecond latch value of the phase adjuster 314, and if it is other than 0 nanoseconds, the time fluctuation factor is transmitted from the UART signal 101, so the time is reset based on that factor. While performing the action, for example, when it is determined that the time information / frequency information is not appropriate due to the interruption of the GNSS signal for a certain period of time, an action such as notifying the user to that effect is executed. It should be noted that the action that the user or the OPS (operation system) executes depending on the state of the primary time source is not limited.

上記のように、位相調整器３１４とナノ秒カウンタ３１７によって、ナノ秒カウンタ３１７の位相合わせが実施される。 As described above, the phase adjuster 314 and the nanosecond counter 317 perform phase matching of the nanosecond counter 317.

その後、ＵＡＲＴ信号１０１を介して受信した時刻情報と秒カウンタ３１３の差分をＣＰＵ３１２にて確認し、差分があれば、秒カウンタ３１３のカウント値の調整を実施する。秒カウンタ３１３のカウント値の調整を行う際には、例えば、０．５秒以内に２回、秒カウンタ３１３のカウント値を読み出し、差分が無いことを確認した後に、ＵＡＲＴ信号１０１から受信した時刻情報と同一であれば、秒カウンタ３１３のカウント値は正確であると判断する。 After that, the difference between the time information received via the UART signal 101 and the second counter 313 is confirmed by the CPU 312, and if there is a difference, the count value of the second counter 313 is adjusted. When adjusting the count value of the second counter 313, for example, the time received from the UART signal 101 after reading the count value of the second counter 313 twice within 0.5 seconds and confirming that there is no difference. If it is the same as the information, it is determined that the count value of the second counter 313 is accurate.

バス３２０は、秒カウンタ３１３のカウント値３２ｂｉｔとナノ秒カウンタ３１７のカウント値３０ｂｉｔを、高精度時刻に同期して動作する時刻源ＬＳＩ１１０内部のモジュールに伝送するためのＢＵＳである。バス３２０は、単純に秒カウンタ３１３及びナノ秒カウンタ３１７を合わせたカウント値６２ｂｉｔを伝送するための配線である。 The bus 320 is a BUS for transmitting the count value 32 bits of the second counter 313 and the count value 30 bits of the nanosecond counter 317 to the module inside the time source LSI 110 that operates in synchronization with the high-precision time. The bus 320 is simply a wiring for transmitting a count value of 62 bits, which is a combination of the second counter 313 and the nanosecond counter 317.

クロック信号３２１は、バス３２０の基準クロックを表す信号であり、クロック信号３２１の立ち上がりエッジでバス３２０の時刻を参照することが可能となる。また、クロック信号３２１の基準クロックは、ＰＲＴＣ部１００にコヒーレントなクロックであるため、一次時刻源ユニットにコヒーレントな周波数を得ることができる。 The clock signal 321 is a signal representing the reference clock of the bus 320, and the time of the bus 320 can be referred to at the rising edge of the clock signal 321. Further, since the reference clock of the clock signal 321 is a clock coherent to the PRTC unit 100, a coherent frequency can be obtained from the primary time source unit.

ここで、参考例として、図４を用いて、ＰＲＴＣ部１００、及びＰＲＴＣＵ部１１１を内包する高精度時刻同期部内蔵ＬＳＩ４１０の利用方法を示す。ここで注意が必要なのは、図４で示している形態は、ＰＲＴＣＵ部１１１と、その高精度時刻情報を必要とするモジュールとが、１個のＬＳＩ内部に格納可能な場合に一般的に考えられる実装形態であり、複数のＬＳＩや複数のブレードを経由して高精度時刻情報を伝達する形態ではない。ＬＳＩ内部においては６２ｂｉｔのバス３２０を配線することは物理コストが低く、一つの高精度時計を多数のＬＳＩ内部動作基準生成部４３０にバス接続することにより、時刻データをカウント値のように扱うことが可能である。このことは、ハードウェア記述の上でも最小の作業コストにて実装可能なメリットとなる。 Here, as a reference example, FIG. 4 shows a method of using the LSI 410 with a built-in high-precision time synchronization unit that includes the PRTC unit 100 and the PRTCU unit 111. It should be noted here that the form shown in FIG. 4 is generally considered when the PRTCU unit 111 and the module that requires high-precision time information can be stored in one LSI. It is a mounting form, and is not a form in which high-precision time information is transmitted via a plurality of LSIs or a plurality of blades. Wiring a 62-bit bus 320 inside the LSI has a low physical cost, and by connecting one high-precision clock to a large number of LSI internal operation reference generators 430 by bus, the time data is treated like a count value. Is possible. This is an advantage that can be implemented at the minimum work cost even in terms of hardware description.

ＰＲＴＣ部１００及びＰＲＴＣＵ部１１１に関しては前述しているため説明は省略する。 Since the PRTC unit 100 and the PRTCU unit 111 have been described above, the description thereof will be omitted.

複数の被タイミング受信部４３１は、例えば映像同期信号を必要とする装置や、モバイル基地局のＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）回路、もしくはＰＭＵ（パワーメジャーメントユニット）など、複数の異なる周波数や時刻を必要とするモジュールが散在している場合に、各モジュールが必要とする出力信号へのフォーマット変更や、電圧値の変更等を行う。 The plurality of timed receivers 431 require a plurality of different frequencies and times, such as a device that requires a video synchronization signal, an RF (Radio Frequency) circuit of a mobile base station, or a PMU (power measurement unit). When the modules to be used are scattered, the format of the output signal required by each module is changed, the voltage value is changed, and the like.

ここで、被タイミング受信部４３１の動作契機を与えるのが、ＬＳＩ内部動作基準生成部４３０であり、ＬＳＩ内部動作基準生成部４３０は、ＰＲＴＣＵ部１１１がカウントしている秒カウンタ３１３及びナノ秒カウンタ３１７を合わせたカウント値６２ｂｉｔを監視する。また、カウントアップの基準クロックを表すクロック信号３２１をＬＳＩ内部動作基準生成部４３０に入力することで、ＬＳＩ内部動作基準生成部４３０は、被タイミング受信部４３１に適切なタイミングパルスを生成する。 Here, it is the LSI internal operation reference generation unit 430 that gives the operation trigger of the timed reception unit 431, and the LSI internal operation reference generation unit 430 is the second counter 313 and the nanosecond counter counted by the PRTCU unit 111. The total count value of 62 bits including 317 is monitored. Further, by inputting the clock signal 321 representing the count-up reference clock to the LSI internal operation reference generation unit 430, the LSI internal operation reference generation unit 430 generates an appropriate timing pulse in the timed reception unit 431.

また、本実施の形態では、時刻源ＬＳＩ１１０は、更に、図５に示すｃＰＲＴＣＵ−ＴＸ部５２０を備えている。図面サイズの関係で図６と分離されているが、図５の右端にＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）基板上に形成されたプリントパターン、もしくは、ＰＣＢ基板間を接続するコネクタを経由して、図６と１対多の接続関係となっている。なお、ｃＰＲＴＣＵ−ＴＸ部５２０は、出力部の一例である。 Further, in the present embodiment, the time source LSI 110 further includes a cPRTCU-TX unit 520 shown in FIG. Although it is separated from FIG. 6 due to the drawing size, FIG. 6 is via a printed pattern formed on a PCB (Printed Circuit Board) substrate at the right end of FIG. 5 or a connector for connecting the PCB substrates. There is a one-to-many connection relationship with. The cPRTCU-TX unit 520 is an example of an output unit.

図１で述べたように、ｃＰＲＴＣ−ＩＦ１１３は、ＰＣＢ基板内ではバス接続することが最良の構成である。 As described in FIG. 1, the cPRTC-IF113 has the best configuration of being bus-connected in the PCB substrate.

図５ではＰＲＴＣＵ部１１１を簡略化して記載しており、図３にて示したＰＲＴＣＵ部１１１と同一の回路にて構成され、ＰＲＴＣ部１００に接続されているものとする。 In FIG. 5, the PRTCU unit 111 is described in a simplified manner, and it is assumed that the PRTCU unit 111 is configured by the same circuit as the PRTCU unit 111 shown in FIG. 3 and is connected to the PRTC unit 100.

秒カウンタ３１３及びナノ秒カウンタ３１７は、図３にて説明した構成によりカウントアップを行い、高精度な基準時計となっている。 The second counter 313 and the nanosecond counter 317 count up according to the configuration described with reference to FIG. 3, and serve as a highly accurate reference clock.

ｃＰＲＴＣＵ−ＴＸ部５２０は、一時記憶領域５２１、ラッチパルス生成部５２２、ラッチ条件セット部５２３、アンド回路５２４、及びパラレルシリアル変換ブロック５２５を備えている。パラレルシリアル変換ブロック５２５は、レジスタ５２６、５２７、及びカウンタ５２８を備えている。 The cPRTCU-TX unit 520 includes a temporary storage area 521, a latch pulse generation unit 522, a latch condition setting unit 523, an AND circuit 524, and a parallel serial conversion block 525. The parallel serial conversion block 525 includes registers 526, 527, and a counter 528.

ｃＰＲＴＣＵ−ＴＸ部５２０は、秒カウンタ３１３及びナノ秒カウンタ３１７の各々のカウント値を、ラッチパルスに従ってラッチする。ラッチは、ＰＬＬ部３１５にて生成した１２５ＭＨｚの立ち上がりエッジにて行うが、ラッチするタイミングを司るのが、ラッチ条件セット部５２３である。ラッチ条件セット部５２３には、ＣＰＵ３１２からの指示により、ｃＰＲＴＣ−ＩＦ１１３にどの程度の間隔で時刻情報を送出するかを表すラッチ条件がセットされる。 The cPRTCU-TX unit 520 latches the count values of the second counter 313 and the nanosecond counter 317 according to the latch pulse. The latch is performed at the rising edge of 125 MHz generated by the PLL unit 315, and the latch condition setting unit 523 controls the latch timing. In the latch condition setting unit 523, a latch condition indicating how often time information is transmitted to the cPRTC-IF113 is set according to an instruction from the CPU 312.

ここで、時刻情報がほぼ一律に増加する場合においては、電力消費量の軽減や外部へのノイズ低減に考慮し、毎秒１回程度の間隔でも十分に高精度な時刻情報の伝達となる。 Here, when the time information increases almost uniformly, the time information can be transmitted with sufficiently high accuracy even at intervals of about once per second in consideration of reduction of power consumption and noise to the outside.

ラッチ条件セット部５２３には、ラッチ間隔を表すラッチ条件が格納され、ラッチパルス生成部５２２において、前回のラッチ時刻と、現在時刻との差分を監視し、所望のラッチ条件に達した場合、つまり、ｃＰＲＴＣ−ＩＦ１１３に時刻を送信する時刻間隔となった場合に、ラッチパルスを生成する。生成したラッチパルスと、ＰＬＬ部３１５にて生成した基準クロックとが入力されたアンド回路５２４の出力が、一時記憶領域５２１に入力され、一時記憶領域５２１が、秒カウンタ３１３及びナノ秒カウンタ３１７の各々のカウント値をラッチする。 The latch condition setting unit 523 stores a latch condition indicating the latch interval, and the latch pulse generation unit 522 monitors the difference between the previous latch time and the current time, and when the desired latch condition is reached, that is, , When the time interval for transmitting the time to cPRTC-IF113 is reached, a latch pulse is generated. The output of the AND circuit 524 to which the generated latch pulse and the reference clock generated by the PLL unit 315 are input is input to the temporary storage area 521, and the temporary storage area 521 is the second counter 313 and the nanosecond counter 317. Latch each count value.

一時記憶領域５２１は、クロックで入力データを保存する単純な構造のレジスタであり、クロックとラッチパルスとを入力としたアンド回路５２４の出力により、所望のタイミング間隔で現在時刻のラッチが可能である。 The temporary storage area 521 is a register having a simple structure for storing input data by a clock, and the current time can be latched at a desired timing interval by the output of an AND circuit 524 having a clock and a latch pulse as inputs. ..

ラッチパルスの次のクロックで、一時記憶領域５２１からパラレルシリアル変換ブロック５２５に、高精度時刻データは移動する。そして、ラッチパルスの次の次のクロックで、パラレルシリアル変換ブロック５２５から、高精度時刻データの送出が開始される。データの送出方法については図７にて詳細を記述するが、秒カウンタ３１３のＭＳＢ（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ：最上位ビット）側から送出を開始し、最終的にナノ秒カウンタ３１７のＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ：最下位ビット）部が送出される。これは、図６にて説明するｃＰＲＴＣ−ＲＸ部６２０においてシフトレジスタ６２２にて簡易にデータの再構成ができるためである。また、カウンタ５２８はラッチパルスの次の次のクロックを１とし、１６まで、ＰＬＬ部３１５で生成した１２５ＭＨｚにてカウントアップを行う。また、１６の次は０となりカウント動作を停止する。 At the next clock of the latch pulse, the high-precision time data moves from the temporary storage area 521 to the parallel serial conversion block 525. Then, at the clock next to the latch pulse, transmission of high-precision time data is started from the parallel serial conversion block 525. The data transmission method will be described in detail with reference to FIG. 7. However, transmission is started from the MSB (most significant bit) side of the second counter 313, and finally the LSB (least significant bit) of the nanosecond counter 317 is started. : The least significant bit) part is sent. This is because the data can be easily reconstructed by the shift register 622 in the cPRTC-RX unit 620 described with reference to FIG. Further, the counter 528 sets the clock next to the latch pulse to 1, and counts up to 16 at 125 MHz generated by the PLL unit 315. Further, after 16, the number becomes 0 and the counting operation is stopped.

ｃＰＲＴＣ−ＩＦ１１３は、４ｂｉｔのＤＡＴＡ［３：０］を送出するためのＤＡＴＡ信号線５３１と、ＥＮＡＢＬＥビットを送出するためのＥＮＡＢＬＥ信号線５３２と、クロック信号線５３３とから構成され、対向するＬＳＩもしくは基板に対して時刻情報を送出する信号線である。パラレルシリアル変換ブロック５２５は、カウンタ５２８のカウント値を監視する。カウンタ５２８は、カウント値が１〜１６の期間、ｈｉｇｈであるＥＮＡＢＬＥ信号を出力し、時刻情報が有効であることを示す。また、パラレルシリアル変換ブロック５２５は、レジスタ５２６に格納された秒情報及びレジスタ５２７に格納されたナノ秒情報を、複数のシリアルデータに変換し、カウンタ５２８のカウント値をもとに現時点で送付すべきシリアルデータを選択して、ＤＡＴＡ信号線５３１に送信する。詳細な順序については図７にて説明することとする。 The cPRTC-IF113 is composed of a DATA signal line 531 for transmitting 4-bit DATA [3: 0], an ENABLE signal line 532 for transmitting an ENABLE bit, and a clock signal line 533, and is an LSI or an opposite LSI. This is a signal line that sends time information to the board. The parallel serial conversion block 525 monitors the count value of the counter 528. The counter 528 outputs a high ENABLE signal for a period of 1 to 16 count values, indicating that the time information is valid. Further, the parallel serial conversion block 525 converts the second information stored in the register 526 and the nanosecond information stored in the register 527 into a plurality of serial data, and sends the second information at the present time based on the count value of the counter 528. The serial data to be selected is selected and transmitted to the DATA signal line 531. The detailed order will be described with reference to FIG.

図６に示すように、高精度時刻内包ＬＳＩ１２１、１３１、１４１は、ｃＰＲＴＣＵ−ＲＸ部６２０と、ｃＰＲＴＣＵ部１２２、１３２、１４２とを備えている。なお、ｃＰＲＴＣＵ−ＲＸ部６２０が、入力部の一例である。 As shown in FIG. 6, the high-precision time inclusion LSIs 121, 131, and 141 include a cPRTCU-RX unit 620 and cPRTCU units 122, 132, and 142. The cPRTCU-RX unit 620 is an example of an input unit.

高精度時刻内包ＬＳＩ１２１、１３１、１４１は、ｃＰＲＴＣ−ＩＦ１１３を構成する、ＤＡＴＡ信号線５３１と、ＥＮＡＢＬＥ信号線５３２と、クロック信号線５３３とにより、図５にて説明したｃＰＲＴＣＵ−ＴＸ部５２０を内包する時刻源ＬＳＩ１１０と接続されている。 The high-precision time-included LSIs 121, 131, and 141 include the cPRTCU-TX unit 520 described with reference to FIG. 5 by the DATA signal line 531, the ENABLE signal line 532, and the clock signal line 533 that constitute the cPRTC-IF113. It is connected to the time source LSI 110.

ｃＰＲＴＣＵ−ＲＸ部６２０は、シフトレジスタブロック６２１内にｃＰＲＴＣ−ＩＦ１１３が接続され、シフトレジスタブロック６２１は、シフトレジスタ６２２と、ｃＰＲＴＣ−ＩＦ１１３のＥＮＡＢＬＥ信号を検出するＥＮＡＢＬＥ検出部６２３とを含んで構成される。 The cPRTCU-RX unit 620 includes a cPRTC-IF113 connected to the shift register block 621, and the shift register block 621 includes a shift register 622 and an ENABLE detection unit 623 for detecting the ENABLE signal of the cPRTC-IF113. To.

ＥＮＡＢＬＥ検出部６２３は、ＥＮＡＢＬＥ信号線５３２及びクロック信号線５３３を監視し、クロック信号線５３３のクロックの立ち上がりエッジにて、ＥＮＡＢＬＥビットがｈｉｇｈである場合、ＤＡＴＡ信号線５３１が表す４ｂｉｔのＤＡＴＡ［３：０］をシフトレジスタ６２２に格納し、左方向に４ｂｉｔシフトを行う。以上の動作を、ＥＮＡＢＬＥビットがｈｉｇｈである間、クロック信号線５３３のクロックの立ち上がりエッジ毎に、繰り返し実施する。 The ENABLE detection unit 623 monitors the ENABLE signal line 532 and the clock signal line 533, and when the ENABLE bit is high at the rising edge of the clock of the clock signal line 533, the 4-bit DATA [3 represented by the DATA signal line 531] : 0] is stored in the shift register 622, and a 4-bit shift is performed to the left. The above operation is repeatedly performed for each rising edge of the clock of the clock signal line 533 while the ENABLE bit is high.

また同時にＥＮＡＢＬＥ検出部６２３は、ＥＮＡＢＬＥ信号線５３２及びクロック信号線５３３を監視し、クロック信号線５３３のクロックの立ち上がりエッジにて、ＥＮＡＢＬＥビットがＬｏｗである場合、ｃＰＲＴＣＵ部１２２、１３２、１４２に対し上書きパルス６３４を発行する。 At the same time, the ENABLE detection unit 623 monitors the ENABLE signal line 532 and the clock signal line 533, and when the ENABLE bit is Low at the rising edge of the clock of the clock signal line 533, the cPRTCU units 122, 132, and 142 are subjected to. The overwrite pulse 634 is issued.

ｃＰＲＴＣＵ部１２２、１３２、１４２は、カウンタ部１２３、１３３、１４３と、ａｄｄｅｒ部６３１とを備えている。カウンタ部１２３、１３３、１４３は、秒カウンタ６３２及びナノ秒カウンタ６３３を備えている。なお、カウンタ部１２３、１３３、１４３は、第２カウンタ部の一例であり、ａｄｄｅｒ部６３１は、上書部の一例である。 The cPRTCU units 122, 132, and 142 include counter units 123, 133, and 143, and adder units 631. The counter units 123, 133, and 143 include a second counter 632 and a nanosecond counter 633. The counter units 123, 133, and 143 are examples of the second counter unit, and the adder unit 631 is an example of the overwriting unit.

ａｄｄｅｒ部６３１は、上書きパルス６３４に応じて、秒カウンタ６３２及びナノ秒カウンタ６３３に対して、ｃＰＲＴＣＵ−ＴＸ部５２０による処理遅延分及びｃＰＲＴＣＵ−ＲＸ部６２０による処理遅延分を表す固定値を時刻情報に加算した結果を上書きする。 The adder unit 631 sets a fixed value indicating the processing delay amount by the cPRTCU-TX unit 520 and the processing delay amount by the cPRTCU-RX unit 620 to the second counter 632 and the nanosecond counter 633 according to the overwrite pulse 634. Overwrites the result added to.

本実施の形態では、ｃＰＲＴＣＵ−ＴＸ部５２０による処理及びｃＰＲＴＣＵ−ＲＸ部６２０による処理において、図５のｃＰＲＴＣＵ−ＴＸ部５２０による現在時刻のラッチに１クロックを使用し、パラレルシリアル変換ブロック５２５への転送に１クロックを使用し、シリアル化された時刻データの伝送に１６クロックを使用し、ｃＰＲＴＣＵ部１２２、１３２、１４２への時刻上書きで１クロックを使用するため、合計１９クロックを要する。従って、ａｄｄｅｒ部６３１は、固定値として、１５２ナノ秒（＝１２５ＭＨｚの逆数である８ｎｓ×１９クロック）を加算する。なお、１クロックとは、クロック信号の立ち上がりから次の立ち上がりまでのことをいう。 In the present embodiment, in the processing by the cPRTCU-TX unit 520 and the processing by the cPRTCU-RX unit 620, one clock is used for the latch of the current time by the cPRTCU-TX unit 520 in FIG. 5, and the parallel serial conversion block 525 is input. Since 1 clock is used for transfer, 16 clocks are used for transmission of serialized time data, and 1 clock is used for time overwriting to cPRTCU units 122, 132, 142, a total of 19 clocks are required. Therefore, the adder unit 631 adds 152 nanoseconds (= 8 ns × 19 clock, which is the reciprocal of 125 MHz) as a fixed value. Note that one clock means from the rise of the clock signal to the next rise.

本実施の形態では４ｂｉｔのシリアル伝送にしているが、２ｂｉｔにした場合において伝送クロックは２倍になる。 In the present embodiment, 4-bit serial transmission is used, but when 2-bit is used, the transmission clock is doubled.

ここで、ｃＰＲＴＣＵ部１２２、１３２、１４２に内包している秒カウンタ６３２及びナノ秒カウンタ６３３は、ＰＲＴＣ部１００由来の基準クロックにてカウントアップを継続し、上書きパルス６３４が到達した際にのみ時刻情報の更新を行う単純な機構である。 Here, the second counter 632 and the nanosecond counter 633 included in the cPRTCU units 122, 132, and 142 continue counting up with the reference clock derived from the PRTC unit 100, and the time is set only when the overwrite pulse 634 arrives. It is a simple mechanism for updating information.

上記動作にてｃＰＲＴＣＵ部１２２、１３２、１４２は、ＰＲＴＣＵ部１１１の時計と完全にコヒーレントとなる。ただし、コヒーレントとは、周波数及び時刻がナノ秒の桁で合致していることを指す。 In the above operation, the cPRTCU units 122, 132, and 142 become completely coherent with the clock of the PRTCU unit 111. However, coherent means that the frequency and time match in the order of nanoseconds.

＜本発明の第１の実施の形態の作用＞
まず、ＰＲＴＣ部１００は、ＧＮＳＳ放送の電波を受信し、受信した電波から、時刻情報、位相情報、及び周波数情報を取得し、ＵＡＲＴ信号１０１、１ＰＰＳ信号１０２、及びクロック信号１０３を、時刻源ＬＳＩ１１０に出力する。 <Operation of the first embodiment of the present invention>
First, the PRTC unit 100 receives the radio wave of the GNSS broadcast, acquires the time information, the phase information, and the frequency information from the received radio wave, and outputs the UART signal 101, the 1PPS signal 102, and the clock signal 103 to the time source LSI 110. Output to.

時刻源ＬＳＩ１１０では、ＰＬＬ部３１５が、ＰＬＬ部３１５は、基準周波数を逓倍し、例えば、１２５ＭＨｚの基準クロックを出力する。 In the time source LSI 110, the PLL unit 315 multiplies the reference frequency by the PLL unit 315, and outputs, for example, a 125 MHz reference clock.

ＣＰＵ３１２は、ＵＡＲＴ信号１０１から秒信号を抽出し、秒カウンタ３１３のカウント値を管理する。また、位相調整器３１４は、１ＰＰＳ信号１０２が到達した際に、ナノ秒カウンタ３１７のカウント値をラッチし、ナノ秒カウンタ３１７のカウント値を管理する。 The CPU 312 extracts a second signal from the UART signal 101 and manages the count value of the second counter 313. Further, the phase adjuster 314 latches the count value of the nanosecond counter 317 when the 1PPS signal 102 arrives, and manages the count value of the nanosecond counter 317.

ナノ秒カウンタ３１７は、ＰＬＬ部３１５によって発生させた１２５ＭＨｚでカウントアップを行い、ＣＰＵ３１２からの指示がなければカウントアップを継続する。秒カウンタ３１３は、ナノ秒カウンタ３１７の桁あふれを検知すると、秒カウンタ３１３のカウント値をインクリメントする。また、ナノ秒カウンタ３１７のカウント値が、その桁あふれ量に置き換えられる。 The nanosecond counter 317 counts up at 125 MHz generated by the PLL unit 315, and continues the count up unless instructed by the CPU 312. When the second counter 313 detects an overflow of digits of the nanosecond counter 317, the second counter 313 increments the count value of the second counter 313. Further, the count value of the nanosecond counter 317 is replaced with the digit overflow amount.

そして、ｃＰＲＴＣＵ−ＴＸ部５２０は、秒カウンタ３１３及びナノ秒カウンタ３１７の各々のカウント値を、ラッチパルスに従ってラッチし、一時記憶領域５２１に格納する。 Then, the cPRTCU-TX unit 520 latches the count values of the second counter 313 and the nanosecond counter 317 according to the latch pulse, and stores them in the temporary storage area 521.

一時記憶領域５２１からパラレルシリアル変換ブロック５２５に、高精度時刻データが移動し、パラレルシリアル変換ブロック５２５から、高精度時刻データの送出が開始される。 The high-precision time data is moved from the temporary storage area 521 to the parallel serial conversion block 525, and the transmission of the high-precision time data is started from the parallel serial conversion block 525.

パラレルシリアル変換ブロック５２５は、レジスタ５２６に格納された秒情報及びレジスタ５２７に格納されたナノ秒情報を、複数のシリアルデータに変換し、カウンタ５２８のカウント値をもとに現時点で送付すべきシリアルデータを選択して、ＤＡＴＡ信号線５３１に送信する。 The parallel serial conversion block 525 converts the second information stored in the register 526 and the nanosecond information stored in the register 527 into a plurality of serial data, and the serial to be sent at the present time based on the count value of the counter 528. The data is selected and transmitted to the DATA signal line 531.

ここで、具体的なデータの送出方法を、図７に示すｃＰＲＴＣ−ＩＦ１１３のタイミングチャートを用いて説明する。まず、それぞれの信号について意味合いを説明する。クロック信号線５３３は、一次時刻源であるＰＲＴＣ部１００由来のクロックであり、本実施の形態では１２５ＭＨｚとしている。ＥＮＡＢＬＥ信号線５３２は、ＤＡＴＡ 信号線５３１が表すＤＡＴＡ［３：０］のデータが有効であることを示すデータ線であり、ｈｉｇｈ時にＤＡＴＡ［３：０］をｃＰＲＴＣＵ−ＲＸ部６２０が取り込むべきタイミングであることを示す。ＤＡＴＡ信号線５３１は、秒カウンタ３１３の３２ｂｉｔのカウント値及びナノ秒カウンタ３１７の３０ｂｉｔのカウント値を伝送する。 Here, a specific data transmission method will be described using the timing chart of cPRTC-IF113 shown in FIG. 7. First, the meaning of each signal will be described. The clock signal line 533 is a clock derived from the PRTC unit 100, which is the primary time source, and is set to 125 MHz in the present embodiment. The ENABLE signal line 532 is a data line indicating that the DATA [3: 0] data represented by the DATA signal line 531 is valid, and the timing at which the cPRTCU-RX unit 620 should capture the DATA [3: 0] at high time. Indicates that. The DATA signal line 531 transmits a 32-bit count value of the second counter 313 and a 30-bit count value of the nanosecond counter 317.

伝送順序は、図８に示すように、秒カウンタ３１３の最上位ビットであるｓ［３１：２８］８３１を、先頭データ７２１とし、秒カウンタ３１３の最下位ビットであるｓ［０３：００］８３２を、データ７２２として伝送する。その後、ナノ秒カウンタ３１７の最上位ビットであるｎ［２９：２８］８４１をデータ７２３として伝送する、なお、ナノ秒カウンタ３１７のカウント値は３０ｂｉｔであるため、データ７２３では、は便宜的に２ビットに０をｆｉｌｌし送信する。その後、ナノ秒カウンタ３１７の最下位ビットｎ［０３：００］８４２をデータ７２４として伝送する。なお、ＥＮＡＢＬＥ信号線５３２は、一回の時刻伝送中は連続的にｈｉｇｈとする。これは、連続して伝送することが最速であり、シリアル化による時刻のコヒーレント時間を最小化することが可能となることが自明であるためである。 As shown in FIG. 8, in the transmission order, the most significant bit s [31:28] 831 of the second counter 313 is set as the first data 721, and the least significant bit of the second counter 313 is s [03:00] 832. Is transmitted as data 722. After that, n [29:28] 841, which is the most significant bit of the nanosecond counter 317, is transmitted as data 723. Since the count value of the nanosecond counter 317 is 30 bits, in the data 723, is 2 for convenience. Fill 0 to the bit and send. After that, the least significant bit n [03:00] 842 of the nanosecond counter 317 is transmitted as data 724. The ENABLE signal line 532 is continuously set to high during one time transmission. This is because it is obvious that continuous transmission is the fastest, and it is possible to minimize the coherent time of the time due to serialization.

そして、ｃＰＲＴＣＵ−ＲＸ部６２０のＥＮＡＢＬＥ検出部６２３は、ＥＮＡＢＬＥ信号線５３２及びクロック信号線５３３を監視し、クロック信号線５３３のクロックの立ち上がりエッジにて、ＥＮＡＢＬＥビットがｈｉｇｈである場合、ＤＡＴＡ信号線５３１が表す４ｂｉｔのＤＡＴＡ［３：０］をシフトレジスタ６２２に格納し、左方向に４ｂｉｔシフトを行う。以上の動作を、ＥＮＡＢＬＥビットがｈｉｇｈである間、クロック信号線５３３のクロックの立ち上がりエッジ毎に、繰り返し実施する。 Then, the ENABLE detection unit 623 of the cPRTCU-RX unit 620 monitors the ENABLE signal line 532 and the clock signal line 533, and when the ENABLE bit is high at the rising edge of the clock of the clock signal line 533, the DATA signal line. The 4-bit DATA [3: 0] represented by 531 is stored in the shift register 622, and a 4-bit shift is performed to the left. The above operation is repeatedly performed for each rising edge of the clock of the clock signal line 533 while the ENABLE bit is high.

また同時にＥＮＡＢＬＥ検出部６２３は、ＥＮＡＢＬＥ信号線５３２及びクロック信号線５３３を監視し、クロック信号線５３３のクロックの立ち上がりエッジにて、ＥＮＡＢＬＥビットがＬｏｗである場合、ｃＰＲＴＣＵ部１２２、１３２、１４２に対し上書きパルス６３４を発行する。 At the same time, the ENABLE detection unit 623 monitors the ENABLE signal line 532 and the clock signal line 533, and when the ENABLE bit is Low at the rising edge of the clock of the clock signal line 533, the cPRTCU units 122, 132, and 142 are subjected to. The overwrite pulse 634 is issued.

ｃＰＲＴＣＵ部１２２、１３２、１４２のａｄｄｅｒ部６３１は、上書きパルス６３４に応じて、秒カウンタ６３２及びナノ秒カウンタ６３３に対して、ｃＰＲＴＣＵ−ＴＸ部５２０による処理遅延分及びｃＰＲＴＣＵ−ＲＸ部６２０による処理遅延分を表す固定値を時刻情報に加算した結果を上書きする。 The adder unit 631 of the cPRTCU units 122, 132, and 142 responds to the overwrite pulse 634 with respect to the second counter 632 and the nanosecond counter 633 by the processing delay by the cPRTCU-TX unit 520 and the processing delay by the cPRTCU-RX unit 620. Overwrites the result of adding a fixed value representing the minute to the time information.

また、ナノ秒カウンタ６３３は、クロック信号線５３３のクロックに従ってカウントアップを行い、ａｄｄｅｒ部６３１による上書きがなければカウントアップを継続する。秒カウンタ６３２は、ナノ秒カウンタ６３３の桁あふれを検知すると、秒カウンタ６３２のカウント値をインクリメントする。また、ナノ秒カウンタ６３３のカウント値が、その桁あふれ量に置き換えられる。 Further, the nanosecond counter 633 counts up according to the clock of the clock signal line 533, and continues the count up if there is no overwriting by the adder unit 631. When the second counter 632 detects an overflow of digits of the nanosecond counter 633, the second counter 632 increments the count value of the second counter 632. Further, the count value of the nanosecond counter 633 is replaced with the digit overflow amount.

そして、バス６４０により、秒カウンタ６２２のカウント値３２ｂｉｔとナノ秒カウンタ６３３のカウント値３０ｂｉｔが、高精度時刻に同期して動作するモジュールに伝送される。また、クロック信号線６４１により、バス６４０の基準クロックを表す信号が出力され、クロック信号の立ち上がりエッジでバス６４０の時刻を参照することが可能となる。 Then, the bus 640 transmits the count value 32 bits of the second counter 622 and the count value 30 bits of the nanosecond counter 633 to the module that operates in synchronization with the high-precision time. Further, the clock signal line 641 outputs a signal representing the reference clock of the bus 640, and the time of the bus 640 can be referred to at the rising edge of the clock signal.

以上説明したように、第１の実施の形態に係る時刻同期システムによれば、時刻源ＬＳＩが、一次時刻源ユニットであるＰＲＴＣ部から取得した時刻を、カウンタ部に格納し、カウンタ部に格納された時刻を表すシリアルデータを、高精度時刻内包ＬＳＩに出力する。高精度時刻内包ＬＳＩは、入力されたシリアルデータが表す時刻に基づいて、カウンタ部のカウント値の上書きを行う。これにより、複数の集積回路間の時刻同期を、高い精度で、かつ、ローコストで実現することができる。また、複数の集積回路を含んで構成される基板内において時刻同期を高い精度で維持することが可能な時刻同期インタフェースを提供することができる。 As described above, according to the time synchronization system according to the first embodiment, the time source LSI stores the time acquired from the PRTC unit, which is the primary time source unit, in the counter unit and stores it in the counter unit. The serial data representing the time is output to the high-precision time-included LSI. The high-precision time-inclusive LSI overwrites the count value of the counter unit based on the time represented by the input serial data. As a result, time synchronization between a plurality of integrated circuits can be realized with high accuracy and low cost. Further, it is possible to provide a time synchronization interface capable of maintaining time synchronization with high accuracy in a substrate composed of a plurality of integrated circuits.

また、高精度時刻であっても、ＧＮＳＳの状態によっては時刻のＳＴＥＰが発生する。ＳＴＥＰとは、基準クロックで一意に決定する時刻とは異なる時刻へのジャンプを意味し、すなわち位相が変動する。この場合、クロック信号と１ＰＰＳ信号をもとに正確な時刻へ調整するためには最低１秒が必要となるが、常に時刻情報を伝達する本実施の形態の方法では、（ＣＬＫ周波数×ＤＡＴＡｂｉｔ数）／１ にてＳＴＥＰが完了するため、高精度時刻の完全性を保つことができる。 Further, even if the time is highly accurate, STEP of the time may occur depending on the state of GNSS. STEP means a jump to a time different from the time uniquely determined by the reference clock, that is, the phase fluctuates. In this case, at least 1 second is required to adjust the time to an accurate time based on the clock signal and 1PPS signal, but in the method of the present embodiment in which time information is always transmitted, (CLK frequency × DATAbit number) ) / 1, STEP is completed, so high-precision time perfection can be maintained.

また、ＳＴＥＰ動作とは異なり、ＧＮＳＳやＰＴＰスレーブをＰＲＴＣとした場合においてはＳＬＥＷ動作にて時刻操作が実施される。ここでＳＬＥＷ動作とは基準クロックの速度を増減速する行為であり、ｐｐｍ以下のレートすなわち一秒間に１マイクロ秒以下のレートでＳＬＥＷ動作を実施する。この場合、ｃＰＲＴＣＵ−ＩＦは、ＰＲＴＣに直結したクロック信号によってのみ動作することが可能であり、連続した時刻においてはクロック信号のみを伝達することで、消費電力及び電磁波の発生を抑止することが可能である。 Further, unlike the STEP operation, when the GNSS or PTP slave is set to PRTC, the time operation is performed by the SLEW operation. Here, the SLEW operation is an act of accelerating or decelerating the speed of the reference clock, and the SLEW operation is performed at a rate of ppm or less, that is, a rate of 1 microsecond or less per second. In this case, the cPRTCU-IF can operate only by the clock signal directly connected to the PRTC, and by transmitting only the clock signal at continuous times, it is possible to suppress power consumption and generation of electromagnetic waves. Is.

＜本発明の第２の実施の形態のシステム構成＞
本発明の第２の実施の形態に係る時刻同期システムの構成について説明する。なお、第１の実施の形態と同様の構成となる部分については、同一符号を付して説明を省略する。 <System configuration of the second embodiment of the present invention>
The configuration of the time synchronization system according to the second embodiment of the present invention will be described. The parts having the same configuration as that of the first embodiment are designated by the same reference numerals and the description thereof will be omitted.

第１の実施の形態では、１つの基板内に時刻源ＬＳＩ１１０と、複数の高精度時刻内包ＬＳＩ１２１、１３１、１４１とが実装されている場合を例に説明したが、第２の実施の形態では、基板間で時刻同期を行う点が、第１の実施の形態と異なっている。 In the first embodiment, the case where the time source LSI 110 and the plurality of high-precision time inclusion LSIs 121, 131, and 141 are mounted on one substrate has been described as an example, but in the second embodiment, the case has been described. , The point that the time is synchronized between the substrates is different from the first embodiment.

図９に示すように、本発明の第２の実施の形態に係る時刻同期システム９は、ＰＲＴＣ部１００と、時刻源基板９１０と、複数の高精度時刻内包基板９２１、９３１、９４１とを備えている。なお、時刻源基板９１０が、第１時刻同期回路の一例であり、複数の高精度時刻内包基板９２１、９３１、９４１が、第２時刻同期回路の一例である。 As shown in FIG. 9, the time synchronization system 9 according to the second embodiment of the present invention includes a PRTC unit 100, a time source substrate 910, and a plurality of high-precision time inclusion substrates 921, 931, 941. ing. The time source board 910 is an example of the first time synchronization circuit, and the plurality of high-precision time inclusion boards 921, 931, 941 are examples of the second time synchronization circuit.

時刻源基板９１０は、ＰＲＴＣＵ部１１１を備えている。 The time source board 910 includes a PRTCU unit 111.

時刻源基板９１０から、ｃＰＲＴＣ−ＩＦ９１３、９１４、９１５を介して、ＰＲＴＣＵ部１１１のカウンタ部１１２の時刻情報をシリアル通信で複数の高精度時刻内包基板９２１、９３１、９４１に伝達する。 The time information of the counter unit 112 of the PRTCU unit 111 is transmitted from the time source substrate 910 to the plurality of high-precision time inclusion substrates 921, 931, 941 by serial communication via the cPRTC-IF913, 914, 915.

ｃＰＲＴＣ−ＩＦ９１３、９１４、９１５は、上記第１の実施の形態におけるｃＰＲＴＣ−ＩＦ１１３と同様に、周波数（ＣＬＫ）を伝送するクロック信号線、時刻（ＤＡＴＡ）を伝送するＤＡＴＡ信号線、及びＤＡＴＡ有効識別子（ＥＮＡＢＬＥ）を伝送するＥＮＡＢＬＥ信号線の３要素のみで構成されている。 The cPRTC-IF913, 914, and 915 are the clock signal line for transmitting the frequency (CLK), the DATA signal line for transmitting the time (DATA), and the DATA valid identifier, similarly to the cPRTC-IF113 in the first embodiment. It is composed of only three elements of the ENABLE signal line that transmits (ENABLE).

ｃＰＲＴＣ−ＩＦ９１３、９１４、９１５ではそれぞれ、同一の信号が伝送されているが、基板内のようにＢＵＳ型接続を行わず、時刻源基板９１０内のバッファにて分岐している。ＢＵＳ型接続の場合、周波数制限や線長制限など設計制約が多くなりｃＰＲＴＣＵ−ＩＦの特徴である簡潔なインタフェースで高精度時刻を伝達するという概念に反してしまうためである。 Although the same signal is transmitted in each of the cPRTC-IF913, 914, and 915, the BUS type connection is not performed as in the board, and the signals are branched by the buffer in the time source board 910. This is because in the case of a BUS type connection, design restrictions such as frequency limitation and line length limitation increase, which violates the concept of transmitting high-precision time with a simple interface, which is a feature of cPRTCU-IF.

高精度時刻内包基板９２１、９３１、９４１に内包された、ｃＰＲＴＣＵ部１２２、１３２、１４２は、第１の実施の形態と同様の構成及び作用となるため、ここでは説明を省略する。 The cPRTCU portions 122, 132, and 142 included in the high-precision time-encapsulated substrates 921, 931, and 941 have the same configuration and operation as those of the first embodiment, and thus the description thereof will be omitted here.

また、上記のように基板間を接続する際には、各基板が活線挿抜されることも考慮し、１対他の接続が最良の構成である。ただしＰＣＩバスに代表されるような活線挿抜を考慮する必要性がない基板の場合には、第１の実施の形態と同様の接続構成とすることで、ｃＰＲＴＣＵ−ＩＦの総本数を削減することが可能である。 Further, when connecting the substrates as described above, the best configuration is one-to-other connection in consideration of hot-swap of each substrate. However, in the case of a substrate such as the PCI bus that does not need to consider hot-swap insertion / removal, the total number of cPRTCU-IFs can be reduced by adopting the same connection configuration as in the first embodiment. It is possible.

以上説明したように、第２の実施の形態に係る時刻同期システムによれば、時刻源基板が、一次時刻源ユニットであるＰＲＴＣ部から取得した時刻を、カウンタ部に格納し、カウンタ部に格納された時刻を表すシリアルデータを、高精度時刻内包基板に出力する。高精度時刻内包基板は、入力されたシリアルデータが表す時刻に基づいて、カウンタ部のカウント値の上書きを行う。これにより、複数の基板間の時刻同期を、高い精度で、かつ、ローコストで実現することができる。 As described above, according to the time synchronization system according to the second embodiment, the time source board stores the time acquired from the PRTC unit, which is the primary time source unit, in the counter unit and stores it in the counter unit. The serial data representing the time is output to the high-precision time inclusion board. The high-precision time-inclusion board overwrites the count value of the counter unit based on the time represented by the input serial data. As a result, time synchronization between a plurality of substrates can be realized with high accuracy and low cost.

なお、本発明は、上述した実施の形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。 The present invention is not limited to the above-described embodiment, and various modifications and applications are possible without departing from the gist of the present invention.

例えば、上述した実施の形態では、ＧＮＳＳ放送の電波を受信し、時刻情報、位相情報、及び周波数情報を取得するＰＲＴＣ部を、一次時刻源ユニットとする場合を例に説明したが、これに限定されるものではない。例えば、一次時刻源ユニットが、グランドマスタークロックであり、ＰＴＰを用いて、グランドマスタークロックの時刻を取得するようにしてもよい。
図１０に示すように、本発明の変形例に係る時刻同期システム１０は、グランドマスター１０００と、ＰＴＰスレーブ基板１０１０と、複数の高精度時刻内包基板９２１、９３１、９４１とを備えている。なお、ＰＴＰスレーブ基板１０１０が、第１時刻同期回路の一例である。ＰＴＰスレーブ基板１０１０は、Ｅｔｈｅｒｎｅｔ１００１を介して、グランドマスター１０００から、ＰＴＰを用いて、グランドマスター１０００のクロックの時刻を取得する。ＰＴＰスレーブ基板１０１０は、ＰＲＴＣＵ部１１１を備えている。ＰＴＰスレーブ基板１０１０から、ｃＰＲＴＣ−ＩＦ９１３、９１４、９１５を介して、ＰＲＴＣＵ部１１１のカウンタ部１１２の時刻情報をシリアル通信で複数の高精度時刻内包基板９２１、９３１、９４１に伝達する。 For example, in the above-described embodiment, the case where the PRTC unit that receives the radio wave of the GNSS broadcast and acquires the time information, the phase information, and the frequency information is used as the primary time source unit has been described as an example, but the present invention is limited to this. It is not something that is done. For example, the primary time source unit is a grand master clock, and PTP may be used to acquire the time of the grand master clock.
As shown in FIG. 10, the time synchronization system 10 according to the modified example of the present invention includes a grand master 1000, a PTP slave substrate 1010, and a plurality of high-precision time-encapsulating substrates 921, 931, 941. The PTP slave board 1010 is an example of the first time synchronization circuit. The PTP slave board 1010 acquires the clock time of the grand master 1000 from the grand master 1000 via the Ethernet 1001 using the PTP. The PTP slave board 1010 includes a PRTCU unit 111. The time information of the counter section 112 of the PRTCU section 111 is transmitted from the PTP slave board 1010 to the plurality of high-precision time-encapsulating boards 921, 931, 941 by serial communication via the cPRTC-IF913, 914, 915.

この場合、ＰＴＰスレーブのように比較的時刻情報が一律に増加せず、何度かのステップ動作（ナノの桁が１２５ＭＨｚ単位であれば８ｎｓ単純増加であるが、そのルールに従っていない時刻遷移をＳＴＥＰ動作という）によって、収束／発散を繰り返すことがある。そこで、最低でもＰＴＰスレーブアルゴリズムの時刻補正間隔以上のラッチ間隔が必要である。なぜならば、ステップ動作した時刻が正確である可能性が高いためにＳＬＡＶＥロジックがあえて時刻を飛ばしたことは明白であり、ｃＰＲＴＣＵ−ＩＦによる時刻伝送は、基準時計であるＰＲＴＣＵ部と速やかに同期する必要があるからである。 In this case, unlike the PTP slave, the time information does not increase uniformly, and several step operations (8 ns simple increase if the nano digit is in 125 MHz units, but the time transition that does not follow the rule is STEP. Depending on the action), convergence / divergence may be repeated. Therefore, at least a latch interval equal to or greater than the time correction interval of the PTP slave algorithm is required. This is because it is clear that the SLAVE logic intentionally skipped the time because the time of the step operation is likely to be accurate, and the time transmission by cPRTCU-IF is rapidly synchronized with the PRTCU section which is the reference clock. Because it is necessary.

また、グランドマスタークロックからＥｔｈｅｒｎｅｔを介して、グランドマスタークロックと同一の時刻情報を得て、時刻情報を演算処理することにより位相情報を得て、位相情報を演算処理することにより周波数情報を得るＰＴＰスレーブを、一次時刻源ユニットとしてもよい。 Further, PTP which obtains the same time information as the grand master clock from the grand master clock via Ethernet, obtains phase information by arithmetically processing the time information, and obtains frequency information by arithmetically processing the phase information. The slave may be the primary time source unit.

また、上記の実施の形態では、便宜的にクロック周波数１２５ＭＨｚ、すなわち時刻最小粒度８ｎｓとした場合を例に説明したが、１２５ＭＨｚ以外の周波数であってもよい。また、時刻伝達方式として４ｂｉｔのパラレルデータを用いた場合を例に説明したが、これに限定されるものではなく、４ｂｉｔ以外のデータであってもよい。例えば、１ｂｉｔのデータにし６４サイクルでデータ伝送するようにしてもよい。 Further, in the above embodiment, for convenience, the case where the clock frequency is 125 MHz, that is, the time minimum particle size is 8 ns has been described as an example, but a frequency other than 125 MHz may be used. Further, the case where 4-bit parallel data is used as the time transmission method has been described as an example, but the present invention is not limited to this, and data other than 4-bit data may be used. For example, 1 bit of data may be used for data transmission in 64 cycles.

また、上記の説明にて、「立ち上がり」と「立ち下がり」とを反転させるように構成してもよい。 Further, in the above description, the “rising” and the “falling” may be reversed.

１、９ 時刻同期システム
１００ ＰＲＴＣ部（一次時刻源ユニット）
１０１ ＵＡＲＴ信号
１０２ １ＰＰＳ信号
１０３ クロック信号
１１０ 時刻源ＬＳＩ（第１時刻同期回路）
１１１ ＰＲＴＣＵ部
１１２ カウンタ部（第１カウンタ部）
１２１ 高精度時刻内包ＬＳＩ（第２時刻同期回路）
１２２ ｃＰＲＴＣＵ部
１２３ カウンタ部（第２カウンタ部）
３１１ 受信部
３１２ ＣＰＵ
３１３ 秒カウンタ
３１４ 位相調整器
３１５ ＰＬＬ部（クロック生成部）
３１７ ナノ秒カウンタ
５２０ ｃＰＲＴＣＵ−ＴＸ部（出力部）
５２１ 一時記憶領域
５２２ ラッチパルス生成部
５２３ ラッチ条件セット部
５２５ パラレルシリアル変換ブロック
５３１ ＤＡＴＡ信号線
５３１ 信号線
５３２ ＥＮＡＢＬＥ信号線
５３３ クロック信号線
６２０ ｃＰＲＴＣＵ−ＲＸ部（入力部）
６２１ シフトレジスタブロック
６２２ シフトレジスタ
６２３ 検出部
６３１ ａｄｄｅｒ部（上書部）
６３２ 秒カウンタ
６３３ ナノ秒カウンタ
６４０ バス
６４１ クロック信号線
７２２ データ
９１０ 時刻源基板
９２１ 高精度時刻内包基板 1, 9 Time synchronization system 100 PRTC unit (primary time source unit)
101 UART signal 102 1PPS signal 103 Clock signal 110 Time source LSI (first time synchronization circuit)
111 PRTCU unit 112 Counter unit (1st counter unit)
121 High-precision time-included LSI (second time synchronization circuit)
122 cPRTCU unit 123 Counter unit (second counter unit)
311 Receiver 312 CPU
313 seconds counter 314 phase adjuster 315 PLL section (clock generation section)
317 Nanosecond counter 520 cPRTCU-TX section (output section)
521 Temporary storage area 522 Latch pulse generation unit 523 Latch condition setting unit 525 Parallel serial conversion block 531 DATA signal line 531 Signal line 532 ENABLE signal line 533 Clock signal line 620 cPRTCU-RX unit (input unit)
621 Shift register block 622 Shift register 623 Detection unit 631 adder unit (overwriting unit)
632 second counter 633 nanosecond counter 640 bus 641 clock signal line 722 data 910 time source board 921 high precision time inclusion board

Claims (10)

基準クロックを生成するためのクロック生成部、
時刻を表す複数ビットのカウント値を格納すると共に、前記基準クロックに従ってカウントアップをする第１カウンタ部、
一次時刻源ユニットから取得した時刻を表す複数ビットのカウント値を、前記第１カウンタ部に格納する制御部、及び
前記基準クロックと、前記第１カウンタ部に格納された前記カウント値を表すシリアルデータとを出力する出力部
を含む第１時刻同期回路と、
前記基準クロックと、前記シリアルデータとの入力を受け付ける入力部、
自装置の時刻を表す複数ビットのカウント値を格納すると共に、前記基準クロックに従ってカウントアップをする第２カウンタ部、及び
入力された前記シリアルデータが表す前記カウント値に基づいて、前記第２カウンタ部の前記複数ビットのカウント値の上書きを行う上書部
を含む少なくとも１つの第２時刻同期回路と、
を含む時刻同期システム。 Clock generator for generating the reference clock,
A first counter unit that stores a count value of a plurality of bits representing the time and counts up according to the reference clock.
A control unit that stores a plurality of bits of count values that represent the time acquired from the primary time source unit in the first counter unit, the reference clock, and serial data that represents the count values stored in the first counter unit. The first time synchronization circuit including the output unit that outputs and
An input unit for receiving said reference clock, the input of the serial data,
A second counter unit that stores a count value of a plurality of bits representing the time of the own device and counts up according to the reference clock, and the second counter unit based on the count value represented by the input serial data. At least one second time synchronization circuit including an overwriting part that overwrites the count value of the plurality of bits of the above.
Time synchronization system including. 前記第１カウンタ部は、
前記基準クロックに従ってカウントアップする、複数ｂｉｔで構成され、かつ、ナノ秒単位のカウント値を格納するナノ秒カウンタ、及び複数ｂｉｔで構成され、かつ、秒単位のカウント値を格納する秒カウンタを有し、
前記ナノ秒カウンタは、前記制御部からの指示が入力されるまで、カウントアップを継続し、
前記ナノ秒カウンタの桁あふれを検知すると、前記ナノ秒カウンタのカウント値を、桁あふれ量に置き換え、前記秒カウンタのカウント値をインクリメントし、
前記出力部は、
前記秒カウンタのカウント値と、前記ナノ秒カウンタのカウント値とで構成されるカウンタ時刻情報をラッチするタイミングを規定するためのラッチ条件を設定するラッチ条件セット部と、
前記カウンタ時刻情報を監視し、前記ラッチ条件を満たす時刻に到達したときに、ラッチパルスを生成するラッチパルス生成部と、
前記ラッチパルスを受信した場合に前記カウンタ時刻情報をラッチすることにより得られた前記カウンタ時刻情報を格納する一時記憶領域と、
前記一時記憶領域に格納された前記カウンタ時刻情報を複数のシリアルデータに変換するパラレルシリアル変換部であって、前記シリアルデータが有効であることを前記第２時刻同期回路に通知するＥＮＡＢＬＥ信号を生成すると共に、前記基準クロックに従ってカウントアップするカウンタを含み、前記カウンタのカウント値をもとに現時点で送付すべき前記シリアルデータを選択して、選択された前記シリアルデータを前記第２時刻同期回路に出力するパラレルシリアル変換部と、
を含む請求項１記載の時刻同期システム。 The first counter unit
It has a nanosecond counter composed of a plurality of bits and storing a count value in nanosecond units, which counts up according to the reference clock, and a second counter composed of a plurality of bits and storing a count value in seconds. And
The nanosecond counter continues to count up until an instruction from the control unit is input.
When the digit overflow of the nanosecond counter is detected, the count value of the nanosecond counter is replaced with the digit overflow amount, and the count value of the second counter is incremented.
The output unit
A latch condition set unit for setting a latch condition for defining a timing for latching counter time information composed of a count value of the second counter and a count value of the nanosecond counter.
A latch pulse generator that monitors the counter time information and generates a latch pulse when a time satisfying the latch condition is reached.
A temporary storage area for storing the counter time information obtained by latching the counter time information when the latch pulse is received, and
A parallel serial conversion unit that converts the counter time information stored in the temporary storage area into a plurality of serial data, and generates an ENABLE signal that notifies the second time synchronization circuit that the serial data is valid. At the same time, the serial data to be sent at the present time is selected based on the count value of the counter including the counter that counts up according to the reference clock, and the selected serial data is sent to the second time synchronization circuit. Parallel serial conversion unit to output and
The time synchronization system according to claim 1. 前記入力部は、
前記出力部からの基準クロックと、前記パラレルシリアル変換部からの前記ＥＮＡＢＬＥ信号を監視するＥＮＡＢＬＥ検出部と、
前記ＥＮＡＢＬＥ信号がｈｉｇｈである間、前記ＥＮＡＢＬＥ検出部が前記基準クロックの立ち上がりエッジを検出する毎に、前記パラレルシリアル変換部から入力された前記シリアルデータを格納するシフトレジスタ部とを含み、
前記ＥＮＡＢＬＥ検出部は、前記ＥＮＡＢＬＥ信号がＬｏｗとなっていることを前記基準クロックの立ち上がりエッジの検出時に確認した場合、前記第２カウンタ部に、前記シフトレジスタ部に格納されたデータを上書きすることを通知する上書きパルスを送出する
請求項２記載の時刻同期システム。 The input unit is
A reference clock from the output unit, an ENABLE detection unit that monitors the ENABLE signal from the parallel serial conversion unit, and an ENABLE detection unit.
While the ENABLE signal is high, each time the ENABLE detection unit detects a rising edge of the reference clock, the ENABLE signal includes a shift register unit for storing the serial data input from the parallel serial conversion unit.
When the ENABLE detection unit confirms that the ENABLE signal is Low at the time of detecting the rising edge of the reference clock, the second counter unit overwrites the data stored in the shift register unit. 2. The time synchronization system according to claim 2, which sends an overwrite pulse to notify the user. 前記入力部は、
前記出力部からの基準クロックと、前記パラレルシリアル変換部からの前記ＥＮＡＢＬＥ信号を監視するＥＮＡＢＬＥ検出部と、
前記ＥＮＡＢＬＥ信号がｈｉｇｈである間、前記ＥＮＡＢＬＥ検出部が前記基準クロックの立ち下がりエッジを検出する毎に、前記パラレルシリアル変換部から入力された前記シリアルデータを格納するシフトレジスタ部とを含み、
前記ＥＮＡＢＬＥ検出部は、前記ＥＮＡＢＬＥ信号がＬｏｗとなっていることを前記基準クロックの立ち下がりエッジの検出時に確認した場合、前記第２カウンタ部に、前記シフトレジスタ部に格納されたデータを上書きすることを通知する上書きパルスを送出する
請求項２記載の時刻同期システム。 The input unit is
A reference clock from the output unit, an ENABLE detection unit that monitors the ENABLE signal from the parallel serial conversion unit, and an ENABLE detection unit.
While the ENABLE signal is high, each time the ENABLE detection unit detects a falling edge of the reference clock, the ENABLE signal includes a shift register unit for storing the serial data input from the parallel serial conversion unit.
When the ENABLE detection unit confirms that the ENABLE signal is Low at the time of detecting the falling edge of the reference clock, the second counter unit overwrites the data stored in the shift register unit. The time synchronization system according to claim 2, which sends an overwrite pulse to notify the fact. 前記第２カウンタ部は、
前記基準クロックに従ってカウントアップする、複数ｂｉｔで構成され、かつ、ナノ秒単位のカウント値を格納するナノ秒カウンタ、及び複数ｂｉｔで構成され、かつ、秒単位のカウント値を格納する秒カウンタを有し、
前記ナノ秒カウンタは、前記上書きパルスが入力されるまで、カウントアップを継続し、
前記ナノ秒カウンタの桁あふれを検知すると、前記ナノ秒カウンタのカウント値を、桁あふれ量に置き換え、前記秒カウンタのカウント値をインクリメントし、
前記上書部は、前記上書きパルスが入力されたときに、前記秒カウンタ及び前記ナノ秒カウンタの各々の現在のカウント値を、前記シフトレジスタ部に格納された値に対して所定値を加算した値に上書きし、
前記所定値は、前記一次時刻源ユニットから時刻を取得してから、前記時刻の情報を、前記第２カウンタ部に格納するまでの伝搬遅延時間に応じた予め定められた値である
請求項３又は４記載の時刻同期システム。 The second counter unit
It has a nanosecond counter composed of a plurality of bits and storing a count value in nanosecond units, which counts up according to the reference clock, and a second counter composed of a plurality of bits and storing a count value in seconds. And
The nanosecond counter continues to count up until the overwrite pulse is input.
When the digit overflow of the nanosecond counter is detected, the count value of the nanosecond counter is replaced with the digit overflow amount, and the count value of the second counter is incremented.
When the overwrite pulse is input, the overwriting unit adds a predetermined value to the current count value of each of the second counter and the nanosecond counter with respect to the value stored in the shift register unit. Overwrite the value and
The predetermined value is a predetermined value according to the propagation delay time from the acquisition of the time from the primary time source unit to the storage of the time information in the second counter unit. Or the time synchronization system according to 4. 前記一次時刻源ユニットは、ＧＮＳＳ（Ｇｌｏｂａｌ Ｎａｖｉｇａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ）放送の電波を受信し、前記受信した電波から、時刻情報を得て、前記時刻情報を演算処理することにより位相情報を得て、前記位相情報を演算処理することにより周波数情報を得る請求項１〜請求項５の何れか１項記載の時刻同期システム。 The primary time source unit receives radio waves of GNSS (Global Navigation Satellite System) broadcasting, obtains time information from the received radio waves, obtains phase information by arithmetically processing the time information, and obtains the phase information. The time synchronization system according to any one of claims 1 to 5, wherein frequency information is obtained by arithmetically processing the information. 前記一次時刻源ユニットは、グランドマスタークロックであり、
前記制御部は、ＰＴＰ（Ｐｒｅｃｉｓｉｏｎ Ｔｉｍｅ Ｐｒｏｔｏｃｏｌ）を用いて、前記グランドマスタークロックの時刻を取得する請求項１〜請求項５の何れか１項記載の時刻同期システム。 The primary time source unit is a grand master clock.
The time synchronization system according to any one of claims 1 to 5, wherein the control unit uses PTP (Precision Time Protocol) to acquire the time of the grand master clock. 前記一次時刻源ユニットは、グランドマスタークロックからＥｔｈｅｒｎｅｔを介して、前記グランドマスタークロックと同一の時刻情報を得て、前記時刻情報を演算処理することにより位相情報を得て、前記位相情報を演算処理することにより周波数情報を得るＰＴＰ（Ｐｒｅｃｉｓｉｏｎ Ｔｉｍｅ Ｐｒｏｔｏｃｏｌ）スレーブである請求項１〜請求項５の何れか１項記載の時刻同期システム。 The primary time source unit obtains the same time information as the ground master clock from the ground master clock via the frequency, obtains phase information by arithmetically processing the time information, and arithmetically processes the phase information. The time synchronization system according to any one of claims 1 to 5, which is a PTP (Precision Time Protocol) slave that obtains frequency information by the operation. 基準クロックを生成するためのクロック生成部と、
時刻を表す複数ビットのカウント値を格納すると共に、前記基準クロックに従ってカウントアップをする第１カウンタ部と、
一次時刻源ユニットから取得した時刻を表す複数ビットのカウント値を、前記第１カウンタ部に格納する制御部と、
前記基準クロックと、前記第１カウンタ部に格納された前記カウント値を表すシリアルデータとを出力する出力部と
を含む時刻同期回路。 A clock generator for generating a reference clock and
A first counter unit that stores a count value of a plurality of bits representing the time and counts up according to the reference clock.
A control unit that stores a multi-bit count value representing the time acquired from the primary time source unit in the first counter unit, and a control unit .
A time synchronization circuit including the reference clock and an output unit that outputs serial data representing the count value stored in the first counter unit. 第１時刻同期回路及び少なくとも１つの第２時刻同期回路を含む時刻同期システムにおける時刻同期方法であって、
前記第１時刻同期回路のクロック生成部が、基準クロックを生成し、
前記第１時刻同期回路の制御部が、一次時刻源ユニットから取得した時刻を表す複数ビットのカウント値を、第１カウンタ部に格納し、
前記第１時刻同期回路の第１カウンタ部が、前記基準クロックに従ってカウントアップをし、
前記第１時刻同期回路の出力部が、前記基準クロックと、前記第１カウンタ部に格納された前記カウント値を表すシリアルデータとを出力し、
前記第２時刻同期回路の入力部が、前記基準クロックと、前記シリアルデータとの入力を受け付け、
前記第２時刻同期回路の上書部が、入力された前記シリアルデータが表す前記カウント値に基づいて、第２カウンタ部の上書きを行い、
前記第２カウンタ部が、前記基準クロックに従ってカウントアップをする
時刻同期方法。 A time synchronization method in a time synchronization system including a first time synchronization circuit and at least one second time synchronization circuit.
The clock generation unit of the first time synchronization circuit generates a reference clock,
The control unit of the first time synchronization circuit stores a plurality of bits of count values representing the time acquired from the primary time source unit in the first counter unit.
The first counter section of the first time synchronization circuit counts up according to the reference clock.
The output unit of the first time synchronization circuit outputs the reference clock and serial data representing the count value stored in the first counter unit.
Input of the second time synchronization circuit receives said reference clock, the input of the serial data,
The overwriting section of the second time synchronization circuit overwrites the second counter section based on the count value represented by the input serial data .
A time synchronization method in which the second counter unit counts up according to the reference clock.