JP6799520B2 - Dram基盤プロセシングユニット - Google Patents
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Description
101 バンク
102 サブアレイ
103 バッファ
104 システムバス
105 マット
106 データセルアレイ
107 コンピューティングセルアレイ
108 イントラマットシフトアレイ
110 データセルアレイデコーダー
111 コンピューティングセルアレイデコーダー
112 インターマットシフトアレイ
113 インターマットフォワーディングアレイ
114 サブアレイコントローラ
201、202 コンピューティングセルトポグラフィ
715 確率的データアレイ
716 コンバーターツー確率アレイ
900 システム構造
910 ハードウェアレイヤー
911 PCIe装置
912 DIMM
920 ライブラリ及びドライバーレイヤー
921 DPUライブラリ
922 DPUドライバー
923 DPUコンパイラ
930 フレームワークレイヤー
940 アプリケーションレイヤー
Claims (17)
- DRAM基盤プロセシングユニット(Dynamic Random Access Memory based Processing Unit、DPU)であって、
少なくとも第1所定数のカラム(column)及び第2所定数のロー(row)を有するアレイ内に配置された複数のDRAM基盤のコンピューティングセルを含む少なくとも1つのコンピューティングセルアレイと、
前記少なくとも1つのコンピューティングセルアレイに連結され、DPU動作を遂行するように前記少なくとも1つのコンピューティングセルアレイを構成するコントローラと、を含み、
前記第1所定数は3以上であり、前記第2所定数は3以上であり、
カラムの各々は、前記カラムの第1ロー及び第2ローを機能的に動作させるロジック機能からなる前記DPU動作を提供するように構成され、前記カラムの第3ロー内に前記ロジック機能の結果を格納するように構成され、
前記少なくとも1つのコンピューティングセルアレイは、第3所定数のシフトラインをさらに含み、前記第3所定数は前記第1所定数の2倍であり、
シフトラインの各々は、少なくとも1つの対応する第1トランジスタを介してコンピューティングセルのカラムに連結され、
前記シフトライン及び前記対応する第1トランジスタは、前記少なくとも1つのコンピューティングセルアレイにおいて、選択されたカラムのコンピューティングセルの2つのローのデータを少なくとも2カラム右方向または左方向にシフトするように構成されていることを特徴とするDPU。 - 少なくとも1つのカラムの前記DRAM基盤のコンピューティングセルの各々は、3つのトランジスタ、1つのキャパシター(3T1C)を含むDRAMメモリセルを含むことを特徴とする請求項1に記載のDPU。
- 少なくとも1つのカラムの前記DRAM基盤のコンピューティングセルは、NORロジック機能を提供することを特徴とする請求項2に記載のDPU。
- 少なくとも1つのカラムの前記DRAM基盤のコンピューティングセルの各々は、1つのトランジスタ、1つのキャパシター(1T1C)を含むDRAMメモリセルを含むことを特徴とする請求項1に記載のDPU。
- DRAM基盤のコンピューティングセルの各々は、前記DRAM基盤のコンピューティングセルのビットラインに連結されたALU(Arithmetic Logic Unit)をさらに含み、前記ALUは、前記ロジック機能を提供することを特徴とする請求項4に記載のDPU。
- 前記第1所定数のカラム内に配置された少なくとも1つのDRAM基盤のメモリセルを含む少なくとも1つのメモリセルアレイと、
コンピューティングセルのカラムの各々に連結され、前記カラムの前記コンピューティングセルの読出しビットラインに電気的に連結された入力(input)を含み、前記カラムの前記コンピューティングセルの書込みビットラインに電気的に連結された出力(output)を含むセンスアンプ(sense amplifier)と、をさらに含み、
少なくとも1つのデータセルアレイのDRAM基盤のメモリセルのカラムの各々は、対応するコンピューティングセルアレイのカラムに対応し、
前記コントローラは、
前記少なくとも1つのメモリセルアレイにさらに連結され、メモリ動作を遂行するように前記少なくとも1つのメモリセルアレイを構成し、アドレスバスを通じて前記メモリ動作に対する命令を受信することを特徴とする請求項1に記載のDPU。 - 前記第1所定数のカラム及び前記第2所定数のローに配置された複数のDRAM基盤の確率的(stochastic)コンピューティングセルを含む少なくとも1つの確率的コンピューティングセルアレイをさらに含み、
少なくとも1つのデータセルアレイのDRAM基盤の確率的コンピューティングセルのカラムの各々は、対応するコンピューティングセルアレイのカラムに対応し、
カラムの各々は、前記カラムの第1ローで受信されたデータの第1ストリーム及び第2ローで受信されたデータの第2ストリーム上で動作する確率的ロジック機能を提供するように構成され、前記カラムの第3ローに前記確率的ロジック機能の結果として得られたデータのストリームを格納するように構成され、
前記コントローラは、
前記少なくとも1つの確率的コンピューティングセルアレイにさらに連結され、前記確率的ロジック機能に対応する確率的ロジック動作を遂行するように前記少なくとも1つの確率的コンピューティングセルアレイを構成し、アドレスバスを通じて前記確率的ロジック動作に対する命令を受信することを特徴とする請求項1に記載のDPU。 - DRAM基盤プロセシングユニット(Dynamic Random Access Memory based Processing Unit、DPU)であって、
少なくとも第1所定数のカラム(column)及び第2所定数のロー(row)を有するアレイ内に配置された複数のDRAM基盤のコンピューティングセルを含む少なくとも1つのコンピューティングセルアレイと、
前記第1所定数のカラム内に配置された少なくとも1つのDRAM基盤のメモリセルを含む少なくとも1つのデータセルアレイと、
前記少なくとも1つのコンピューティングセルアレイに連結され、DPU動作を遂行するように前記少なくとも1つのコンピューティングセルアレイを構成し、メモリ動作を遂行するために前記少なくとも1つのデータセルアレイに連結されたコントローラと、を含み、
前記第1所定数は3以上であり、前記第2所定数は3以上であり、
カラムの各々は、前記カラムの第1ロー及び第2ロー上で機能的に動作するロジック機能を提供するように構成され、前記カラムの第3ロー内に前記ロジック機能の結果を格納するように構成され、
前記少なくとも1つのコンピューティングセルアレイは、第3所定数のシフトラインをさらに含み、前記第3所定数は前記第1所定数の2倍であり、
シフトラインの各々は、少なくとも1つの対応する第1トランジスタを介してコンピューティングセルのカラムに連結され、
前記シフトライン及び前記対応する第1トランジスタは、前記少なくとも1つのコンピューティングセルアレイにおいて、選択されたカラムのコンピューティングセルの2つのローのデータを少なくとも2カラム右方向または左方向にシフトするように構成され、
少なくとも1つのデータセルアレイのDRAM基盤のメモリセルのカラムの各々は、対応するコンピューティングセルアレイのカラムに対応することを特徴とするDPU。 - 前記コントローラは、アドレスバスを通じて前記DPU動作に対する命令を受信する請求項1又は8に記載のDPU。
- 少なくとも1つのカラムの前記DRAM基盤のコンピューティングセルの各々は、1つのトランジスタ、1つのキャパシター(1T1C)を含むDRAMメモリセルを含み、
DRAM基盤のコンピューティングセルの各々は、前記DRAM基盤のコンピューティングセルのビットラインに連結されたALU(Arithmetic Logic Unit)をさらに含み、前記ALUは、前記ロジック機能を提供することを特徴とする請求項8に記載のDPU。 - 前記ALUは、NORロジック機能を提供することを特徴とする請求項5又は請求項10に記載のDPU。
- 前記第1所定数のカラム及び前記第2所定数のロー内に配置された複数のDRAM基盤の確率的コンピューティングセルを含む少なくとも1つの確率的コンピューティングセルアレイをさらに含み、
少なくとも1つのデータセルアレイのDRAM基盤の確率的コンピューティングセルのカラムの各々は、対応するコンピューティングセルアレイのカラムに対応し、
カラムの各々は、前記カラムの第1ローで受信されたデータの第1ストリーム及び第2ローで受信されたデータの第2ストリーム上で動作する確率的ロジック機能を提供するように構成され、前記カラムの第3ロー内に前記確率的ロジック機能の結果として得られたデータのストリームを格納するように構成され、
前記コントローラは、
前記少なくとも1つの確率的コンピューティングセルアレイにさらに連結され、確率的ロジック動作を遂行するように前記少なくとも1つの確率的コンピューティングセルアレイを構成し、アドレスバスを通じて前記確率的ロジック動作に対する命令を受信することを特徴とする請求項8に記載のDPU。 - 少なくとも1つのカラムの前記DRAM基盤の確率的コンピューティングセルの各々は、
3つのトランジスタと1つのキャパシター(3T1C)を含むDRAMメモリセルを含むか、又は1つのトランジスタと1つのキャパシター(1T1C)を含むDRAMメモリセルを含むことを特徴とする請求項12に記載のDPU。 - DRAM基盤プロセシングユニット(Dynamic Random Access Memory based Processing Unit、DPU)であって、
少なくとも第1所定数のカラム及び第2所定数のロー(row)を有するアレイ内に配置された複数のDRAM基盤のコンピューティングセルを含む少なくとも1つのコンピューティングセルアレイと、
前記第1所定数のカラム内に配置された複数のDRAM基盤の確率的コンピューティングセルを含む少なくとも1つの確率的コンピューティングセルアレイと、
前記少なくとも1つのコンピューティングセルアレイに連結され、DPU動作を遂行するように前記少なくとも1つのコンピューティングセルアレイを構成し、確率的ロジック機能に対応する確率的ロジック動作を遂行するために前記少なくとも1つの確率的コンピューティングセルアレイに連結されたコントローラと、を含み、
前記第1所定数は3以上であり、前記第2所定数は3以上であり、
カラムの各々は、前記カラムの第1ロー及び第2ロー上で機能的に動作するロジック機能を提供するように構成され、前記カラムの第3ロー内に前記ロジック機能の結果を格納するように構成され、
前記少なくとも1つのコンピューティングセルアレイは、第3所定数のシフトラインをさらに含み、前記第3所定数は前記第1所定数の2倍であり、
シフトラインの各々は、少なくとも1つの対応する第1トランジスタを介してコンピューティングセルのカラムに連結され、
前記シフトライン及び前記対応する第1トランジスタは、前記少なくとも1つのコンピューティングセルアレイにおいて、選択されたカラムのコンピューティングセルの2つのローのデータを少なくとも2カラム右方向または左方向にシフトするように構成され、
少なくとも1つのデータセルアレイのDRAM基盤の確率的コンピューティングセルのカラムの各々は、対応するコンピューティングセルアレイのカラムに対応し
、 カラムの各々は、前記カラムの第1ローで受信されたデータの第1ストリーム及び第2ローで受信されたデータの第2ストリーム上で動作する確率的ロジック機能を提供するように構成され、前記カラムの第3ロー内に前記確率的ロジック機能の結果として得られたデータのストリームを格納するように構成されることを特徴とするDPU。 - 前記コントローラは、アドレスバスを通じて前記DPU動作に対する命令を受信することを特徴とする請求項14に記載のDPU。
- 少なくとも1つのカラムの前記DRAM基盤のコンピューティングセルの各々は、3つのトランジスタ、1つのキャパシター(3T1C)を含むDRAMメモリセルを含み、
少なくとも1つのカラムの前記DRAM基盤のコンピューティングセルは、NORロジック機能を提供することを特徴とする請求項8又は15に記載のDPU。 - 少なくとも1つのカラムの前記DRAM基盤の確率的コンピューティングセルの各々は、3つのトランジスタ、1つのキャパシター(3T1C)を含むDRAMメモリセルを含むことを特徴とする請求項14に記載のDPU。
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CN108985449B (zh) * | 2018-06-28 | 2021-03-09 | 中国科学院计算技术研究所 | 一种对卷积神经网络处理器的控制方法及装置 |
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US10949214B2 (en) * | 2019-03-29 | 2021-03-16 | Intel Corporation | Technologies for efficient exit from hyper dimensional space in the presence of errors |
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US9455020B2 (en) * | 2014-06-05 | 2016-09-27 | Micron Technology, Inc. | Apparatuses and methods for performing an exclusive or operation using sensing circuitry |
DE102015214138A1 (de) * | 2014-07-28 | 2016-01-28 | Victor Equipment Co. | Automatisiertes Gasschneidsystem mit Hilfsbrenner |
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