JP6798394B2

JP6798394B2 - Line head

Info

Publication number: JP6798394B2
Application number: JP2017071631A
Authority: JP
Inventors: 道吉　啓; 啓道吉
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2017-03-31
Filing date: 2017-03-31
Publication date: 2020-12-09
Anticipated expiration: 2037-03-31
Also published as: JP2018171773A

Description

本発明は、ラインヘッドに関する。 The present invention relates to a line head.

複写機、プリンタ、ファクシミリなどの画像形成装置における画像書き込み装置、又は露光装置は、ＬＥＤ（発光ダイオード）、ＯＬＥＤ（有機エレクトロルミネッセンス）などの発光素子をライン状に配列した発光素子アレイヘッドなどから成る、固体走査型ラインヘッドを備えて構成される。 An image writing device or an exposure device in an image forming apparatus such as a copier, a printer, or a facsimile includes a light emitting element array head in which light emitting elements such as LEDs (light emitting diodes) and OLEDs (organic electroluminescence) are arranged in a line. , A solid scanning line head is provided.

これらラインヘッドには、１つの発光素子駆動集積回路チップが複数の発光素子を駆動し、更にこの発光素子駆動集積回路チップと発光素子との組（以下、発光素子アレイチップという）が複数搭載されているが、ラインヘッドへのインターフェース（以下、Ｉ／Ｆと略す）信号線の削減のために、発光素子アレイチップをカスケード接続して、各発光素子アレイチップに発光を制御するためのデータを転送する方法が既に知られている（例えば、特許文献１参照）。 One light emitting element drive integrated circuit chip drives a plurality of light emitting elements, and a plurality of pairs of the light emitting element drive integrated circuit chip and the light emitting element (hereinafter referred to as a light emitting element array chip) are mounted on these line heads. However, in order to reduce the number of signal lines for the interface to the line head (hereinafter abbreviated as I / F), the light emitting element array chips are cascaded and data for controlling light emission is provided to each light emitting element array chip. A method of transfer is already known (see, for example, Patent Document 1).

しかし、今までの発光素子アレイチップをカスケード接続してのデータ転送方法では、転送データを初段の発光素子アレイチップが受信して、初段の発光素子アレイチップ内のシフトレジスタを通して次段に出力する。次段の発光素子アレイチップは発光素子アレイチップ内のシフトレジスタを通して更に次段に出力する。以下同様に、最終段の発光素子アレイチップのシフトレジスタに転送データを格納した後、カスケード接続されたすべての発光素子アレイチップにラッチ信号を与えて、データ転送を完了させている。つまりカスケード接続された発光素子アレイチップ内の個々のシフトレジスタを繋げて、１つのシフトレジスタとしてデータ転送を行なっている。しかし、最終段の発光素子アレイチップを除いて、それぞれの発光素子アレイチップが最終的にラッチする転送データ以外の転送データもシフトレジスタを通過していくために、このシフトレジスタでのスイッチングにより、消費電流が増大するという問題があった。 However, in the conventional data transfer method in which the light emitting element array chips are cascaded, the transfer data is received by the first stage light emitting element array chip and output to the next stage through the shift register in the first stage light emitting element array chip. .. The light emitting element array chip in the next stage outputs to the next stage through the shift register in the light emitting element array chip. Similarly, after storing the transfer data in the shift register of the light emitting element array chip in the final stage, a latch signal is given to all the light emitting element array chips connected in cascade to complete the data transfer. That is, the individual shift registers in the light emitting element array chips connected in cascade are connected to perform data transfer as one shift register. However, except for the light-emitting element array chip in the final stage, transfer data other than the transfer data to which each light-emitting element array chip finally latches also passes through the shift register. Therefore, switching in this shift register causes There was a problem that the current consumption increased.

ここで、転送データを、選択的に個々の発光素子アレイチップでラッチするために、シフトレジスタのイネーブル期間を示す信号を個々の発光素子アレイチップに与えるという方法もある。しかし、この場合Ｉ／Ｆ信号線の増加となり、元々の目的であるラインヘッドへのＩ／Ｆ信号線削減に反することとなる。 Here, in order to selectively latch the transferred data with the individual light emitting element array chips, there is also a method of giving a signal indicating the enable period of the shift register to the individual light emitting element array chips. However, in this case, the number of I / F signal lines is increased, which is contrary to the original purpose of reducing the I / F signal lines to the line head.

本発明の目的は、ラインヘッドにおいて、転送データを選択的に個々の発光素子アレイチップでラッチするために、カスケード接続された各発光素子アレイチップがカスケード接続の何番目に位置するかを判別可能とする信号伝送方法を提供することにある。 An object of the present invention is that in a line head, in order to selectively latch transfer data with individual light emitting element array chips, it is possible to determine the position of each cascaded light emitting element array chip in the cascade connection. The purpose is to provide a signal transmission method.

本発明の一態様にかかるラインヘッドは、
複数の発光素子が主走査方向に配列された発光素子アレイを駆動する発光素子アレイチップをカスケード接続して構成されたラインヘッドであって、
前記発光素子アレイチップにおいて、タイミング制御手段を備え、
前記タイミング制御手段は、前記発光素子アレイチップに同期信号の開始タイミングが入力されたときに、同期信号の開始タイミングを次段の発光素子アレイチップへ同期信号の開始タイミングとして伝え、前記発光素子アレイチップに同期信号の終了タイミングが入力されたときに所定の時間遅らせて次段の発光素子アレイチップの同期信号の終了タイミングとして伝えることを特徴とする。 The line head according to one aspect of the present invention is
A line head configured by cascade-connecting light-emitting element array chips that drive a light-emitting element array in which a plurality of light-emitting elements are arranged in the main scanning direction.
The light emitting element array chip includes timing control means.
When the start timing of the synchronization signal is input to the light emitting element array chip, the timing control means transmits the start timing of the synchronization signal to the next stage light emitting element array chip as the start timing of the synchronization signal, and the light emitting element array. When the end timing of the synchronization signal is input to the chip, it is delayed by a predetermined time and transmitted as the end timing of the synchronization signal of the light emitting element array chip of the next stage.

従って、本発明によれば、カスケード接続された各発光素子アレイチップがカスケード接続の何番目に位置しているのかを判別することができる。更に、複数の発光素子アレイチップの各シフトレジスタを選択的にイネーブルしてシリアルデータを取り込むので、従来技術に比較して消費電流を軽減できる。 Therefore, according to the present invention, it is possible to determine the position of each cascade-connected light emitting element array chip in the cascade connection. Further, since each shift register of the plurality of light emitting element array chips is selectively enabled to capture serial data, the current consumption can be reduced as compared with the prior art.

ラインヘッド１３を用いたプリンタ装置の構成例を示す概略側面図である。It is a schematic side view which shows the structural example of the printer apparatus which used the line head 13. 図１のラインヘッド１３の構成例を示す概略断面図である。It is the schematic sectional drawing which shows the structural example of the line head 13 of FIG. 図２のラインヘッド１３に実装したチップ実装基板２３の構成例を示す概略斜視図である。It is a schematic perspective view which shows the structural example of the chip mounting substrate 23 mounted on the line head 13 of FIG. 図３のチップ実装基板２３の構成例を示す概略平面図である。It is a schematic plan view which shows the structural example of the chip mounting substrate 23 of FIG. 図４の各発光素子アレイチップ２２の拡大平面図である。It is an enlarged plan view of each light emitting element array chip 22 of FIG. 発光素子アレイチップ２２の構成例を示すブロック図である。It is a block diagram which shows the structural example of the light emitting element array chip 22. 図６のシフトレジスタ４１の構成例を示すブロック図である。It is a block diagram which shows the structural example of the shift register 41 of FIG. 図６のラッチ回路４２の構成例を示すブロック図である。It is a block diagram which shows the structural example of the latch circuit 42 of FIG. 図６のドライバ回路４３の概略構成例を示すブロック図である。It is a block diagram which shows the schematic structure example of the driver circuit 43 of FIG. 図２のラインヘッド１３上において、図６の複数の発光素子アレイチップ２２をカスケード接続して構成されたラインヘッド回路１００の構成例を示すブロック図である。FIG. 5 is a block diagram showing a configuration example of a line head circuit 100 configured by cascading a plurality of light emitting element array chips 22 of FIG. 6 on the line head 13 of FIG. 図８の１つの発光素子アレイチップグループ（以下、チップグループという。）の動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of one light emitting element array chip group (hereinafter, referred to as a chip group) of FIG. 実施形態１に係るタイミング制御部４０Ａの構成例を示すブロック図である。It is a block diagram which shows the structural example of the timing control unit 40A which concerns on Embodiment 1. FIG. 図１０のタイミング制御部４０Ａの構成例を示すブロック図である。It is a block diagram which shows the structural example of the timing control unit 40A of FIG. カスケード接続初段目の発光素子アレイチップ内のタイミング制御部４０Ａの動作を示すタイミングチャートである。It is a timing chart which shows the operation of the timing control unit 40A in the light emitting element array chip of the first stage of a cascade connection. カスケード接続３段目の発光素子アレイチップ内のタイミング制御部４０Ａの動作を示すタイミングチャートである。It is a timing chart which shows the operation of the timing control unit 40A in the light emitting element array chip of the 3rd stage of a cascade connection. 図１１Ａの３ビットアップカウンタ４５の動作を示す表である。It is a table which shows the operation of the 3 bit up counter 45 of FIG. 11A. 図１１Ａのカウンタ及びデコード回路４６の動作を示す真理値表である。It is a truth table which shows the operation of the counter and the decoding circuit 46 of FIG. 11A. 図１１Ａの内部カウンタ値ＣＮＴとＳＦＴの対応表である。It is a correspondence table of the internal counter value CNT and SFT of FIG. 11A. 図１１Ａの内部カウンタ値ＣＮＴとＯＮの対応表である。It is a correspondence table of the internal counter value CNT and ON of FIG. 11A. 図１０及び図１１Ａのタイミング制御部４０Ａを用いたラインヘッド回路１００Ａの構成例を示すブロック図である。10 is a block diagram showing a configuration example of a line head circuit 100A using the timing control unit 40A of FIGS. 10 and 11A. 図１２のラインヘッド回路１００Ａの動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of the line head circuit 100A of FIG. 実施形態２に係るタイミング制御部４０Ｂの構成例を示すブロック図である。It is a block diagram which shows the structural example of the timing control unit 40B which concerns on Embodiment 2. FIG. 図１４のタイミング制御部４０Ｂの構成例を示すブロック図である。It is a block diagram which shows the structural example of the timing control unit 40B of FIG. 図１５Ａのカスケード接続初段目の発光素子アレイチップ内のタイミング制御部４０Ｂの動作を示すタイミングチャートである。15A is a timing chart showing the operation of the timing control unit 40B in the light emitting element array chip of the first stage of the cascade connection of FIG. 15A. 図１５Ａのカスケード接続３段目の発光素子アレイチップ内のタイミング制御部４０Ｂの動作を示すタイミングチャートである。15A is a timing chart showing the operation of the timing control unit 40B in the light emitting element array chip of the third stage of the cascade connection of FIG. 15A. 図１５Ａの内部カウンタ値ＣＮＴとＯＮの対応表である。It is a correspondence table of the internal counter value CNT and ON of FIG. 15A. 図１４及び図１５Ａのタイミング制御部４０Ｂを用いたラインヘッド回路１００Ｂの構成例を示すブロック図である。14 is a block diagram showing a configuration example of a line head circuit 100B using the timing control unit 40B of FIGS. 14 and 15A. 図１６のラインヘッド回路１００Ｂの動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of the line head circuit 100B of FIG.

以下、実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。 Hereinafter, embodiments will be described with reference to the drawings. In each of the following embodiments, the same reference numerals are given to the same components.

本発明の実施形態は、複数の発光素子が主走査方向に配列された発光素子アレイを駆動する発光素子アレイチップを、カスケード接続して構成されたラインヘッドに関係する。この実施形態は、カスケード接続された発光素子アレイチップ間で、画像データの取り込みを行うためのタイミングを制御するものである。ＬＥＤやＯＬＥＤなどの発光素子をライン状に配列した発光素子アレイヘッドなどから成る固体走査型ラインヘッドの信号伝送方法に関する。ここで、本実施形態は、発光を制御するためのデータの転送時において、ラインヘッドへのインターフェース信号線を増加させること無く、カスケード接続された駆動集積回路がカスケード接続の何番目に位置するかを判別することを特徴とする。本実施形態は特に、発光素子アレイヘッドにおいて、カスケード接続された駆動集積回路での転送データ取り込みに際して、以下の特徴を有する。カスケード接続された各駆動集積回路が入力された同期信号に対して１クロック期間、パルス幅を広げた同期信号を次段の駆動集積回路への同期信号として出力する。そして、各駆動集積回路において同期信号の幅を計測することでカスケード接続の何番目に位置するかを判別する。そしてこの判別結果から必要な箇所のみでのシフトレジスタへの転送データ取り込みを行う。 An embodiment of the present invention relates to a line head configured by cascading a light emitting element array chip for driving a light emitting element array in which a plurality of light emitting elements are arranged in the main scanning direction. In this embodiment, the timing for capturing image data is controlled between the light emitting element array chips connected in cascade. The present invention relates to a signal transmission method of a solid-state scanning line head including a light emitting element array head in which light emitting elements such as LEDs and OLEDs are arranged in a line. Here, in the present embodiment, at the time of data transfer for controlling light emission, the position of the cascade-connected drive integrated circuit is located in the cascade connection without increasing the interface signal line to the line head. Is characterized by discriminating. In particular, the present embodiment has the following features when the transfer data is captured by the cascade-connected drive integrated circuit in the light emitting element array head. Each of the cascade-connected drive integrated circuits outputs a synchronization signal whose pulse width is widened for one clock period with respect to the input synchronization signal as a synchronization signal to the next-stage drive integrated circuit. Then, the width of the synchronization signal is measured in each drive integrated circuit to determine the position of the cascade connection. Then, from this determination result, the transfer data is taken into the shift register only at the necessary points.

複写機、プリンタ装置、ファクシミリ装置などの画像形成装置における画像書き込み装置又は露光装置として以下の固体走査型ラインヘッド（以下、ラインヘッドという）を用いる。当該ラインヘッドは、ＬＥＤ（発光ダイオード）、ＯＬＥＤ（有機エレクトロルミネッセンス）素子などの発光素子を、複数ライン状に配列してなる発光素子アレイチップ、又は発光素子アレイヘッドなどである。ラインヘッドを用いたプリンタ装置においては、帯電させられた感光体ドラムの表面をラインヘッドによって照射して静電潜像を形成し、この静電潜像にトナーを付着させてトナー像を形成することにより現像を行い、このトナー像を用紙に転写し定着する。 The following solid-state scanning line head (hereinafter referred to as a line head) is used as an image writing device or an exposure device in an image forming apparatus such as a copying machine, a printer apparatus, and a facsimile apparatus. The line head is a light emitting element array chip or a light emitting element array head in which light emitting elements such as an LED (light emitting diode) and an OLED (organic electroluminescence) element are arranged in a plurality of lines. In a printer device using a line head, the surface of a charged photoconductor drum is irradiated with a line head to form an electrostatic latent image, and toner is adhered to the electrostatic latent image to form a toner image. This causes development, and this toner image is transferred to paper and fixed.

図１はラインヘッド１３を用いたプリンタ装置の構成例を示す概略側面図である。 FIG. 1 is a schematic side view showing a configuration example of a printer device using the line head 13.

図１において、プリンタ装置は、時計方向に回転駆動される感光体ドラム１１、その回転方向に電子写真プロセスを実行する帯電ローラ１２、ラインヘッド１３、現像ローラ１４、及び転写ローラ１５を備え、ここで、１６はトナー１６を示し、１７は印字すべき用紙１７を示す。帯電ローラ１２は感光体ドラム１１の表面を一様にかつ均一に帯電させる。ラインヘッド１３は、一様に帯電した感光体ドラム１１の表面を画像信号に従い照射して露光し、静電潜像を形成する。現像ローラ１４は上記静電潜像にトナー１６を付着させて現像しトナー像を形成する。転写ローラ１５は感光体ドラム１１のトナー像を用紙１７に転写する。感光体ドラム１１の表面は、帯電ローラ１２によって帯電させられると電荷が均一に与えられ、ラインヘッド１３によって光が照射されると、照射された部分の電荷が除去される。そして、現像ローラ１４において、負の電極に帯電させられたトナー１６は、感光体ドラム１１の表面の電荷が除去された部分に付着する。 In FIG. 1, the printer apparatus includes a photoconductor drum 11 that is rotationally driven in the clockwise direction, a charging roller 12 that executes an electrophotographic process in the rotational direction, a line head 13, a developing roller 14, and a transfer roller 15. 16 indicates the toner 16, and 17 indicates the paper 17 to be printed. The charging roller 12 charges the surface of the photoconductor drum 11 uniformly and uniformly. The line head 13 irradiates and exposes the surface of the uniformly charged photoconductor drum 11 according to an image signal to form an electrostatic latent image. The developing roller 14 attaches the toner 16 to the electrostatic latent image and develops it to form a toner image. The transfer roller 15 transfers the toner image of the photoconductor drum 11 to the paper 17. When the surface of the photoconductor drum 11 is charged by the charging roller 12, the electric charge is uniformly applied, and when the light is irradiated by the line head 13, the electric charge of the irradiated portion is removed. Then, in the developing roller 14, the toner 16 charged on the negative electrode adheres to the portion of the surface of the photoconductor drum 11 from which the charge has been removed.

図２は図１のラインヘッド１３の構成例を示す概略断面図である。図３は図２のラインヘッド１３を実装したチップ実装基板２３の構成例を示す概略斜視図である。図４は図３のチップ実装基板２３の構成例を示す概略平面図である。図５は図４の各発光素子アレイチップ２２の拡大平面図である。 FIG. 2 is a schematic cross-sectional view showing a configuration example of the line head 13 of FIG. FIG. 3 is a schematic perspective view showing a configuration example of a chip mounting substrate 23 on which the line head 13 of FIG. 2 is mounted. FIG. 4 is a schematic plan view showing a configuration example of the chip mounting substrate 23 of FIG. FIG. 5 is an enlarged plan view of each light emitting element array chip 22 of FIG.

図２において、ラインヘッド１３は、ライン状に複数配列した発光素子２１を搭載し発光素子の駆動制御を行う発光素子アレイチップ２２、及び、発光素子アレイチップ２２を互いに隣接して複数搭載したチップ実装基板（以下、基板という）２３を備える。ラインヘッド１３はさらに、発光素子２１に対向して配設されたレンズ２４、基板２３とレンズ２４を保持するホルダ２５、及び、発光素子アレイチップ２２上の電極パッド５１と基板２３を電気的に接続するボンディングワイヤ３１を備える。ラインヘッド１３はさらに、ラインヘッド１３全体の制御や電源を供給するためのコネクタ３２を備える。なお、図２中の発光素子２１、発光素子アレイチップ２２、及び基板２３は、図３の矢印１０１方向から見たもので、かつ時計回りに１８０度回転させた状態で見たものである。 In FIG. 2, the line head 13 includes a light emitting element array chip 22 in which a plurality of light emitting elements 21 arranged in a line are mounted to control drive of the light emitting element, and a chip in which a plurality of light emitting element array chips 22 are mounted adjacent to each other. A mounting board (hereinafter referred to as a board) 23 is provided. The line head 13 further electrically attaches a lens 24 arranged to face the light emitting element 21, a holder 25 for holding the substrate 23 and the lens 24, and an electrode pad 51 and the substrate 23 on the light emitting element array chip 22. A bonding wire 31 to be connected is provided. The line head 13 further includes a connector 32 for controlling the entire line head 13 and supplying power. The light emitting element 21, the light emitting element array chip 22, and the substrate 23 in FIG. 2 are viewed from the direction of arrow 101 in FIG. 3 and are viewed in a state of being rotated 180 degrees clockwise.

図３及び図４の長手方向のサイズは、用紙１７のサイズに対応して、「Ａ４横」、「Ａ３横」などのサイズが取られ、そのサイズ分の発光素子列がラインヘッド１３上に形成されている。図３及び図４では例として６個の発光素子アレイチップ２２を搭載した概略図として図示しているが、実際は数十個の発光素子アレイチップ２２が搭載される。例えば、Ａ４のサイズの用紙１７に対して解像度１２００ｄｐｉで印字する場合は、１００００個程度の発光素子２１が必要となる。また、１チップ当たり５１２個の発光素子２１を搭載したとしても、１ラインヘッド当たり発光素子アレイチップ２２を２０チップ搭載する必要がある。 The size in the longitudinal direction of FIGS. 3 and 4 is set to a size such as "A4 landscape" or "A3 landscape" according to the size of the paper 17, and a row of light emitting elements corresponding to that size is placed on the line head 13. It is formed. Although FIG. 3 and FIG. 4 are shown as a schematic view in which six light emitting element array chips 22 are mounted as an example, actually several tens of light emitting element array chips 22 are mounted. For example, when printing on A4 size paper 17 with a resolution of 1200 dpi, about 10,000 light emitting elements 21 are required. Further, even if 512 light emitting elements 21 are mounted per chip, it is necessary to mount 20 light emitting element array chips 22 per line head.

図５において、発光素子２１は１つのチップあたり数百個の発光素子が直線上に配列しており、発光素子駆動用電源及び発光素子制御信号が電極パッド５１を介して供給され、発光制御回路５２により各発光素子の発光／非発光の制御が行なわれる。そして各発光素子２１の光はレンズ２４によって集束されて一点に集光される。 In FIG. 5, in the light emitting element 21, hundreds of light emitting elements are arranged in a straight line per chip, and a power source for driving the light emitting element and a light emitting element control signal are supplied via an electrode pad 51 to obtain a light emitting control circuit. Light emission / non-emission control of each light emitting element is performed by 52. Then, the light of each light emitting element 21 is focused by the lens 24 and focused on one point.

図６は発光素子アレイチップ（以下、チップともいう）２２の構成例を示すブロック図である。 FIG. 6 is a block diagram showing a configuration example of a light emitting element array chip (hereinafter, also referred to as a chip) 22.

図６において、インターフェース端子は、
（１）発光素子２１のオン／オフを駆動制御するシリアル画像データＳＤＩを入力する端子と、
（２）前記端子から入力されたシリアル画像データＳＤＩをシフトして画像データＳＤＯを出力する端子と、
（３）１ライン毎の同期を示す同期信号ＳＹＮＣを入力する端子と、
（４）画像データＳＤＩに同期したクロックＳＣＫを入力する端子と
を含む。 In FIG. 6, the interface terminal is
(1) A terminal for inputting the serial image data SDI that drives and controls the on / off of the light emitting element 21 and
(2) A terminal that shifts the serial image data SDI input from the terminal and outputs the image data SDO.
(3) A terminal for inputting a synchronization signal SYNC indicating synchronization for each line, and
(4) Includes a terminal for inputting a clock SCK synchronized with the image data SDI.

発光素子アレイチップ２２は、
（１）同期信号ＳＹＮＣを起点として装置全体を制御する信号ＳＦＴ，ＬＤ，ＯＮを生成するタイミング制御部４０と、
（２）画像データＳＤＩをクロックＳＣＫに基づいて順次シフトするシフトレジスタ４１と、
（３）シフトレジスタ４１に取り込まれた画像データＳＤＩを保持するラッチ回路４２と、
（４）ラッチ回路４２からの出力データに基づいて複数Ｎ個の発光素子２１−１〜２１−Ｎのオン／オフの駆動制御を行なうドライバ回路４３と
を備えて構成される。 The light emitting element array chip 22 is
(1) A timing control unit 40 that generates signals SFT, LD, and ON that control the entire device starting from the synchronization signal SYNC, and
(2) A shift register 41 that sequentially shifts the image data SDI based on the clock SCK, and
(3) A latch circuit 42 that holds the image data SDI captured in the shift register 41, and
(4) It is configured to include a driver circuit 43 that controls on / off of a plurality of N light emitting elements 21-1 to 21-N based on the output data from the latch circuit 42.

図７Ａは図６のシフトレジスタ４１の構成例を示すブロック図である。図７Ａにおいて、シフトレジスタ４１は、発光素子２１の数に等しい数の遅延型フリップフロップ（以下、フリップフロップという）ＦＦ０〜ＦＦＮ−１がカスケード接続されて構成される。フリップフロップＦＦ０〜ＦＦＮ−１はそれぞれいわゆるレジスタを構成する。ここで、イネーブル信号ＥＮＡＢＬＥは各フリップフロップＦＦ０〜ＦＦＮ−１のイネーブル端子に入力され、クロックＣＫは各フリップフロップＦＦ０〜ＦＦＮ−１のクロック端子に入力される。以上のシフトレジスタ４１は、イネーブル信号ＥＮＡＢＬＥがＨレベルのときにクロックＣＫの立下りで、入力される画像データＤＩＮを順次シフトしていき、各フリップフロップＦＦ０〜ＦＦＮ−１からの出力データを出力データＱ０〜ＱＮ−１として出力する。最終段のフリップフロップＦＦ０はその出力データＱ０を出力データＤＯＵＴとして出力する。 FIG. 7A is a block diagram showing a configuration example of the shift register 41 of FIG. In FIG. 7A, the shift register 41 is configured by cascading a number of delayed flip-flops (hereinafter referred to as flip-flops) FF0 to FFN-1 equal to the number of light emitting elements 21. Flip-flops FF0 to FFN-1 each form a so-called register. Here, the enable signal ENABLE is input to the enable terminals of the flip-flops FF0 to FFN-1, and the clock CK is input to the clock terminals of the flip-flops FF0 to FFN-1. The shift register 41 described above sequentially shifts the input image data DIN at the falling edge of the clock CK when the enable signal ENABLE is H level, and outputs the output data from each flip-flop FF0 to FFN-1. It is output as data Q0 to QN-1. The final stage flip-flop FF0 outputs the output data Q0 as output data DOUT.

図７Ｂは図６のラッチ回路４２の構成例を示すブロック図である。図７Ｂにおいて、ラッチ回路４２は、複数Ｎ個のＧラッチＬＡ０〜ＬＡＮ−１を備えて構成される。 FIG. 7B is a block diagram showing a configuration example of the latch circuit 42 of FIG. In FIG. 7B, the latch circuit 42 includes a plurality of N G latches LA0 to LAN-1.

図７Ｃは図６のドライバ回路４３の概略構成例を示すブロック図である。図７Ｃにおいて、ドライバ回路４３は、複数Ｎ個のアンドゲート７１−０〜７１−（Ｎ−１）と、複数Ｎ個のＬＥＤ駆動ドライバ７２−０〜７２−（Ｎ−１）とを備えて構成される。 FIG. 7C is a block diagram showing a schematic configuration example of the driver circuit 43 of FIG. In FIG. 7C, the driver circuit 43 includes a plurality of N and gates 71-0 to 71- (N-1) and a plurality of N LED drive drivers 72-0 to 72- (N-1). It is composed.

図８は図２のラインヘッド１３上において、図６の複数の発光素子アレイチップ２２をカスケード接続して構成されたラインヘッド回路１００の構成例を示すブロック図である。 FIG. 8 is a block diagram showing a configuration example of a line head circuit 100 configured by cascading a plurality of light emitting element array chips 22 of FIG. 6 on the line head 13 of FIG.

図８の構成例では、１チップ当たり５１２個の発光素子２１を搭載し、１組５段の発光素子アレイチップ２２−１〜２２−５をカスケード接続してチップグループ４４を構成し、合計４組のチップグループ４４を備える。このため、ラインヘッド回路１００は、１組のチップグループ４４当たり２５６０個の発光素子２１を駆動し、４組で計１０２４０個の発光素子２１を駆動することができる。以上のように構成されたラインヘッド回路１００において、コネクタ３２を通して供給される同期信号ＳＹＮＣとクロックＳＣＫはそれぞれすべての発光素子アレイチップ２２−１〜２２−５に入力される。また、画像データＳＤＩは４個の画像データＳＤＩ１〜ＳＤＩ４に分割された後、各チップグループ４４に入力される。 In the configuration example of FIG. 8, 512 light emitting elements 21 are mounted on each chip, and a set of 5 stages of light emitting element array chips 22-1 to 22-5 are cascade-connected to form a chip group 44, for a total of 4 It includes a set of chip groups 44. Therefore, the line head circuit 100 can drive 2560 light emitting elements 21 per set of chip groups 44, and 4 sets can drive a total of 10240 light emitting elements 21. In the line head circuit 100 configured as described above, the synchronization signal SYNC and the clock SCK supplied through the connector 32 are input to all the light emitting element array chips 22-1 to 22-5, respectively. Further, the image data SDI is divided into four image data SDI1 to SDI4, and then input to each chip group 44.

図９は図８のラインヘッド回路の動作例を示すタイミングチャートである。なお、入力される画像データＳＤＩは１組分のみ（総称して、符号ＳＤＩを付す）を示している。 FIG. 9 is a timing chart showing an operation example of the line head circuit of FIG. It should be noted that the input image data SDI indicates only one set (collectively, the reference numeral SDI is attached).

図９において、同期信号ＳＹＮＣはクロックの立上りで変化し、クロック１パルスに対応するＬレベルのパルスとなる。同期信号ＳＹＮＣの立下りの基準タイミング（同期信号の開始タイミング）から所定のクロック数後のタイミングから、１組分の画像データＳＤＩの入力期間（図９で示すＳＦＴ＝Ｈの期間）となる。さらに、同期信号ＳＹＮＣはシフトレジスタ４１からラッチ回路４２への画像データＳＤＩの転送タイミング（図９で示すＬＤ＝Ｈの期間）ともなる。 In FIG. 9, the synchronization signal SYNC changes at the rising edge of the clock and becomes an L-level pulse corresponding to one pulse of the clock. The input period of one set of image data SDI (the period of SFT = H shown in FIG. 9) is set from the timing after a predetermined number of clocks from the reference timing (start timing of the synchronization signal) of the falling edge of the synchronization signal SYNC. Further, the synchronization signal SYNC also serves as a transfer timing of the image data SDI from the shift register 41 to the latch circuit 42 (the period of LD = H shown in FIG. 9).

図８及び図９で示したインターフェース形式では、少ない信号線数での画像データ転送を可能としている。しかし、図８の右端の発光素子アレイチップ２２−５への画像データは、左端の発光素子アレイチップ２２−１から順にシフトレジスタ４１を経由して右端の発光素子アレイチップ２２−５まで転送される。これにより各発光素子アレイチップ２２−１〜２２−５はシフト動作期間中、各発光素子アレイアレイチップ２２−１〜２２−５のシフトレジスタ４１において、画像データＳＤＩに応じた遷移が続くことになり、消費電流の増大に繋がっていた。 The interface formats shown in FIGS. 8 and 9 enable image data transfer with a small number of signal lines. However, the image data to the rightmost light emitting element array chip 22-5 in FIG. 8 is transferred from the leftmost light emitting element array chip 22-1 to the rightmost light emitting element array chip 22-5 in order via the shift register 41. To. As a result, each light emitting element array chip 22-1 to 22-5 continues to undergo a transition according to the image data SDI in the shift register 41 of each light emitting element array chip 22-1 to 22-5 during the shift operation period. This led to an increase in current consumption.

以下、本願発明を表す実施形態１及び２について説明する。 Hereinafter, embodiments 1 and 2 representing the present invention will be described.

実施形態１．
図１０は実施形態１に係るタイミング制御部４０Ａの構成例を示すブロック図である。図１１Ａは図１０のタイミング制御部４０Ａの構成例を示すブロック図である。図１２は図１０及び図１１Ａのタイミング制御部４０Ａを用いたラインヘッド回路１００Ａの構成例を示すブロック図である。図１３は図１２のラインヘッド回路１００Ａの動作例を示すタイミングチャートである。 Embodiment 1.
FIG. 10 is a block diagram showing a configuration example of the timing control unit 40A according to the first embodiment. FIG. 11A is a block diagram showing a configuration example of the timing control unit 40A of FIG. FIG. 12 is a block diagram showing a configuration example of a line head circuit 100A using the timing control unit 40A of FIGS. 10 and 11A. FIG. 13 is a timing chart showing an operation example of the line head circuit 100A of FIG.

図１０〜図１２の実施形態１は、以下の特徴を有している。
（１）タイミング制御部４０に代えてタイミング制御部４０Ａを備える。
（２）タイミング制御部４０Ａを有する発光素子アレイチップ２２に対して符号２２Ａ−１〜２２Ａ−５（総称して，符号２２Ａを付す）を付す。
（３）発光素子アレイチップ２２Ａ−１〜２２Ａ−５を有するチップグループ４４に対して符号４４Ａを付す。 The first embodiment of FIGS. 10 to 12 has the following features.
(1) A timing control unit 40A is provided in place of the timing control unit 40.
(2) Reference numerals 22A-1 to 22A-5 (collectively, reference numeral 22A) are attached to the light emitting element array chip 22 having the timing control unit 40A.
(3) Reference numeral 44A is attached to the chip group 44 having the light emitting element array chips 22A-1 to 22A-5.

図１１Ａにおいて、タイミング制御部４０Ａは、フリップフロップＦＦ１１，ＦＦ１２と、ノアゲート６１と、アンドゲート６２，６３と、３ビットアップカウンタ４５と、カウンタ及びデコード回路４６とを備えて構成される。 In FIG. 11A, the timing control unit 40A includes flip-flops FF11, FF12, noah gate 61, and gates 62, 63, a 3-bit up counter 45, a counter, and a decoding circuit 46.

実施形態１では、画像データＳＤＩ（ＳＤＩ１〜ＳＤＩ４）は図１２に示す通り、カスケード接続された各組内のすべての発光素子アレイチップ２２Ａ−１〜２２Ａ−５に供給される。タイミング制御部４０Ａは以下の制御を行う。 In the first embodiment, the image data SDI (SDI1 to SDI4) is supplied to all the light emitting element array chips 22A-1 to 22A-5 in each cascade connected set as shown in FIG. The timing control unit 40A performs the following control.

（１）タイミング制御部４０Ａは、同期信号ＳＹＮＣ（ＳＹＮＣＩ）と、ＦＦ１１により同期信号ＳＹＮＣ（ＳＹＮＣＩ）を半クロック分遅延させた信号と、ＦＦ１２によりＦＦ１１の出力信号をさらに半クロック遅延させた信号と、からノアゲート６１により、入力された同期信号ＳＹＮＣのＬレベルの期間を１クロック期間だけ延長した後、同期信号ＳＹＮＣＯとして出力する。
（２）タイミング制御部４０Ａは、ラッチ回路４２がシフトレジスタ４１からの画像データを一時的に保持するタイミング信号ＬＤを発生してカウンタ及びデコード回路４６に出力する。 (1) The timing control unit 40A includes a synchronization signal SYNC (SYNCI), a signal obtained by delaying the synchronization signal SYNC (SYNCI) by half a clock by FF11, and a signal obtained by further delaying the output signal of FF11 by half a clock by FF12. After extending the L level period of the input synchronization signal SYNC by one clock period by the Noah Gate 61, the signal is output as the synchronization signal SYNCO.
(2) The timing control unit 40A generates a timing signal LD in which the latch circuit 42 temporarily holds the image data from the shift register 41 and outputs the timing signal LD to the counter and the decoding circuit 46.

なお、図１１Ｂはカスケード接続初段目の発光素子アレイチップ内のタイミング制御部４０Ａの動作を示すタイミングチャートである。また、図１１Ｃはカスケード接続３段目の発光素子アレイチップ内のタイミング制御部４０Ａの動作を示すタイミングチャートである。 FIG. 11B is a timing chart showing the operation of the timing control unit 40A in the light emitting element array chip of the first stage of the cascade connection. Further, FIG. 11C is a timing chart showing the operation of the timing control unit 40A in the light emitting element array chip of the third stage of the cascade connection.

（３）図１１Ｄは図１１Ａの３ビットアップカウンタ４５の動作を示す表である。図１１Ａの３ビットアップカウンタ４５は同期信号ＳＹＮＣのＬレベルの期間を計数する。３ビットアップカウンタ４５は、クロックＣＫの立下りにおいて、リセット信号として端子ＲＳＴに入力されるタイミング信号ＣＲＳＴがＨレベルで計数値を０にリセットされる。次いで、３ビットアップカウンタ４５は、タイミング信号ＣＲＳＴがＬレベルでかつ端子ＵＰに入力される同期信号ＳＹＮＣ（ＳＹＮＣＩ）がＬレベルのとき計数値を１ずつカウントアップする。一方、３ビットアップカウンタ４５はタイミング信号ＣＲＳＴがＬレベルでかつ端子ＵＰに入力される同期信号ＳＹＮＣ（ＳＹＮＣＩ）がＨレベルで計数値をそのまま保持して「ホールド動作状態」となる。３ビットアップカウンタ４５は同期信号ＳＹＮＣのＬ期間幅の計数値を示す計数データＣＣＶをカウンタ及びデコード回路４６の端子ＣＣＶに出力する。 (3) FIG. 11D is a table showing the operation of the 3-bit up counter 45 of FIG. 11A. The 3-bit up counter 45 of FIG. 11A counts the period of the L level of the synchronization signal SYNC. The 3-bit up counter 45 resets the count value to 0 at the H level of the timing signal CRST input to the terminal RST as a reset signal at the falling edge of the clock CK. Next, the 3-bit up counter 45 counts up the count value by 1 when the timing signal CRST is at the L level and the synchronization signal SYNC (SYNCI) input to the terminal UP is at the L level. On the other hand, the 3-bit up counter 45 is in the "hold operation state" by holding the count value as it is at the timing signal CRST at the L level and the synchronization signal SYNC (SYNCI) input to the terminal UP at the H level. The 3-bit up counter 45 outputs a count data CCV indicating the count value of the L period width of the synchronization signal SYNC to the counter and the terminal CCV of the decoding circuit 46.

（４）フリップフロップＦＦ１１は同期信号ＳＹＮＣ（ＳＹＮＣＩ）を半クロック期間だけ遅延させて、遅延後の信号をアンドゲート６３の非反転入力端子に出力する。アンドゲート６３は、その反転入力端子に入力される同期信号ＳＹＮＣ（ＳＹＮＣＩ）と、フリップフロップＦＦ１１からの出力信号に基づいて、論理積の結果信号であるリセット信号ＣＲＳＴを発生して３ビットアップカウンタ４５の端子ＣＲＳＴに出力する。
（５）図１１Ｅは図１１Ａのカウンタ及びデコード回路４６の動作を示す真理値表である。また、図１１Ｆは図１１Ａの内部カウンタ値ＣＮＴとＳＦＴの対応表である。さらに、図１１Ｇは図１１Ａの内部カウンタ値ＣＮＴとＯＮの対応表である。カウンタ及びデコード回路４６は、タイミング信号ＬＤによりリセットされた後、クロックＣＫを計数し、このＣＫ計数値とＣＣＶ値とに応じて、対応するシフトレジスタ４１を動作させる所定幅のシフトイネーブル期間を示すシフトイネーブル信号ＳＦＴを発生する。また、カウンタ及びデコード回路４６は、当該シフトイネーブル期間に対応する期間でＨレベルとなる発光オン信号ＯＮを発生する。 (4) The flip-flop FF11 delays the synchronization signal SYNC (SYNCI) by a half clock period, and outputs the delayed signal to the non-inverting input terminal of the and gate 63. The and gate 63 generates a reset signal CRST which is a result signal of the logical product based on the synchronization signal SYNC (SYNCI) input to the inverting input terminal and the output signal from the flip-flop FF11, and generates a 3-bit up counter. Output to terminal CRST of 45.
(5) FIG. 11E is a truth table showing the operation of the counter and the decoding circuit 46 of FIG. 11A. Further, FIG. 11F is a correspondence table of the internal counter value CNT and SFT of FIG. 11A. Further, FIG. 11G is a correspondence table of the internal counter values CNT and ON of FIG. 11A. The counter and the decoding circuit 46 count the clock CK after being reset by the timing signal LD, and indicate a shift enable period having a predetermined width for operating the corresponding shift register 41 according to the CK count value and the CCV value. The shift enable signal SFT is generated. Further, the counter and the decoding circuit 46 generate an on-light emission signal ON that becomes an H level in a period corresponding to the shift enable period.

以上のように構成されたラインヘッド回路１００Ａにおいて、図１３に示すように、カスケード接続されたチップ２２Ａ−１〜２２Ａ−５（図１２）により、同期信号ＳＹＮＣが次段のチップに出力される毎に、そのＬレベル期間を１クロック分ずつ延在させることとなる。これにより、各チップ２２Ａ−１〜２２Ａ−５において、３ビットアップカウンタ４５が入力された同期信号ＳＹＮＣのＬレベル期間を計数することで、カスケード接続の何番目のチップ２２Ａであるかを判断できる。すなわち、図１１Ａの計数データＣＣＶがこの何番目かの値を示す。この計数データＣＣＶの情報に基づいて、図１３の各シフトイネーブル信号ＳＦＴに示すように、シフトレジスタ４１に画像データＳＤＩを取り込むタイミングを、各チップ２２Ａにおいて異なったタイミングで行なうことが可能となる。 In the line head circuit 100A configured as described above, as shown in FIG. 13, the synchronization signal SYNC is output to the next-stage chip by the cascade-connected chips 22A-1 to 22A-5 (FIG. 12). Each time, the L level period is extended by one clock. Thereby, in each chip 22A-1 to 22A-5, by counting the L level period of the synchronization signal SYNC to which the 3-bit up counter 45 is input, it is possible to determine which chip 22A of the cascade connection is. .. That is, the count data CCV of FIG. 11A shows this number of values. Based on the information of the count data CCV, as shown in each shift enable signal SFT of FIG. 13, the timing of capturing the image data SDI into the shift register 41 can be performed at different timings in each chip 22A.

（１）例えば、図１３において１番目のチップ２２Ａ−１では、３ビットアップカウンタ４５の計数データＣＣＶ（図１３の２２Ａ−１：ＣＣＶ）が０である。このため、画像データＳＤＩが０〜５１１番目のデータ期間のみシフトレジスタ４１をイネーブルとするシフトイネーブル信号ＳＦＴ（図１３の２２Ａ−１）をカウンタ及びデコード回路４６にて生成する。
（２）２番目のチップ２２Ａ−２では３ビットアップカウンタ４５の計数データＣＣＶ（図１３の２２Ａ−２）が１である。このため、画像データＳＤＩが５１２〜１０２３番目のデータ期間のみ、シフトレジスタ４１をイネーブルとするシフトイネーブル信号ＳＦＴ（図１３の２２Ａ−２）をカウンタ及びデコード回路４６にて生成する。
（３）以下同様にして、カスケード接続された各チップ２２Ａ−１〜２２Ａ−５において、入力された同期信号ＳＹＮＣのパルス幅に応じてシフトレジスタ４１のイネーブル期間が生成される。 (1) For example, in the first chip 22A-1 in FIG. 13, the count data CCV (22A-1: CCV in FIG. 13) of the 3-bit up counter 45 is 0. Therefore, the counter and the decoding circuit 46 generate a shift enable signal SFT (22A-1 in FIG. 13) that enables the shift register 41 only during the data period in which the image data SDI is the 0th to 511th data period.
(2) In the second chip 22A-2, the count data CCV (22A-2 in FIG. 13) of the 3-bit up counter 45 is 1. Therefore, the shift enable signal SFT (22A-2 in FIG. 13) that enables the shift register 41 is generated by the counter and the decoding circuit 46 only during the data period of the 512th to 1023rd image data SDIs.
(3) In the same manner thereafter, the enable period of the shift register 41 is generated in each of the cascade-connected chips 22A-1 to 22A-5 according to the pulse width of the input synchronization signal SYNC.

以上説明したように、実施形態１によれば、各チップ２２Ａ−１〜２２Ａ−５において、カスケード接続の何番目のチップ２２Ａであるかを判断できることとなり、画像データＳＤＩが対応する期間のみシフトレジスタ４１を動作させることが可能となるため、消費電流の増加を従来技術に比較して軽減できる。 As described above, according to the first embodiment, in each of the chips 22A-1 to 22A-5, it is possible to determine which chip 22A of the cascade connection is, and the shift register is used only during the period corresponding to the image data SDI. Since the 41 can be operated, the increase in current consumption can be reduced as compared with the conventional technique.

実施形態２．
図１４は実施形態２に係るタイミング制御部４０Ｂの構成例を示すブロック図である。図１５Ａは図１４のタイミング制御部４０Ｂの構成例を示すブロック図である。また、図１５Ｂは図１５Ａのカスケード接続初段目の発光素子アレイチップ内のタイミング制御部４０Ｂの動作を示すタイミングチャートであり、図１５Ｃは図１５Ａのカスケード接続３段目の発光素子アレイチップ内のタイミング制御部４０Ｂの動作を示すタイミングチャートである。さらに、図１６は図１４及び図１５Ａのタイミング制御部４０Ｂを用いたラインヘッド回路１００Ｂの構成例を示すブロック図である。図１７は図１６のラインヘッド回路１００Ｂの動作例を示すタイミングチャートである。 Embodiment 2.
FIG. 14 is a block diagram showing a configuration example of the timing control unit 40B according to the second embodiment. FIG. 15A is a block diagram showing a configuration example of the timing control unit 40B of FIG. 15B is a timing chart showing the operation of the timing control unit 40B in the light emitting element array chip of the first stage of cascade connection of FIG. 15A, and FIG. 15C is a timing chart of the light emitting element array chip of the third stage of cascade connection of FIG. 15A. It is a timing chart which shows the operation of the timing control unit 40B. Further, FIG. 16 is a block diagram showing a configuration example of a line head circuit 100B using the timing control unit 40B of FIGS. 14 and 15A. FIG. 17 is a timing chart showing an operation example of the line head circuit 100B of FIG.

実施形態１では、同期信号ＳＹＮＣは、出力セル回路（６１）を通って次段のチップ２２Ａへと伝送されていく。ここで、ゲート６１のパスにおいて遅延を積み上げる。このため、同期信号ＳＹＮＣの立下りエッジがクロックＣＫに対して遅れるので、画像データＳＤＩの伝送の高速化に対して不利となる。また、画像データＳＤＩにおいても、ラインヘッドのＩ／Ｆ信号線数を削減するためにチップのカスケード接続数を増やした場合、１本のＩ／Ｆ信号ＳＤＩが駆動するチップ数増により、ＳＤＩの信号変化がクロックＣＫに対して遅れるので、同様に画像データＳＤＩの伝送の高速化に対して不利となる。 In the first embodiment, the synchronization signal SYNC is transmitted to the next-stage chip 22A through the output cell circuit (61). Here, the delays are accumulated in the path of the gate 61. Therefore, the falling edge of the synchronization signal SYNC is delayed with respect to the clock CK, which is disadvantageous for speeding up the transmission of the image data SDI. Also, in the image data SDI, when the number of cascade connections of chips is increased in order to reduce the number of I / F signal lines of the line head, the number of chips driven by one I / F signal SDI is increased, and the SDI is increased. Since the signal change is delayed with respect to the clock CK, it is also disadvantageous for speeding up the transmission of the image data SDI.

これに対して、実施形態２では、実施形態１で示した同期信号ＳＹＮＣのカスケード接続に加えて、画像データＳＤＩを順次遅延させる、互いにカスケード接続された２個のフリップフロップＦＦ２１，ＦＦ２２をさらに備えたことを特徴とする。すなわち、実施形態２に係るタイミング制御部４０Ｂは、図１５Ａに示すように、図１１Ａのタイミング制御部４０Ａと比較して以下の点が異なる。
（１）画像データＳＤＩを順次遅延させる、互いにカスケード接続された２個のフリップフロップＦＦ２１，ＦＦ２２をさらに備える。
（２）ノアゲート６１に代えて、ノアゲート６１Ａを備える。ノアゲート６１Ａは、その第１の反転入力端子でフリップフロップＦＦ１１からの同期信号ＳＹＮＣを受信し、その第２の反転入力端子でフリップフロップＦＦ１２からの同期信号ＳＹＮＣを受信する。次いで、ノアゲート６１Ａは入力される２つの同期信号ＳＹＮＣの各反転信号の論理和の反転信号を生成してフリップフロップＦＦ２３に出力する。
（３）ノアゲート６１Ａの後段に、フリップフロップＦＦ２３をさらに備える。フリップフロップＦＦ２３はノアゲート６１Ａからの信号を、クロックＣＫに同期して取り込んだ後、１クロックＣＫの後に同期信号ＳＹＮＣＯとして出力する。 On the other hand, in the second embodiment, in addition to the cascade connection of the synchronization signal SYNC shown in the first embodiment, two flip-flops FF21 and FF22 cascade-connected to each other for sequentially delaying the image data SDI are further provided. It is characterized by that. That is, as shown in FIG. 15A, the timing control unit 40B according to the second embodiment differs from the timing control unit 40A of FIG. 11A in the following points.
(1) Two flip-flops FF21 and FF22 cascade-connected to each other for sequentially delaying the image data SDI are further provided.
(2) A Noah Gate 61A is provided instead of the Noah Gate 61. The Noah Gate 61A receives the synchronization signal SYNC from the flip-flop FF11 at its first inverting input terminal, and receives the synchronization signal SYNC from the flip-flop FF12 at its second inverting input terminal. Next, the Noah Gate 61A generates an inversion signal of the logical sum of each inversion signal of the two input synchronization signals SYNC and outputs the inversion signal to the flip-flop FF23.
(3) A flip-flop FF23 is further provided after the Noah Gate 61A. The flip-flop FF23 takes in the signal from the Noah gate 61A in synchronization with the clock CK, and then outputs it as a synchronization signal SYNCO after one clock CK.

以上のように構成されたタイミング制御部４０Ｂは以下の制御を行う。 The timing control unit 40B configured as described above performs the following control.

（１）タイミング制御部４０ＢのフリップフロップＦＦ２１，ＦＦ２２は、入力された画像データＳＤＩを１クロック分遅延させた後、画像データＳＤＯとして出力する。ここで、フリップフロップＦＦ２１，ＦＦ２２はそれぞれで半クロック分ずつ遅延させているので、合わせて１クロック分の遅延となる。
（２）ＦＦ１１により同期信号ＳＹＮＣ（ＳＹＮＣＩ）を半クロック分遅延させた信号と、ＦＦ１２によりＦＦ１１の出力信号をさらに半クロック遅延させた信号から、ノアゲート６１ＡとフリップフロップＦＦ２３の回路により、入力された同期信号ＳＹＮＣのＬレベル期間を１クロック期間だけ延長させ、さらに１クロック分遅延させた信号を同期信号ＳＹＮＣＯとして出力する。
（３）アンドゲート６２は、その反転入力端子でフリップフロップＦＦ１１からの信号を受信し、その非反転入力端子でフリップフロップＦＦ１２からの信号を受信する。次いで、アンドゲート６２は、受信した２つの信号の論理積の信号を、ラッチ回路４２においてシフトレジスタ４１からの画像データＱＮ−１〜Ｑ０を保持するための出力側のタイミング信号ＬＤ（図１４及び図１５Ａ）として生成して出力する。
（４）アンドゲート６３は、その反転入力端子で同期信号ＳＹＮＣＩを受信し、その非反転入力端子でフリップフロップＦＦ１１からの信号を受信する。アンドゲート６３は受信した２つの信号の論理積の信号を発生してリセット信号ＣＲＳＴとして３ビットアップカウンタ４５に出力する。 (1) The flip-flops FF21 and FF22 of the timing control unit 40B delay the input image data SDI by one clock and then output the input image data SDI as image data SDO. Here, since the flip-flops FF21 and FF22 are each delayed by half a clock, the total delay is one clock.
(2) The synchronization signal SYNC (SYNCI) delayed by half a clock by FF11 and the output signal of FF11 delayed by half a clock by FF12 were input by the circuit of Noah Gate 61A and flip-flop FF23. The L level period of the synchronization signal SYNC is extended by one clock period, and the signal delayed by one clock is output as the synchronization signal SYNCO.
(3) The and gate 62 receives the signal from the flip-flop FF11 at its inverting input terminal, and receives the signal from the flip-flop FF12 at its non-inverting input terminal. Next, the and gate 62 transmits the signal of the logical product of the two received signals to the output side timing signal LD (FIGS. 14 and 14) for holding the image data QN-1 to Q0 from the shift register 41 in the latch circuit 42. It is generated and output as FIG. 15A).
(4) The and gate 63 receives the synchronization signal SYNCI at its inverting input terminal and receives the signal from the flip-flop FF11 at its non-inverting input terminal. The and gate 63 generates a signal of the logical product of the two received signals and outputs the reset signal CRST to the 3-bit up counter 45.

（５）３ビットアップカウンタ４５は、アンドゲート６３からのリセット信号ＣＲＳＴに基づいてリセットされた後、同期信号ＳＹＮＣＩのＬレベル期間においてクロックＣＫを計数し、その計数値データＣＣＶをカウンタ及びデコード回路４６に出力する。３ビットアップカウンタ４５は、クロックＣＫの立下りにおいて、リセット信号ＣＲＳＴがＨレベルのときに計数データＣＣＶを０にリセットする。次いで、３ビットアップカウンタ４５は、リセット信号ＣＲＳＴがＬレベルでかつ反転端子ＵＰに入力される同期信号ＳＹＮＣＩがＬレベルで、クロックＣＫ毎に計数データＣＣＶを１ずつカウントアップする。３ビットアップカウンタ４５は、リセット信号ＣＲＳＴがＬレベルでかつ反転端子ＵＰに入力される同期信号ＳＹＮＣＩがＨレベルで、計数データＣＣＶを保持する「ホールド動作状態」となる。なお、３ビットアップカウンタ４５の動作表を図１１Ｄに示す。 (5) The 3-bit up counter 45 counts the clock CK in the L level period of the synchronization signal SYNCI after being reset based on the reset signal CRST from the and gate 63, and counts the count value data CCV into the counter and the decoding circuit. Output to 46. The 3-bit up counter 45 resets the count data CCV to 0 when the reset signal CRST is H level at the falling edge of the clock CK. Next, the 3-bit up counter 45 counts up the count data CCV by 1 for each clock CK when the reset signal CRST is at the L level and the synchronization signal SYNCI input to the inverting terminal UP is at the L level. The 3-bit up counter 45 is in a “hold operation state” in which the reset signal CRST is at the L level and the synchronization signal SYNCI input to the inverting terminal UP is at the H level to hold the count data CCV. The operation table of the 3-bit up counter 45 is shown in FIG. 11D.

（６）カウンタ及びデコード回路４６は、タイミング信号ＬＤによりリセットされた後、クロックＣＫを計数し、このＣＫ計数値とＣＣＶ値とに応じて、対応するシフトレジスタ４１を動作させる所定幅のシフトイネーブル期間を示すシフトイネーブル信号ＳＦＴを発生する。また、カウンタ及びデコード回路４６は、当該シフトイネーブル期間に対応する期間でＨレベルとなる発光オン信号ＯＮを発生する。なお、カウンタ及びデコード回路４６の真理値表を図１１Ｅに示し、内部カウンタ値ＣＮＴ及びＳＦＴの対応表を図１１Ｆに示す。また、内部カウンタ値ＣＮＴとＯＮの対応表を図１５Ｄに示す。 (6) The counter and the decoding circuit 46 count the clock CK after being reset by the timing signal LD, and shift enable of a predetermined width to operate the corresponding shift register 41 according to the CK count value and the CCV value. Generates a shift enable signal SFT indicating the period. Further, the counter and the decoding circuit 46 generate a light emission on signal ON that becomes an H level in a period corresponding to the shift enable period. The truth table of the counter and the decoding circuit 46 is shown in FIG. 11E, and the correspondence table of the internal counter values CNT and SFT is shown in FIG. 11F. The correspondence table between the internal counter values CNT and ON is shown in FIG. 15D.

以上のように構成された図１６のラインヘッド回路１００Ｂにおいて、カスケード接続されたチップ２２Ｂ−１〜２２Ｂ−５により同期信号ＳＹＮＣが次段のチップ２２Ｂに出力される毎に、Ｌレベル期間が１クロック分ずつ延在する。そして、次段に伝送される同期信号ＳＹＮＣの立下りエッジは常にクロックＣＫの立上りに同期する。このため、同期信号ＳＹＮＣの立下りエッジが遅れていくことを回避できる。但し、次段のチップ２２Ｂでの同期信号ＳＹＮＣの立下りは１クロック遅れるので、画像データＳＤＩも同様に１クロックだけ遅延させて次段のチップ２２Ｂへと伝送する。なお、各チップ２２Ｂにおいて、入力された同期信号ＳＹＮＣのＬレベル期間を計数することで、カスケード接続された何番目のチップ２２Ｂかを判断して画像データＳＤＩの取り込みタイミングを決定することは実施形態１と同様である。 In the line head circuit 100B of FIG. 16 configured as described above, each time the synchronization signal SYNC is output to the next-stage chip 22B by the cascade-connected chips 22B-1 to 22B-5, the L level period is 1. It extends for each clock. Then, the falling edge of the synchronization signal SYNC transmitted to the next stage is always synchronized with the rising edge of the clock CK. Therefore, it is possible to avoid delaying the falling edge of the synchronization signal SYNC. However, since the fall of the synchronization signal SYNC on the next-stage chip 22B is delayed by one clock, the image data SDI is also delayed by one clock and transmitted to the next-stage chip 22B. In the embodiment, by counting the L level period of the input synchronization signal SYNC in each chip 22B, it is determined which chip 22B is cascade-connected and the image data SDI capture timing is determined. It is the same as 1.

以上説明したように、実施形態２によれば、図１７に示すように、各チップ２２Ｂ−１〜２２Ｂ−５において、カスケード接続の何番目のチップ２２Ｂであるかを判断でき、さらに同期信号ＳＹＮＣの遅延による画像データＳＤＩの伝送の速度制限を回避できる。また、各チップ２２Ｂにおいて画像データＳＤＩを処理するときの対応するシフトイネーブル期間のみシフトレジスタ４１を動作させることができ、消費電流の増加を抑えることができる。 As described above, according to the second embodiment, as shown in FIG. 17, in each chip 22B-1 to 22B-5, it is possible to determine which chip 22B of the cascade connection is, and further, the synchronization signal SYNC. It is possible to avoid the speed limitation of the transmission of the image data SDI due to the delay of. Further, the shift register 41 can be operated only during the corresponding shift enable period when the image data SDI is processed on each chip 22B, and the increase in current consumption can be suppressed.

以上説明したように、本発明では、例えばＬＥＤプリンタヘッドにおいて、カスケード接続された駆動集積回路の接続位置を把握することが可能となる。そのため、データ転送時のシフトレジスタ４１の消費電流を低減することができる。 As described above, in the present invention, for example, in an LED printer head, it is possible to grasp the connection position of the drive integrated circuit connected in cascade. Therefore, the current consumption of the shift register 41 at the time of data transfer can be reduced.

本発明と特許文献１との相違点． Differences between the present invention and Patent Document 1.

特許文献１には、カスケード接続された個々の駆動集積回路内のシフトレジスタに選択的に転送データをラッチするためのドライバＩＣが開示されている。当該ドライバＩＣは、データ転送クロック（図３のＸＣＬ）とは別に以下の信号を生成する。シフトレジスタ長とデータ転送クロックの積となる時間間隔で第２のクロック（図３のＥＣＬ）と１周期転送期間に相当するイネーブル信号（図３のＥＩ；ＳＹＮＣ信号ともいう）からシフトレジスタをイネーブルとする信号（図３のＥＯ１〜ＥＯｎ）を生成する。そして、カスケード接続された個々の駆動集積回路内のシフトレジスタに選択的に転送データをラッチする。 Patent Document 1 discloses a driver IC for selectively latching transfer data to shift registers in individual drive integrated circuits connected in cascade. The driver IC generates the following signals separately from the data transfer clock (XCL in FIG. 3). The shift register is enabled from the second clock (ECL in FIG. 3) and the enable signal (also referred to as EI; SYNC signal in FIG. 3) corresponding to the one-cycle transfer period at the time interval that is the product of the shift register length and the data transfer clock. Signals (EO1 to EOn in FIG. 3) are generated. Then, the transfer data is selectively latched in the shift register in each cascaded drive integrated circuit.

しかし、特許文献１のラインヘッドへのインターフェース信号線の削減に対しては不十分であり、ラインヘッドへのインターフェース信号線の増加は１本であるが、全駆動集積回路に接続する必要があり、コスト増に繋がるという問題は解消できていない。 However, it is insufficient for the reduction of the interface signal line to the line head of Patent Document 1, and although the increase of the interface signal line to the line head is one, it is necessary to connect to the entire drive integrated circuit. , The problem that leads to cost increase has not been solved.

これに対して本発明では、ラインヘッド１３へのインターフェース信号線数を削減しつつ、データ転送における消費電流増大を抑制することができる。具体的には、ライン同期信号ＳＹＮＣがカスケード接続された駆動集積回路間で、前段から入力される同期信号ＳＹＮＣに対し、後段に送る同期信号ＳＹＮＣのパルス幅を１クロック分延長して送る。これにより、入力された同期信号ＳＹＮＣのパルス幅を計数することで、各駆動集積回路がカスケード接続の何番目に位置するかを判別できる。それ故、転送すべき画像データＳＤＩのラッチすべき範囲が得られ、必要とする範囲でのみシフトレジスタ４１を動作させることが可能となる。従って、ラインヘッド回路１００Ａ，１００Ｂでの消費電流を大幅に削減できる。 On the other hand, in the present invention, it is possible to suppress an increase in current consumption in data transfer while reducing the number of interface signal lines to the line head 13. Specifically, between the drive integrated circuits in which the line synchronization signal SYNC is cascaded, the pulse width of the synchronization signal SYNC sent to the subsequent stage is extended by one clock to the synchronization signal SYNC input from the previous stage. Thereby, by counting the pulse width of the input synchronization signal SYNC, it is possible to determine the position of each drive integrated circuit in the cascade connection. Therefore, the range to be latched in the image data SDI to be transferred is obtained, and the shift register 41 can be operated only in the required range. Therefore, the current consumption in the line head circuits 100A and 100B can be significantly reduced.

１１…感光体ドラム、
１２…帯電ローラ、
１３…ラインヘッド、
１４…現像ローラ、
１５…転写ローラ、
１６…トナー、
１７…用紙、
２１，２１−１〜２１−Ｎ…発光素子、
２２，２２−１〜２２−５，２２Ａ−１〜２２Ａ−５，２２Ｂ−１〜２２Ｂ−５…発光素子アレイチップ（チップ）、
２３…チップ実装基板（基板）、
２４…レンズ、
２５…ホルダ、
３１…ボンディングワイヤ、
３２…コネクタ、
４０，４０Ａ，４０Ｂ…タイミング制御部、
４１…シフトレジスタ、
４２…ラッチ回路、
４３…ドライバ回路、
４４，４４Ａ，４４Ｂ…発光素子アレイチップグループ（チップグループ）、
４５…３ビットアップカウンタ、
４６…カウンタ及びデコード回路、
５１…電極パッド、
５２…発光制御回路、
６１，６１Ａ…ノアゲート、
６２，６３…アンドゲート、
７１−０〜７１−（Ｎ−１）…アンドゲート、
７２−０〜７２−（Ｎ−１）…ＬＥＤ駆動ドライバ、
１００，１００Ａ、１００Ｂ…ラインヘッド回路、
ＦＦ１〜ＦＦＮ−１，ＦＦ１１，ＦＦ１２，ＦＦ２１〜ＦＦ２３…遅延型フリップフロップ（フリップフロップ）、
ＩＮＶ１…インバータ、
ＬＡ０〜ＬＡＮ−１…Ｇラッチ。 11 ... Photoreceptor drum,
12 ... Charging roller,
13 ... Line head,
14 ... Development roller,
15 ... Transfer roller,
16 ... Toner,
17 ... Paper,
21,21-1 to 21-N ... Light emitting element,
22, 22-1 to 22-5, 22A-1 to 22A-5, 22B-1 to 22B-5 ... Light emitting element array chip (chip),
23 ... Chip mounting board (board),
24 ... Lens,
25 ... Holder,
31 ... Bonding wire,
32 ... Connector,
40, 40A, 40B ... Timing control unit,
41 ... Shift register,
42 ... Latch circuit,
43 ... Driver circuit,
44, 44A, 44B ... Light emitting element array chip group (chip group),
45 ... 3-bit up counter,
46 ... Counter and decode circuit,
51 ... Electrode pad,
52 ... Light emission control circuit,
61, 61A ... Noah Gate,
62, 63 ... and Gate,
71-0 to 71- (N-1) ... And Gate,
72-0 to 72- (N-1) ... LED drive driver,
100, 100A, 100B ... Line head circuit,
FF1 to FFN-1, FF11, FF12, FF21 to FF23 ... Delayed flip-flops (flip-flops),
INV1 ... Inverter,
LA0 to LAN-1 ... G latch.

特公平５−０４９９９０号公報Special Fair 5-049990

Claims

複数の発光素子が主走査方向に配列された発光素子アレイを駆動する発光素子アレイチップをカスケード接続して構成されたラインヘッドであって、
前記発光素子アレイチップにおいて、タイミング制御手段を備え、
前記タイミング制御手段は、前記発光素子アレイチップに同期信号の開始タイミングが入力されたときに、同期信号の開始タイミングを次段の発光素子アレイチップへ同期信号の開始タイミングとして伝え、前記発光素子アレイチップに同期信号の終了タイミングが入力されたときに所定の時間遅らせて次段の発光素子アレイチップの同期信号の終了タイミングとして伝えることを特徴とするラインヘッド。 A line head configured by cascade-connecting light-emitting element array chips that drive a light-emitting element array in which a plurality of light-emitting elements are arranged in the main scanning direction.
The light emitting element array chip includes timing control means.
When the start timing of the synchronization signal is input to the light emitting element array chip, the timing control means transmits the start timing of the synchronization signal to the next stage light emitting element array chip as the start timing of the synchronization signal, and the light emitting element array. A line head characterized in that when the end timing of a synchronization signal is input to the chip, it is delayed by a predetermined time and transmitted as the end timing of the synchronization signal of the light emitting element array chip of the next stage.

前記発光素子アレイチップにおいて、同期信号の開始タイミングと終了タイミングの間の時間が、所定の時間の何倍であるかを計算し、その計算結果から接続の順番を判断する接続位置計算手段をさらに備えたことを特徴とする請求項１に記載するラインヘッド。 In the light emitting element array chip, a connection position calculation means for calculating how many times the time between the start timing and the end timing of the synchronization signal is a predetermined time and determining the connection order from the calculation result is further provided. The line head according to claim 1, wherein the line head is provided.

前記所定の期間はシステムクロックの１周期の時間であることを特徴とする請求項１又は２に記載のラインヘッド。 The line head according to claim 1 or 2, wherein the predetermined period is a time of one cycle of the system clock.

前記発光素子アレイチップにおいて、画像データ取り込み開始順位を保持し、前記接続位置計算手段が判断した接続の順番と比較することで、画像データ取り込み開始順位を決定することを特徴とした請求項３に記載するラインヘッド。 The third aspect of the present invention is characterized in that the image data acquisition start order is held in the light emitting element array chip and compared with the connection order determined by the connection position calculation means to determine the image data acquisition start order. Line head to describe.

前記発光素子アレイチップにおいて、画像データ取り込み開始順位に該当する画像データを検出したときに、シフトイネーブル信号を生成することを特徴とする請求項４に記載するラインヘッド。 The line head according to claim 4, wherein a shift enable signal is generated when the image data corresponding to the image data acquisition start order is detected in the light emitting element array chip.