JP6797332B2 - 割り込み制御装置、割り込み制御方法および割り込み制御プログラム - Google Patents
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Description
制御処理を割り込み処理で実装し、開始要求のタイミングに割り込みを発生させることで、実行中のアプリケーションよりも優先して制御処理を開始することができる。しかし、割り込みハンドラの入口で行われるコンテキストの退避といった準備処理が、開始要求のタイミングから制御処理の開始が遅延する原因となる。この準備処理は、割り込みハンドラ入口処理、あるいは割り込み準備処理ともいう。
前記割り込み処理の準備のための割り込み準備処理を開始させる割り込み時刻を記憶する時刻記憶部と、
前記割り込み時刻にタイマー割り込みを発生させるとともに、前記割り込み準備処理を実行する割り込みハンドラ部と、
前記割り込み準備処理が完了した後、前記開始要求が発生するまでの待機時間を測定する待機時間測定部と、
前記待機時間に基づいて差引時間を算出し、前記待機時間から前記差引時間を差し引いた時間と前記割り込み準備処理の処理時間とを加算した準備時間を算出し、前記準備時間を次回の開始要求の時刻から早めた時刻を次回の割り込み時刻として前記時刻記憶部に記憶する時刻算出部とを備えた。
本実施の形態では、定期的に発生する開始要求に基づいて、割り込み処理を開始する割り込み制御装置100について説明する。割り込み制御装置100は、外部から周期的に入力される開始要求に応じて、制御処理を割り込み処理として開始する。特に、本実施の形態では、今回のタイマー割り込み発生時の待機時間の測定値に基づいて、次回の開始要求の事前に発生させるタイマー割り込みの割り込み時刻を予測する態様について説明する。ここで、割り込み時刻を割り込みタイミングともいう。
図1は、本実施の形態に係る割り込み制御システム500、および割り込み制御装置100のハードウェア構成図である。また、図2は、本実施の形態に係る割り込み制御装置100の機能構成図である。
図1および図2を用いて、本実施の形態に係る割り込み制御システム500および割り込み制御装置100の構成について説明する。
割り込み制御システム500は、割り込み制御装置100と、周期信号装置200と制御対象装置300とを備える。割り込み制御装置100は、周期信号装置200からの周期信号を開始要求201として取得し、この開始要求201を契機に制御処理を行い、制御対象装置300を制御する。周期信号装置200は、割り込み制御装置100に対して周期的に開始要求201を入力する。また、制御対象装置300は、割り込み制御装置100との制御情報の入出力により動作する。
割り込み制御装置100は、他のハードウェアとして、上述したハードウェアに加え、補助記憶装置、入力インタフェース、出力インタフェース、通信装置といったハードウェアを備えてもよい。プロセッサ1は、信号線を介して他のハードウェアと接続され、これら他のハードウェアを制御する。
割り込みハンドラ部130と割り込み処理部140の機能は、主に、ソフトウェアにより実現される。なお、割り込み処理部140のうち、後述する時刻記憶部442は、メモリ2に備えられる。また、制御情報入力部451および結果出力部453は、制御対象インタフェース4に備えられていてもよい。
プロセッサ1は、演算処理を行うIC(Integrated Circuit)である。プロセッサ1の具体例は、CPU、DSP(Digital Signal Processor)、GPU(Graphics Processing Unit)である。
補助記憶装置は、データを保管する記憶装置である。補助記憶装置の具体例は、HDDである。また、補助記憶装置は、SD(登録商標)メモリカード、CF、NANDフラッシュ、フレキシブルディスク、光ディスク、コンパクトディスク、ブルーレイ(登録商標)ディスク、DVDといった可搬記憶媒体であってもよい。なお、HDDは、Hard Disk Driveの略語である。SD(登録商標)は、Secure Digitalの略語である。CFは、CompactFlash(登録商標)の略語である。DVDは、Digital Versatile Diskの略語である。
出力インタフェースは、ディスプレイといった出力機器のケーブルが接続されるポートである。出力インタフェースは、具体的には、USB端子またはHDMI(登録商標)(High Definition Multimedia Interface)端子である。ディスプレイは、具体的には、LCD(Liquid Crystal Display)である。
また、割り込みハンドラ処理、割り込み管理処理、待機時間測定処理、開始要求待機処理、タイミング予測処理、制御処理、時刻算出処理、および制御処理演算処理の「処理」を「プログラム」、「プログラムプロダクト」または「プログラムを記録したコンピュータ読取可能な記憶媒体」に読み替えてもよい。
割り込み制御プログラムは、上記の各部の「部」を「処理」、「手順」あるいは「工程」に読み替えた各処理、各手順あるいは各工程を、コンピュータに実行させる。また、割り込み制御方法は、割り込み制御装置100が割り込み制御プログラムを実行することにより行われる方法である。
割り込み制御プログラムは、コンピュータ読取可能な記録媒体に格納されて提供されてもよい。また、割り込み制御プログラムは、プログラムプロダクトとして提供されてもよい。
割り込み制御装置100は、OS実行部110と、アプリケーション処理部120と、割り込みハンドラ部130と、割り込み処理部140を備える。
割り込みハンドラ部130は、割り込み時刻にタイマー割り込みを発生させるとともに、割り込み準備処理を実行する。具体的には、割り込みハンドラ部130は、時刻記憶部442に記憶された割り込み時刻にタイマー割り込みを発生させる。割り込みハンドラ部130は、タイマー割り込みを発生させ、アプリケーション処理部120により行われるアプリケーションの実行を中断させ、割り込み準備処理を実行し、割り込み処理部140の割り込み管理部141の機能を実行させる。
待機時間測定部142は、割り込み準備処理が完了した後、開始要求201が発生するまでの時間を待機時間として測定する。具体的には、待機時間測定部142は、割り込み準備処理が完了した後、現在時刻を開始時刻として取得し、開始要求201が発生した時刻を終了時刻とする。そして、待機時間測定部142は、開始時刻から終了時刻までの時間を待機時間として測定する。
開始要求待機部143は、開始要求201である周期信号を待機し、開始要求201の発生を待機時間測定部142に伝える。
時刻算出部441は、待機時間測定部142により測定された待機時間に基づいて差引時間を算出し、待機時間から差引時間を差し引いた時間と割り込み準備処理の処理時間とを加算した準備時間を算出する。そして、時刻算出部441は、次回の開始要求201の時刻から準備時間だけ早い時刻、すなわち準備時間を次回の開始要求の時刻から早めた時刻を次回の割り込み時刻として時刻記憶部442に記憶する。時刻算出部441は、待機時間に割合を表す閾値を乗じた時間を差引時間として算出する。閾値は、メモリ2に記憶される。閾値は、具体的には、2分の1、3分の1、あるいは5分の3のように予め定めておく。
時刻記憶部442は、割り込み処理の準備のための割り込み準備処理を開始させる割り込み時刻を記憶する。時刻記憶部442は、割り込みハンドラ部130が次にタイマー割り込みを発生させるタイミングを割り込み時刻として設定する。
図3は、本実施の形態に係る割り込み制御装置100の動作を示すフローチャートである。
ステップS1において、OS実行部110によりOSが起動される。
ステップS2において、アプリケーション処理部120によりアプリケーションプログラムが実行される。
ステップS3において、割り込みハンドラ部130は、時刻記憶部442に設定されている割り込み時刻にタイマー割り込みを発生させ、割り込み準備処理を実行する。
ステップS4において、割り込み処理部140は、割り込み管理処理を実行する。
ステップS5において、割り込みハンドラ部130が割り込みハンドラ出口処理を実行する。
その後、アプリケーション処理部120によるアプリケーションプログラムの実行、すなわちステップS2に戻る。
割り込み管理処理では、割り込み管理部141から、割り込み管理処理として実行する各機能構成部が呼び出される。
ステップS41において、待機時間測定部142は、開始時刻として現在時刻を取得する。図4の例では、開始時刻t1が取得される。
ステップS42において、開始要求待機部143は、周期信号装置200からの開始要求201があるかチェックする待機処理を実行する。開始要求201があれば、ステップS43に進む。開始要求201がなければ、開始要求201があるまでステップS42を繰り返す。
ステップS43において、待機時間測定部142は、終了時刻として現在時刻を取得する。図4の例では、終了時刻t2が取得される。待機時間測定部142は、開始時刻t1と終了時刻t2の差分から待機時間Ttを算出する。
ステップS44において、タイミング予測部144は、タイマー割り込みのタイミングである割り込み時刻twを予測するタイミング予測処理を実行する。
ステップS45において、制御処理部145は、割り込み処理である(A4)の制御処理を実行する。
ステップS441において、時刻算出部441は、待機時間測定部142により測定された待機時間Ttに基づいて差引時間Tsを算出する。具体的には、時刻算出部441は、待機時間Ttに割合を表す閾値を乗じた時間を差引時間Tsとして算出する。たとえば、時刻算出部441は、待機時間Ttに2分の1を乗じた時間、すなわち待機時間Ttの半分の時間を差引時間Tsとして算出する。なお、時刻算出部441は、待機時間測定部142から開始時刻t1と終了時刻t2のみを取得し、時刻算出部441が開始時刻t1と終了時刻t2の差分から待機時間Ttを算出してもよい。
ステップS442において、時刻算出部441は、待機時間Ttから差引時間Tsを差し引いた時間と、割り込み準備処理の処理時間Teとを加算した準備時間Tjを算出する。なお、準備時間Tjに予め開始時刻t1を取得する処理時間を含めてもよい。
ステップS443において、時刻算出部441は、次回の開始要求の時刻tnから準備時間Tj分、早い時刻twを次回の割り込み時刻とする。言い換えると、時刻算出部441は、準備時間Tjを次回の開始要求の時刻tnから早めた時刻を次回の割り込み時刻twとする。時刻算出部441は、次回のタイマー割り込みの割り込みタイミングとして割り込み時刻twを時刻記憶部442に記憶する。
ステップS451において、制御情報入力部451は、制御対象装置300から制御情報を取得する。
ステップS452において、制御処理演算部452は、制御情報を用いて制御処理の演算を実行する。
ステップS453において、演算結果出力部453は、制御対象装置300に演算結果を出力する。
図8は、本実施の形態に係る割り込み処理と比較するためのタイミングチャートの例である。図8は、開始要求と同時にタイマー割り込みを発生させて制御処理を開始する場合のタイミングチャートを示している。図8では、(B1)の割り込みハンドラ出口処理が完了した後、(B2)のアプリケーション処理が実行される。その後、(B3)の割り込み準備処理が実行され、(B4)の制御処理が開始される。よって、図8のタイミングチャートでは、割り込み準備処理の処理時間に依存して制御処理の開始タイミングに遅れが発生する。
<変形例1>
本実施の形態では、割り込み制御装置100の外の周期信号装置から、開始要求が割り込み制御装置に入力される。しかし、割り込み制御装置の外から開始要求を入力するのではなく、割り込み制御装置内に周期的な開始要求を発行する仕組みがあってもよい。
本実施の形態では、準備処理として割り込み準備処理を説明した。その他にも、必要な準備処理がメモリからのデータのロードといった処理である場合でも同様の効果が得られる。
本実施の形態のタイミング予測処理では、周期ごとに待機時間を半減させていく処理を行っているが、周期ごとに待機時間が減少するようにすれば、半減でなくてもよい。また、測定した待機時間を前回の割り込みタイミングからそのまま差し引いてもよい。たとえば、閾値を0に設定することで差引時間を0にして、待機時間をそのまま割り込みタイミングから差し引くことができる。この変形例により、次周期に待機時間が無くなることが期待できる。また、過去複数回の待機時間を参照できるように保存し、過去複数回の待機時間を元に次周期の割り込みタイミングを算出するようにしてもよい。また、事前に待機時間の許容時間を定めておき、待機時間がその許容時間に収まっている場合は、タイマー割り込みの設定値を前回の割り込みタイミングと同様の値としてもよい。これにより、待機時間を許容時間内に抑えた上で待機時間測定開始時に既に開始要求が発行される可能性を低下させることができる。
本実施の形態では、割り込み制御装置100の各部の機能がソフトウェアで実現される。変形例として、割り込み制御装置100の各部の機能がハードウェアで実現されてもよい。このとき、割り込み制御装置100は、プロセッサ1に替えて電子回路を備える。
電子回路は、具体的には、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ロジックIC、GA、ASIC、または、FPGAである。GAは、Gate Arrayの略語である。ASICは、Application Specific Integrated Circuitの略語である。FPGAは、Field−Programmable Gate Arrayの略語である。
割り込み制御装置100の各部の機能は、1つの電子回路で実現されてもよいし、複数の電子回路に分散して実現されてもよい。
別の変形例として、割り込み制御装置100の各部の一部の機能が電子回路で実現され、残りの機能がソフトウェアで実現されてもよい。
本実施の形態では、主に、実施の形態1と異なる点について説明する。なお、実施の形態1と同様の構成には同一の符号を付し、その説明を省略する場合がある。
図10を用いて、実施の形態2に係る割り込み制御装置100aの機能構成について説明する。
本実施の形態の割り込み制御装置100aは、実施の形態1の割り込み制御装置100の機能構成に加え、違反処理部146を備える。違反処理部146は、違反検出機能と、違反時の割り込み時刻算出機能とを有する。違反処理部146は、割り込み準備処理が完了した後、開始時刻を取得する前に、開始要求が発生したかを判定する。違反処理部146は、開始要求が発生していた場合に次回の準備時間を前回の準備時間より増加させる。違反処理部146は、増加させた次回の準備時間を用いて、次回の割り込み時刻を設定する。
ステップS46において、違反処理部146は、違反を検出したかを判定する。違反処理部146は、タイマー割り込み直後に、開始要求があるかをチェックすることで、違反が発生しているかどうかを検出する。違反を検出しない場合は、処理はステップS41に進む。ステップS41からステップS45までの処理は、図5のステップS41からステップS45までの処理と同様である。
一方、違反を検出した場合は、処理はステップS47に進む。
ステップS47およびステップS46において、違反処理部146は、前回割り込み時刻twを設定した際の準備時間Tjを増加させ、増加させた準備時間を用いて次回の割り込み時刻を設定する。そして、違反処理部146は、次回の割り込み時刻を時刻記憶部442に記憶する。
本実施の形態に係る割り込み制御装置によれば、違反処理部が、違反を検出すると、前回の準備時間を増加させ、増加させた準備時間でタイマー割り込みを設定する。よって、次周期で違反からの復帰を試みることができる。また、一度違反が発生した場合にそれ以降の周期で違反を繰り返すことなく、違反から復帰するように割り込みタイミングの算出を行うことができる。
本実施の形態では、主に、実施の形態1と異なる点について説明する。なお、実施の形態1と同様の構成には同一の符号を付し、その説明を省略する場合がある。
図12を用いて、本実施の形態に係る割り込み制御システム500b、および割り込み制御装置100bのハードウェア構成について説明する。
割り込み制御装置100bは、マルチコアプロセッサ5、共有メモリ8、制御対象インタフェース4を備える。マルチコアプロセッサ5には、制御処理を行う素子であるコア0 6と、割り込みタイミングを予測するコア1 7を搭載する。共有メモリ8はマルチコア間で制御処理に必要なデータを共有するための素子である。
割り込み制御装置100bは、コア0 6とコア1 7から構成される。
コア0は、OS実行部110xと、アプリケーション処理部120xと、周期割り込みハンドラ部130xと、周期割り込み処理部140xとを備える。周期割り込みハンドラ部130xは、制御処理の開始のタイミングに周期割り込みを発生させ、周期割り込み管理部141xを呼び出す。周期割り込みにより制御処理が周期的に実行される。周期割り込み処理部140xは、周期割り込み管理部141xと、制御処理部145xと、開始要求部147を備える。周期割り込み管理部141xは、開始要求部147と制御処理部145xを呼び出す。開始要求部147は、コア1に制御処理の開始要求を通知する。制御処理部145xは、制御情報入力部451と、制御処理演算部452xと、演算結果出力部453を備える。制御処理演算部452xは、コア0に割り当てられた制御処理を実行し、コア1の制御処理演算部452yとデータを共有しながら制御処理を実行する。
コア1は、OS実行部110yと、アプリケーション処理部120yと、タイマー割り込みハンドラ部130yと、タイマー割り込み処理部140yとを備える。タイマー割り込み管理部141yにおける制御処理部145yの制御処理演算部452yは、コア1に割り当てられた制御処理を実行し、コア0の制御処理演算部452xとデータを共有しながら制御処理を実行する。
図14は、本実施の形態に係る割り込み制御装置100bのコア0の動作を示すフローチャートである。
ステップS10からステップS11は、図3のステップS1からステップS2と同様である。
ステップS12において、周期割り込みハンドラ部130xにより周期割り込みが発生し、周期割り込みハンドラ部130xは周期割り込みハンドラ入口処理を実行する。
その後、ステップS13において、周期割り込み管理部141xは、周期割り込み管理処理を実行する。
その後、ステップS14において、周期割り込みハンドラ部130xにより周期割り込みハンドラ出口処理が実行される。
周期割り込み管理処理では、周期割り込み管理部141xから、周期割り込み管理処理として実行する各機能構成部が呼び出される。
ステップS130において、開始要求部147は、コア1に対して開始要求を出す。
ステップS131において、制御処理部145xは、制御処理を実行する。
ステップS20からステップS24は、図3のステップS1からステップS5と同様である。図16では、割り込み準備処理をタイマー割り込みハンドラ入口処理と記述している。
本実施の形態に係る割り込み制御装置100bは、割り込み処理を並列処理する2つのプロセッサを備えるマルチコアプロセッサを備える。そして、2つのプロセッサの一方のプロセッサであるコア0は、開始要求を定期的に出力する開始要求部を備える。また、2つのプロセッサの他方のプロセッサであるコア1は、時刻記憶部と、タイマー割り込みの割り込みハンドラ部と、待機時間測定部と、時刻算出部とを備える。
本実施の形態では、マルチコアプロセッサで構成された割り込み制御装置100bにおいても、実施の形態1と同様の効果を得ることができる。すなわち、周期的な開始要求の直前に待機状態に入れるようにタイマー割り込みの割り込み時刻を設定することができる。
実施の形態1の変形例と同様に、実施の形態2,3においても変形可能である。
すなわち、実施の形態1から3では、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
Claims (8)
- 定期的に発生する開始要求に応じて、割り込み処理を開始する割り込み制御装置において、
前記割り込み処理の準備のための割り込み準備処理を開始させる割り込み時刻を記憶する時刻記憶部と、
前記割り込み時刻にタイマー割り込みを発生させるとともに、前記割り込み準備処理を実行する割り込みハンドラ部と、
前記割り込み準備処理が完了した後、前記開始要求が発生するまでの時間を待機時間として測定する待機時間測定部と、
前記待機時間測定部により測定された待機時間に基づいて差引時間を算出し、前記待機時間から前記差引時間を差し引いた時間と前記割り込み準備処理の処理時間とを加算した準備時間を算出し、前記準備時間を次回の開始要求の時刻から早めた時刻を次回の割り込み時刻として前記時刻記憶部に記憶する時刻算出部と
を備えた割り込み制御装置。 - 前記時刻算出部は、
前記待機時間に割合を表す閾値を乗じた時間を前記差引時間として算出する請求項1に記載の割り込み制御装置。 - 前記閾値は、2分の1である請求項2に記載の割り込み制御装置。
- 前記待機時間測定部は、
前記割り込み準備処理が完了した後、現在時刻を開始時刻として取得し、前記開始要求が発生した時刻を終了時刻として、前記終了時刻から前記開始時刻までの時間を前記待機時間として測定する請求項1から請求項3のいずれか1項に記載の割り込み制御装置。 - 前記割り込み制御装置は、
前記割り込み準備処理が完了した後、前記開始時刻を取得する前に、前記開始要求が発生したかを判定し、前記開始要求が発生していた場合に次回の準備時間を前記準備時間より増加させる違反処理部を備えた請求項4に記載の割り込み制御装置。 - 前記割り込み制御装置は、前記割り込み処理を並列処理する2つのプロセッサを備えるマルチコアプロセッサを備え、
前記2つのプロセッサの一方のプロセッサは、前記開始要求を定期的に出力する開始要求部を備え、
前記2つのプロセッサの他方のプロセッサは、
前記時刻記憶部と、前記割り込みハンドラ部と、前記待機時間測定部と、前記時刻算出部とを備えた請求項1から請求項5のいずれか1項に記載の割り込み制御装置。 - 定期的に発生する開始要求に応じて、割り込み処理を開始する割り込み制御装置であって、前記割り込み処理の準備のための割り込み準備処理を開始させる割り込み時刻を記憶する時刻記憶部を備えた割り込み制御装置の割り込み制御方法において、
割り込みハンドラ部が、前記割り込み時刻にタイマー割り込みを発生させるとともに、前記割り込み準備処理を実行し、
待機時間測定部が、前記割り込み準備処理が完了した後、前記開始要求が発生するまでの時間を待機時間として測定し、
時刻算出部が、前記待機時間測定部により測定された待機時間に基づいて差引時間を算出し、前記待機時間から前記差引時間を差し引いた時間と前記割り込み準備処理の処理時間とを加算した準備時間を算出し、前記準備時間を次回の開始要求の時刻から早めた時刻を次回の割り込み時刻として前記時刻記憶部に記憶する割り込み制御方法。 - 定期的に発生する開始要求に応じて、割り込み処理を開始する割り込み制御装置であって、前記割り込み処理の準備のための割り込み準備処理を開始させる割り込み時刻を記憶する時刻記憶部を備えた割り込み制御装置の割り込み制御プログラムにおいて、
前記割り込み時刻にタイマー割り込みを発生させるとともに、前記割り込み準備処理を実行する割り込みハンドラ処理と、
前記割り込み準備処理が完了した後、前記開始要求が発生するまでの時間を待機時間として測定する待機時間測定処理と、
前記待機時間測定処理により測定された待機時間に基づいて差引時間を算出し、前記待機時間から前記差引時間を差し引いた時間と前記割り込み準備処理の処理時間とを加算した準備時間を算出し、前記準備時間を次回の開始要求の時刻から早めた時刻を次回の割り込み時刻として時刻記憶部に記憶する時刻算出処理と
をコンピュータに実行させる割り込み制御プログラム。
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