JP5505192B2 - 競合試験装置 - Google Patents
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Description
コンピュータ30はエミュレータと呼ばれるアプリケーションを実行する。エミュレータはコンピュータ上で動作するアプリケーションの一種である。エミュレータは演算装置2の回路設計情報に基づいて、演算装置2をコンピュータ30のプログラム上で動作させることが出来る。コンピュータ30はエミュレータを用いることにより、演算装置2の設計段階において演算装置2のアクセス競合試験を実行することが出来る。
2 演算装置
4、5、34 CPU
6 調停部
8 メモリ
9 アクセス競合試験プログラム
10、11 キャッシュメモリ
12 競合信号
13 タイミング調整プログラム
14 制御部
15 記憶部
20、21、22、23、24 メモリブロック
30 コンピュータ
31 ディスプレイ
32 キーボード
33 メモリ
35 HDD
36 バス
37 エミュレータ
38 演算装置情報
39 競合試験装置情報
Claims (6)
- プログラムを記憶する記憶部と、該記憶部に記憶されたプログラムを読み出し、読み出した該プログラムを実行する第1および第2の演算部と、該記憶部の同一アドレス空間に同時になされた読み出し要求に対するプログラムの転送処理を調停し調停結果を出力する調停部とを有する演算装置のアクセス競合試験を行う競合試験装置であって、
該記憶部の奇数個のアドレス空間にそれぞれ該調停部の調停動作を試験する試験プログラムを記憶させる手段と、
該記憶部に記憶された複数の試験プログラムを所定の順序に従って該第1の演算部に読み出させるとともに、該複数の試験プログラムを該所定の順序と逆の順序に従って該第2の演算部に読み出させる手段と、
該調停部の調停結果を記録する手段と
を有することを特徴とする競合試験装置。 - 該調停部は該記憶部の同一アドレス空間に同時に読み出し要求がされた場合に所定値の競合信号を出力し、
該所定値の競合信号を検出するまで該第1の演算部と該第2の演算部との読み出し要求のタイミングをずらすことを特徴とする、請求項1に記載の競合試験装置。 - 該第1および第2の演算部における該試験プログラムの読み出し要求タイミングの差に基づいて該該第1および第2の演算部のうちいずれか一方の演算部による該試験プログラムの読み出しタイミングをずらす手段をさらに有することを特徴とする、請求項1に記載の競合試験装置。
- 該第1および第2の演算部は、該記憶部から読み出した該試験プログラムを一時記憶する一時記憶部をそれぞれ有し、
該記憶部に記憶させるそれぞれの該試験プログラムの容量値は、該一時記憶部の容量値より大きいことを特徴とする、請求項1に記載の競合試験装置。 - プログラムを記憶する記憶部と、該記憶部に記憶されたプログラムを読み出し、読み出した該プログラムを実行する第1および第2の演算部と、該記憶部の同一アドレス空間に同時になされた読み出し要求に対するプログラムの転送処理を調停し調停結果を出力する調停部とを有する演算装置のアクセス競合試験を行う競合試験方法であって、
該記憶部の奇数個のアドレス空間にそれぞれ該調停部の調停動作を試験する試験プログラムを記憶させ、
該記憶部に記憶された複数の試験プログラムを所定の順序に従って該第1の演算部に読み出させ、
該記憶部に記憶された複数の試験プログラムを該所定の順序と逆の順序に従って該第2の演算部に読み出させ、
該調停部の調停結果を記録する
ことを特徴とする競合試験方法。 - プログラムを記憶する記憶部と、該記憶部に記憶されたプログラムの読み出し、読み出した該プログラムを実行する第1および第2の演算部と、該記憶部の同一アドレス空間に同時になされた読み出し要求に対するプログラムの転送処理を調停し調停結果を出力する調停部とを有する演算装置のアクセス競合試験を行う競合試験プログラムであって、
該記憶部の奇数個のアドレス空間にそれぞれ該調停部の調停動作を試験する試験プログラムを記憶させ、
該記憶部に記憶された複数の試験プログラムを所定の順序に従って該第1の演算部に読み出させ、
該記憶部に記憶された複数の試験プログラムを該所定の順序と逆の順序に従って該第2の演算部に読み出させ、
該調停部の調停結果を記録する
手順をコンピュータに実行させることを特徴とする競合試験プログラム。
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