JP6794309B2

JP6794309B2 - 制御装置

Info

Publication number: JP6794309B2
Application number: JP2017088859A
Authority: JP
Inventors: 高明畑田
Original assignee: Toyo Electric Manufacturing Ltd
Current assignee: Toyo Electric Manufacturing Ltd
Priority date: 2017-04-27
Filing date: 2017-04-27
Publication date: 2020-12-02
Anticipated expiration: 2037-04-27
Also published as: JP2018186688A

Description

本発明は、三相の電力を変換する電力変換回路を制御する制御装置に関する。

従来、三相の電力をそれぞれ変換するための電力変換装置が知られている。例えば、特許文献１には、１２０°ずつ、位相がずれた三相のキャリア波を取得する方法が記載されている。

特開２００５−２１８１７０号公報

しかし、上記の先行技術のような並列インバータ装置１においては、通流率が３３％又は６６％の近傍でスイッチング動作パターンを切り替えるため、通流率が３３％又は６６％の近傍である場合に、リアクトルから大きな音が発生することがある。また、カウンタや比較器などのキャリア発生装置が相数分必要である。

上述した課題を解決すべく、本発明に係る制御装置は、三相の電力を変換する電力変換回路を制御する制御装置であって、前記電力変換回路に出力させる電力の指令値の入力を受け付ける入出力部と、所定の半周期が経過する間に０から最高値までカウンタ値を上昇させ、前記カウンタ値が最高値になると、再び０から前記最高値まで前記カウンタ値を上昇させるカウンタと、前記電力変換回路が有する各相の２つのスイッチング素子に対するゲート信号がオン又はオフされるタイミングにおけるカウンタ値をレジスタ値としてセットされる複数のレジスタと、前記カウンタ値が０から前記最高値の１／３増加する毎に前記レジスタに前記レジスタ値をセットするプロセッサと、を備え、前記入出力部は、前記カウンタによって変化しているカウンタ値と、前記複数のレジスタにそれぞれセットされたカウンタ値とに基づいて、各スイッチング素子に出力するゲート信号を制御することを特徴とする。

本発明によれば、通流率が３３％又は６６％の近傍である場合にも、リアクトルから発生する音の大きさを抑制することが可能となる。また、１つのカウンタと８つのレジスタで、３相のキャリア１２０°ずらしたＰＷＭ波形の作成が可能になる。

第１の実施形態に係る電力変換システムの構成例を示すブロック図である。三相のキャリア波の時間変化、カウンタの時間変化、及びゲート信号の出力タイミングを示すタイミングチャートである。各ゲートに対応する端子、レジスタ、役割を示す図である。

以下、本発明の実施形態について、図面を参照して説明する。

図１は、本実施形態に係る電力変換システム１の構成例を示すブロック図である。図１に示す例では、電力変換システム１は、電力変換回路２、制御装置３を備える。

電力変換回路２は、例えば、三相チョッパであり、コンデンサ２１、６つのスイッチング素子２２ＵＰ、２２ＵＮ、２２ＶＰ、２２ＶＮ、２２ＷＰ、２２ＷＮ、３つのリアクトル素子２３Ｕ、２３Ｖ、２３Ｗ、及び第２のコンデンサ２４を備える。

第１のコンデンサ２１は、該コンデンサ２１の端部がそれぞれ入力端Ｉｎ１及び入力端Ｉｎ２に接続されるように設けられる。なお、入力端子Ｉｎ１及び入力端Ｉｎ２は、他の電気回路、例えば、電車を駆動するための主回路に接続されることができる。

スイッチング素子２２ＵＰ及びスイッチング素子２２ＵＮは、互いに直列に接続される。また、スイッチング素子２２ＵＰ及びスイッチング素子２２ＵＮは、コンデンサ２１に並列に接続される。

また、スイッチング素子２２ＶＰ及びスイッチング素子２２ＶＮは、互いに直列に接続される。また、スイッチング素子２２ＶＰ及びスイッチング素子２２ＶＮは、コンデンサ２１に並列に接続される。

同様にして、スイッチング素子２２ＷＰ及びスイッチング素子２２ＷＮは、互いに直列に接続される。また、スイッチング素子２２ＷＰ及びスイッチング素子２２ＷＮは、コンデンサ２１に並列に接続される。

リアクトル２３Ｕは、スイッチング素子２２ＵＰ及びスイッチング素子２２ＵＮの間と、２つの出力端のうちの第１の出力端Ｏｕｔ１との間に接続される。また、リアクトル２３Ｖは、スイッチング素子２２ＶＰ及びスイッチング素子２２ＶＮの間と、出力端Ｏｕｔ１との間に接続される。同様にして、リアクトル２３Ｗは、スイッチング素子２２ＷＰ及びスイッチング素子２２ＷＮの間と、第１の出力端Ｏｕｔ１との間に接続される。

第２のコンデンサ２４は、該コンデンサ２４の端部がそれぞれ第１の出力端Ｏｕｔ１と、第２の出力端Ｏｕｔ２との間に接続されるように設けられる。

制御装置３は、カウンタ３１、レジスタ３２、プロセッサ３３、及び入出力部３４を備える。

図２（ａ）の二点破線はＵ相キャリア波を示し、一点破線はＶ相キャリア波を示し、点線はＷ相キャリア波を示す。また、図２（ａ）の実線はカウンタ値を示す。カウンタ３１は、図２（ａ）に示すキャリア波の半周期（Ｔ／２）が経過する間に、図２（ｂ）に示すようにカウンタ値を０から最高値Ｃ_ｍａｘまで線形的に上昇させる。カウンタ３１は、カウンタ値がＣ_ｍａｘになるとカウンタ値を０に戻し、再び半周期でＣ_ｍａｘまで上昇させることを繰り返す。

＜レジスタの設定＞
以下、レジスタの設定について説明する。

レジスタ３２は、記憶素子であり、レジスタＴＧＲ３Ａ、レジスタＴＧＲ３Ｃ、レジスタＴＧＲ３Ｄ、レジスタＴＧＲ３Ｂ、レジスタＴＧＲ４Ｃ、レジスタＴＧＲ４Ａ、レジスタＴＧＲ４Ｄ、レジスタＴＧＲ４Ｂから構成される。図３にレジスタの一覧とその役割とを示す。

レジスタＴＧＲ３Ａは、キャリア波の周期Ｔにおいて、（１／６）×Ｔが経過したときのカウンタ値である（１／３）Ｃ_ｍａｘを記憶する。

レジスタＴＧＲ３Ｃは、キャリア波の各周期Ｔにおいて、（１／２）×Ｔが経過したときのカウンタ値であるＣ_ｍａｘを記憶する。

レジスタＴＧＲ３Ｄには、制御部３３が三相チョッパ回路２のスイッチング素子２２ＵＰをＯＮ又はＯＦＦにするタイミングにおけるカウンタ値がセットされる。同様にして、レジスタＴＧＲ３Ｂ、レジスタＴＧＲ４Ｃ、レジスタＴＧＲ４Ａ、レジスタＴＧＲ４Ｄ、レジスタＴＧＲ４Ｂには、それぞれスイッチング素子２２ＮＰ、スイッチング素子２２ＶＰ、スイッチング素子２２ＶＮ、スイッチング素子２２ＷＰ、スイッチング素子２２ＷＮそれぞれをＯＮ又はＯＦＦにするタイミングにおけるカウンタ値がセットされる。

プロセッサ３３は、カウンタ３１が上記のように周期的にカウンタ値を上昇させ、０に戻すことを繰り返しているときに、カウンタ３１によって出力されるカウンタ値と、レジスタＴＧＲ３Ａが記憶しているカウンタ値（１／３）Ｃ_ｍａｘ増加する毎に、レジスタＴＧＲ３Ｄ、レジスタＴＧＲ３Ｂ、レジスタＴＧＲ４Ｃ、レジスタＴＧＲ４Ａ、レジスタＴＧＲ４Ｄ、及びレジスタＴＧＲ４Ｂのそれぞれに、指令値に対応するカウンタ値をセットする割り込みを発生させる。

プロセッサ３３は、カウンタ３１によって出力されるカウンタ値が、レジスタＴＧＲ３Ａが記憶しているカウンタ値（１／３）Ｃ_ｍａｘだけ増加すると（（１／６）Ｔ）、指令値に基づいてスイッチング素子２２ＷＰをＯＮにするタイミングにおけるカウンタ値を、図３においてＷ相Ｐ側に対応するレジスタＴＧＲ４Ｄにセットする。また、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＷＰをＯＦＦにするタイミングにおけるカウンタ値を、図３においてＷ相Ｐ側に対応するレジスタＴＧＲ４Ｂをセットする。

次に、プロセッサ３３は、カウンタ３１によって出力されるカウンタ値が、レジスタＴＧＲ３Ａが記憶しているカウンタ値（１／３）Ｃ_ｍａｘだけさらに増加すると（（１／３）Ｔ）、指令値に基づいてスイッチング素子２２ＶＰをＯＦＦにするタイミングにおけるカウンタ値を、図３においてＶ相Ｐ側に対応する、図３においてＶ相Ｐ側に対応するレジスタＴＧＲ４Ｃをセットする。また、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＶＮをＯＮにするタイミングにおけるカウンタ値を、図３においてＶ相Ｎ側に対応するレジスタＴＧＲ４Ａをセットする。

次に、プロセッサ３３は、カウンタ３１によって出力されるカウンタ値が、レジスタＴＧＲ３Ａが記憶しているカウンタ値（１／３）Ｃ_ｍａｘだけさらに増加すると（（１／２）Ｔ）、指令値に基づいてスイッチング素子２２ＵＰをＯＮにするタイミングにおけるカウンタ値を、図３においてＵ相Ｐ側に対応するレジスタＴＧＲ３Ｄにセットする。また、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＵＮをＯＦＦにするタイミングにおけるカウンタ値を、図３においてＵ相Ｎ側に対応するレジスタＴＧＲ３Ｂをセットする。また、プロセッサ３３は、カウンタ３１が出力するカウンタ値と、レジスタＴＧＲ３Ｃが記憶しているカウンタ値Ｃ_ｍａｘとがコンペアマッチすると、カウンタ値を０に戻す。

次に、プロセッサ３３は、再び、カウンタ３１によって出力されるカウンタ値が、レジスタＴＧＲ３Ａが記憶しているカウンタ値（１／３）Ｃ_ｍａｘだけ増加すると（（２／３）Ｔ）、レジスタＴＧＲ４Ｄ及びレジスタＴＧＲ４ＢにそれぞれセットされているＷ相のゲート信号を切り替える。すなわち、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＷＰをＯＦＦにするタイミングにおけるカウンタ値をレジスタＴＧＲ４Ｄにセットする。また、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＷＰをＯＮにするタイミングにおけるカウンタ値をレジスタＴＧＲ４Ｂにセットする。

次に、プロセッサ３３は、再び、カウンタ３１によって出力されるカウンタ値が、レジスタＴＧＲ３Ａが記憶しているカウンタ値（１／３）Ｃ_ｍａｘだけさらに増加すると（（５／６）Ｔ）、レジスタＴＧＲ４Ｃ及びレジスタＴＧＲ４ＡにそれぞれセットされているＶ相のゲート信号を切り替える。すなわち、プロセッサ３３は、スイッチング素子２２ＶＰをＯＮにするタイミングにおけるカウンタ値を、図３においてＶ相Ｐ側に対応するレジスタＴＧＲ４Ｃをセットする。また、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＶＮをＯＦＦにするタイミングにおけるカウンタ値にレジスタＴＧＲ４Ａをセットする。

次に、プロセッサ３３は、再び、カウンタ３１によって出力されるカウンタ値が、レジスタＴＧＲ３Ａが記憶しているカウンタ値（１／３）Ｃ_ｍａｘだけさらに増加すると（Ｔ）、レジスタＴＧＲ３Ｄ及びレジスタＴＧＲ３Ｂに記憶されているＵ相のゲート信号を切り替える。すなわち、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＵＰをＯＦＦにするタイミングにおけるカウンタ値をレジスタＴＧＲ３Ｄにセットする。また、プロセッサ３３は、指令値に基づいてスイッチング素子２２ＵＮをＯＮにするタイミングにおけるカウンタ値をレジスタＴＧＲ３Ｂにセットする。

＜ゲート信号＞
以下、ゲート信号の波形について説明する。

プロセッサ３３は、時刻ｔが図２（ｃ）に示すｔ４になると、カウンタ値が、図２（ｂ）のｔ＝（１／３）ＴにレジスタＴＧＲ４Ｃ及びＴＧＲ４Ａにセットされた値を上回ったため、スイッチング素子２２ＶＰに出力するＶ相Ｐ側ゲート信号をＯＦＦにし、スイッチング素子２２ＶＮに出力するＶ相Ｐ側ゲート信号をＯＮにする。

また、プロセッサ３３は、時刻ｔが図２（ｃ）に示すｔ５になると、カウンタ値が、図２（ｂ）のｔ＝（１／６）ＴにレジスタＴＧＲ４Ｄ及びＴＧＲ４Ｂにセットされた値を下回ったため、スイッチング素子２２ＷＰに出力するＷ相Ｐ側ゲート信号をＯＮにし、スイッチング素子２２ＷＮに出力するＶ相Ｐ側ゲート信号をＯＦＦにする。

また、プロセッサ３３は、時刻ｔが図２（ｃ）に示すｔ６になると、カウンタ値が、図２（ｂ）のｔ＝（２／３）ＴにレジスタＴＧＲ４Ｄ及びＴＧＲ４Ｂにセットされた値を上回ったため、スイッチング素子２２ＷＰ及びＷＮにそれぞれ出力するＷ相Ｐ側ゲート信号をＯＦＦにし、Ｖ相Ｐ側ゲート信号をＯＮにする。

また、プロセッサ３３は、時刻ｔが図２（ｃ）に示すｔ７になると、カウンタ値が、図２（ｂ）のｔ＝ＴにレジスタＴＧＲ３Ｄ及びＴＧＲ３Ｂにセットされた値を下回ったため、スイッチング素子２２ＵＰに出力するＵ相Ｐ側ゲート信号をＯＮにし、スイッチング素子２２ＵＮに出力するＵ相Ｎ側ゲート信号をＯＦＦにする。

また、プロセッサ３３は、時刻ｔが図２（ｃ）に示すｔ８になると、カウンタ値が、図２（ｂ）のｔ＝（１／６）ＴにレジスタＴＧＲ３Ｄ及びＴＧＲ３Ｂにセットされた値を上回ったため、スイッチング素子２２ＵＰに出力するＵ相Ｐ側ゲート信号をＯＦＦにし、スイッチング素子２２ＵＮに出力するＵ相Ｎ側ゲート信号をＯＮにする。

また、プロセッサ３３は、時刻ｔが図２（ｃ）に示すｔ８になると、カウンタ値が、図２（ｂ）のｔ＝（５／６）ＴにレジスタＴＧＲ４Ｃ及びＴＧＲ４Ａにセットされた値を下回ったため、スイッチング素子２２ＶＰに出力するＶ相Ｐ側ゲート信号をＯＮにし、スイッチング素子２２ＶＰに出力するＶ相Ｐ側ゲート信号をＯＦＦにする。

また、プロセッサ３３は、カウンタ３１が出力するカウンタ値と、レジスタＴＧＲ３Ｃが記憶しているカウンタ値Ｃ_ｍａｘとがコンペアマッチすると、カウンタ値を０に戻す。

入出力部３４には、三相チョッパ回路２に出力されるべく電圧値を示す指令値が入力される。また、入出力部３４は、レジスタ３３にそれぞれ記憶されているＯＮ又はＯＦＦを示すゲート信号を各スイッチング素子２２ＵＰ〜２２ＷＮに出力する。

本実施形態においては、並列インバータ装置１においては、通流率によってスイッチング動作パターンを切り替えることがないため、通流率が３３％又は６６％の近傍である場合にも、リアクトルから発生する音の大きさを抑制することができる。また、１つのカウンタと８つのレジスタで、３相のキャリア１２０°ずらしたＰＷＭ波形の作成が可能になる。

本発明を図面及び実施形態に基づき説明してきたが、当業者であれば本開示に基づき種々の変形又は修正を行うことが容易であることに注意されたい。したがって、これらの変形または修正は本発明の範囲に含まれることに留意されたい。例えば、各ブロック、に含まれる機能などは論理的に矛盾しないように再配置可能であり、複数のブロックを１つに組み合わせたり、或いは分割したりすることが可能である。

１電力変換システム
２三相チョッパ回路
３制御装置
２１コンデンサ
２２ＵＰ,２２ＵＮ,２２ＶＰ,２２ＶＮ,２２ＷＰ,２２ＷＮスイッチング素子
２３Ｕ,２３Ｖ,２３Ｗリアクトル素子
２４第２のコンデンサ
３１カウンタ
３２レジスタ
３３プロセッサ
３４入出力部

Claims

三相の電力を変換する電力変換回路を制御する制御装置であって、
前記電力変換回路に出力させる電力の指令値の入力を受け付ける入出力部と、
所定の半周期が経過する間に０から最高値までカウンタ値を上昇させ、前記カウンタ値が最高値になると、再び０から前記最高値まで前記カウンタ値を上昇させるカウンタと、
前記電力変換回路が有する各相の２つのスイッチング素子に対するゲート信号がオン又はオフされるタイミングにおけるカウンタ値をレジスタ値としてセットされる複数のレジスタと、
前記カウンタ値が０から前記最高値の１／３増加する毎に前記レジスタに前記レジスタ値をセットするプロセッサと、を備え、
前記入出力部は、前記カウンタによって変化しているカウンタ値と、前記複数のレジスタにそれぞれセットされたカウンタ値とに基づいて、各スイッチング素子に出力するゲート信号を制御することを特徴とする制御装置。