JP6771495B2 - 設計を利用する先行層欠陥箇所の点検 - Google Patents

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Description

本開示は、半導体ウェーハ欠陥の点検および解析に関する。
関連出願の相互参照
本出願は、2015年6月19日出願のインド特許出願第3079/CHE/2015号、および2015年8月12日出願の米国仮特許出願第62/204,328号を優先権主張するものであり、両者の開示内容を本明細書で引用している。
ウェーハ検査システムは、チップの製造工程中で生じる欠陥を検出することにより半導体メーカーが集積回路(IC)の歩留まりを向上および維持しやすくする。検査システムの目的の一つは、製造工程が仕様を満たすか否かを監視することである。検査システムは、製造工程が確立された基準から外れた場合に問題および/または問題の発生源を示し、次いで半導体メーカーが問題に対処することができる。
半導体製造産業の発展により、歩留まり管理、並びに特に測定および検査システムに対してこれまで以上の要求がなされている。ウェーハサイズが増大する一方で、限界寸法は減少している。経済的要求により、産業界は、高歩留まり/高付加価値生産を実現するための時間の短縮に駆り立てられている。従って、歩留まり問題を検出してから対処するまでの合計時間を最小化することが半導体メーカーの投資利益率を決定要因となる。
半導体ウェーハは複数の層を含んでいてよい。1個の層における欠陥は、その後形成される層における製造に影響を及ぼし得る。欠陥はまた、当該欠陥の箇所の如何に依らず、ウェーハ歩留まりに影響を及ぼし得る。以前に形成された、または先に形成された層において欠陥のある箇所を「先行層欠陥箇所」と称する場合がある。欠陥およびその後続層に対する影響を監視することは有用であろう。従って、半導体メーカーは、更なる大量生産のために先行層欠陥箇所を点検する場合がある。
米国特許出願公開第2012/0131529号 米国特許第6035244号 米国特許出願公開第2008/0032429号
半導体を製造する間、広帯域プラズマ、レーザー走査、または電子ビーム等の欠陥検査ツールを用いてウェーハ各層の潜在的欠陥を発見することができる。次いで欠陥を有する箇所を、例えば高解像度画像形成が可能な走査電子顕微鏡(SEM)の下で点検して欠陥の存在および/または種類を確認する。
以前に形成された層における欠陥が1個以上の後続層に及ぼす影響を監視するのは困難である。各種ウェーハ層の画像は整列していない。従って、ある層内の欠陥の部位を、例えばSEMツールを用いて以前に形成された層からの座標を用いて視認することで結果的にウェーハの誤った領域を視認してしまう恐れがある。ウェーハの異なる層毎に座標系が異なり得るため層の画像の傾き補正は不可能である。ユーザーは往々にして、例えばSEM画像が先行層内の欠陥箇所に対応する領域であるか否かを推量する。半導体メーカーは、画像内の特定の箇所が先行層欠陥箇所に対応することを確認するのに時間を浪費する。近似的なパターン合致は数個の層でしか得られないため、この比較は煩雑である。画像同士の間隔が数個の層よりも広い場合、画像内のパターンの差異が大き過ぎて、後で形成された層の画像内の特徴が先行層欠陥の位置に対応することが確認できない恐れがある。
従って、ウェーハ点検用に改良されたシステムおよび方法が必要とされている。
第1の実施形態ではシステムを提供する。本システムは、欠陥点検ツール、および当該欠陥点検ツールと通信すべく構成されたコントローラを含んでいる。欠陥点検ツールは、ウェーハを固定すべく構成された載置台、およびウェーハの表面の層の画像を生成すべく構成された画像生成システムを含んでいる。コントローラは、ウェーハの現在層の設計ファイルを現在層の画像に整列させ、ウェーハの先行層の設計ファイルを現在層の設計ファイルに整列させて、先行層内の欠陥の座標に基づいて現在層の画像の領域を識別すべく構成されている。先行層は現在層よりも以前に形成されている。領域は先行層内の欠陥の座標に対応している。現在層の画像は走査電子顕微鏡の画像であってよい。
コントローラは、プロセッサ、当該プロセッサと電子通信状態にある記憶装置、および当該プロセッサと電子通信状態にある通信ポートを含んでいてよい。
ウェーハの少なくとも1個の金型角部はマーキング可能である。コントローラは更に、先行層の設計ファイルを整列させた後で、当該金型角部を先行層の金型座標系に合わせるべく構成可能である。
コントローラは更に、現在層の画像の傾き補正を行うべく構成可能である。
コントローラは更に、現在層の座標系を生成し、且つ先行層の対応する座標系を生成すべく構成可能である。
コントローラは更に、先行層の画像を、先行層の設計ファイルまたは現在層の設計ファイルの少なくとも一方に整列させるべく構成可能である。
画像生成システムは、電子ビーム、広帯域プラズマ、またはレーザーの少なくとも一つを使用すべく構成可能である。
第2の実施態様では方法を提供する。本方法は、載置台を用いて欠陥点検ツールのウェーハを整列させるステップと、ウェーハの少なくとも1個の金型角部をマーキングするステップと、コントローラを用いてウェーハの現在層の設計ファイルを現在層の画像に整列させるステップと、コントローラを用いてウェーハの先行層の設計ファイルを現在層の設計ファイルに整列させるステップと、コントローラを用いて現在層の画像の領域を先行層内の欠陥の座標に基づいて識別するステップとを含んでいる。先行層は現在層よりも以前に形成されている。当該領域は先行層内の欠陥の座標に対応している。現在層の画像は、走査電子顕微鏡画像であってよい。
本方法は更に、先行層の設計ファイルを整列させた後で、金型角部を先行層の金型座標系に合わせるステップを含んでいてよい。
本方法は更に、コントローラを用いて現在層および先行層の欠陥箇所画像を有するロットを生成するステップを含んでいてよい。
本方法は更に、コントローラを用いて現在層の画像の傾き補正を行うステップを含んでいてよい。
本方法は更に、コントローラを用いて現在層の座標系を生成し、且つ先行層の対応する座標系を生成するステップを含んでいてよい。
本方法は更に、先行層の画像を、先行層の設計ファイルまたは現在層の設計ファイルの少なくとも一方に整列させるステップを含んでいてよい。
本方法は更に、コントローラを用いて、現在層の画像の領域を識別する前に、先行層の画像内の欠陥の位置を識別するステップを含んでいてよい。先行層の画像は、先行層の設計ファイルに整列させることができる。
本開示の特性および目的をより完全に理解させるべく、以下の詳細説明を添付の図面と合わせて参照されたい。
本開示による欠陥点検ツールのブロック図である 例示的な先行層および現在層の設計およびSEM画像である。 例示的な先行層および現在層の設計およびSEM画像である。 例示的な先行層および現在層の設計およびSEM画像である。 例示的な先行層および現在層の設計およびSEM画像である。 例示的な先行層の画像である。 例示的な現在層の画像である。 本開示による実施形態を示すフロー図である。
権利請求する主題を特定の実施形態として記述しているが、本明細書に記述する利点および特徴の全てを提供する訳ではない実施形態を含む他の実施形態もまた本開示の範囲に含まれる。本開示の範囲を逸脱することなく各種の構造的、論理的、処理ステップの、および電子的な変更を行うことができる。従って、本開示の範囲は添付の請求項のみにより規定される。
本明細書に開示するシステムおよび方法の実施形態により、ウェーハの層の検査、またはウェーハの欠陥監視を向上させることが可能になる。先行層(「プリ層」)欠陥箇所の位置に基づいて層の領域を迅速に点検または点検することができる。半導体メーカーは、製造工程の複数の段階または時点における先行層内の欠陥箇所を監視することができる。例えば、先行層における欠陥箇所は、後続の処理ステップの一部または全部を行う間か後で監視することができる。先行層内の欠陥の分類により、半導体メーカーは、ウェーハの複数の層に影響を及ぼす、歩留まりを低下させる種類の注目欠陥(DOI)に集中できるようになる。本明細書に開示するシステムおよび方法の実施形態はまた、改良および/または高速化された検査スループットを実現して手動による点検をなくすことができる。
本明細書で用いる用語「ウェーハ」は一般に、半導体または非半導体材で形成された基板を指す。このような半導体または非半導体材の例として、単結晶シリコン、窒化ガリウム、ヒ化ガリウム、リン化インジウム、サファイヤ、およびガラスが含まれるが、これらに限定されない。そのような基板は半導体製造施設において一般的に見られ、および/または処理されている。
ウェーハは、基板の上に形成された1個以上の層を含んでいてよい。例えば、そのような層は、フォトレジスト、誘電体材料、導電材料、および半導体材料を含むが、これらに限定されない。そのような多くの異なる種類の層が当分野で知られているが、本明細書で用いる用語ウェーハは、そのようなあらゆる種類の層を含むウェーハを対象としている。
ウェーハの上に形成された1個以上の層はパターン化されていてもいなくてもよい。例えば、ウェーハは、各々が反復可能なパターン化された特徴または周期的構造を有する複数の金型を含んでいてよい。そのような材料の層を形成および処理することで最終的に完成した素子が得られる。多くの異なる種類の素子をウェーハの上に形成することができ、本明細書で用いる用語ウェーハは、当分野で知られる任意の種類の素子が形成されているウェーハを対象としている。
図1は、本開示による欠陥点検ツール100のブロック図である。欠陥点検ツール100は、ウェーハ103を固定すべく構成された載置台104を含んでいる。載置台104は、1、2、または3軸方向に移動または回転すべく構成可能である。
図1に示すように、ウェーハ103は複数の層を含んでいる。現在層110は、先行層109の後で形成される。しかし、先行層109の欠陥は現在層110に影響を及ぼす可能性がある。現在層110が図1に示すように画像形成されている場合、先行層109は現在層110の形成よりも以前に画像形成されていてよい。層の個数は、図1に示す3個の層より多くても少なくてもよい。
欠陥点検ツール100はまた、ウェーハ103の表面の画像を生成すべく構成された画像生成システム101を含んでいる。画像は、ウェーハ103の特定の層のものであってよい。本例では、画像生成システム101は電子ビーム102を発してウェーハ103の画像を生成する。広帯域プラズマまたはレーザー走査を用いるもの等、他の画像生成システム101も可能である。
特定の実施形態において、欠陥点検ツール100は走査電子顕微鏡(SEM)またはその一部である。ウェーハ103の画像は、集光された電子ビーム102でウェーハ103を走査することにより生成される。ウェーハ103の表面形状および組成に関する情報を含む信号を生成するために電子を用いる。電子ビーム102をラスタ走査パターンに沿って照射して、電子ビーム102の位置を検出信号と組み合わせて画像を生成することができる。
欠陥点検ツール100はコントローラ105と通信する。例えば、コントローラ105は、画像生成システム101または欠陥点検ツール100の他の構成要素と通信可能である。コントローラ105は、プロセッサ106、プロセッサ106と電子通信状態にある記憶装置107、およびプロセッサ106と電子通信状態にある通信ポート108を含んでいてよい。コントローラ105が実際にはハードウェア、ソフトウェア、およびファームウェアの任意の組み合わせにより実装され得る点を理解されたい。またその機能は、本明細書に記述するように、単一装置により実行することも、または各々がハードウェア、ソフトウェア、およびファームウェアの任意の組み合わせにより実装可能な異なる要素に分割することもできる。本明細書に記述する各種の方法および機能を実装するコントローラ105に対するプログラムコードまたは命令は、コントローラ105内、コントローラ105外、またはこれらを組み合わせたメモリ等のコントローラ可読記憶媒体に保存されていてよい。
図2〜5は例示的な先行層および現在層の設計およびSEM画像である。図2は先行層の設計ファイルであり、図3は先行層の対応するSEM画像である。図4は現在層の設計ファイルであり、図5は現在層の対応するSEM画像である。図2、4に示す設計ファイル、および図3、5に示すSEM画像は、本例におけるウェーハの同一領域に対応している。図3、5を比較した際に見られるように、ウェーハの異なる層の画像は異なり得るため、ウェーハの後で形成された層内で先行層の欠陥箇所の位置を精密に特定するのは困難になる。
図6は例示的な先行層の画像である。ウェーハ200の領域201を拡大して示している。領域201は金型またはウェーハの他の領域に対応していてよい。当該領域201内に(破線で囲んだ)先行層欠陥箇所202がある。先行層欠陥箇所202の欠陥は、半導体を製造する間に見つかった任意の欠陥であってよい。例えば、欠陥は粒子または汚染、パターン欠陥、引っ掻き傷、エッチング断面形状の欠陥、エッチングの選択性問題、平坦化を行う間の不正確な除去、重大な寸法問題、オーバレイ問題、および他の種類の欠陥であってよい。
図7は例示的な現在層の画像である。現在層の領域301は領域201に対応している。しかし、図7の現在層は図6の先行層とは異なる。図6の先行層は図7の現在層よりも以前に形成されている。図7の現在層は図6の先行層の直接上に配置されていてよい。図7の現在層はまた、現在層と先行層の間に1個以上の追加的な層を挟んで図6の先行層から分離されていてよい。
図7に示すように、現在層の上の先行層欠陥箇所202は、図6の先行層に見られる素子または特徴を含んでいない。しかし、半導体メーカーは、先行層欠陥箇所202の、現在層または図6の先行層の後で形成されたウェーハ200の他の層に対する影響を判定することに関心を持っている。
図8は、本開示による一実施形態を示すフロー図である。元のDOIの箇所を含む先行層の設計ファイル、および現在層の設計ファイルを用いる。先行層の欠陥座標を発見すべく検査ツール(例:光学的点検、レーザー走査等)により先行層を検査する。これらの欠陥座標は、先行層設計座標系内で報告される場合がある。先行層の画像、例えばSEM画像を用いて欠陥箇所の位置を確認する。先行層からの欠陥の座標は、欠陥点検ツール100等の欠陥点検ツール、または他の何らかの欠陥点検ツールにより与えられる。
方法400において、ステップ401でウェーハを欠陥点検ツールに載置する。ステップ402で欠陥点検ツールの載置台等を用いてウェーハを欠陥点検ツール内で整列させる。欠陥点検ツールは、例えば走査電子顕微鏡であってよい。ウェーハは、整列を可能にすべく回転または移動する載置台に配置することができる。画像生成システムもまた、整列を可能にすべく回転または移動することができる。画像生成システムの回転または移動は、載置台の回転または移動から独立、または補完的であってよい。
ステップ403でウェーハの少なくとも1個の金型角部を欠陥検査ツールに関してマーキングする。金型角部は欠陥点検ツール上でマーキングすることができる。金型角部をマーキングすることにより、2個以上の欠陥検査ツールおよび/または欠陥点検ツールで同一の金型角部を参照、確認、または別途利用することができる。従って同一のX−Y座標を後で用いることができる。金型角部は、ユーザーにより手動で、または点検ツール金型角部を用いて自動的にマーキングすることができる。当該マークは、物理的または仮想的であってもよい。同一の金型角部を、欠陥箇所と正確に整列させるべく先行層、現在層、および1個以上の設計ファイル内でマーキングする。
ステップ404で現在層の設計ファイルを現在層の画像に整列させる。画像は、例えばSEM画像であってよい。現在層の設計ファイルは、アンカーポイント(例:金型角部)で現在層の画像に整列させることができる。整列の位置は、充分な水平および垂直特徴を有する任意のアンカーポイントであってよい。これは、設計座標系をウェーハ座標系に合わせ易くする、または合わせるものである。設計座標系に何らかのズレが生じた場合、先行層設計座標系内で位置が特定されて報告された欠陥を現在層設計座標系に確実に変換すべく変換を計算および/または適用する。現在の設計座標系内で欠陥が報告されたならば、ユーザーは、現在層設計が既に現在層のウェーハ座標系に整列させられているため、先行層内の欠陥箇所を確認することができる。整列ステップ404をステップ403と405の間に示しているが、方法400の実行中に他の時点で行われてもよい。
ステップ405で先行層の設計ファイルを現在層の設計層に整列させる。一例として、2個の設計ファイルを同一アンカーポイント(例:同一金型角部)に重ね合わせることにより、両層の座標系を合わせることが可能になる。重ね合わせは完全であっても、または受容可能な許容範囲内にあってもよい。
ステップ405と407の間で、必要ならば、ステップ406で金型角部を先行層の金型座標系に合わせてもよい。例えば、金型角部を手動または自動的に合わせることができる。従って、同一のX−Y座標を後で用いることができる。
ステップ407で現在層の画像を先行層内の欠陥の座標に基づいて識別する。従って、先行層内の欠陥箇所の座標に対応する座標における現在層のSEM画像を視認することができる。先行層上の座標を選択することで結果的に現在層内の対応する座標を視認することができる。従ってある層の欠陥箇所が分かっていれば、ウェーハに後で形成された1個以上の層の欠陥箇所の位置を視認することができる。別の例では、ある層の欠陥箇所が分かっていれば、以前に形成された1個以上の層の欠陥箇所の位置も視認することができる。これにより、ある欠陥が先行層の欠陥により生じたか否かを判定することができる。これらの以前に形成された層の画像および/または設計ファイルは本例では全て1個の層に整列されていてよい。
ユーザーは、先行層設計クリップ、現在層設計クリップ、および/または現在層SEM画像に対してマーキングされた欠陥箇所を同時に視認して当該箇所同士がずれていないことを検証することができる。ずれが存在すれば、ユーザーは、傾き補正を行うか、またはずれの補正を用いて3個の座標系が全て整列していることを保証することができる。
方法400は、整列が完了したならば、自動的に実行されて全ての先行層の欠陥箇所のSEM画像を収集することができる。
オプションとして、例えばステップ408で、現在層および先行層の欠陥箇所画像を有するロットを生成することができる。あるロット内の欠陥箇所の影響の把握は、半導体素子の試験または歩留まりの向上に利用することができる。
先行層の画像はオプションとして、少なくとも先行層の設計ファイルに整列させることができる。これは方法400の実行中の任意の時点で行われてよい。先行層の画像を設計ファイルに整列させることで先行層上の欠陥を視認できるようになる。例えば、先行層の画像内の座標における欠陥を対応する座標における現在層内の欠陥と比較することができる。
先行層の画像内の欠陥の位置を、現在層の画像の領域を識別または視認する前に識別または別途確認することができる。先行層の画像は、欠陥の位置を確認する前に先行層の設計ファイルに整列されていてよい。
一実施形態において、現在層および先行層の設計ファイルおよび画像は全て、先行層内の欠陥の座標に基づいて、現在層の領域の画像を視認する前に整列されていてよい。
図1のコントローラ105等のコントローラは、方法400におけるステップを実行すべく構成可能である。当該コントローラはまた、先行層内の欠陥または潜在的欠陥に基づいて現在層の特定の領域または領域群の画像を形成するよう画像生成システムに命令することができる。
ある層の画像または別の設計ファイルに対する設計ファイルの整列は座標系および/または少なくとも1個の金型角部に基づいていてよい。層の画像または別の設計ファイルに対する設計ファイルの整列に用いるアルゴリズムは強度および/または特徴に基づいていてよい。画像の層のまたは別の設計ファイルに対する設計ファイルの整列に用いるアルゴリズムは線形変換モデル等の変換モデルを用いていてよい。
現在層の座標系を生成することができ、対応する先行層の座標系を生成することができる。座標系は例えば、格子状、極、またはマトリクスを用いる三次元座標系であってよい。一例において、格子状のX−Y座標系を用いる。欠陥点検ツールまたは欠陥検査ツールの載置台を用いて座標系を画定することができる。先行層および現在層に同一の座標系を用いることができる。二つの座標系同士に既知の関係がある場合、現在層と先行層に異なる座標系を用いてもよい。
本明細書に開示する技術は自動化可能である。例えば、自動化されたSEM点検を利用することができる。データ管理技術を用いてウェーハ上の1個以上の層からの画像を解析することができる。
本明細書に開示する技術を用いることで、先行層内の欠陥をより早期にまたはより頻繁に識別または監視できるため、半導体メーカーが製造工程を改善し易くなる。ウェーハの検査に要する時間が短縮されるため、スループットが向上する。先行層の製造段階に基づく欠陥の分類により、半導体メーカーは、ウェーハの複数の層に影響を及ぼす、歩留まりを低下させる種類のDOIに集中できるようになる。
本開示について1個以上の特定の実施形態に関して記述してきたが、本開示の他の実施形態も本開示の範囲から逸脱することなく実現できる点を理解されたい。従って、本開示は、添付の請求項およびその合理的な解釈によってのみ規定される。

Claims (18)

  1. 欠陥点検ツールと、前記欠陥点検ツールと通信すべく構成されたコントローラとを含むシステムであって、
    前記欠陥点検ツールが
    ウェーハを固定すべく構成された載置台と、
    前記ウェーハの表面の層の画像を生成すべく構成された画像生成システムとを含み、
    前記コントローラが、
    前記ウェーハの現在層の設計ファイルを現在層の画像に整列させ、
    前記ウェーハの先行層の設計ファイルを前記現在層の設計ファイルに整列させ、
    前記先行層内の欠陥の座標に基づいて現在層の画像の領域を識別すべく構成されていて、
    前記先行層が前記現在層よりも以前に形成されていて、
    前記領域が前記先行層内の前記欠陥の座標に対応しているシステム。
  2. 前記コントローラが、プロセッサ、前記プロセッサと電子通信状態にある記憶素子、および前記プロセッサと電子通信状態にある通信ポートを含んでいる、請求項1に記載のシステム。
  3. 前記ウェーハの少なくとも1個の金型角部がマーキングされている、請求項1に記載のシステム。
  4. 前記コントローラが更に、前記先行層の設計ファイルを整列させた後で、前記金型角部を前記先行層の金型座標系に合わせるべく構成されている、請求項3に記載のシステム。
  5. 前記コントローラが更に、前記現在層の画像の傾き補正を行うべく構成されている、請求項1に記載のシステム。
  6. 前記現在層の画像が走査電子顕微鏡画像である、請求項1に記載のシステム。
  7. 前記コントローラが更に、前記現在層の座標系を生成し、且つ前記先行層の対応する座標系を生成すべく構成されている、請求項1に記載のシステム。
  8. 前記コントローラが更に、前記先行層の画像を、前記先行層の設計ファイルまたは前記現在層の設計ファイルの少なくとも一方に整列させるべく構成されている、請求項1に記載のシステム。
  9. 前記画像生成システムが、電子ビーム、広帯域プラズマ、またはレーザーの少なくとも一つを使用すべく構成されている、請求項1に記載のシステム。
  10. 載置台を用いて欠陥点検ツールのウェーハを整列させるステップと、
    前記ウェーハの少なくとも1個の金型角部をマーキングするステップと、
    コントローラを用いて前記ウェーハの現在層の設計ファイルを前記現在層の画像に整列させるステップと、
    行層が前記現在層よりも以前に形成されている状態で、前記コントローラを用いて、前記ウェーハの先行層の設計ファイルを前記現在層の設計ファイルに整列させるステップと、
    前記コントローラを用いて、前記現在層の画像の領域を、前記領域が前記先行層内の欠陥の座標に対応している状態で、前記先行層内の欠陥の座標に基づいて識別するステップとを含む方法。
  11. 前記先行層の設計ファイルを整列させた後で、前記金型角部を前記先行層の金型座標系に合わせるステップを更に含んでいる、請求項10に記載の方法。
  12. 前記コントローラを用いて前記現在層および前記先行層の欠陥箇所画像を有するロットを生成するステップを更に含んでいる、請求項10に記載の方法。
  13. 前記コントローラを用いて前記現在層の画像の傾き補正を行うステップを更に含んでいる、請求項10に記載の方法。
  14. 前記現在層の画像が走査電子顕微鏡画像である、請求項10に記載の方法。
  15. 前記コントローラを用いて前記現在層の座標系を生成し、且つ前記先行層の対応する座標系を生成するステップを更に含んでいる、請求項10に記載の方法。
  16. 前記先行層の画像を、前記先行層の設計ファイルまたは前記現在層の設計ファイルの少なくとも一方に整列させるステップを更に含んでいる、請求項10に記載の方法。
  17. 前記コントローラを用いて、前記現在層の画像の領域を識別する前に、前記先行層の画像の欠陥の位置を識別するステップを更に含んでいる、請求項10に記載の方法。
  18. 前記先行層の画像を前記先行層の設計ファイルに整列させるステップを更に含んでいる、請求項17に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5479782B2 (ja) * 2009-06-02 2014-04-23 株式会社日立ハイテクノロジーズ 欠陥画像処理装置、欠陥画像処理方法、半導体欠陥分類装置および半導体欠陥分類方法
JPWO2011004534A1 (ja) * 2009-07-09 2012-12-13 株式会社日立ハイテクノロジーズ 半導体欠陥分類方法,半導体欠陥分類装置,半導体欠陥分類プログラム
JP5470008B2 (ja) * 2009-11-25 2014-04-16 株式会社日立ハイテクノロジーズ 設計データを利用した欠陥レビュー装置および欠陥検査システム
JP6080379B2 (ja) * 2012-04-23 2017-02-15 株式会社日立ハイテクノロジーズ 半導体欠陥分類装置及び半導体欠陥分類装置用のプログラム

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