JP6769548B2 - 比較回路 - Google Patents

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Description

本発明は、入力される第１入力電圧と第２入力電圧の大きさを比較して、その比較結果を出力する比較回路に関するものである。
従来、この種の比較回路としては、例えば、非特許文献１に開示された図１に示されるダブルテールラッチ型コンパレータ１がある。このコンパレータ１は、入力段部２とラッチ部３とから構成される。入力段部２は、ＮＭＯＳトランジスタＭ５，Ｍ６，Ｍ９およびＰＭＯＳトランジスタＭ７，Ｍ８により構成され、ＮＭＯＳトランジスタＭ５，Ｍ６の各ゲートに入力電圧Ｖin1，Ｖin2、ＰＭＯＳトランジスタＭ７，Ｍ８およびＮＭＯＳトランジスタＭ９の各ゲートに第１クロック信号ＣＬＫ１が入力されて動作する。この入力段部２は、信号ゲインを持つプリアンプとしての役割を果たしている。ラッチ部３は、ＮＭＯＳトランジスタＭ１、Ｍ３，Ｍ１０，Ｍ１１と、ＰＭＯＳトランジスタＭ２，Ｍ４，Ｍ１２とから構成され、ＰＭＯＳトランジスタＭ１２のゲートに第２クロック信号ＣＬＫ２が入力される。コンパレータ１は、入力電圧Ｖin1，Ｖin2の比較結果を出力電圧Ｖout1，Ｖout2として出力する。
図２（ａ）、（ｂ）、および（ｃ）は、Ｖin1＞Ｖin2の場合における、各クロック信号ＣＬＫ１，ＣＬＫ２、各ノードＤi1，Ｄi2の電圧、および出力電圧Ｖout1，Ｖout2のタイミングチャート図である。入力電圧Ｖin1，Ｖin2の大きさに応じてノードＤi1，Ｄi2の電荷が引き抜かれる速さの違いにより、出力電圧Ｖout1，Ｖout2が決定される。
また、従来、特許文献１に開示された図３に示されるコンパレータ４もある。このコンパレータ４は、プリアンプ回路５、ラッチ回路６および遅延回路７から構成される。プリアンプ回路５には２入力電圧の差電圧ＩＮが入力される。プリアンプ回路５は、第１クロック信号ＣＬＫ１に基づいて、入力される差電圧ＩＮを増幅する。ラッチ回路６は、第２クロック信号ＣＬＫ２に基づいて、差電圧ＩＮに応じて入力電圧の比較結果を出力電圧ＯＵＴとして出力する。遅延回路７は、第２クロック信号ＣＬＫ２に対して、回路コンディションに応じた遅延を第１クロック信号ＣＬＫ１との間にかける。この遅延は、回路の周囲温度や、電源電圧値、製造プロセス等の変動に応じて、適切な値に設定される。
また、従来、特許文献２に開示された図４に示される比較器１０もある。この比較器１０は、差動プリアンプ回路部２０と差動ラッチ回路部３０とから構成される。差動プリアンプ回路部２０は、３つのＮＭＯＳトランジスタ２１〜２３と２つのＰＭＯＳトランジスタ２４，２５とから構成され、入力電圧Ｖi1，Ｖi2の差電圧をクロック信号ＣＬＫに基づいて増幅して、電圧Ｖg1，Ｖg2を出力する。差動ラッチ回路部３０は、６つのＮＭＯＳトランジスタ３１〜３４，３９，４０と４つのＰＭＯＳトランジスタ３５〜３８とから構成され、入力される電圧Ｖg1，Ｖg2に応じて、入力電圧Ｖi1，Ｖi2の比較結果を出力電圧Ｖo1，Ｖo2として出力する。
図５（ａ）、（ｂ）、および（ｃ）は、Ｖi1＞Ｖi2の場合における、クロック信号ＣＬＫ、各電圧Ｖg1，Ｖg2、および出力電圧Ｖo1，Ｖo2のタイミングチャート図である。差動ラッチ回路部３０は、電圧Ｖg1，Ｖg2の大きさの違いに応じて、出力電圧Ｖo1，Ｖo2を決定する。
米国特許第８４８７６５９号明細書 米国特許第８３６２９３４号明細書
Bram Nuata等著、「A Double-Tail Latch-Type Voltage Sense Amplifier with 18ps Setup+Hold Time」、IEEE International Solid-State Circuits Conference 2007, Session 17, Analog Techniques and PLLs, 17.7
しかしながら、非特許文献１に開示された上記従来のダブルテールラッチ型コンパレータ１では、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との間に適切な遅延時間が必要とされる。この遅延時間が適切に設定されないと、コンパレータ１に流れる貫通電流が増大してしまう。また、入力電圧Ｖin1，Ｖin2の比較結果として出力される電圧Ｖout1，Ｖout2は、第２クロック信号ＣＬＫ２の立ち下りエッジタイミングでリセットされる。このため、第２クロック信号ＣＬＫ２の立ち下りエッジタイミングで動作する論理回路に接続する場合には、コンパレータ１の後段に、ハーフラッチ回路がもう１段必要とされる。
また、特許文献１に開示された上記従来のコンパレータ４でも、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との間に適切な遅延時間が必要とされる。そのために専用の遅延回路７を設ける必要が生じる。また、このコンパレータ４でも、第２クロック信号ＣＬＫ２の立ち下りエッジタイミングで動作する論理回路に接続する場合には、コンパレータ４の後段に、ハーフラッチ回路がもう１段必要とされる。
また、特許文献２に開示された上記従来の比較器１０では、差動プリアンプ回路部２０から出力される電圧Ｖg1，Ｖg2を用いて、差動ラッチ回路部３０でラッチ処理が行われる。このため、上記従来の比較器１０では、１つのクロック信号ＣＬＫの使用で済み、非特許文献１に開示されたコンパレータ１や特許文献１に開示されたコンパレータ４のように、２つのクロック信号ＣＬＫ１，ＣＬＫ２の間に適切な遅延時間をとる必要は無い。しかし、この比較器１０でも、クロック信号ＣＬＫの立ち上がり、ないし立ち下がりエッジタイミングで動作する論理回路に接続する場合には、ハーフラッチ回路がもう１段必要とされる。
本発明はこのような課題を解決するためになされたもので、
入力される第１入力電圧および第２入力電圧間の電圧差を増幅する前置増幅回路と、増幅された電圧差に基づいて第１入力電圧と第２入力電圧の大きさを比較して比較結果をラッチするラッチ回路とを備える比較回路において、
前置増幅回路が、クロック信号の特定変化タイミングにおいて反転した後、入力される第１入力電圧および第２入力電圧の各大きさに応じた速さで復帰する第１制御信号および第２制御信号に、第１入力電圧および第２入力電圧を変換し、
ラッチ回路が、第１制御信号および第２制御信号に基づいて第１入力電圧と第２入力電圧の大きさを比較する
ことを特徴とする。
本構成によれば、前置増幅回路により、クロック信号の特定変化タイミングに第１制御信号および第２制御信号が生成され、ラッチ回路は、この第１制御信号および第２制御信号に基づいて第１入力電圧と第２入力電圧の大きさを比較し、比較結果をラッチする。前置増幅回路により生成される第１制御信号および第２制御信号は、第１入力電圧および第２入力電圧の各大きさに応じた速さで反転状態から復帰して、ラッチ回路を、第１入力電圧と第２入力電圧の大きさの比較結果に応じた状態にラッチさせる。
したがって、ラッチ回路は、クロック信号の特定変化タイミングに、第１入力電圧と第２入力電圧の大きさの比較結果をラッチすると、クロック信号の次の特定変化タイミングが到来して、次の新たな第１制御信号および第２制御信号が入力されるまで、ラッチ状態を保持する。このため、ラッチ回路から出力される第１入力電圧と第２入力電圧の大きさの比較結果は、クロック信号の特定変化タイミングでない変化タイミングでは変化しない。この結果、比較回路は、従来のようにその後段にハーフラッチ回路を設けることなく、比較回路と同一のクロック信号で動作する後段の論理回路に比較結果を出力するようになる。
また、ラッチ回路は、前置増幅回路から出力される第１制御信号および第２制御信号に基づいて動作するため、クロック信号は前置増幅回路に与える１種類で済む。このため、従来の比較回路のように、前置増幅回路に与える第１クロック信号とラッチ回路に与える第２クロック信号との間に適切な遅延時間をとることなく、前置増幅回路とラッチ回路を順に適切なタイミングで動作させることができる。したがって、従来のように、各クロック信号間に遅延時間が適切にとれないために貫通電流が増大することはなく、比較回路の低消費電力化を図ることができる。
また、本発明は、
前置増幅回路が、第１トランジスタと第２トランジスタと第１容量と第２容量とを備え、
第１および第２トランジスタの各ソース端子が電源電圧または基準電圧のいずれか一方に接続され、
第１トランジスタのゲート端子に第１入力電圧が入力され、第２トランジスタのゲート端子に第２入力電圧が入力され、
第１トランジスタのドレイン端子と第１容量の一方の端子とが第１制御信号をラッチ回路へ出力する第１制御信号端子に接続され、
第２トランジスタのドレイン端子と第２容量の一方の端子とが第２制御信号をラッチ回路へ出力する第２制御信号端子に接続され、
第１容量の他方の端子と第２容量の他方の端子とにクロック信号が与えられる
ことを特徴とする。
本構成によれば、クロック信号の特定変化タイミングに、第１制御信号端子には、第１入力電圧の大きさに応じた速さで反転状態から復帰する第１制御信号が現れる。また、第２制御信号端子には、第２入力電圧の大きさに応じた速さで反転状態から復帰する第２制御信号が現れる。したがって、これら第１制御信号と第２制御信号との間に生じる電圧差は、少ない素子数で、入力される第１入力電圧および第２入力電圧間の電圧差を増幅したものになる。ラッチ回路はこの電圧差を入力して、第１入力電圧と第２入力電圧の大きさを比較し、比較結果をラッチする。
また、本発明は、クロック信号がゲート端子に与えられる第３トランジスタのドレイン端子が第１トランジスタと第２トランジスタの接続点に接続され、第３トランジスタのソース端子が電源電圧または基準電圧のいずれか一方に接続されることを特徴とする。
本構成によれば、クロック信号の特定変化タイミングに第１トランジスタおよび第２トランジスタが動作するときに、第３トランジスタも同時に動作する。このとき、第３トランジスタのオン抵抗により、第１トランジスタおよび第２トランジスタの各ソース端子にかかる電圧は小さくなる。したがって、第１入力電圧に応じて第１トランジスタを流れる電流、および、第２入力電圧に応じて第２トランジスタを流れる電流は、それらのピーク値が抑制される。このため、比較回路で消費される電力を低減することができる。
また、本発明は、
ラッチ回路が、チャネルの極性が第１の極性である第４〜第９トランジスタと、チャネルの極性が第２の極性である第１０〜第１３トランジスタとから構成され、
第４〜第９トランジスタの各ソース端子が電源電圧または基準電圧のいずれか一方に接続され、
第１２および第１３トランジスタの各ソース端子が、第４〜第９トランジスタの各ソース端子が電源電圧に接続されるときに基準電圧に接続され、第４〜第９トランジスタの各ソース端子が基準電圧に接続されるときに電源電圧に接続され、
第４，第６および第１０トランジスタの各ドレイン端子、並びに、第７および第１１トランジスタの各ゲート端子が第１出力端子に接続され、
第５，第７および第１１トランジスタの各ドレイン端子、並びに、第６および第１０トランジスタの各ゲート端子が第２出力端子に接続され、
第１０トランジスタのソース端子と第８および第１２トランジスタの各ドレイン端子とが相互に接続され、
第１１トランジスタのソース端子と第９および第１３トランジスタの各ドレイン端子とが相互に接続され、
第１制御信号端子が、第４，第８および第１２トランジスタの各ゲートに接続され、
第２制御信号端子が、第５，第９および第１３トランジスタの各ゲートに接続される
ことを特徴とする。
本構成によれば、ラッチ回路は、チャネルの極性が第１の極性である第４〜第９トランジスタと、チャネルの極性が第２の極性である第１０〜第１３トランジスタとにより、少ない素子数で簡潔に構成される。
また、本発明は、
第１制御信号端子がゲート端子に接続され、ドレイン端子が第２出力端子に接続され、ソース端子が第４〜第７トランジスタの各ソース端子と接続される第１４トランジスタと、
第２制御信号端子がゲート端子に接続され、ドレイン端子が第１出力端子に接続され、ソース端子が第４〜第7トランジスタの各ソース端子と接続される第１５トランジスタと
を備えることを特徴とする。
クロック信号の特定変化タイミングに前置増幅回路から第１制御信号および第２制御信号が入力されてラッチ回路にリセットがかけられた後、第４トランジスタおよび第５トランジスタには、それぞれ、第１出力端子から出力される第１出力電圧と、第２出力端子から出力される第２出力電圧に応じた電荷とがキックバックされる。第４トランジスタにキックバックされた電荷と、第５トランジスタにキックバックされた電荷の差は、直後の前置増幅回路の増幅動作に影響を与える。つまり、比較回路によって行われる第１入力電圧と第２入力電圧の比較は、クロック信号の前回の特定変化タイミングにおける比較結果から影響を受けることがある。
しかし、本構成によれば、第２出力端子から出力される前回の比較結果に応じた電圧が第１４トランジスタのドレイン端子に印加されることで、第１出力端子から出力される前回の比較結果に応じた電荷の影響を第４トランジスタから受ける第１制御信号端子には、第２出力端子から出力される前回の比較結果に応じた電荷の影響が及ぶ。また、第１出力端子から出力される前回の比較結果に応じた電圧が第１５トランジスタのドレイン端子に印加されることで、第２出力端子から出力される前回の比較結果に応じた電荷の影響を第５トランジスタから受ける第２制御信号端子には、第１出力端子から出力される前回の比較結果に応じた電荷の影響が及ぶ。したがって、第１制御信号端子および第２制御信号端子には、それぞれ、第１出力端子および第２出力端子の双方からそれぞれ出力される前回の比較結果が及ぶことになる。
第１出力端子および第２出力端子からそれぞれ出力される前回の比較結果は、電圧レベルが相反するものである。よって、第１制御信号端子および第２制御信号端子に前回の比較結果が及ぼす影響は、ほぼ等しくなり、相殺される。したがって、クロック信号の次回の特定変化タイミングに、前置増幅回路からラッチ回路へ出力される第１制御信号および第２制御信号は、相対的に前回の比較結果が低減されたものになる。このため、比較回路よる電圧の比較は、前回の比較結果から影響を受け難く行われ、前回の比較結果からの影響が低減する。
本発明によれば、比較回路と同一のクロック信号で動作する後段の論理回路に、ハーフラッチ回路を設けることなく比較結果を出力することができると共に、低消費電力化を図ることができる比較回路を提供することが出来る。
第１の従来の比較回路の回路図である。 第１の従来の比較回路における回路各部の電圧波形を示すタイミングチャート図である。 第２の従来の比較回路の回路図である。 第３の従来の比較回路の回路図である。 第３の従来の比較回路における回路各部の電圧波形を示すタイミングチャート図である。 本発明の第１の実施形態による比較回路の回路図である。 （ａ）は第１の実施形態による比較回路におけるクロック信号、（ｂ）は接続点ｘ、ｙの電圧Ｖｘ、Ｖｙ、（ｃ）は出力端子out1、out2の電圧Ｖout1、Ｖout2の電圧波形を示すタイミングチャート図である。 第１の実施形態の変形例による比較回路の回路図である。 （ａ）は第１の実施形態の変形例による比較回路におけるクロック信号、（ｂ）は接続点ｘ、ｙの電圧Ｖｘ、Ｖｙ、（ｃ）は出力端子out1、out2の電圧Ｖout1、Ｖout2の電圧波形を示すタイミングチャート図である。 本発明の第２の実施形態による比較回路の回路図である。 第２の実施形態の変形例による比較回路の回路図である。 本発明の第３の実施形態による比較回路の回路図である。 （ａ）は第３の実施形態による比較回路におけるクロック信号、（ｂ）は接続点ｘ、ｙ、Ｂの電圧Ｖｘ、Ｖｙ、ＶＢ、（ｃ）は出力端子out1、out2の電圧Ｖout1、Ｖout2の電圧波形を示すタイミングチャート図である。 第３の実施形態の変形例による比較回路の回路図である。 （ａ）は第３の実施形態の変形例による比較回路におけるクロック信号、（ｂ）は接続点ｘ、ｙ、Ｂの電圧Ｖｘ、Ｖｙ、ＶＢ、（ｃ）は出力端子out1、out2の電圧Ｖout1、Ｖout2の電圧波形を示すタイミングチャート図である。 本発明の第４の実施形態による比較回路の回路図である。 第４の実施形態の変形例による比較回路の回路図である。
次に、本発明の比較回路を実施するための形態について、説明する。
図６は、本発明の第１の実施形態による比較回路４１Ａの回路図である。
比較回路４１Ａは、第１入力端子in1に入力される第１入力電圧Ｖin1および第２入力端子in2に入力される第２入力電圧Ｖin2間の電圧差をダイナミックに増幅する前置増幅回路４２Ａと、増幅された電圧差に基づいて第１入力電圧Ｖin1と第２入力電圧Ｖin2の大きさを比較して、比較結果をラッチするラッチ回路４３Ａとを備える。
前置増幅回路４２Ａは、図７（ａ）に示すクロック信号ＣＬＫの特定変化タイミング、本実施形態では立ち下がりエッジタイミングに入力される第１入力電圧Ｖin1および第２入力電圧Ｖin2を、図７（ｂ）に示す第１制御信号Ｖｘおよび第２制御信号Ｖｙに変換する。ここでは、第１入力電圧Ｖin1が第２入力電圧Ｖin2よりも大きい（Ｖin1＞Ｖin2）場合の信号波形を示している。第１制御信号Ｖｘは第１制御信号端子に相当する接続点ｘ、第２制御信号Ｖｙは第２制御信号端子に相当する接続点ｙに現れる。第１制御信号Ｖｘおよび第２制御信号Ｖｙは、クロック信号ＣＬＫの立ち下がりエッジタイミングにおいてローレベル側に反転した後、入力される第１入力電圧Ｖin1および第２入力電圧Ｖin2の各大きさに応じた速さでハイレベル側に復帰する波形形状を呈する。ラッチ回路４３Ａは、第１制御信号Ｖｘおよび第２制御信号Ｖｙに基づいて、第１入力電圧Ｖin1と第２入力電圧Ｖin2の大きさを比較する。図７（ｃ）は、その比較結果を示し、第１出力端子out1に第１出力電圧Ｖout1、第２出力端子out2に第２出力電圧Ｖout2として出力される。
本実施形態では、前置増幅回路４２Ａは、第１トランジスタＭ１と第２トランジスタＭ２と第１容量ＣD1と第２容量ＣD2とを備える。第１トランジスタＭ１と第２トランジスタＭ２の各ソース端子は電源電圧ＶDDに接続されている。第１トランジスタＭ１のドレイン端子と第１容量ＣD1の一方の端子とは、第１制御信号Ｖｘをラッチ回路４３Ａへ出力する接続点ｘに接続されている。第２トランジスタＭ２のドレイン端子と第２容量ＣD2の一方の端子とは、第２制御信号Ｖｙをラッチ回路４３Ａへ出力する接続点ｙに接続されている。第１容量ＣD1の他方の端子と第２容量ＣD2の他方の端子とには、クロック信号ＣＬＫが与えられる。前置増幅回路４２Ａにおける第１トランジスタＭ１および第２トランジスタＭ２はＰＭＯＳトランジスタから構成され、各ゲートには第１入力電圧Ｖin1および第２入力電圧Ｖin2が印加される。
ラッチ回路４３Ａは、チャネルの極性が第１の極性である第４〜第９トランジスタＭ４〜Ｍ９と、チャネルの極性が第２の極性である第１０〜第１３トランジスタＭ１０〜Ｍ１３とから構成される。このラッチ回路４３Ａでは、第４〜第９トランジスタＭ４〜Ｍ９はチャネルの極性がＰチャネルのＰＭＯＳトランジスタ、第１０〜第１３トランジスタＭ１０〜Ｍ１３はチャネルの極性がＮチャネルのＮＭＯＳトランジスタである。第８トランジスタＭ８および第９トランジスタＭ９を除くこれら第４〜第７トランジスタＭ４〜Ｍ７および第１０〜第１３トランジスタＭ１０〜Ｍ１３は、ＲＳフリップフロップを構成する。
第４〜第９トランジスタＭ４〜Ｍ９の各ソース端子は電源電圧ＶDDに接続され、第１２トランジスタＭ１２および第１３トランジスタＭ１３の各ソース端子は基準電圧ＶSSに接続されている。また、第４トランジスタＭ４，第６トランジスタＭ６および第１０トランジスタＭ１０の各ドレイン端子は、第１出力端子out1に接続されている。また、第５トランジスタＭ５，第７トランジスタＭ７および第１１トランジスタＭ１１の各ドレイン端子は、第２出力端子out2に接続されている。また、第１０トランジスタＭ１０のソース端子と第８トランジスタＭ８および第１２トランジスタＭ１２の各ドレイン端子とは、相互に接続されている。また、第１１トランジスタＭ１１のソース端子と第９トランジスタＭ９および第１３トランジスタＭ１３の各ドレイン端子とは、相互に接続されている。接続点ｘは、第４トランジスタＭ４，第８トランジスタＭ８および第１２トランジスタＭ１３の各ゲートに接続され、接続点ｙは、第５トランジスタＭ５，第９トランジスタＭ９および第１３トランジスタＭ１３の各ゲートに接続されている。
このような構成において、クロック信号ＣＬＫの立ち下がりエッジタイミングに、第１トランジスタＭ１および第１容量ＣD1の接続点ｘには、第１入力電圧Ｖin1の大きさに応じた速さで反転状態から復帰する第１制御信号Ｖｘが現れる。また、第２トランジスタＭ２および第２容量ＣD2の接続点ｙには、第２入力電圧Ｖin2の大きさに応じた速さで反転状態から復帰する第２制御信号Ｖｙが現れる。したがって、これら第１制御信号Ｖｘと第２制御信号Ｖｙとの間に生じる電圧差は、少ない素子数で、入力される第１入力電圧Ｖin1および第２入力電圧Ｖin2間の電圧差を増幅したものになる。
すなわち、接続点ｘ、ｙの電圧は、図７（ｂ）に示すように、クロック信号ＣＬＫの立ち下がりエッジタイミングにおいて、反転して落ち込む。その後、第１入力電圧Ｖin1の方が第２入力電圧Ｖin2よりも大きい場合、第１トランジスタＭ１のゲート電位は第２トランジスタＭ２のゲート電位よりも高くなるので、第１トランジスタＭ１のソース・ドレイン間に流れる電流は第２トランジスタＭ２のソース・ドレイン間に流れる電流よりも小さくなる。このため、第１容量ＣD1には第２容量ＣD2よりも少ない電流で充電され、接続点ｘに現れる第１制御信号Ｖｘの電圧は、図７（ｂ）に示すように、接続点ｙに現れる第２制御信号Ｖｙの電圧よりも低くなる。
クロック信号ＣＬＫが立ち下がる前には接続点ｘ、ｙの電圧が共にハイレベルにあり、また、第１出力電圧Ｖout1と第２出力電圧Ｖout2は、直前の比較結果を保持している。しかし、クロック信号ＣＬＫの立ち下がりエッジタイミングにおいて、接続点ｘ、ｙの電圧が落ち込んで共にローレベルになると、ラッチ回路４３Ａは、第４トランジスタＭ４および第５トランジスタＭ５が共にオン、第１２トランジスタＭ１２および第１３トランジスタＭ１３が共にオフになる。したがって、接続点Ｎ１つまり第１出力電圧Ｖout1および接続点Ｎ２つまり第２出力電圧Ｖout2が共にハイレベルになり、ラッチ回路４３Ａはリセットされる。この際、第８トランジスタＭ８および第９トランジスタＭ９のオン動作により、第１２トランジスタＭ１２および第１３トランジスタＭ１３の各ドレイン電圧がハイレベルにされ、その電位がふらつかないように固定される。
その後、第１容量ＣD1および第２容量ＣD2がそれぞれ第１入力電圧Ｖin1および第２入力電圧Ｖin2に依存したインピーダンスで充電されることにより、接続点ｙの電圧Ｖｙは接続点ｘの電圧Ｖｘよりも高くなる。したがって、第１３トランジスタＭ１３が第１２トランジスタＭ１２よりも速く導通状態に、第５トランジスタＭ５が第４トランジスタＭ４よりも速く非導通状態に近づく。このため、接続点Ｎ２の電圧が接続点Ｎ１の電圧よりも速くローレベルになろうとする。この状況は、第６トランジスタＭ６，第１０トランジスタＭ１０，第７トランジスタＭ７および第１１トランジスタＭ１１によって正帰還がかけられる。この結果、最終的に、図７（ｃ）に示すように、接続点Ｎ１つまり第１出力電圧Ｖout1はハイレベル、接続点Ｎ２つまり第２出力電圧Ｖout2はローレベルに落ち着き、その状態がラッチ回路４３Ａによってラッチされる。
これらの一連の動作はクロック信号ＣＬＫの立ち下がりエッジタイミングにだけ行われ、立ち上がりエッジタイミングには行われない。その後、クロック信号ＣＬＫの次回の立ち下がりエッジタイミングにおいて、同様な動作が行われるが、第１入力電圧Ｖin1と第２入力電圧Ｖin2との大小関係に変化がないと、図７（ｃ）に示すように、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて第１出力電圧Ｖout1および第２出力電圧Ｖout2の電圧レベルの状態は維持される。
このような本実施形態による比較回路４１Ａによれば、前置増幅回路４２Ａにより、クロック信号ＣＬＫの立ち下がりエッジタイミングに第１制御信号Ｖｘおよび第２制御信号Ｖｙが生成され、ラッチ回路４３Ａは、この第１制御信号Ｖｘおよび第２制御信号Ｖｙに基づいて第１入力電圧Ｖin1と第２入力電圧Ｖin2の大きさを比較し、比較結果をラッチする。前置増幅回路４２Ａにより生成される第１制御信号Ｖｘおよび第２制御信号Ｖｙは、第１入力電圧Ｖin1および第２入力電圧Ｖin2の各大きさに応じた速さで反転状態から復帰して、ラッチ回路４３Ａを、第１入力電圧Ｖin1と第２入力電圧Ｖin2の大きさの比較結果に応じた状態にラッチさせる。
したがって、ラッチ回路４３Ａは、クロック信号ＣＬＫの立ち下がりエッジタイミングに、第１入力電圧Ｖin1と第２入力電圧Ｖin2の大きさの比較結果をラッチすると、クロック信号ＣＬＫの次の立ち下がりエッジタイミングが到来して、次の新たな第１制御信号Ｖｘおよび第２制御信号Ｖｙが入力されるまで、ラッチ状態を保持する。このため、ラッチ回路４３Ａから出力される第１入力電圧Ｖin1と第２入力電圧Ｖin2の大きさの比較結果は、クロック信号ＣＬＫの立ち上がりエッジタイミングでは変化しない。この結果、比較回路４１Ａは、従来のようにその後段にハーフラッチ回路を設けることなく、比較回路と同一のクロック信号で動作する論理回路を接続できるようになる。
また、ラッチ回路４３Ａは、前置増幅回路４２Ａから出力される第１制御信号Ｖｘおよび第２制御信号Ｖｙに基づいて動作するため、クロック信号ＣＬＫは前置増幅回路４２Ａに与える１種類で済む。このため、従来の比較回路のように、前置増幅回路に与える第１クロック信号とラッチ回路に与える第２クロック信号との間に適切な遅延時間をとることなく、前置増幅回路４２Ａとラッチ回路４３Ａを順に適切なタイミングで動作させることができる。したがって、従来のように、各クロック信号間に遅延時間が適切にとれないために貫通電流が増大することはなく、過剰な貫通電流を流さないため、比較回路４１Ａの低消費電力化を図ることができる。
また、本実施形態による比較回路４１Ａによれば、ラッチ回路４３Ａは、ＰＭＯＳトランジスタの第４〜第９トランジスタＭ４〜Ｍ９と、ＮＭＯＳトランジスタの第１０〜第１３トランジスタＭ１０〜Ｍ１３とにより、少ない素子数で簡潔に構成される。
図８は、第１の実施形態による比較回路４１Ａの変形例による比較回路４１Ｂの回路図である。また、図９は、図８に示す比較回路４１Ｂの回路各部の電圧変化を示すタイミングチャート図である。図８および図９において図６および図７と同一または相当する部分には同一符号を付してその説明は省略する。
この変形例による比較回路４１Ｂは、第１，第２トランジスタＭ１，Ｍ２および第４〜第１３トランジスタＭ４〜Ｍ１３のチャネルの極性、および、電源電圧ＶDDおよび基準電圧ＶSSの印加方向が、第１の実施形態による比較回路４１Ａと相違する。また、クロック信号ＣＬＫの特定変化タイミングが立ち上がりエッジタイミングになっている点で、第１の実施形態による比較回路４１Ａと相違する。その他の構成は、第１の実施形態による比較回路４１Ａと同じである。
すなわち、第１の実施形態による比較回路４１Ａでは、前置増幅回路４２Ａを構成する第１および第２トランジスタＭ１，Ｍ２がＰＭＯＳトランジスタ、ラッチ回路４３Ａを構成する第４〜第９トランジスタＭ４〜Ｍ９がＰＭＯＳトランジスタ、第１０〜第１３トランジスタＭ１０〜Ｍ１３がＮＭＯＳトランジスタであった。しかし、この変形例による比較回路４１Ｂでは、前置増幅回路４２Ｂを構成する第１および第２トランジスタＭ１，Ｍ２がＮＭＯＳトランジスタ、ラッチ回路４３Ｂを構成する第４〜第９トランジスタＭ４〜Ｍ９がＮＭＯＳトランジスタ、第１０〜第１３トランジスタＭ１０〜Ｍ１３がＰＭＯＳトランジスタから構成される。また、第１の実施形態による比較回路４１Ａにおける電源電圧ＶDDがこの変形例による比較回路４１Ｂでは基準電圧ＶSSに置き換えられ、第１の実施形態による比較回路４１Ａにおける基準電圧ＶSSがこの変形例による比較回路４１Ｂでは電源電圧ＶDDに置き換えられている。そして、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて、ラッチ回路４３Ｂの出力がローレベルにリセットされる。
この比較回路４１Ｂでは、第１制御信号Ｖｘおよび第２制御信号Ｖｙは、図９（ａ）、（ｂ）に示すように、クロック信号ＣＬＫの立ち上がりエッジタイミングに入力される第１入力電圧Ｖin1および第２入力電圧Ｖin2の各大きさに応じた速さで反転状態から復帰する波形形状を呈する。つまり、接続点ｘ、ｙの電圧は、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて、反転して上昇する。その後、第１入力電圧Ｖin1の方が第２入力電圧Ｖin2よりも大きい場合、第１トランジスタＭ１のゲート電位は第２トランジスタＭ２のゲート電位よりも高くなるので、第１トランジスタＭ１のドレイン・ソース間に流れる電流は第２トランジスタＭ２のドレイン・ソース間に流れる電流よりも大きくなる。このため、第１容量ＣD1からは第２容量ＣD2よりも多い電荷が放電され、接続点ｘに現れる第１制御信号Ｖｘの電圧は、図９（ｂ）に示すように、接続点ｙに現れる第２制御信号Ｖｙの電圧よりも低くなる。
クロック信号ＣＬＫが立ち上がる前には接続点ｘ、ｙの電圧は共にローレベルにあり、また、第１出力電圧Ｖout1と第２出力電圧Ｖout2は、直前の比較結果を保持している。しかし、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて、接続点ｘ、ｙの電圧が立ち上がってハイレベルになると、ラッチ回路４３Ｂは、第４トランジスタＭ４および第５トランジスタＭ５が共にオン、第１２トランジスタＭ１２および第１３トランジスタＭ１３が共にオフになる。したがって、接続点Ｎ１つまり第１出力電圧Ｖout1および接続点Ｎ２つまり第２出力電圧Ｖout2が共にローレベルになり、ラッチ回路４３Ｂはリセットされる。この際、第８トランジスタＭ８および第９トランジスタＭ９のオン動作により、第１２トランジスタＭ１２および第１３トランジスタＭ１３の各ドレイン電圧がローレベルにされ、その電位がふらつかないように固定される。
その後、第１容量ＣD1および第２容量ＣD2がそれぞれ第１入力電圧Ｖin1および第２入力電圧Ｖin2に依存したインピーダンスで放電することにより、接続点ｙの電圧Ｖｙは接続点ｘの電圧Ｖｘよりも高くなる。したがって、第１３トランジスタＭ１３が第１２トランジスタＭ１２よりも速く非導通状態に、第５トランジスタＭ５が第４トランジスタＭ４よりも速く導通状態に近づく。このため、接続点Ｎ２の電圧が接続点Ｎ１の電圧よりも速くローレベルになろうとする。この状況は、第６トランジスタＭ６，第１０トランジスタＭ１０，第７トランジスタＭ７および第１１トランジスタＭ１１によって正帰還がかけられる。この結果、最終的に、図９（ｃ）に示すように、接続点Ｎ１つまり第１出力電圧Ｖout1はハイレベル、接続点Ｎ２つまり第２出力電圧Ｖout2はローレベルに落ち着き、その状態がラッチ回路４３Ｂによってラッチされる。
これらの一連の動作はクロック信号ＣＬＫの立ち上がりエッジタイミングにだけ行われ、立ち下がりエッジタイミングには行われない。その後、クロック信号ＣＬＫの次回の立ち上がりエッジタイミングにおいて、同様な動作が行われるが、第１入力電圧Ｖin1と第２入力電圧Ｖin2との大小関係に変化がないと、図９（ｃ）に示すように、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて第１出力電圧Ｖout1および第２出力電圧Ｖout2の電圧レベルの状態は維持される。
このような変形例による比較回路４１Ｂによっても、第１の実施形態による比較回路４１Ａと同様な作用効果が奏される。
図１０は、本発明の第２の実施形態による比較回路５１Ａの回路図である。図１０において図６と同一または相当する部分には同一符号を付してその説明は省略する。
この比較回路５１Ａは、ラッチ回路５３Ａに第１４トランジスタＭ１４および第１５トランジスタＭ１５を備える点だけが、第１の実施形態による比較回路４１Ａと相違する。その他の構成は、第１の実施形態による比較回路４１Ａと同じである。
第１４トランジスタＭ１４は、ゲート端子に接続点ｘが接続され、ドレイン端子に第２出力端子out2が接続され、ソース端子に第４〜第７トランジスタＭ４〜Ｍ７の各ソース端子が接続されている。第１５トランジスタＭ１５は、ゲート端子に接続点ｙが接続され、ドレイン端子に第１出力端子out1が接続され、ソース端子に第４〜第７トランジスタＭ４〜Ｍ７の各ソース端子が接続されている。
第１の実施形態による比較回路４１Ａでは、クロック信号ＣＬＫの立ち下がりエッジタイミングに前置増幅回路４２Ａからラッチ回路４３Ａに第１制御信号Ｖｘおよび第２制御信号Ｖｙが入力されて、ラッチ回路４３Ａにリセットがかけられた後、第４トランジスタＭ４および第５トランジスタＭ５に、それぞれ、第１出力電圧Ｖout1と第２出力電圧Ｖout2に応じた電荷がキックバックされる。第４トランジスタＭ４にキックバックされた電荷と、第５トランジスタＭ５にキックバックされた電荷の差は、直後の前置増幅回路４３Ａの増幅動作に影響を与える。つまり、比較回路４１Ａによって行われる第１入力電圧Ｖin1と第２入力電圧Ｖin2の比較は、クロック信号ＣＬＫの前回の立ち下がりエッジタイミングにおける比較結果から影響を受けることがある。
しかし、第２の実施形態による比較回路５１Ａによれば、第２出力端子out2から出力される前回の比較結果に応じた電圧が第１４トランジスタＭ１４のドレイン端子に印加されることで、第１出力端子out1から出力される前回の比較結果に応じた電荷の影響を第４トランジスタＭ４から受ける接続点ｘには、第２出力端子out2から出力される前回の比較結果に応じた電荷の影響が及ぶ。また、第１出力端子out1から出力される前回の比較結果に応じた電圧が第１５トランジスタＭ１５のドレイン端子に印加されることで、第２出力端子out2から出力される前回の比較結果に応じた電荷の影響を第５トランジスタから受ける接続点ｙには、第１出力端子out1から出力される前回の比較結果に応じた電荷の影響が及ぶ。したがって、接続点ｘおよび接続点ｙには、それぞれ、第１出力端子out1および第２出力端子out2の双方からそれぞれ出力される前回の比較結果が及ぶことになる。
第１出力端子out1および第２出力端子out2からそれぞれ出力される前回の比較結果は、電圧レベルが相反するものである。よって、接続点ｘおよび接続点ｙに前回の比較結果が及ぼす影響は、ほぼ等しくなり、相殺される。したがって、クロック信号ＣＬＫの次回の立ち下がりエッジタイミングに、前置増幅回路４２Ａからラッチ回路５３Ａへ出力される第１制御信号Ｖｘおよび第２制御信号Ｖｙは、相対的に前回の比較結果が低減されたものになる。このため、比較回路５１Ａよる電圧の比較は、前回の比較結果から影響を受け難く行われ、前回の比較結果からの影響が低減する。
図１１は、第２の実施形態による比較回路５１Ａの変形例による比較回路５１Ｂの回路図である。図１１において図８および図１０と同一または相当する部分には同一符号を付してその説明は省略する。
この変形例による比較回路５１Ｂは、第１，第２トランジスタＭ１，Ｍ２および第４〜第１５トランジスタＭ４〜Ｍ１５のチャネルの極性、および、電源電圧ＶDDおよび基準電圧ＶSSの印加方向が、第２の実施形態による比較回路５１Ａと相違する。また、クロック信号ＣＬＫの特定変化タイミングが立ち上がりエッジタイミングになっている点で、第２の実施形態による比較回路５１Ａと相違する。その他の構成は、第２の実施形態による比較回路５１Ａと同じである。
すなわち、第２の実施形態による比較回路５１Ａでは、前置増幅回路４２Ａを構成する第１および第２トランジスタＭ１，Ｍ２がＰＭＯＳトランジスタ、ラッチ回路５３Ａを構成する第４〜第９トランジスタＭ４〜Ｍ９および第１４，第１５トランジスタＭ１４，Ｍ１５がＰＭＯＳトランジスタ、第１０〜第１３トランジスタＭ１０〜Ｍ１３がＮＭＯＳトランジスタであった。しかし、この変形例による比較回路５１Ｂでは、前置増幅回路４２Ｂを構成する第１および第２トランジスタＭ１，Ｍ２がＮＭＯＳトランジスタ、ラッチ回路４３Ｂを構成する第４〜第９トランジスタＭ４〜Ｍ９および第１４，第１５トランジスタＭ１４，Ｍ１５がＮＭＯＳトランジスタ、第１０〜第１３トランジスタＭ１０〜Ｍ１３がＰＭＯＳトランジスタから構成される。また、第２の実施形態による比較回路５１Ａにおける電源電圧ＶDDがこの変形例による比較回路５１Ｂでは基準電圧ＶSSに置き換えられ、第２の実施形態による比較回路５１Ａにおける基準電圧ＶSSがこの変形例による比較回路５１Ｂでは電源電圧ＶDDに置き換えられている。そして、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて、ラッチ回路５３Ｂの出力がローレベルにリセットされる。
このような変形例による比較回路５１Ｂによっても、第２の実施形態による比較回路５１Ａと同様な作用効果が奏される。
図１２は、本発明の第３の実施形態による比較回路６１Ａの回路図である。図１２において図６と同一または相当する部分には同一符号を付してその説明は省略する。
この第３の実施形態による比較回路６１Ａは、前置増幅回路６２Ａに第３トランジスタＭ３を備える点だけが、第１の実施形態による比較回路４１Ａと相違する。その他の構成は、第１の実施形態による比較回路４１Ａと同じである。第３トランジスタＭ３は、第１トランジスタＭ１と第２トランジスタＭ２の接続点に接続されており、ゲート端子にクロック信号が与えられている。
図１３は、図１２に示す比較回路６１Ａの回路各部の電圧変化を示すタイミングチャート図である。図１３において図７と同一または相当する部分には同一符号を付してその説明は省略する。
第３の実施形態による比較回路６１Ａによれば、クロック信号ＣＬＫの立ち下がりエッジタイミングにおいて、第１トランジスタＭ１および第２トランジスタＭ２が動作するときに、第３トランジスタＭ３も同時に動作する。このとき、第３トランジスタＭ３のオン抵抗により、第３トランジスタＭ３のドレインにおける接続点Ｂの電圧は、図１３（ｂ）に示すように、低下する。よって、第１トランジスタＭ１および第２トランジスタＭ２の各ソース端子にかかる電圧は小さくなる。したがって、クロック信号ＣＬＫの立ち下がりエッジタイミングにおいて、第１入力電圧Ｖin1に応じて第１トランジスタＭ１を流れる電流、および、第２入力電圧Ｖin2に応じて第２トランジスタＭ２を瞬間的に流れる電流は、それらのピーク値が抑制される。このため、比較回路６１Ａで消費される電力を低減することができる。
図１４は、第３の実施形態による比較回路６１Ａの変形例による比較回路６１Ｂの回路図である。また、図１５は、図１４に示す比較回路６１Ｂの回路各部の電圧変化を示すタイミングチャート図である。図１４および図１５において図８、図１２および図１３と同一または相当する部分には同一符号を付してその説明は省略する。
この変形例による比較回路６１Ｂは、第１〜第１３トランジスタＭ１〜Ｍ１３のチャネルの極性、および、電源電圧ＶDDおよび基準電圧ＶSSの印加方向が、第３の実施形態による比較回路６１Ａと相違する。また、クロック信号ＣＬＫの特定変化タイミングが立ち上がりエッジタイミングになっている点で、第３の実施形態による比較回路６１Ａと相違する。その他の構成は、第３の実施形態による比較回路６１Ａと同じである。
すなわち、第３の実施形態による比較回路６１Ａでは、前置増幅回路６２Ａを構成する第１〜第３トランジスタＭ１〜Ｍ３がＰＭＯＳトランジスタ、ラッチ回路４３Ａを構成する第４〜第９トランジスタＭ４〜Ｍ９がＰＭＯＳトランジスタ、第１０〜第１３トランジスタＭ１０〜Ｍ１３がＮＭＯＳトランジスタであった。しかし、この変形例による比較回路６１Ｂでは、前置増幅回路６２Ｂを構成する第１〜第３トランジスタＭ１〜Ｍ３がＮＭＯＳトランジスタ、ラッチ回路４３Ｂを構成する第４〜第９トランジスタＭ４〜Ｍ９がＮＭＯＳトランジスタ、第１０〜第１３トランジスタＭ１０〜Ｍ１３がＰＭＯＳトランジスタから構成される。また、第３の実施形態による比較回路６１Ａにおける電源電圧ＶDDがこの変形例による比較回路６１Ｂでは基準電圧ＶSSに置き換えられ、第３の実施形態による比較回路６１Ａにおける基準電圧ＶSSがこの変形例による比較回路６１Ｂでは電源電圧ＶDDに置き換えられている。そして、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて、ラッチ回路４３Ｂの出力がローレベルにリセットされる。
この比較回路６１Ｂでは、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて、第１トランジスタＭ１および第２トランジスタＭ２が動作するときに、第３トランジスタＭ３も同時に動作する。このとき、第３トランジスタＭ３のオン抵抗により、第３トランジスタＭ３のドレインにおける接続点Ｂの電圧は、図１５（ｂ）に示すように、上昇する。よって、第１トランジスタＭ１および第２トランジスタＭ２の各ソース端子にかかる電圧は小さくなる。したがって、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて、第１入力電圧Ｖin1に応じて第１トランジスタＭ１を流れる電流、および、第２入力電圧Ｖin2に応じて第２トランジスタＭ２を瞬間的に流れる電流は、それらのピーク値が抑制される。このため、比較回路６１Ｂで消費される電力を低減することができ、変形例による比較回路６１Ｂによっても、第３の実施形態による比較回路６１Ａと同様な作用効果が奏される。
図１６は、本発明の第４の実施形態による比較回路７１Ａの回路図である。図１６において図１０および図１２と同一または相当する部分には同一符号を付してその説明は省略する。
この第４の実施形態による比較回路７１Ａは、第３の実施形態による比較回路６１Ａと同様に前置増幅回路６２Ａに第３トランジスタＭ３を備える点だけが、第２の実施形態による比較回路５１Ａと相違する。その他の構成は、第２の実施形態による比較回路５１Ａと同じである。
この第４の実施形態による比較回路７１Ａにおいても、前置増幅回路６２Ａに第３トランジスタＭ３を備えることで、第３の実施形態による比較回路６１Ａと同様な作用効果が奏される。
図１７は、本発明の第４の実施形態による比較回路７１Ａの変形例による比較回路７１Ｂの回路図である。図１７において図１１および図１４と同一または相当する部分には同一符号を付してその説明は省略する。
この変形例による比較回路７１Ｂは、第３の実施形態の変形例による比較回路６１Ｂと同様に前置増幅回路６２Ｂに第３トランジスタＭ３を備える点だけが、第２の実施形態の変形例による比較回路５１Ｂと相違する。その他の構成は、第２の実施形態の変形例による比較回路５１Ｂと同じである。
この変形例による比較回路７１Ｂにおいても、前置増幅回路６２Ｂに第３トランジスタＭ３を備えることで、第３の実施形態による比較回路６１Ａと同様な作用効果が奏される。
上記の各実施形態および変形例による比較回路４１Ａ，４１Ｂ，５１Ａ，５１Ｂ，６１Ａ，６１Ｂ，７１Ａおよび７１Ｂは、アナログ信号をデジタル信号に変換するＡ／Ｄコンバータなどにおけるコンパレータに利用することで、デジタル・アナログ混載ＬＳＩのシステム全体での高速化と共に低消費電力化に寄与することができる。
４１Ａ，４１Ｂ，５１Ａ，５１Ｂ，６１Ａ，６１Ｂ，７１Ａ，７１Ｂ…比較回路
４２Ａ，４２Ｂ，６２Ａ，６２Ｂ…前置増幅回路
４３Ａ，４３Ｂ，５３Ａ，５３Ｂ…ラッチ回路
Ｍ１〜Ｍ１５…第１トランジスタ〜第１５トランジスタ
ＣD1，ＣD2…第１，第２容量
in1，in2…入力端子
out1，out2…出力端子
Ｖin1，Ｖin2…入力電圧
Ｖout1，Ｖout2…出力電圧
ＶDD…電源電圧
ＶSS…基準電圧
ＣＬＫ…クロック信号
Ｖｘ，Ｖｙ…第１，第２制御信号

Claims (5)

  1. 入力される第１入力電圧および第２入力電圧間の電圧差を増幅する前置増幅回路と、増幅された前記電圧差に基づいて前記第１入力電圧と前記第２入力電圧の大きさを比較して比較結果をラッチするラッチ回路とを備える比較回路において、
    前記前置増幅回路は、クロック信号の特定変化タイミングにおいて反転した後、入力される前記第１入力電圧および前記第２入力電圧の各大きさに応じた速さで復帰する第１制御信号および第２制御信号に、前記第１入力電圧および前記第２入力電圧を変換し、
    前記ラッチ回路は、前記第１制御信号および前記第２制御信号に基づいて前記第１入力電圧と前記第２入力電圧の大きさを比較する
    ことを特徴とする比較回路。
  2. 前記前置増幅回路は、第１トランジスタと第２トランジスタと第１容量と第２容量とを備え、
    前記第１および第２トランジスタの各ソース端子は電源電圧または基準電圧のいずれか一方に接続され、
    前記第１トランジスタのゲート端子に前記第１入力電圧が入力され、前記第２トランジスタのゲート端子に前記第２入力電圧が入力され、
    前記第１トランジスタのドレイン端子と前記第１容量の一方の端子とは前記第１制御信号を前記ラッチ回路へ出力する第１制御信号端子に接続され、
    前記第２トランジスタのドレイン端子と前記第２容量の一方の端子とは前記第２制御信号を前記ラッチ回路へ出力する第２制御信号端子に接続され、
    前記第１容量の他方の端子と前記第２容量の他方の端子とに前記クロック信号が与えられることを特徴とする請求項１に記載の比較回路。
  3. 前記クロック信号がゲート端子に与えられる第３トランジスタのドレイン端子が前記第１トランジスタと第２トランジスタの接続点に接続され、前記第３トランジスタのソース端子が電源電圧または基準電圧のいずれか一方に接続されることを特徴とする請求項２に記載の比較回路。
  4. 前記ラッチ回路は、チャネルの極性が第１の極性である第４〜第９トランジスタと、チャネルの極性が第２の極性である第１０〜第１３トランジスタとから構成され、
    前記第４〜第９トランジスタの各ソース端子は電源電圧または基準電圧のいずれか一方に接続され、
    前記第１２および前記第１３トランジスタの各ソース端子は、前記第４〜第９トランジスタの各ソース端子が電源電圧に接続されるときに基準電圧に接続され、前記第４〜第９トランジスタの各ソース端子が基準電圧に接続されるときに電源電圧に接続され、
    前記第４，前記第６および前記第１０トランジスタの各ドレイン端子、並びに、前記第７および前記第１１トランジスタの各ゲート端子は第１出力端子に接続され、
    前記第５，前記第７および前記第１１トランジスタの各ドレイン端子、並びに、前記第６および前記第１０トランジスタの各ゲート端子は第２出力端子に接続され、
    前記第１０トランジスタのソース端子と前記第８および前記第１２トランジスタの各ドレイン端子とは相互に接続され、
    前記第１１トランジスタのソース端子と前記第９および前記第１３トランジスタの各ドレイン端子とは相互に接続され、
    前記第１制御信号端子は、前記第４，前記第８および前記第１２トランジスタの各ゲートに接続され、
    前記第２制御信号端子は、前記第５，前記第９および前記第１３トランジスタの各ゲートに接続される
    ことを特徴とする請求項２または請求項３のいずれか１項に記載の比較回路。
  5. 前記第１制御信号端子がゲート端子に接続され、ドレイン端子が前記第２出力端子に接続され、ソース端子が前記第４〜第７トランジスタの各ソース端子と接続される第１４トランジスタと、
    前記第２制御信号端子がゲート端子に接続され、ドレイン端子が前記第１出力端子に接続され、ソース端子が前記第４〜第7トランジスタの各ソース端子と接続される第１５トランジスタと
    を備えることを特徴とする請求項４に記載の比較回路。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190286178A1 (en) * 2018-03-15 2019-09-19 Samsung Display Co., Ltd. Wide common mode high resolution comparator
CN110838847A (zh) * 2019-11-29 2020-02-25 湖南国科微电子股份有限公司 一种动态比较器及其控制方法
WO2021200415A1 (ja) * 2020-03-30 2021-10-07 ソニーセミコンダクタソリューションズ株式会社 コンパレータ及びアナログ－デジタル変換器
JPWO2021251305A1 (ja) * 2020-06-11 2021-12-16
CN112332848B (zh) * 2020-11-10 2023-05-26 电子科技大学 一种比较时间动态调整的低功耗比较器电路
CN112910452A (zh) * 2021-03-02 2021-06-04 河南科技大学 一种低失调低功耗高速动态比较器及其应用
US11962440B2 (en) * 2021-12-14 2024-04-16 Qualcomm Incorporated Decision feedback equalizer for low-voltage high-speed serial links
US12021669B2 (en) 2022-11-11 2024-06-25 Qualcomm Incorporated Clocked comparator with series decision feedback equalization

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63103513A (ja) * 1986-10-20 1988-05-09 Nec Corp 入力回路
JP4757104B2 (ja) * 2006-06-13 2011-08-24 三菱電機株式会社 半導体集積回路
JP5412639B2 (ja) * 2008-10-31 2014-02-12 国立大学法人東京工業大学 比較器及びアナログデジタル変換器
WO2011126049A1 (ja) * 2010-04-06 2011-10-13 国立大学法人 鹿児島大学 比較器、差動アンプ回路、ラッチ回路、及びアナログデジタル変換器
CN102571093B (zh) * 2010-12-23 2014-12-31 无锡华润上华半导体有限公司 比较器及a/d转换器
US8487659B2 (en) 2011-04-22 2013-07-16 Analog Devices, Inc. Comparator with adaptive timing
JP6299437B2 (ja) * 2014-05-30 2018-03-28 富士通株式会社 コンパレータ、電子回路、及びダブルテイルコンパレータの制御方法
GB2529686A (en) * 2014-08-29 2016-03-02 Ibm High-speed comparator for analog-to-digital converter

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