JP6767328B2 - ソレノイド駆動回路 - Google Patents

Description

本発明は、ソレノイド駆動回路に関し、詳しくは、ドライブ素子である半導体スイッチング素子をサージから保護するための技術に関する。

特許文献１には、スイッチング素子により誘導負荷を駆動するシステムにおいて、前記誘導負荷によるバックサージを前記スイッチング素子の耐電圧より低い所定のクランプ電圧でクランプすることによって前記スイッチング素子を保護するサージ吸収回路であって、ツェナーダイオードと逆流防止用ダイオードとを直列に接続してなるクランプ部を、前記誘導負荷と前記スイッチング素子の間と、前記システムの正電位との間に接続したサージ吸収回路が開示されている。

特開平１０−１３６５６４号公報

ソレノイドの駆動回路において、ドライブ素子としての半導体スイッチング素子を電圧サージから保護するために、アクティブクランプ回路を設けたり、ソレノイドと並列に還流ダイオードを接続したりする場合があった。
しかし、還流ダイオードを備える駆動回路では、半導体スイッチング素子のＰＷＭ制御中は損失を少なくできるが、ＰＷＭ制御を停止したときに応答良くオフ状態に移行させることができない。一方、アクティブクランプ回路を備えた駆動回路では、ＰＷＭ制御を停止したときに応答良くオフ状態に移行させることができるが、ＰＷＭ制御中は損失が大きくまた電流の振幅が大きくなるという問題があった。

本発明は、従来の実情に鑑みてなされたものであり、その目的は、ＰＷＭ制御中の損失を抑制しつつＰＷＭ制御を停止したときに充分な応答性が得られる、ソレノイド駆動回路を提供することを目的とする。

本発明によれば、その１つの態様において、第１半導体スイッチング素子がＰＷＭ制御されてソレノイドが駆動される駆動回路であって、還流ダイオードと第２半導体スイッチング素子との直列回路をソレノイドと並列に接続し、ＰＷＭ制御中のオフ状態で第２半導体スイッチング素子をフルオン状態に駆動し、ＰＷＭ制御が停止されたときに第２半導体スイッチング素子をハーフオン状態に駆動する。

本発明によれば、ＰＷＭ制御中の損失を抑制しつつＰＷＭ制御を停止したときに充分な応答性が得られる。

ソレノイド駆動回路の一態様を示す回路図である。 ソレノイド駆動回路の動作を説明するためのタイムチャートである。 ＰＷＭ制御される半導体スイッチング素子のアクティブクランプ回路を示す回路図である。 アクティブクランプ回路によるサージ吸収動作を説明するためのタイムチャートである。 還流ダイオードによるサージ吸収動作を説明するためのタイムチャートである。 放電回路の別の態様を示す回路図である。

以下、本発明に係るソレノイド駆動回路の実施形態を図面に基づいて説明する。
図１は、ソレノイド駆動回路の一態様を示す回路図である。
図１のソレノイド駆動回路１００は、例えば、車両のブレーキ液圧制御装置におけるアクチュエータ駆動用のソレノイドに適用される駆動回路であり、車両のブレーキ液圧制御装置などの電子制御装置は、ソレノイド駆動回路１００を一体的に備えることができ、また、外部のソレノイド駆動回路１００に対して制御信号を出力することができる。
但し、本発明のソレノイド駆動回路は、ブレーキ液圧制御装置におけるアクチュエータ駆動用のソレノイドに限定されることはなく、ソレノイド（誘導負荷）を駆動する駆動回路におけるサージ対策として広く適用できることは明らかである。

図１において、電源ＶＢの正極側にソレノイド１０の一端が接続され、ソレノイド１０の他端には、ドライブ素子としての第１半導体スイッチング素子２０が接続される。
ｎチャネル型ＦＥＴである第１半導体スイッチング素子２０は、ドレイン端子Ｄがソレノイド１０の他端に接続され、ソース端子Ｓは接地される。つまり、第１半導体スイッチング素子２０は、所謂ローサイドスイッチである。
また、第１半導体スイッチング素子２０は、接地側からソレノイド１０に向けて電流を流す寄生ダイオード２０ａを有する。

第１半導体スイッチング素子２０のゲート端子Ｇには、図示を省略したゲート駆動回路がＰＷＭ信号に基づき出力するゲート電圧信号が供給され、第１半導体スイッチング素子２０のオンオフ、換言すれば、ソレノイド１０の通電がＰＷＭ制御される。
第１半導体スイッチング素子２０のゲート−ソース間電圧ＶＧＳとして閾値電圧よりも高い電圧が印加されると、第１半導体スイッチング素子２０はオン状態になり、ドレイン端子Ｄからソース端子Ｓに向かって電流（ドレイン電流）が流れ、ソレノイド１０は磁場を発生させる。

一方、第１半導体スイッチング素子２０のゲート−ソース間電圧ＶＧＳとして閾値電圧よりも低い電圧が印加されると、第１半導体スイッチング素子２０はオフ状態になり、ドレイン−ソース端子間に電流（ドレイン電流）が流れず、ソレノイド１０は磁場の発生を停止する。
ここで、ゲート電圧信号のＰＷＭ制御におけるデューティ比（ＰＷＭ周期当たりのオン時間割合）に応じて、ソレノイド１０に印加される平均電圧（ソレノイド１０に流れる平均電流）が制御される。

ソレノイド１０はインダクタンスと抵抗からなる誘導負荷で、供給電源をオフしたときに逆起電圧（電圧サージ）が発生するため、ソレノイド駆動回路１００は、サージから第１半導体スイッチング素子２０を保護するための回路（以下、サージ吸収回路３０と称する。）を備えている。

以下で、サージ吸収回路３０を詳細に説明する。
サージ吸収回路３０は、フリーホイール回路４０、アクティブクランプ回路５０、ブートストラップ回路６０、放電回路７０で構成される。

フリーホイール回路４０は、第１半導体スイッチング素子２０をオフしたときに流れようとする電流を、電源ＶＢの正極側に還流させ、過大な電圧が第１半導体スイッチング素子２０に加わることを抑止する回路であり、第１ダイオード（還流ダイオード、フリーホイールダイオード）Ｄ１をソレノイド１０と並列に接続して構成される。
また、フリーホイール回路４０の第１ダイオードＤ１と直列に第２半導体スイッチング素子４２が接続される。第２半導体スイッチング素子４２は、ｎチャネル型ＦＥＴである。

詳細には、第１ダイオードＤ１のカソードは電源ＶＢの正極側に接続され、第１ダイオードＤ１のアノードには第２半導体スイッチング素子４２のソース端子Ｓが接続され、第２半導体スイッチング素子４２のドレイン端子Ｄは、ソレノイド１０と第１半導体スイッチング素子２０のドレイン端子Ｄとの間に接続される。
第２半導体スイッチング素子４２は、電源ＶＢ側から第１半導体スイッチング素子２０に向けて電流を流す寄生ダイオード４２ａを有する。

一方、アクティブクランプ回路５０は、第２半導体スイッチング素子４２のドレイン−ソース端子間の電圧が所定のクランプ電圧（＞電源電圧）を超えることを抑止する回路である。
アクティブクランプ回路５０は、ツェナーダイオードＺ（定電圧素子）を第２半導体スイッチング素子４２のゲート−ドレイン端子間に接続して構成される。

図１の例では、ツェナーダイオードＺは、第１ツェナーダイオードＺ１と第２ツェナーダイオードＺ２とを直列接続した２素子で構成され、プラス及びマイナスのサージを吸収する定電圧素子である。
また、第２半導体スイッチング素子４２のゲート−ソース端子間には第１抵抗Ｒ１が接続される。

なお、ツェナーダイオードＺとして、例えば、カソードを第１半導体スイッチング素子２０のドレイン端子Ｄ側とするツェナーダイオードと逆流防止用のダイオードとの直列回路を、第２半導体スイッチング素子４２のゲート−ドレイン端子間に接続することができる。
また、第１ツェナーダイオードＺ１と第２ツェナーダイオードＺ２との直列接続した２素子の構成に代えて、第１ツェナーダイオードＺ１と第２ツェナーダイオードＺ２との直列回路を１素子化した双方向ツェナーダイオードを用いることができる。

ここで、ツェナーダイオードＺの降伏電圧（ツェナー電圧）は第２半導体スイッチング素子４２のドレイン−ソース端子間の降伏電圧（耐圧）よりも低く設定される。
これにより、サージが発生して第２半導体スイッチング素子４２のドレイン電圧が上昇したときに、ツェナーダイオードＺは第２半導体スイッチング素子４２よりも先に降伏（ブレークダウン）し、第２半導体スイッチング素子４２のドレイン−ソース端子間の電圧を所定のクランプ電圧にクランプする。

ツェナーダイオードＺが降伏して電流が流れるようになると、第２半導体スイッチング素子４２のゲート−ソース端子間の電圧ＶＧＳが閾値電圧を超えて第２半導体スイッチング素子４２がオンし、第２半導体スイッチング素子４２のドレイン−ソース端子間に電流が流れるようになる。

そして、第２半導体スイッチング素子４２のドレイン−ソース端子間に電流が流れるようになると、第２半導体スイッチング素子４２のドレイン電圧が下がることで、ツェナーダイオードＺに電流が流れなくなるため、電圧ＶＧＳが閾値電圧を下回るようになって第２半導体スイッチング素子４２がオフし、第２半導体スイッチング素子４２がオフすると再度第２半導体スイッチング素子４２のドレイン電圧がサージによって上がって、ツェナーダイオードＺが降伏することを繰り返す。

上記のように、サージの発生によって、ツェナーダイオードＺ降伏、電圧ＶＧＳ上昇、第２半導体スイッチング素子４２オン、電圧ＶＧＳ低下、第２半導体スイッチング素子４２オフ、ツェナーダイオードＺ降伏を繰り返す状態が、本願における第２半導体スイッチング素子４２のハーフオン状態である。
そして、第２半導体スイッチング素子４２のハーフオン状態では、ソレノイド１０のエネルギーが、第２半導体スイッチング素子４２で熱として消費される。
上記のように、アクティブクランプ回路５０は、アクティブクランプ動作状態で第２半導体スイッチング素子４２をハーフオン状態に駆動する手段（第２駆動手段）である。

一方、第２半導体スイッチング素子４２は、後述するようにブートストラップ回路６０によってもオン状態に駆動されるよう構成され、ブートストラップ回路６０が生成する昇圧電圧によってゲート駆動される状態がフルオン状態である。
係るフルオン状態では、大きなドレイン電流が継続して流れ、第２半導体スイッチング素子４２の抵抗損失はハーフオン状態よりも小さくなる。つまり、第２半導体スイッチング素子４２のハーフオン状態は、第２半導体スイッチング素子４２の抵抗損失がフルオン状態よりも大きいオン状態である。

次に、ブートストラップ回路６０を説明する。
ブートストラップ回路６０は、第２ダイオードＤ２、コンデンサＣ１及び第２抵抗Ｒ２で構成される。

詳細には、第２ダイオードＤ２はアノード側が電源ＶＢの正極側に接続され、第２ダイオードＤ２のカソード側にコンデンサＣ１の一端が接続され、コンデンサＣ１の他端に第２抵抗Ｒ２の一端が接続され、第２抵抗Ｒ２の他端は第１半導体スイッチング素子２０のドレイン端子Ｄ側に接続されて、第２ダイオードＤ２、コンデンサＣ１及び第２抵抗Ｒ２の直列に接続され、係る第２ダイオードＤ２、コンデンサＣ１及び第２抵抗Ｒ２の直列回路は、ソレノイド１０と並列に接続される。
更に、第２ダイオードＤ２とコンデンサＣ１との間は、第２半導体スイッチング素子４２のゲート端子Ｇに接続される。

係るブートストラップ回路６０は、ＰＷＭ制御による第１半導体スイッチング素子２０のスイッチングによってコンデンサＣ１に充電し、昇圧電圧を第２半導体スイッチング素子４２のゲート端子Ｇに供給する。
つまり、第１半導体スイッチング素子２０がオンされ、コンデンサＣ１のマイナス側の電位が接地電位になると、コンデンサＣ１は第２ダイオードＤ２を介して電源電圧付近にまで充電される。

一方、第１半導体スイッチング素子２０がオフされると、コンデンサＣ１のマイナス側が電源電圧となるので、コンデンサＣ１のプラス側の電位は電源電圧よりも高く昇圧され、この電源電圧よりも高い電圧（昇圧電圧）がゲート電圧として第２半導体スイッチング素子４２のゲート端子Ｇに印加され、第２半導体スイッチング素子４２のゲート−ソース端子間の電圧ＶＧＳが閾値電圧よりも高くなることで、第２半導体スイッチング素子４２はオン状態（フルオン状態）になる。

なお、ブートストラップ回路６０により第２半導体スイッチング素子４２がオン状態に駆動される状態は、コンデンサＣ１に蓄積された電荷によって継続するので、アクティブクランプ回路５０によるハーフオン状態と区別し、本願ではフルオン状態と称する。
このように、ブートストラップ回路６０は、第１半導体スイッチング素子２０のＰＷＭ制御中のオフ状態で、第２半導体スイッチング素子４２をフルオン状態に駆動する手段（第１駆動手段）である。

放電回路７０は、コンデンサＣ１の電荷を放電させる回路であり、一端がコンデンサＣ１のプラス側に接続され他端が接地される放電抵抗Ｒ３で構成される。
そして、コンデンサＣ１の電荷は、第１半導体スイッチング素子２０がオフ状態で放電抵抗Ｒ３を介して放電され、ブートストラップ回路６０が第２半導体スイッチング素子４２に供給するゲート電圧は、第１半導体スイッチング素子２０がオフされた時点から放電の進行に伴って徐々に電源電圧に近づき、第２半導体スイッチング素子４２のゲート−ソース端子間の電圧ＶＧＳが閾値電圧よりも低くなったときに第２半導体スイッチング素子４２はオフ状態に切替わることになる。

ここで、第１半導体スイッチング素子２０がオフされた時点からブートストラップ回路６０によるゲート電圧の供給によって第２半導体スイッチング素子４２がオン状態を維持する時間は、第１半導体スイッチング素子２０のＰＷＭ周期内となるように設定される。
換言すれば、放電抵抗Ｒ３は、ブートストラップ回路６０が第２半導体スイッチング素子４２のゲート端子Ｇに供給する電圧を、第１半導体スイッチング素子２０のＰＷＭ周期内で第２半導体スイッチング素子４２がオフする電圧（電源電圧付近）にまで減衰させる。

ここで、放電抵抗Ｒ３は、ＰＷＭ制御中において第１半導体スイッチング素子２０のドレイン電圧が過大になることを抑制できる第２半導体スイッチング素子４２のフルオン時間を確保しつつ、第２半導体スイッチング素子４２のフルオン時間が過剰に長くなることがないような抵抗値、つまり、ＰＷＭ制御の停止後に無用にフルオン状態を維持しないような抵抗値（放電時定数）に設定される。

次に、サージ吸収回路３０の作用を図２のタイムチャートを参照しつつ説明する。
第１半導体スイッチング素子２０のＰＷＭ制御中（図２の時刻ｔ０−時刻ｔ１の間）は、第１半導体スイッチング素子２０のオン状態でコンデンサＣ１に充電され、第１半導体スイッチング素子２０がオフされるとコンデンサＣ１によって第２半導体スイッチング素子４２をフルオン状態とするゲート電圧が供給される。

第２半導体スイッチング素子４２のフルオン状態では、ソレノイド１０への通電遮断によるサージ電流は、第２半導体スイッチング素子４２及び第１ダイオードＤ１を介して電源ＶＢ側に還流されてソレノイド１０で消費され、第１半導体スイッチング素子２０のドレイン電圧が過大になることが抑止される。
換言すれば、第１半導体スイッチング素子２０のＰＷＭ制御中は、還流ダイオードである第１ダイオードＤ１による電流還流で第１半導体スイッチング素子２０をサージから保護する。

ここで、第２半導体スイッチング素子４２は継続的なオン状態であるフルオン状態であって大きなドレイン電流が流れるから、第１ダイオードＤ１及び第２半導体スイッチング素子４２を介して電流を還流させるときの抵抗損失が小さく、オフ状態でのソレノイド電流の変化が緩慢で損失が少ないため、ＰＷＭ制御に適している。
一方、第１半導体スイッチング素子２０のＰＷＭ制御が停止され（図２の時刻ｔ１）、第１半導体スイッチング素子２０のオフ時間が長くなると、コンデンサＣ１からの放電が進んで第２半導体スイッチング素子４２のゲート電圧が電源電圧付近にまで低下し、第２半導体スイッチング素子４２がオフ状態になって第１ダイオードＤ１を介した還流が停止されることになる。

このとき、ソレノイド１０のエネルギーが残っていて、第１半導体スイッチング素子２０（第２半導体スイッチング素子４２）のドレイン電圧が上昇すると（図２の時刻ｔ２）、ツェナーダイオードＺが降伏することで、アクティブクランプ回路５０は、第２半導体スイッチング素子４２のドレイン−ソース端子間の電圧ＶＧＳが所定のクランプ電圧を超えることを抑止するアクティブクランプ動作に移行する。

このアクティブクランプ動作によって、第２半導体スイッチング素子４２はオンオフを繰り返すハーフオン状態（発振状態）になり、ドレイン−ソース端子間の抵抗損失が大きいハーフオン状態の第２半導体スイッチング素子４２を介して電流が還流されることになる。
つまり、第２半導体スイッチング素子４２は、第１半導体スイッチング素子２０のＰＷＭ制御の停止に伴って、ブートストラップ回路６０によるフルオン状態から、アクティブクランプ回路５０によるハーフオン状態に自動的に切替わる。

係るアクティブクランプ動作状態（ハーフオン状態、図２の時刻ｔ２−時刻ｔ３の間）では、第２半導体スイッチング素子４２における抵抗損失（熱損失）が大きいため、短時間でソレノイド１０のエネルギーを消費でき、ＰＷＭ制御を停止したときにソレノイド１０は応答良くオフ状態に移行することになる。
例えば、ソレノイド１０がブレーキ液圧制御装置におけるアクチュエータ駆動用のソレノイドである場合、ＰＷＭ制御を停止したときにソレノイド１０を応答良くオフ状態に移行させる（ソレノイド電流を速やかに収束させる）ことができれば、ブレーキ液圧の応答性を改善できることになる。

以上のように、ソレノイド駆動回路１００は、第１ダイオードＤ１（還流ダイオード）と第２半導体スイッチング素子４２との直列回路をソレノイド１０と並列に接続し、第１半導体スイッチング素子２０のＰＷＭ制御中のオフ状態で第２半導体スイッチング素子４２をフルオン状態に駆動する第１駆動手段と、第１半導体スイッチング素子２０のＰＷＭ制御が停止されたときに第２半導体スイッチング素子４２をハーフオン状態に駆動する第２駆動手段と、を備える。
そして、係る構成としたことで、第１半導体スイッチング素子２０のＰＷＭ制御中は損失及び電流変化を抑制しつつ、第１半導体スイッチング素子２０のＰＷＭ制御が停止されたときに充分な応答性でソレノイド１０をオフ状態に移行させることができる。

図３は、第１半導体スイッチング素子２０に、サージ吸収回路としてのアクティブクランプ回路８０を設けた例を示す。
図３において、アクティブクランプ回路８０は、第１半導体スイッチング素子２０のドレイン−ゲート端子間に、ツェナーダイオードＺＰ（第１ツェナーダイオードＺＰ１及び第２ツェナーダイオードＺＰ２）を接続して構成される。

また、第１半導体スイッチング素子２０のゲート端子に一端が接続され、他端が接地されるプルダウン抵抗ＲＰＤを設けてある。
また、ゲート駆動回路９０は、ＰＷＭ信号に基づきゲート電圧信号を出力する回路であり、ゲート電圧信号の出力ラインにシリーズ抵抗ＲＳを設けてある。

図４は、前述のフリーホイール回路４０、アクティブクランプ回路５０、ブートストラップ回路６０、放電回路７０で構成されるサージ吸収回路３０を備えずに、図３に示したアクティブクランプ回路８０のみでサージ吸収を行うソレノイド駆動回路におけるＰＷＭ制御中のソレノイド電流の変化を示す。
第１半導体スイッチング素子２０がＰＷＭ制御中にオフされ、サージにより第１半導体スイッチング素子２０のドレイン電圧が所定のクランプ電圧に達すると、ツェナーダイオードＺＰが降伏し、サージ電流はツェナーダイオードＺＰ及びプルダウン抵抗ＲＰＤを介して流れるようになる。

また、プルダウン抵抗ＲＰＤに電流が流れることで、第１半導体スイッチング素子２０のゲート電圧が発生し、第１半導体スイッチング素子２０がオンし、第１半導体スイッチング素子２０のドレイン−ソース端子間に電流を流し、ソレノイド１０のエネルギーを第２半導体スイッチング素子４２で熱として消費させる。
係る構成では、ソレノイド１０のエネルギーを第２半導体スイッチング素子４２で熱として消費させるため、ＰＷＭ制御を停止したときにはソレノイド１０を応答良くオフ状態に移行させることができるが、第１半導体スイッチング素子２０のＰＷＭ制御中は損失が大きく、また、電流変化の振幅が大きくなってしまう。

一方、特開平１０−１３６５６４号公報に開示されるような還流ダイオードによるサージ吸収回路では、図５に示すように、ＰＷＭ制御中の損失が小さくまたソレノイド電流の振幅を小さくできるものの、ソレノイド１０のエネルギーをソレノイド１０自身で消費させるから、ＰＷＭ制御を停止してからのソレノイド電流の低下スピードが遅く、応答良くオフ状態に移行させることができない。

これに対し、フリーホイール回路４０、アクティブクランプ回路５０、ブートストラップ回路６０、放電回路７０で構成されるサージ吸収回路３０を備えたソレノイド駆動回路１００では、ＰＷＭ制御中は損失及び電流変化を抑制しつつ第１半導体スイッチング素子２０をサージから保護でき、かつ、ＰＷＭ制御を停止したときはソレノイド電流を速やかに低下させて、応答良くオフ状態に移行させることができる。

つまり、サージ吸収回路３０を備えたソレノイド駆動回路１００は、ＰＷＭ制御中は図５（還流ダイオードによってサージ吸収する場合）と同様なソレノイド電流変化を実現しつつ、ＰＷＭ制御が停止された後は図４（アクティブクランプ動作によってサージ吸収する場合）と同様な応答性を実現させることができる。
また、サージ吸収回路３０を備えたソレノイド駆動回路１００では、ＰＷＭ制御中の還流ダイオードによってサージを吸収する状態から、ＰＷＭ制御停止後のアクティブクランプ動作によってサージを吸収する状態に自動的に切替わり、簡便なシステム構成でＰＷＭ制御中に適したサージ吸収動作とＰＷＭ制御停止後に適したサージ吸収動作とを実現できる。

なお、図１に示した、フリーホイール回路４０、アクティブクランプ回路５０、ブートストラップ回路６０、放電回路７０で構成されるサージ吸収回路３０を備えたソレノイド駆動回路１００において、図３に示したように、アクティブクランプ回路８０（第２アクティブクランプ回路）を第１半導体スイッチング素子２０に備えた構成とすることができる。

この場合、第２半導体スイッチング素子４２のアクティブクランプ回路５０のクランプ電圧を、第１半導体スイッチング素子２０のアクティブクランプ回路８０のクランプ電圧よりも低く設定する。
これにより、第１半導体スイッチング素子２０のＰＷＭ制御が停止されたときに、第２半導体スイッチング素子４２のアクティブクランプ回路５０のツェナーダイオードＺを降伏させて、図２に示した回路動作を実現できる。

また、図１の放電回路７０は放電抵抗Ｒ３で構成されるが、図６に示すように、放電抵抗Ｒ４、ｎチャネル型ＦＥＴである第３半導体スイッチング素子９１、第３半導体スイッチング素子９１のゲート駆動回路９２で放電回路７１を構成することができる。
放電抵抗Ｒ４の一端は、コンデンサＣ１のプラス側に接続され、放電抵抗Ｒ４の他端には第３半導体スイッチング素子９１のドレイン端子Ｄが接続され、第３半導体スイッチング素子９１のソース端子Ｓは接地される。

そして、ゲート駆動回路９２は、第１半導体スイッチング素子２０のＰＷＭ制御中はゲート電圧の出力を遮断して第３半導体スイッチング素子９１をオフ状態に駆動し、第１半導体スイッチング素子２０のＰＷＭ制御が停止されたときに、抵抗Ｒ５を介してゲート電圧を出力して第３半導体スイッチング素子９１をオン状態に切り換える。
第３半導体スイッチング素子９１がオンになると、コンデンサＣ１に蓄えられている電荷が放電抵抗Ｒ４及び第３半導体スイッチング素子９１を介して放電され、第２半導体スイッチング素子４２のゲート−ソース端子間の電圧ＶＧＳを応答良く低下させることができ、アクティブクランプ回路５０によるアクティブクランプ動作への移行、引いては、ソレノイド１０のオフ状態への移行を早めることができる。

つまり、図６の放電回路７１では、ＰＷＭ制御中は放電を行わないから、放電抵抗Ｒ４の抵抗値をＰＷＭ制御の停止後に急速放電できる値に設定することができ、ＰＷＭ制御中のオフ状態で第２半導体スイッチング素子４２をフルオン状態に維持してフリーホイール回路４０によるサージ吸収を行わせ、ＰＷＭ制御の停止後はアクティブクランプ回路５０によるアクティブクランプ動作に速やかに移行させることができる。

上記実施形態で説明した各技術的思想は、矛盾が生じない限りにおいて、適宜組み合わせて使用することができる。
また、好ましい実施形態を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
例えば、上記実施形態では、半導体スイッチング素子としてｎチャネル型ＦＥＴを用いるが、半導体スイッチング素子はｎチャネル型ＦＥＴに限定されないことは明らかである。
また、上記のソレノイド駆動回路１００は、例えば、車両のブレーキ液圧を制御する電子制御装置内に組み込まれ、ブレーキ液圧を調整するアクチュエータ用のソレノイドを駆動する構成とすることができる。但し、ソレノイド駆動回路１００を備える電子制御装置は、車両のブレーキ液圧制御装置に限定されるものではなく、ソレノイドを駆動制御する種々の電子制御装置は、本願発明に係るソレノイド駆動回路を備えることができる。

１０…ソレノイド、２０…第１半導体スイッチング素子、３０…サージ吸収回路、４０…フリーホイール回路、４２…第２半導体スイッチング素子、５０…アクティブクランプ回路、６０…ブートストラップ回路、７０…放電回路、Ｄ１…第１ダイオード、Ｄ２…第２ダイオード、Ｃ１…コンデンサ、Ｚ…ツェナーダイオード、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…放電抵抗、ＶＢ…電源

Claims (7)

1. 電源に一端が接続されるソレノイドと、
   前記ソレノイドの他端に接続される第１半導体スイッチング素子と、
   を有し、
   前記第１半導体スイッチング素子がＰＷＭ制御されるソレノイド駆動回路であって、
   還流ダイオードと第２半導体スイッチング素子との直列回路を前記ソレノイドと並列に接続し、
   前記第１半導体スイッチング素子のＰＷＭ制御中のオフ状態で前記第２半導体スイッチング素子をフルオン状態に駆動する第１駆動手段と、
   前記第１半導体スイッチング素子のＰＷＭ制御が停止されたときに前記第２半導体スイッチング素子をハーフオン状態に駆動する第２駆動手段と、
   を設けた、ソレノイド駆動回路。
2. 前記第１駆動手段は、
   前記第１半導体スイッチング素子のスイッチングによってコンデンサに充電し、昇圧電圧を前記第２半導体スイッチング素子のゲート端子に供給するブートストラップ回路と、
   前記コンデンサの電荷を放電させる放電回路と、
   を含んで構成され、
   前記第２駆動手段は、
   前記第２半導体スイッチング素子のドレイン−ソース間の電圧が所定のクランプ電圧を超えることを抑止するアクティブクランプ回路を含んで構成される、
   請求項１記載のソレノイド駆動回路。
3. 前記放電回路は、
   一端が前記コンデンサの電源側に接続され他端が接地される放電抵抗を有する、
   請求項２記載のソレノイド駆動回路。
4. 前記放電抵抗は、
   前記ブートストラップ回路が前記第２半導体スイッチング素子のゲート端子に供給する電圧を、前記第１半導体スイッチング素子のＰＷＭ周期内で前記第２半導体スイッチング素子がオフする電圧にまで減衰させる、
   請求項３記載のソレノイド駆動回路。
5. 前記放電回路は、
   前記コンデンサの電源側と接地との間に接続される第３の半導体スイッチング素子を有する、
   請求項２記載のソレノイド駆動回路。
6. 前記第１半導体スイッチング素子は、前記第１半導体スイッチング素子のドレイン−ソース間の電圧が所定のクランプ電圧を超えることを抑止する第２アクティブクランプ回路を備え、
   前記第２半導体スイッチング素子のアクティブクランプ回路のクランプ電圧は、前記第２アクティブクランプ回路のクランプ電圧よりも低い、
   請求項２から請求項５のいずれか１つに記載のソレノイド駆動回路。
7. 電源に一端が接続されるソレノイドと、
   前記ソレノイドの他端に接続され第１半導体スイッチング素子と、
   を有し、
   前記第１半導体スイッチング素子がＰＷＭ制御されるソレノイド駆動回路であって、
   カソードが前記電源に接続される第１ダイオードと、前記第１ダイオードのアノードにソースが接続される第２半導体スイッチング素子との直接回路を前記ソレノイドと並列に接続し、
   前記第２半導体スイッチング素子のゲート−ソース間に第１抵抗を接続し、
   ツェナーダイオードを前記第２半導体スイッチング素子のゲート−ドレイン間に接続し、
   アノードが前記電源に接続される第２ダイオードと、一端が前記第２ダイオードのカソードに接続されるコンデンサと、前記コンデンサの他端に接続される第２抵抗との直列回路を前記ソレノイドと並列に接続し、
   前記第２ダイオードと前記コンデンサとの間を前記第２半導体スイッチング素子のゲートに接続し、
   前記第２ダイオードと前記コンデンサとの間に第３の抵抗の一端を接続し、
   前記第３の抵抗の他端を接地した、
   ソレノイド駆動回路。