JP6764726B2 - 電流インターフェース回路 - Google Patents
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Description
特許文献1に記載されている技術では、信号伝送路(差動信号伝送路)に接続した検出ユニットにより、差動信号伝送路の電位をモニタリングすることで、差動出力の開放状態及び短絡状態を検出する。
本発明は、上記のような問題点に着目してなされたもので、差動信号伝送路を介して送信する信号の波形の品質が劣化することを抑制することが可能な、電流インターフェース回路を提供することを目的とする。
(第一実施形態)
以下、本発明の第一実施形態について、図面を参照しつつ説明する。
図1及び図2を用いて、第一実施形態の構成を説明する。
図1中に表すように、電流インターフェース回路1は、例えば、プリント基板等に用いられており、出力制御部10と、差動信号伝送路20と、高電位側電流回路30と、低電位側電流回路40と、異常検出部50と、を備える。
Hレベル信号SHは、グラウンド(0V)を基準として、比較的高い値に設定した電圧レベルを含む信号である。
Lレベル信号SLは、Hレベル信号SHが含む電圧レベルよりも低い値に設定した電圧レベルを含む信号である。
また、差動信号伝送路20は、第一スイッチ部SW1と、第二スイッチ部SW2と、第三スイッチ部SW3と、第四スイッチ部SW4と、からなる、公知のH型ブリッジ回路を含む。
なお、図1中には、第一スイッチ部SW1、第二スイッチ部SW2、第三スイッチ部SW3、第四スイッチ部SW4が、出力制御部10からHレベル信号SHの入力を受けた状態を表す。
第一スイッチ部SW1と第二スイッチ部SW2との間には、高電位側第一ノードCPが配置されている。
高電位側第一ノードCPは、高電位側電流回路30が含む高電位側電流源30Eに接続されている。
第一スイッチ部SW1と第三スイッチ部SW3との間には、第一伝送路端子OPが配置されている。
第四スイッチ部SW4は、第三スイッチ部SW3と直列に接続されており、第二スイッチ部SW2と直列に接続されている。
第三スイッチ部SW3と第四スイッチ部SW4との間には、低電位側第一ノードCNが配置されている。
低電位側第一ノードCNは、低電位側電流回路40が含む低電位側電流源40Eに接続されている。
第一出力端子22は、第一伝送路端子OPから第一出力端子22に接続された外部の構成へ、電流の出力が可能である。
第二伝送路端子ONには、第二出力端子24が接続されている。
第二出力端子24は、第二伝送路端子ONから第二出力端子24に接続された外部の構成へ、電流の出力が可能である。
なお、図1中には、第一出力端子22及び第二出力端子24に外部の構成が接続された状態を、第一出力端子22及び第二出力端子24に終端抵抗ERが接続された状態として表している。
高電位側電流回路30は、高電位側レプリカ回路30Rと、高電位側電流源30Eと、を含む。
高電位側レプリカ回路30Rは、高電位側差動アンプPDAMPと、高電位側第一トランジスタMPRと、第五スイッチ部SW5と、低電位側設定電流源ISNと、を含む。
したがって、第一実施形態では、高電位側差動アンプPDAMPの負極側入力端子に印加する参照電圧を、1.425[V]に設定した場合について説明する。
高電位側第一トランジスタMPRは、Pチャネル型MOSトランジスタを用いて形成されている。
また、高電位側第一トランジスタMPRは、ゲートが高電位側差動アンプPDAMPの出力端子に接続され、ソースがドレイン側電源電圧VDDに接続され、ドレインが高電位側第三ノードCPDに接続されている。
また、第五スイッチ部SW5は、例えば、電流インターフェース回路1の作動状態と連動して、短絡状態、または、開放状態に切り替わる。具体例として、電流インターフェース回路1の使用時には短絡状態に切り替わり、電流インターフェース回路1の非使用時には開放状態に切り替わる。
低電位側設定電流源ISNは、高電位側第二ノードOPDに接続されている。
第一実施形態では、一例として、低電位側設定電流源ISNが出力する電流値を、350[μA]に設定した場合について説明する。
上述したように、高電位側差動アンプPDAMPには、負帰還を掛けており、高電位側第二ノードOPDの電位は、ほぼ1.425[V]となっている。このため、高電位側第三ノードCPDの電位は、第五スイッチ部SW5の抵抗値と、高電位側設定電流源ISPの電流値から決定する値となる。
高電位側電源アンプPAMPは、負極側入力端子に高電位側第三ノードCPDが接続され、正極側入力端子に高電位側第一ノードCPが接続されている。また、高電位側電源アンプPAMPの出力端子には、高電位側第二トランジスタMPEと、異常検出部50が接続されている。
高電位側第二トランジスタMPEは、高電位側第一トランジスタMPRと同様、Pチャネル型MOSトランジスタを用いて形成されている。
また、高電位側第二トランジスタMPEは、ゲートが高電位側電源アンプPAMPの出力端子に接続され、ソースがドレイン側電源電圧VDDに接続され、ドレインが高電位側第一ノードCPに接続されている。
また、上述したように、高電位側電源アンプPAMPには、負帰還を掛けている。このため、高電位側第一ノードCPの電位が高電位側第三ノードCPDの電位とほぼ等しい値となる。
低電位側レプリカ回路40Rは、低電位側差動アンプNDAMPと、低電位側第一トランジスタMNRと、第六スイッチ部SW6と、高電位側設定電流源ISPと、を含む。
低電位側差動アンプNDAMPは、負極側入力端子に参照電圧が印加され、正極側入力端子に低電位側第二ノードONDが接続されている。また、低電位側差動アンプNDAMPの出力端子には、低電位側第一トランジスタMNRが接続されている。
また、低電位側差動アンプNDAMPには、出力信号の一部を入力に戻す負帰還を掛けている。このため、低電位側第二ノードONDの電位は、ほぼ1.075[V]となる。
また、低電位側第一トランジスタMNRは、ゲートが低電位側差動アンプNDAMPの出力端子に接続され、ドレインが低電位側第三ノードCNDに接続され、ソースがソース側電源電圧VSSに接続されている。
また、第六スイッチ部SW6は、第五スイッチ部SW5と同様、例えば、電流インターフェース回路1の作動状態と連動して、短絡状態、または、開放状態に切り替わる。具体例として、電流インターフェース回路1の使用時には短絡状態に切り替わり、電流インターフェース回路1の非使用時には開放状態に切り替わる。
高電位側設定電流源ISPは、低電位側第二ノードONDに接続されている。
第一実施形態では、一例として、高電位側設定電流源ISPが出力する電流値を、350[μA]に設定した場合について説明する。
上述したように、低電位側差動アンプNDAMPには、負帰還を掛けており、低電位側第二ノードONDの電位は、ほぼ1.075[V]となっている。このため、低電位側第三ノードCNDの電位は、第六スイッチ部SW6の抵抗値と、高電位側設定電流源ISPの電流値から決定する値となる。
低電位側電源アンプNAMPは、負極側入力端子に低電位側第三ノードCNDが接続され、正極側入力端子に低電位側第一ノードCNが接続されている。また、低電位側電源アンプNAMPの出力端子には、低電位側第二トランジスタMNEが接続されている。
低電位側第二トランジスタMNEは、高電位側第二トランジスタMPEと差動対となるトランジスタであり、低電位側第一トランジスタMNRと同様、Nチャネル型MOSトランジスタを用いて形成されている。
ここで、低電位側第二トランジスタMNEと低電位側第一トランジスタMNRとのペアと、第三スイッチ部SW3及び第四スイッチ部SW4と第六スイッチ部SW6とのペアは、サイズ比が10:1となるように設計されている。
異常検出部50は、高電位側電源アンプPAMPの出力端子(以降の説明では、「ノードA」と記載する場合がある)に接続されている。
開放判定コンパレーター部52は、高電位側電源アンプPAMPの出力端子から電位(以降の説明では、「ノードA電位」と記載する場合がある)の入力を受ける。これに加え、開放判定コンパレーター部52は、予め設定した開放閾値VREPOを記憶している。
なお、VONPは高電位側第二トランジスタMPEのオーバードライブ電圧であり、VTHPは高電位側第二トランジスタMPEのしきい値電圧である。
開放閾値VREPOは、差動信号伝送路20の通常動作時におけるノードA電位よりも、若干高い電位に設定する。
以下、開放判定コンパレーター部52が行う具体的な処理を説明する。
差動出力端子26が開放状態であると、高電位側第二トランジスタMPEの流す電流のパスがなくなるため、高電位側第一ノードCPの電位が上昇する。
このため、差動出力端子26が開放状態であると、高電位側電源アンプPAMPの出力であるノードA電位が上昇し、ドレイン側電源電圧VDDに近似した値となる。
したがって、開放判定コンパレーター部52が、ノードA電位と開放閾値VREPOを比較した結果、ノードA電位が開放閾値VREPOよりも高い場合に、差動出力端子26が開放状態となっていると判定する。
短絡判定コンパレーター部54は、高電位側電源アンプPAMPの出力端子からノードA電位の入力を受ける。これに加え、短絡判定コンパレーター部54は、予め設定した短絡閾値VREPSを記憶している。
そして、短絡判定コンパレーター部54は、ノードA電位と短絡閾値VREPSを比較することで、差動出力端子26が短絡状態(ショート)となっているか否かを判定する。
差動出力端子26が短絡状態であると、第一伝送路端子OPと第二伝送路端子ONとの間の電位差が殆ど無くなり、高電位側第一ノードCPの電位は、差動信号伝送路20の通常動作時における電位よりも低くなる。
このため、差動出力端子26が短絡状態であると、高電位側電源アンプPAMPの出力であるノードA電位が下降する。
差動出力端子26が短絡状態となっていると判定した短絡判定コンパレーター部54は、判定結果を含む情報信号(以降の説明では、「短絡判定信号」と記載する場合がある)を、報知部56へ出力する。
また、報知部56は、開放判定コンパレーター部52及び短絡判定コンパレーター部54から、情報信号の入力を受ける。
そして、開放判定信号の入力を受けた報知部56は、発光制御部により、発光部を、例えば、緑色に発光させる。一方、短絡判定信号の入力を受けた報知部56は、発光制御部により、発光部を、例えば、赤色に発光させる。
以上により、異常検出部50は、ノードA電位を参照することで、差動出力端子26の開放状態及び短絡状態を検出する。
すなわち、異常検出部50は、アンプ(高電位側電源アンプPAMP)の出力電圧に基づいて、差動信号伝送路20の開放状態及び短絡状態を検出する。
さらに、異常検出部50は、高電位側電流回路30が含むアンプ(高電位側電源アンプPAMP)の出力電圧と、予め設定した開放閾値VREPOとを比較することで、差動信号伝送路20の開放状態を検出する。これに加え、異常検出部50は、高電位側電流回路30が含むアンプ(高電位側電源アンプPAMP)の出力電圧と、予め設定した短絡閾値VREPSとを比較することで、差動信号伝送路20の短絡状態を検出する。
図1及び図2を参照して、第一実施形態の動作を説明する。
出力制御部10がHレベル信号SHを差動信号伝送路20へ出力すると、第一スイッチ部SW1及び第四スイッチ部SW4が短絡状態となり、第二スイッチ部SW2及び第三スイッチ部SW3が開放状態となる。
第一実施形態では、高電位側差動アンプPDAMPの負極側入力端子に印加する参照電圧を、1.425[V]に設定し、低電位側差動アンプNDAMPの負極側入力端子に印加する参照電圧を、1.075[V]に設定している。
そして、第一伝送路端子OPと第二伝送路端子ONとの間では、第一伝送路端子OPから第二伝送路端子ONへ向けて、終端抵抗ERに3.5[mA]の電流が流れる。
したがって、高電位側第二トランジスタMPEは3.5[mA]の電流を流し、第一スイッチ部SW1の抵抗値は第五スイッチ部SW5の抵抗値の1/10となる。
一方、出力制御部10がLレベル信号SLを差動信号伝送路20へ出力すると、第二スイッチ部SW2及び第三スイッチ部SW3が短絡状態となり、第一スイッチ部SW1及び第四スイッチ部SW4が開放状態となる。
このため、出力制御部10がLレベル信号SLを差動信号伝送路20へ出力すると、第一伝送路端子OPは1.075[V]の電圧を出力し、第二伝送路端子ONは1.425[V]の電圧を出力する。
これにより、出力制御部10がLレベル信号SLを差動信号伝送路20へ出力したときは、第一伝送路端子OPの電位が、1.075[V]となる。
したがって、第一実施形態の構成であれば、LVDSの標準規格における動作点を、満足することが可能である。すなわち、LVDSの出力ドライバとして、100[Ω]の負荷に対して、標準値で350[mV]の電位差を提供することが可能である。
そして、差動出力端子26の開放状態または短絡状態を検出すると、発光部を発光させて、開放状態または短絡状態を検出した結果を報知する。一方、差動出力端子26の開放状態及び短絡状態を検出していない状態である通常状態では、発光部を発光させない。
第一実施形態の電流インターフェース回路1であれば、以下に記載する効果を奏することが可能となる。
(1)電流インターフェース回路1が、アンプ(高電位側電源アンプPAMP)を含む電流源(高電位側電流回路30)と、電流源から出力端子に電流が供給される差動信号伝送路20を備える。これに加え、電流インターフェース回路1には、アンプの出力電圧に基づいて、差動信号伝送路20の開放状態及び短絡状態を検出する異常検出部50が設けられている。
その結果、差動信号伝送路20を介して送信する信号の波形の品質が劣化することを抑制することが可能となる。
また、信号伝送路(差動信号伝送路20)に、異常(開放状態及び短絡状態)を検出する構成を接続せずに、差動信号伝送路20の開放状態及び短絡状態を検出することが可能となる。
その結果、高電位側電流回路30から低電位側電流回路40へ流れる電流を参照して、差動信号伝送路20の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。
その結果、二つの値を比較することで、複雑な演算等を必要とせずに、差動信号伝送路20の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。
その結果、差動信号伝送路20が含む第一伝送路端子OPと第二伝送路端子ONの電位差に応じて、差動信号伝送路20の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。
(1)第一実施形態では、異常検出部50の構成を、二つのコンパレーター部(開放判定コンパレーター部52、短絡判定コンパレーター部54)を含む構成としたが、異常検出部50の構成は、これに限定するものではない。
すなわち、異常検出部50の構成を、例えば、図3中に表すように、一つのコンパレーター部である兼任判定コンパレーター部58と、報知部56と、を含む構成としてもよい。
兼任判定コンパレーター部58は、ノードA電位の入力を受ける。これに加え、開放判定コンパレーター部52は、予め設定した開放閾値VREPOと、予め設定した短絡閾値VREPSを記憶している。
開放閾値VREPOは、例えば、差動信号伝送路20の通常動作時におけるノードA電位よりも、高い電位に設定する。また、短絡閾値VREPSは、例えば、差動信号伝送路20の通常動作時におけるノードA電位よりも、低い電位に設定する。
短絡状態検出期間は、予め設定した期間であり開放状態検出期間とは異なる期間である。また、短絡状態検出期間は、開放状態検出期間と同様、兼任判定コンパレーター部58に記憶させておく。
以上により、図3中に表す構成の異常検出部50であれば、第一実施形態と比較して、コンパレーター部の数を減らすことが可能であるため、異常検出部50の部品点数を減らすことが可能となる。
すなわち、異常検出部50の構成を、例えば、図4中に表すように、異常検出用トランジスタMJと、異常検出用可変電流源ISJと、第一異常検出用インバータINV1と、第二異常検出用インバータINV2と、を含む構成としてもよい。これに加え、開放状態判定部OJと、短絡状態判定部SJと、報知部56と、を含む構成としてもよい。
異常検出用トランジスタMJと、異常検出用可変電流源ISJは、ソース接地増幅器CSを形成している。
異常検出用トランジスタMJは、ゲートが高電位側電源アンプPAMPの出力端子に接続され、ドレインが異常検出用可変電流源ISJ及び第一異常検出用インバータINV1に接続され、ソースが接地されている。
異常検出用可変電流源ISJは、開放状態検出期間の間と、短絡状態検出期間の間とで、異なる大きさの電流を出力する。
第一異常検出用インバータINV1は、開放状態検出期間の間には、差動信号伝送路20の通常動作時において、異常検出用可変電流源ISJから35[μA]よりも小さい電流が入力されるため、出力がLo(低)となる。一方、開放状態検出期間の間に、差動信号伝送路20が開放状態であると、ノードA電位が上昇し、異常検出用トランジスタMJは電流を流すことができなくなるので、第一異常検出用インバータINV1の出力はHi(高)となる。
そして、異常検出用可変電流源ISJが35[μA]よりも小さい電流を流しているとともに、第一異常検出用インバータINV1の出力がHi(高)であると、差動出力端子26が開放状態となっていると判定し、開放判定信号を報知部56へ出力する。
そして、異常検出用可変電流源ISJが35[μA]よりも大きい電流を流しているとともに、第二異常検出用インバータINV2の出力がHi(高)であると、差動出力端子26が短絡状態となっていると判定し、短絡判定信号を報知部56へ出力する。
したがって、図4中に表す構成の異常検出部50であれば、電流値と出力を参照することで、差動信号伝送路20の開放状態及び短絡状態を検出することが可能となる。
すなわち、低電位側電流回路40の構成を、例えば、図5中に表すように、単純な電流源である低電位側定電流源VNに置き換えた構成としてもよい。図5中に表す構成であっても、ノードA電位を参照することで、異常検出部50は、差動信号伝送路20の開放状態及び短絡状態を検出することが可能となる。
すなわち、異常検出部50の構成を、差動信号伝送路20の開放状態または短絡状態の少なくとも一方、つまり、差動信号伝送路20の開放状態及び短絡状態のうち少なくとも一方を検出する構成としてもよい。
以下、本発明の第二実施形態について、図面を参照しつつ説明する。
(構成)
まず、図1から図5を参照しつつ、図6及び図7を用いて、第二実施形態の構成を説明する。なお、図中及び以降の説明では、上述した第一実施形態と同様の構成について、同一の符合を付して示す。また、以降の説明では、上述した第一実施形態と同様の構成については、説明を省略する場合がある。
出力制御部10及び差動信号伝送路20の構成は、上述した第一実施形態と同様である。
低電位側電流回路40の構成は、低電位側電源アンプNAMPの出力端子に異常検出部50が接続されている点を除き、上述した第一実施形態と同様である。
異常検出部50は、低電位側電源アンプNAMPの出力端子(以降の説明では、「ノードB」と記載する場合がある)に接続されている。
開放判定コンパレーター部52は、低電位側電源アンプNAMPの出力端子から電位(以降の説明では、「ノードB電位」と記載する場合がある)の入力を受ける。これに加え、開放判定コンパレーター部52は、予め設定した開放閾値VREPOを記憶している。
なお、VONNは低電位側第二トランジスタMNEのオーバードライブ電圧であり、VTHNは低電位側第二トランジスタMNEのしきい値電圧である。
開放閾値VREPOは、例えば、差動信号伝送路20の通常動作時におけるノードB電位よりも、若干低い電位に設定する。
以下、開放判定コンパレーター部52が行う具体的な処理を説明する。
差動出力端子26が開放状態であると、低電位側第二トランジスタMNEの流す電流のパスがなくなるため、低電位側第一ノードCNの電位が下降する。
このため、差動出力端子26が開放状態であると、低電位側電源アンプNAMPの出力であるノードB電位が下降し、ソース側電源電圧VSSに近似した値となる。
したがって、開放判定コンパレーター部52が、ノードB電位と開放閾値VREPOを比較した結果、ノードB電位が開放閾値VREPOよりも低い場合に、差動出力端子26が開放状態となっていると判定する。
短絡判定コンパレーター部54は、低電位側電源アンプNAMPの出力端子からノードB電位の入力を受ける。これに加え、短絡判定コンパレーター部54は、予め設定した短絡閾値VREPSを記憶している。
そして、短絡判定コンパレーター部54は、ノードB電位と短絡閾値VREPSを比較することで、差動出力端子26が短絡状態となっているか否かを判定する。
差動出力端子26が短絡状態であると、第一伝送路端子OPと第二伝送路端子ONとの間の電位差が殆ど無くなり、低電位側第一ノードCNの電位は、差動信号伝送路20の通常動作時における電位よりも高くなる。
このため、差動出力端子26が短絡状態であると、低電位側電源アンプNAMPの出力であるノードB電位が上昇する。
差動出力端子26が短絡状態となっていると判定した短絡判定コンパレーター部54は、短絡判定信号を、報知部56へ出力する。
以上により、異常検出部50は、ノードB電位を参照することで、差動出力端子26の開放状態及び短絡状態を検出する。
すなわち、異常検出部50は、アンプ(低電位側電源アンプNAMP)の出力電圧に基づいて、差動信号伝送路20の開放状態及び短絡状態を検出する。
さらに、異常検出部50は、低電位側電流回路40が含むアンプ(低電位側電源アンプNAMP)の出力電圧と、予め設定した開放閾値VREPOとを比較することで、差動信号伝送路20の開放状態を検出する。これに加え、異常検出部50は、低電位側電流回路40が含むアンプ(低電位側電源アンプNAMP)の出力電圧と、予め設定した短絡閾値VREPSとを比較することで、差動信号伝送路20の短絡状態を検出する。
図6及び図7を参照して、第二実施形態の動作を説明する。なお、上述した第一実施形態と同様の動作については、説明を省略する場合がある。
出力制御部10がHレベル信号SHを差動信号伝送路20へ出力すると、第一伝送路端子OPは1.425[V]の電圧を出力し、第二伝送路端子ONは1.075[V]の電圧を出力する。
これにより、出力制御部10がHレベル信号SHを差動信号伝送路20へ出力したときは、第一伝送路端子OPの電位が、1.425[V]となる。
一方、出力制御部10がLレベル信号SLを差動信号伝送路20へ出力すると、第一伝送路端子OPは1.075[V]の電圧を出力し、第二伝送路端子ONは1.425[V]の電圧を出力する。
これにより、出力制御部10がLレベル信号SLを差動信号伝送路20へ出力したときは、第一伝送路端子OPの電位が、1.075[V]となる。
上述したように、出力制御部10がHレベル信号SHやLレベル信号SLを差動信号伝送路20へ出力すると、異常検出部50は、ノードB電位と、開放閾値VREPO及び短絡閾値VREPSを比較する。
なお、上述した第二実施形態は、本発明の一例であり、本発明は、上述した第二実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。
第二実施形態の電流インターフェース回路1であれば、第一実施形態の電流インターフェース回路1が奏する効果(1)に加え、さらに、以下に記載する効果を奏することが可能となる。
その結果、低電位側電流回路40から低電位側電流回路40へ流れる電流を参照して、差動信号伝送路20の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。
その結果、二つの値を比較することで、複雑な演算等を必要とせずに、差動信号伝送路20の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。
その結果、差動信号伝送路20が含む第一伝送路端子OPと第二伝送路端子ONの電位差に応じて、差動信号伝送路20の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。
(1)第二実施形態では、異常検出部50の構成を、二つのコンパレーター部(開放判定コンパレーター部52、短絡判定コンパレーター部54)を含む構成としたが、異常検出部50の構成は、これに限定するものではない。
すなわち、異常検出部50の構成を、例えば、図8中に表すように、一つのコンパレーター部である兼任判定コンパレーター部58と、報知部56と、を含む構成としてもよい。
兼任判定コンパレーター部58は、ノードB電位の入力を受ける。これに加え、開放判定コンパレーター部52は、予め設定した開放閾値VREPOと、予め設定した短絡閾値VREPSを記憶している。
開放閾値VREPOは、例えば、差動信号伝送路20の通常動作時における低電位側第一ノードCNの電位よりも、低い電位に設定する。また、短絡閾値VREPSは、例えば、差動信号伝送路20の通常動作時における低電位側第一ノードCNの電位よりも、高い電位に設定する。
以上により、図8中に表す構成の異常検出部50であれば、第二実施形態と比較して、コンパレーター部の数を減らすことが可能であるため、異常検出部50の部品点数を減らすことが可能となる。
すなわち、異常検出部50の構成を、例えば、図9中に表すように、異常検出用トランジスタMJと、異常検出用可変電流源ISJと、第一異常検出用インバータINV1と、第二異常検出用インバータINV2と、を含む構成としてもよい。これに加え、開放状態判定部OJと、短絡状態判定部SJと、報知部56と、を含む構成としてもよい。
以下、図9中に表す異常検出部50の構成について説明する。
異常検出用トランジスタMJは、ゲートが低電位側電源アンプNAMPの出力端子に接続され、ドレインが異常検出用可変電流源ISJ及び第一異常検出用インバータINV1に接続され、ソースが接地されている。
異常検出用可変電流源ISJは、開放状態検出期間の間と、短絡状態検出期間の間とで、異なる大きさの電流を出力する。
第一異常検出用インバータINV1は、短絡状態検出期間の間には、差動信号伝送路20の通常動作時において、異常検出用可変電流源ISJから35[μA]よりも大きい電流が入力されるため、出力がLo(低)となる。一方、短絡状態検出期間の間に、差動信号伝送路20が短絡状態であると、ノードB電位が上昇し、異常検出用トランジスタMJに流れる電流が増加するため、第一異常検出用インバータINV1の出力はHi(高)となる。
そして、異常検出用可変電流源ISJが35[μA]よりも小さい電流を流しているとともに、第二異常検出用インバータINV2の出力がHi(高)であると、差動出力端子26が開放状態となっていると判定し、開放判定信号を報知部56へ出力する。
そして、異常検出用可変電流源ISJが35[μA]よりも大きい電流を流しているとともに、第一異常検出用インバータINV1の出力がHi(高)であると、差動出力端子26が短絡状態となっていると判定し、短絡判定信号を報知部56へ出力する。
したがって、図9中に表す構成の異常検出部50であれば、電流値と出力を参照することで、差動信号伝送路20の開放状態及び短絡状態を検出することが可能となる。
すなわち、高電位側電流回路30の構成を、例えば、図10中に表すように、単純な電流源である高電位側定電流源VPに置き換えた構成としてもよい。図10中に表す構成であっても、ノードB電位を参照することで、異常検出部50は、差動信号伝送路20の開放状態及び短絡状態を検出することが可能となる。
Claims (13)
- アンプを含む電流源と、前記電流源から出力端子に電流が供給される差動信号伝送路と、を備える電流インターフェース回路であって、
前記アンプの第1入力端子に予め定められた電圧が入力され、前記アンプの第2入力端子に前記電流源から前記差動信号伝送路を含む電流パスの一点の電圧が入力され、
前記アンプの出力電圧が入力され、且つ前記入力された出力電圧に基づいて前記差動信号伝送路の開放状態及び短絡状態を検出する異常検出部を設けたことを特徴とする電流インターフェース回路。 - アンプを含む電流源と、前記電流源から出力端子に電流が供給される差動信号伝送路と、を備える電流インターフェース回路であって、
前記アンプの出力電圧に基づいて前記差動信号伝送路の開放状態及び短絡状態のうち少なくとも一方を検出する異常検出部を設け、
前記電流源として高電位側電流源を有し、
前記異常検出部は、前記高電位側電流源が含むアンプの出力電圧に基づいて前記開放状態及び前記短絡状態を検出することを特徴とする電流インターフェース回路。 - 前記電流源として高電位側電流源を有し、
前記異常検出部は、前記高電位側電流源が含むアンプの出力電圧に基づいて前記開放状態及び前記短絡状態を検出することを特徴とする請求項1に記載した電流インターフェース回路。 - 前記異常検出部は、前記高電位側電流源が含むアンプの出力電圧と予め設定した開放閾値とを比較することで前記開放状態を検出し、前記高電位側電流源が含むアンプの出力電圧と予め設定した短絡閾値とを比較することで前記短絡状態を検出することを特徴とする請求項2または請求項3に記載した電流インターフェース回路。
- 前記異常検出部は、予め設定した期間である開放状態検出期間の間は、前記高電位側電流源が含むアンプの出力電圧と予め設定した開放閾値とを比較することで前記開放状態を検出し、予め設定した期間であり前記開放状態検出期間とは異なる短絡状態検出期間の間は、前記高電位側電流源が含むアンプの出力電圧と予め設定した短絡閾値とを比較することで前記短絡状態を検出することを特徴とする請求項2から請求項4のうちいずれか一項に記載した電流インターフェース回路。
- 前記開放閾値は、前記差動信号伝送路の開放状態及び短絡状態ではない通常動作時における前記高電位側電流源が含むアンプの出力電圧よりも高い電位であり、
前記短絡閾値は、前記通常動作時における前記高電位側電流源が含むアンプの出力電圧よりも低い電位であることを特徴とする請求項4または請求項5に記載した電流インターフェース回路。 - 前記異常検出部は、前記高電位側電流源が含むアンプの出力電圧に応じて予め設定した電圧を出力するソース接地増幅器と、前記ソース接地増幅器が出力した電圧の入力を受けるインバータと、前記インバータの出力に基づいて前記開放状態及び前記短絡状態を判定する状態判定部と、を備えることを特徴とする請求項2または請求項3に記載した電流インターフェース回路。
- アンプを含む電流源と、前記電流源から出力端子に電流が供給される差動信号伝送路と、を備える電流インターフェース回路であって、
前記アンプの出力電圧に基づいて前記差動信号伝送路の開放状態及び短絡状態のうち少なくとも一方を検出する異常検出部を設け、
前記電流源として低電位側電流源を有し、
前記異常検出部は、前記低電位側電流源が含むアンプの出力電圧に基づいて前記開放状態及び前記短絡状態を検出することを特徴とする電流インターフェース回路。 - 前記電流源として低電位側電流源を有し、
前記異常検出部は、前記低電位側電流源が含むアンプの出力電圧に基づいて前記開放状態及び前記短絡状態を検出することを特徴とする請求項1に記載した電流インターフェース回路。 - 前記異常検出部は、前記低電位側電流源が含むアンプの出力電圧と予め設定した開放閾値とを比較することで前記開放状態を検出し、前記低電位側電流源が含むアンプの出力電圧と予め設定した短絡閾値とを比較することで前記短絡状態を検出することを特徴とする請求項8または請求項9に記載した電流インターフェース回路。
- 前記異常検出部は、予め設定した期間である開放状態検出期間の間は、前記低電位側電流源が含むアンプの出力電圧と予め設定した開放閾値とを比較することで前記開放状態を検出し、予め設定した期間であり前記開放状態検出期間とは異なる短絡状態検出期間の間は、前記低電位側電流源が含むアンプの出力電圧と予め設定した短絡閾値とを比較することで前記短絡状態を検出することを特徴とする請求項8から請求項10のうちいずれか一項に記載した電流インターフェース回路。
- 前記開放閾値は、前記差動信号伝送路の開放状態及び短絡状態ではない通常動作時における前記低電位側電流源が含むアンプの出力電圧よりも高い電位であり、
前記短絡閾値は、前記通常動作時における前記低電位側電流源が含むアンプの出力電圧よりも低い電位であることを特徴とする請求項10または請求項11に記載した電流インターフェース回路。 - 前記異常検出部は、前記低電位側電流源が含むアンプの出力電圧に応じて予め設定した電圧を出力するソース接地増幅器と、前記ソース接地増幅器が出力した電圧の入力を受けるインバータと、前記インバータの出力に基づいて前記開放状態及び前記短絡状態を判定する状態判定部と、を備えることを特徴とする請求項8または請求項9に記載した電流インターフェース回路。
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