JP6758952B2 - 撮像装置および撮像システム - Google Patents

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Description

本発明は、撮像装置の比較回路に関する。
ＡＤ変換を行う撮像装置では、画素列毎に設けられた複数の比較回路の各々が、画素信号と参照信号とを比較して比較信号を出力する。比較信号を出力したタイミングでカウンタのデジタル値をメモリに取り込むことでＡＤ変換が可能となる。
特許文献１には、オートゼロを指示するタイミングが異なる複数のオートゼロ信号のうちのいずれかに応じてオートゼロするコンパレータが開示されている。
特開２０１４−９６６７０号公報
特許文献１に開示された技術では、コンパレータの配線構造について検討が十分でなく、配線同士のカップリングによって、入力信号の比較を正確にできない場合がある。そこで本発明は比較回路における比較の精度を高めることを目的とする。
上記課題を解決するための手段は、複数の画素と、複数の比較回路と、を備え、前記複数の比較回路の各々が、前記画素の出力に基づく画素信号および参照信号が入力され、前記画素信号と前記参照信号との差が閾値よりも小さい場合と大きい場合とで異なるレベルを示す比較信号を出力する撮像装置であって、前記複数の比較回路のうちの複数の第１比較回路と前記複数の比較回路のうちの複数の第２比較回路とが並んで配置されており、前記複数の第１比較回路へ共通に接続され、前記複数の第１比較回路の各々の閾値をリセットする第１リセット信号を伝送する第１リセット信号線と、前記複数の第２比較回路へ共通に接続され、前記複数の第２比較回路の各々の閾値をリセットする第２リセット信号を伝送する第２リセット信号線と、シールド線と、を備え、前記第１リセット信号線と前記シールド線との間の距離、および、前記第２リセット信号線と前記シールド線との間の距離が、前記第１リセット信号線と前記第２リセット信号線との間の距離よりも小さいことを特徴とする。
本発明によれば、比較回路における比較の精度を高めることができる。
撮像装置の構造の一例を説明する模式図。 撮像装置の構造の一例を説明する模式図。 撮像装置の動作の一例を示す模式図。 撮像装置の構造の一例を説明する模式図。 撮像装置の構造の一例を説明する模式図。 撮像装置の構造の一例を説明する模式図。 撮像装置の構造の一例を説明する模式図。 撮像装置の構造の一例を説明する模式図。 撮像装置の構造の一例を説明する模式図。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
図１は撮像装置ＩＳのブロック図である。撮像装置ＩＳは複数の画素１００を含む画素領域１０を備える。画素領域１０には画素１００が行列状に配されている。
垂直走査部１２０は、画素領域１０内の画素行の読み出しタイミングを制御する。複数のＡＤ（アナログデジタル）変換部１９０の各々は、画素領域１０の画素列に対応して設けられている。複数のＡＤ（アナログデジタル）変換部１９０の各々は、比較回路１３０を備える。よって、複数の比較回路１３０の各々は、画素領域１０の画素列に対応して並んで配置されている。比較回路１３０には、画素領域１０の画素１００の出力に基づく画素信号ＰＩＸと、参照信号発生部１４０から出力される参照信号ＲＡＭＰ１とが入力される。参照信号ＲＡＭＰ１は複数の比較回路１３０へ共通に接続された参照信号線１４１によって伝送される。比較回路１３０は、画素信号ＰＩＸと参照信号ＲＡＭＰ１との電位の差が閾値となる電圧Ｖｔｈ（≧０）よりも小さい場合と大きい場合とで異なる論理レベルを示す比較信号ＣＯＭＰを出力する。参照信号ＲＡＭＰ１は時間とともに変化する信号である。典型的な参照信号ＲＡＭＰ１は、時間に応じて単調に増加あるいは減少する信号であるが、例えば、階段状に変化する信号であってもよい。
ｎビットのデジタル値をカウントするカウンタ１６０は、ｎビットのデジタル値をデータ線１６１、１６２に出力する。カウンタ１６０は、画素領域１０の各列に共通に１個設けられている。複数のＡＤ（アナログデジタル）変換部１９０の各々は、ｎビットのデジタルメモリ１５１とｎビットのデジタルメモリ１５２を備える。デジタルメモリ１５１、１５２は、比較信号ＣＯＭＰの電位レベルが反転したタイミングに基づいて、データ線１６１、１６２のデータを取り込む。ｎビットのデジタル値は、デジタルメモリ１５１とデジタルメモリ１５２に保持される。図１では、ｎが１である場合を例示的に示している。デジタルメモリ１５１は、画素１００の雑音量に対応したデジタル値を保持し、デジタルメモリ１５２は画素１００の信号量に対応したデジタル値をそれぞれ保持する。
水平走査部１７０は各列のデジタルメモリ１５１，１５２の読み出しタイミングを制御し、デジタルメモリ１５１，１５２に保持されたデジタル値をデジタル信号線１８１，１８２に出力させる。デジタルメモリ１５１、１５２に保持されたデータは、水平走査部１７０の指定するタイミングにより、順次、デジタル信号線１８１、１８２に読み出される。デジタル信号線１８１、１８２で伝送されたデジタル値は信号処理部１８０で差分をとった後、出力パッド３３から出力される。このように信号処理部１８０では、デジタルデータを用いて相関二重サンプリング（ＣＤＳ）の信号処理を行っている。デジタルメモリ１５１、１５２に保持されたデジタル値の差を示す信号を信号処理部１８０で生成することにより、信号量から雑音量を除去することができ、Ｓ／Ｎの高い信号を得ることができる。
複数の比較回路１３０の各々には、参照信号ＲＡＭＰ１と画素信号ＰＩＸの他、リセット信号発生部１４５から出力されるリセット信号ＣＲＥＳ１あるいはリセット信号ＣＲＥＳ２が入力される。複数の比較回路１３０のうち、リセット信号ＣＲＥＳ１が入力される比較回路１３０を比較回路１３１として説明し、リセット信号ＣＲＥＳ２が入力される比較回路１３０を比較回路１３２として説明する。
本例では、奇数列の比較回路１３０にリセット信号ＣＲＥＳ１を入力しているため、奇数列の比較回路１３０が比較回路１３１である。また、偶数列の比較回路１３０にリセット信号ＣＲＥＳ２を入力しているため、奇数列の比較回路１３０が比較回路１３２である。リセット信号ＣＲＥＳ１は比較回路１３１の各々の閾値電圧Ｖｔｈをリセットする。リセット信号ＣＲＥＳ２は比較回路１３２の各々の閾値電圧Ｖｔｈをリセットする。比較回路１３１と比較回路１３２はそれぞれ複数個が設けられている。よって、複数の比較回路１３０は、４つ以上の比較回路１３０が並べられていることになる。
複数の比較回路１３０のうちの複数の比較回路１３１へは、リセット信号ＣＲＥＳ１を伝送するリセット信号線３１０が共通に接続されている。複数の比較回路１３０のうちの複数の比較回路１３２へは、リセット信号ＣＲＥＳ２を伝送するリセット信号線３２０が共通に接続されている。
リセット信号線３１０とリセット信号線３２０の組に対して、リセット信号線３１０とリセット信号線３２０の相互干渉を低減するために、シールド線３００が設けられている。本例のシールド線３００はリセット信号線３１０とリセット信号線３２０との間に設けられている。リセット信号線３１０とシールド線３００との間の距離、および、リセット信号線３２０とシールド線３００との間の距離が、リセット信号線３１０とリセット信号線３２０との間の距離よりも小さければよい。このように、シールド線３００をリセット信号線３１０とリセット信号線３２０の双方の近傍に配置することで、リセット信号線３１０とリセット信号線３２０の相互干渉を低減することができる。シールド線３００には接地電位や電源電位などの固定されたシールド電位ＳＨＬＤが供給される。少なくとも比較回路１３０が比較動作を行っている間は、シールド線３００の電位は実質的にはシールド電位ＳＨＬＤによって一定に保たれる。ただし、厳密にはリセット信号線３１０とシールド線３００との干渉、あるいはリセット信号線３２０とシールド線３００との干渉によって、シールド線３００の電位はわずかに変動し得るが、それも一定に保たれているとみなすことができる。また動作モードに応じて、異なる値のシールド電位ＳＨＬＤがシールド線３００に供給されてもよい。
シールド電位ＳＨＬＤは撮像装置ＩＳの外部からパッド３１に入力された電位を用いることができる。なお、本例では、シールド電位ＳＨＬＤは電源電位を用いている。また、本例では、パッド３１から複数の比較回路１３１および複数の比較回路１３２に電源電位が供給される。換言すれば、シールド線３００と複数の比較回路１３１および複数の比較回路１３２の電源端子には、共通の電位が供給される。そのため、シールド線３００の電位と比較回路１３０の出力である比較信号のハイレベル（Ｈ）との差が、シールド線３００の電位と比較回路１３０の出力である比較信号のローレベル（Ｌ）との差よりも小さい。このようにすることで、比較回路１３０の出力がローレベルからハイレベルに反転した際のリセット信号線３１０、３２０とシールド線３００との干渉を抑制できる。なお、画素領域１０にはシールド電位ＳＨＬＤが入力されるパッド３１とは別のパッド３０から接地電位ＧＮＤ１が供給される。
画素領域１０にはカラーフィルタアレイを配置することができる。カラーフィルタアレイを構成する各カラーフィルタを透過する光の色（波長）によって、画素１００で検出される光の色が異なる。図１に示した画素１００は、赤色光を検出する画素１００が赤画素Ｒであり、緑色光を検出する画素１００が緑画素Ｇｂあるいは緑画素Ｇｒであり、青色光を検出する画素１００が青画素Ｂである。本例では、第１列と第３列などの奇数列では、赤画素Ｒと緑画素Ｇｂとが交互に配列されている。ここでいう第１〜４列とは各画素列に便宜的につけた名称であり、第１列〜第４列が順番に並んでいる必要はなく、第１列と第２列の間に他の画素列が配されていてもよい。このことは、以下の説明においても同様である。本例では、第２列と第４列などの偶数列では、青画素Ｂと緑画素Ｇｒとが交互に配列されている。よって、本例では、複数の比較回路１３１には、緑画素Ｇｂの出力に基づく画素信号ＰＩＸと、赤画素Ｒの出力に基づく画素信号ＰＩＸと、が時系列で交互に入力される。また、複数の比較回路１３２には、緑画素Ｇｒの出力に基づく画素信号ＰＩＸと、青画素Ｂの出力に基づく画素信号ＰＩＸと、が時系列で交互に入力される。なおカラーフィルタアレイはベイヤー配列に限定されることはないし、カラーフィルタアレイを設けなくてもよい。
図２に、４列分のＡＤ変換部１９０の等価回路の例を３つ示す。まず、図２（ａ）を用いて、３つの例に共通の事項を説明する。
複数の比較回路１３０の各々は、比較器２００を含む。比較器２００は、画素信号ＰＩＸに対応する入力端子２０１と、参照信号ＲＡＭＰ１に対応する入力端子２０２と、を有する。比較器２００は、比較信号ＣＯＭＰを出力する出力端子２０３と、比較信号ＣＯＭＰの反転信号ＲＣＭＰを出力する出力端子２０４と、を有する。入力端子２０１と入力端子２０２は比較器２００を構成する差動対の入力である。
複数の比較回路１３０の各々は、画素信号ＰＩＸを伝送する信号線１１０と画素信号ＰＩＸに対応する入力端子２０１を接続する容量２１０を含む。また、複数の比較回路１３０の各々は、参照信号ＲＡＭＰを伝送する参照信号線１４１と参照信号ＲＡＭＰに対応する入力端子２０２を接続する容量２２０と、を含む。つまり、画素信号ＰＩＸは容量２１０を介して比較器２００へ入力され、参照信号ＲＡＭＰは容量２２０を介して比較器２００へ入力される。
複数の比較回路１３０の各々は、トランジスタ２３０を含む。トランジスタ２３０のソースおよびドレインの一方は、比較器２００の入力端子２０１に接続され、トランジスタ２３０のソースおよびドレインの他方は、比較器２００の出力端子２０３に接続されている。複数の比較回路１３０のうちの複数の比較回路１３１の各々のトランジスタ２３０のゲートは、リセット信号線３１０に接続されている。複数の比較回路１３０のうちの複数の比較回路１３２の各々のトランジスタ２３０のゲートは、リセット信号線３２０に接続されている。
複数の比較回路１３０の各々は、トランジスタ２４０を含む。トランジスタ２４０のソースおよびドレインの一方は、比較器２００の入力端子２０２に接続され、トランジスタ２４０のソースおよびドレインの他方は、比較器２００の出力端子２０４に接続されている。複数の比較回路１３０のうちの複数の比較回路１３１の各々のトランジスタ２３０のゲートは、リセット信号線３１０に接続されている。複数の比較回路１３０のうちの複数の比較回路１３１の各々のトランジスタ２４０のゲートは、リセット信号線３１０に接続されている。複数の比較回路１３０のうちの複数の比較回路１３２の各々のトランジスタ２４０のゲートは、リセット信号線３２０に接続されている。
各々の比較回路１３０には、上述した共通の参照信号ＲＡＭＰ１と画素信号ＰＩＸの他、共通のリセット信号ＣＲＥＳ１あるいはリセット信号ＣＲＥＳ２が入力される。図２では、一例として、奇数列の比較回路１３１にリセット信号ＣＲＥＳ１、偶数列の比較回路１３２にリセット信号ＣＲＥＳ２を入力している。
複数のＡＤ変換部１９０の各々は、参照信号ＣＯＭＰの電位レベルが変化（反転）したのに同期したパルスＰＬＳを出力するパルス生成部１５０を有する。パスル生成部１５０が出力するパルスＰＬＳをトリガにして、図１に示したデジタルメモリ１５１、１５２は、データ線１６１、１６２のデータ（デジタル値）を取り込む。
図２（ｂ）に示す第２の例では、複数の比較回路１３０の各々は、スイッチ２５０とスイッチ２６０を含む。スイッチ２５０は入力端子２０１と出力端子２０３との間の導通と非導通とを制御する。スイッチ２５０は入力端子２０１とトランジスタ２３０とを接続するトランジスタである。スイッチ２６０は入力端子２０２と出力端子２０４との間の導通と非導通とを制御する。スイッチ２５０は入力端子２０２とトランジスタ２４０とを接続するトランジスタである。
図２（ｃ）に示す第３の例では、複数の比較回路１３０の各々は、スイッチ２７０とスイッチ２８０を含む。スイッチ２７０は入力端子２０１と出力端子２０３との間の導通と非導通とを制御する。スイッチ２７０はトランジスタ２３０と同様に入力端子２０１と出力端子２０３とを接続するトランジスタである。トランジスタ２３０はＮ型およびＰ型の一方（本例ではＮ型）であり、スイッチ２７０はＮ型およびＰ型の他方（本例ではＰ型）である。トランジスタ２３０とスイッチ２７０とでＣＭＯＳスイッチを構成している。
スイッチ２６０は入力端子２０２と出力端子２０４との間の導通と非導通とを制御する。スイッチ２５０は入力端子２０２とトランジスタ２４０とを接続するトランジスタである。トランジスタ２４０はＮ型およびＰ型の一方（本例ではＮ型）であり、スイッチ２８０はＮ型およびＰ型の他方（本例ではＰ型）である。トランジスタ２４０とスイッチ２８０とでＣＭＯＳスイッチを構成している。
図２（ｂ）および図２（ｃ）の例では、スイッチ２５０あるいはスイッチ２７０の制御電極（トランジスタのゲート）が、反転信号線３３０に接続されている。反転信号線３３０はリセット信号ＣＲＥＳ１の反転信号である反転信号ＣＲＥＳ３を伝送する。また、スイッチ２６０あるいはスイッチ２８０の制御電極（トランジスタのゲート）が、反転信号線３４０に接続されている。反転信号線３４０はリセット信号ＣＲＥＳ２の反転信号である反転信号ＣＲＥＳ４を伝送する。
スイッチ２５０、２６０、２７０、２８０を用いることにより、トランジスタ２３０、２４０がオフする際に比較器２００の差動入力に生じる電位変動を抑制することができる。
リセット信号線３１０と反転信号線３３０との間やリセット信号線３２０と反転信号線３４０との間にはシールド線３００は存在していない。リセット信号線３１０、リセット信号線３２０、反転信号線３３０および反転信号線３４０の互いに隣接する組のうち、反転信号線３３０とリセット信号線３２０の組の間にのみシールド線３００が存在している。これにより、リセット信号線３１０と反転信号線３３０との間の距離が、リセット信号線３１０とリセット信号線３２０との間の距離よりも小さくなっている。また、リセット信号線３１０と反転信号線３３０との間の距離が、リセット信号線３１０とシールド線３００との間の距離よりも小さくなっている。また、反転信号線３４０はリセット信号線３２０に対してシールド線３００とは反対側に位置している。つまり、リセット信号線３２０は反転信号線３４０とシールド線３００との間に位置している。これにより、リセット信号線３１０とシールド線３００との距離はリセット信号線３２０とシールド線３２０との距離よりも大きくなっている。リセット信号線３１０は、画素信号に対応する入力端子２０１や比較信号を出力する出力端子２０３とカップリングしやすい。そのため、このように、シールド線３００に対してリセット信号線３１０とリセット信号線３２０を非対称に配置して、リセット信号線３１０が受ける干渉を低減するのがよい。以上のような構成により、配線本数を減らして省面積化しつつ、比較回路１３０間の干渉によるＡＤ変換の誤差を低減することが可能となる。
図３に、比較回路１３０の入出力信号の波形の例を２つ示す。まず、図３（ａ）を用いて、２つの例に共通の事項を説明する。なお、図３に示した波形において、パルス信号については、Ｎ型のトランジスタが導通状態（オン状態）となるレベルがローレベル、Ｎ型のトランジスタが非導通状態（オフ状態）となるレベルがハイレベルである。Ｐ型のトランジスタが導通状態（オン状態）となるレベルがハイレベル、Ｐ型のトランジスタが非導通状態（オフ状態）となるレベルがローレベルである。また、本実施例の画素信号ＰＩＸについては、電位が低いほど、高い輝度、つまり、多くの光量の光が入射したことを示している。
時刻ｔ０で一旦、参照信号ＲＡＭＰ１の電位を下げた状態とし、時刻ｔ１から時刻ｔ２でリセット信号ＣＲＥＳ１、ＣＲＥＳ２をハイレベルとする。雑音量の画素信号ＰＩＸと参照信号ＲＡＭＰ１とが入力された状態で、閾値電圧Ｖｔｈのリセットを行う。時刻ｔ１から時刻ｔ２では、トランジスタ２３０とトランジスタ２４０が共にオン状態の時、すなわち入力端子２０１と出力端子２０３とがショートされ、入力端子２０２と出力端子２０４とがショートされた状態となる。この状態の最後の時刻（時刻ｔ２に相当）における入力端子２０１と入力端子２０２との電位差が、閾値電圧Ｖｔｈとして設定される。このように、閾値電圧Ｖｔｈを設定する動作を比較器２００あるいは比較回路１３０のリセットあるいはオートゼロと称する。このように、閾値電圧Ｖｔｈがリセット信号ＣＲＥＳ１、ＣＲＥＳ２のパルスのタイミングによって決まるから、リセット信号ＣＲＥＳ１が閾値電圧Ｖｔｈをリセットすると言える。
時刻ｔ３で参照信号ＲＡＭＰ１の電位を上昇させた後、時刻ｔ４から参照信号ＲＡＭＰ１電位を時間とともに変化させた際に、各々の比較回路１３０は、おおよそ時刻ｔ５で一斉に出力が反転する。比較回路１３０の出力である比較信号ＣＯＭＰ１，ＣＯＭＰ２がローレベルからハイレベルに反転すると、パルス生成部１５０は、１ショットの短時間のパルスＰＬＳを生成する。パルス生成部１５０は、パルスＰＬＳはデジタルメモリ１５１に供給し、デジタルメモリ１５１は、その時点のデータ線１６１のデータを取り込む。上記のリセット動作により、各々の画素１００の雑音成分のばらつきに影響されることなくＡＤ変換を行うことができる。
時刻ｔ６と時刻ｔ７の間に画素信号ＰＩＸは雑音量を示すレベルから信号量を示すレベルに切り替わる。通常、信号量は雑音量よりレベルが高い。
時刻ｔ６で参照信号ＲＡＭＰ１を上昇させた後に、時刻ｔ７から参照信号ＲＡＭＰ１電位を時間とともに変化させる。この時に画素からは雑音量ではなく信号量に対応した信号を出力する状態としておくことで、信号量のＡＤ変換を行う。時刻ｔ８で比較回路１３０の出力が反転すると、パルス生成部１５０は、１ショットの短時間パルスを生成し、デジタルメモリ１５２に供給し、デジタルメモリ１５２は、その時点のデータ線１６１のデータを取り込む。尚、各列の反転タイミングは、各列の画素信号ＰＩＸの信号量を示すレベルに依存する。
上述したように、雑音量を示すレベルのＡＤ変換時には、多数の比較回路１３０の出力が一斉に反転する。また、例えば、横方向に変化がない被写体を撮像したような場合、信号量を示すレベルのＡＤ変換時にも、多数の比較回路１３０の出力が一斉に反転する。この時、比較回路１３０の出力端子２０３はトランジスタ２３０のゲート・ドレイン間容量、リセット信号線３１０、３２０間容量、とカップリングしている。このような現象により、比較回路１３０間に干渉が生じることにより、比較回路１３０の出力の反転タイミングにズレが生じ、ＡＤ変換結果に誤差を生じうる。つまり、他の列の比較回路１３０の出力の反転により、リセット信号ＣＲＥＳ１ないしリセット信号ＣＲＥＳ２の電位に変動が生じる。それがトランジスタ２３０、２４０のゲート・ドレイン間容量やゲート・ソース間容量を介して比較回路１３０の入出力に影響することにより、反転タイミングにズレが生じてしまう。本実施形態においては、リセット信号線３１０、３２０の２本設けていることにより、１本の場合と比較して、電位変動を抑えることができる。一方、リセット信号線３１０とリセット信号線３２０の間に寄生容量によるカップリングがあると、リセット信号ＣＲＥＳ１を用いている列とリセット信号ＣＲＥＳ２を用いている列間で結局、干渉が生じてしまう。これにより、ＡＤ変換結果の誤差が大きくなってしまう。図３（ａ）、（ｂ）には、画素信号ＰＩＸと参照信号ＣＯＭＰ１、２における、カップリングの影響による電位の変動を点線で示している。カップリングによる比較信号ＣＯＭＰ、１，２から画素信号ＰＩＸへの干渉は、比較信号ＣＯＭＰ１，２の反転のタイミングがずれる要因になる。また、カップリングによる比較信号ＣＯＭＰ１の比較信号ＣＯＭＰ２への干渉は、比較信号ＣＯＭＰ１，２の電位が変動する要因になる。比較信号ＣＯＭＰ１，２の電位の変動が、後段の回路（本例ではパルス生成部１５０）における論理レベルの閾値を超えるような場合には、正確でないタイミニングでパルス生成部１５０がパルスを出力してしまう可能性がある。
そこで、図２に示したように、シールド線３００を例えばリセット信号線３１０、３２０間に入れることで異なるリセット信号線３１０、３２０を用いる列間の干渉を低減できる。その結果、ＡＤ変換結果の誤差を低減することが可能となる。上記のように、リセット信号線３１０、３２０は、比較回路１３０の出力と直接カップリング容量をもっており、かつ比較回路１３０は一斉に反転動作を行いうるために、反転動作によって電位変動しやすい。よって、配線を増やしてでも、リセット信号線３１０、３２０間にシールド線３００を入れることが望ましい。また、本例では図示していないが、リセット信号線３１０、３２０を駆動するバッファは、左右のどちらか片側のみよりも両側に設けて、電位変動の影響を受けにくいようにするのが望ましい。このようにして、リセット信号線３１０、３２０を介した入力端子２０１、２０２と出力端子２０３とのカップリングを、シールド線３００によって抑制することで、比較回路１３０における比較の精度を高めることができる。
図３（ｂ）に、図３（ａ）とは異なる参照信号ＲＡＭＰ１、リセット信号ＣＲＥＳ１、リセット信号ＣＲＥＳ２の駆動波形の変形例を示す。本例では、参照信号ＲＡＭＰ１とリセット信号ＣＲＥＳ１とリセット信号ＣＲＥＳ２は、複数の比較回路１３１の各々の閾値電圧と、複数の比較回路１３２の各々の閾値電圧と、が互いに異なるように設定されている。以下では、図３（ａ）と異なる点について説明する。
図３（ｂ）では、リセット信号ＣＲＥＳ１とリセット信号ＣＲＥＳ２がハイレベルからローレベルに遷移するタイミングがそれぞれ時刻ｔ２１、ｔ２となっており、互いに異なる。また、時刻ｔ２１と時刻ｔ２とでは、参照信号ＲＡＭＰ１の電位が異なる。これにより、図２において、比較回路１３１と比較回路１３２とで、リセット時の入力端子２０１と入力端子２０２の電位が異なる。そして、比較回路１３２の閾値電圧は、時刻ｔ２における参照信号ＲＡＭＰ１と画素信号ＰＩＸの電位差に相当する電圧Ｖｏｆｆにリセットされる。その結果、雑音量を示すレベルのＡＤ変換時に比較回路１３１の出力である比較信号ＣＯＭＰ１が反転するのが時刻ｔ５であるのに対して、比較回路１３２の出力である比較信号ＣＯＭＰ２が反転するのは時刻ｔ５２となる。また、信号量を示すレベルのＡＤ変換時に比較信号ＣＯＭＰ１が反転するのが時刻ｔ８であるのに対して、比較信号ＣＯＭＰ２が反転するのが時刻ｔ８２となる。なお、時刻ｔ５と時刻ｔ５２、あるいは時刻ｔ８と時刻ｔ８２とでは、参照信号ＲＡＭＰ１の電位は電圧Ｖｏｆｆと同程度の差がある。以上のような動作により、比較回路１３１と比較回路１３２の反転タイミングをずらすことで、一斉に反転する比較回路１３０の数を減らすことにより、列間の干渉によるＡＤ変換結果の誤差を低減することが可能となる。ただ、この場合も例えば、時刻ｔ７で比較回路１３２が一斉に反転することで、リセット信号ＣＲＥＳ１の電位が変動し、それがリセット信号線３２０を介して比較回路１３１に伝わると、比較回路１３１の反転タイミングが時刻ｔ８からずれうる。よって、この場合も、図２に示したように、例えば、シールド線３００をリセット信号線３１０、３２０間に入れることで、異なるリセット信号線３１０、３２０を用いる比較回路１３０間の干渉を低減できる。その結果、ＡＤ変換結果の誤差を低減することが可能となる。
図４を用いて、シールド線３００とリセット信号線３１０、３２０との位置関係について詳細に説明する。図４は、図２（ｂ）に示した、反転信号線３３０、３４０をさらに有する例に対応する。
図４は撮像装置ＩＳにおける撮像デバイスＩＣの断面図を示している。半導体基板ＳＵＢの上にはポリシリコンからなるゲート電極層Ｇ、アルミニウム配線で構成された配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４がこの順で配置されている。なお、配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４を銅配線で構成することもできる。半導体基板ＳＵＢ、配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４のそれぞれの間には層間絶縁層ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５が配されている。配線層Ｍ１と半導体基板ＳＵＢ、あるいは、配線層Ｍ１とゲート電極層Ｇはコンタクトプラグ（不図示）で相互に接続されている。配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４はビアプラグＶＰで相互に接続されている。層間絶縁層ＩＬＤ５および配線層Ｍ４の上にはパッシベーション層ＰＶが配されている。
シールド線３００、リセット信号線３１０、３２０、反転信号線３３０、３４０のそれぞれは、少なくとも互いに接続された配線層Ｍ２と配線層Ｍ３で構成されている。配線層Ｍ２のうち、配線３００Ｂはシールド線３００を、配線３１０Ｂはリセット信号線３１０を、配線３２０Ｂはリセット信号線３２０を、それぞれ構成する。配線層Ｍ２のうち、配線３３０Ｂは反転信号線３３０を、配線３４０Ｂは反転信号線３４０を、それぞれ構成する。同様に、配線層Ｍ３のうち、配線３００Ｃはシールド線３００を、配線３１０Ｃはリセット信号線３１０を、配線３２０Ｃはリセット信号線３２０を、それぞれ構成する。配線層Ｍ３のうち、配線３３０Ｃは反転信号線３３０を、配線３４０Ｃは反転信号線３４０を、それぞれ構成する。配線層Ｍ３には、配線３１０Ｃと配線３３０Ｂと間に配線３５０Ｃが配されており、配線３２０Ｃと配線３４０Ｂと間に配線３６０Ｃが配されている。配線３５０Ｃ、３６０Ｃは配線３１０Ｃ、３２０Ｃ、３３０Ｃ、３４０Ｃのいずれとも導通していない。
配線３１０Ｂ、３２０Ｂ、３３０Ｂ、３４０Ｂの幅が取りうる範囲を幅ＷＢ１とする。配線３００Ｂの幅の好適な範囲を幅ＷＢ２とする。配線３００Ｃの幅の好適な範囲を幅ＷＣ１とする。配線３１０Ｃ、３２０Ｃ、３３０Ｃ、３４０Ｃの幅の好適な範囲を幅ＷＣ２とする。配線３５０Ｃの幅の好適な範囲を幅ＷＣ３とする。配線層Ｍ２における隣接する配線間の距離の好適な範囲を距離ＤＢ１とする。配線層Ｍ３における隣接する配線間の距離の好適な範囲を距離ＤＣ１、ＤＣ２とする。配線層Ｍ２と配線層Ｍ３との距離の好適な範囲を距離ＤＤとする。
配線層Ｍ２において、配線３１０Ｂと配線３００Ｂとの間の距離ＤＢＡＣ、および、配線３２０Ｂと配線３００Ｂとの間の距離ＤＢ１が、配線３１０Ｂと配線３２０Ｂとの間の距離ＤＢＡＢよりも小さい。配線層Ｍ３において、配線３１０Ｃと配線３００Ｃとの間の距離ＤＣＡＣ、および、配線３２０Ｃとシールド線３００Ｃとの間の距離ＤＣ１が、配線３１０Ｃと配線３２０Ｃとの間の距離ＤＣＡＢよりも小さい。このようにシールド線３００とリセット信号線３１０、３２０とを配置することで、リセット信号線３１０とリセット信号線３２０との干渉をシールド線３００により抑制することができる。
本例では距離ＤＤは距離ＤＢＡＢや距離ＤＢＡＣよりも十分に小さいため、配線３１０Ｂと配線３００Ｃとの距離や配線３２０Ｂと配線３００Ｃとの距離も距離ＤＢＡＣよりも小さい。同様に、配線３１０Ｃと配線３００Ｂとの距離や配線３２０Ｃと配線３００Ｂとの距離も距離ＤＣＡＣよりも小さい。よって、シールド線３００とリセット信号線３１０あるいはシールド線３００とリセット信号線３２０を同一の配線層ではなく別々の配線層に設けても十分にシールド効果を得ることができる。
ＷＢ２＜ＷＣ３≦ＷＣ２＜ＷＣ１≦ＷＢ１の関係、例えばＷＢ２＜ＷＣ３＜ＷＣ２＜ＷＣ１＜ＷＢ１の関係を採用することが、シールド線３００のシールド性能を向上する上で好ましい。なお、幅ＷＢ１、ＷＢ２、ＷＣ１、ＷＣ２、ＷＶ３の５種の幅のうちの全てが上記関係を満たしていることが望ましいが、少なくとも２種の幅が上記関係を満たしていればよい。特に、配線層Ｍ３のうちリセット信号線３１０を構成する配線３１０Ｃの幅ＷＣ２は、配線層Ｍ２のうちリセット信号線３１０を構成する配線３１０Ｂの幅ＷＢ１よりも小さいことが好ましい。同様に、配線層Ｍ３のうちリセット信号線３２０を構成する配線３２０Ｃの幅ＷＣ２は、配線層Ｍ２のうちリセット信号線３２０を構成する配線３２０Ｂの幅ＷＢ１よりも小さいことが好ましい。一方、配線層Ｍ３のうちシールド線３００を構成する配線３００Ｃの幅ＷＣ１は、配線層Ｍ２のうちシールド線３００を構成する配線３００Ｂの幅ＷＢ２よりも大きいことが好ましい。また、配線３００Ｂの幅ＷＢ２は、配線３１０Ｂの幅ＷＢ１および配線３２０Ｂの幅ＷＢ１よりも小さいことが好ましい。
また、ＤＣ２≦ＤＣ１≦ＤＢ１の関係、例えばＤＣ２＜ＤＣ１＜ＤＢ１の関係を採用することが、シールド線３００のシールド性能を向上する上で好ましい。
距離ＤＢＡＣおよび距離ＤＣＡＣは例えば１μｍ以上１０μｍ以下であり、例えば２μｍ以上６μｍ以下である。距離ＤＣ２、ＤＣ１、ＤＢ１は例えば０．１μｍ以上１．０μｍ以下、好ましくは０．４μ以上０．８μｍである。画素列のピッチや、比較回路１３０のピッチは、１μｍ以上１０μｍ以下である。隣り合う画素信号線１１０同士の間隔や、隣り合う比較回路１３０の比較信号ＣＯＭＰを出力する信号線同士の間隔は、例えば画素列のピッチと同様に、１μｍ以上１０μｍ以下である。距離ＤＢＡＣおよび距離ＤＣＡＣは画素列のピッチや比較回路１３０のピッチよりも小さくてもよい。比較回路１３０のピッチよりも距離ＤＢＡＣおよび距離ＤＣＡＣが小さい場合には、比較回路１３０やその入力用あるいは出力用の信号線同士の干渉よりも、リセット信号線３１０、３２０の干渉の影響が大きくなりうる。このような場合にシールド線３００を用いるのがとりわけ有効である。なお、デジタル信号線１８１とデジタル信号線１８２との距離は、距離ＤＢＡＣおよび距離ＤＣＡＣはとの距離よりも小さくてよい。例えばデジタル信号線１８１とデジタル信号線１８２は、距離ＤＣ２、ＤＣ１、ＤＢ１と同程度でよく、例えば０．１μｍ以上１．０μｍ以下、好ましくは０．４μ以上０．８μｍである。
図５を用いて撮像装置ＩＳの構成について説明する。図５（ａ）は撮像装置ＩＳを用いて構築された撮像システムＳＹＳの構成の一例を示す。撮像システムＳＹＳは、カメラや撮影機能を有する情報端末である。撮像装置ＩＳは撮像デバイスＩＣを収容するパッケージＰＫＧをさらに備えることもできる。パッケージＰＫＧは、撮像デバイスＩＣが固定された基体と、半導体基板に対向するガラス等の蓋体と、基体に設けられた端子と撮像デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。
撮像システムＳＹＳは、撮像装置ＩＳに結像する光学系ＯＵを備え得る。また、撮像システムＳＹＳは、制御装置ＣＵ，処理装置ＰＵ、表示装置ＤＵ、記憶装置ＭＵの少なくともいずれかを備え得る。制御装置ＣＵは撮像装置ＩＳを制御する。処理装置ＰＵは撮像装置ＩＳから出力された信号を処理する。表示装置ＤＵは撮像装置ＩＳで得られた画像を表示し、記憶装置ＭＵは、撮像装置ＩＳで得られた画像を記憶する。
図５（ｂ）、（ｃ）は、撮像装置ＩＳの撮像デバイスＩＣが単一の半導体チップで構成された形態を示している。図５（ｂ）、（ｃ）の形態では半導体チップである撮像チップ１には画素領域１０と信号処理領域２０と制御領域３０とが設けられている。図５（ｃ）の形態では信号処理領域２０は第１信号処理領域２１と第２信号処理領域２２に分けられており、第１信号処理領域２１と第２信号処理領域２２の間に画素領域１０が配されている。
図５（ｄ）、（ｅ）は、撮像装置ＩＳの撮像デバイスＩＣが、互いに積層された複数の半導体チップで構成された形態を示している。図５（ｄ）、（ｅ）の形態では半導体チップである撮像チップ１と半導体チップである回路チップ２とが積層されている。図５（ｄ）の形態では、撮像チップ１に画素領域１０と制御領域３０とが設けられており、回路チップ２に信号処理領域２０が設けられている。図５（ｅ）の形態では、撮像チップ１に画素領域１０が設けられており、回路チップ２に信号処理領域２０と制御領域３０が設けられている。
図６を用いて、撮像装置ＩＳの変形例について説明する。ここでは上述した例との相違点についてのみ説明する。図６に示すように、複数の画素１００と複数の比較回路１３０との間の信号経路には、列毎にトランジスタ４３０、容量４４０、バッファ４５０が設けられている。容量４４０は画素１００の出力を保持する。トランジスタ４３０と容量３４０によるサンプルホールド動作により、ＡＤ変換部１９０の動作と画素１００の動作を並行して行うことが可能となる。サンプルホールド動作の制御は信号線４１０で伝送される制御信号ＳＨによって行われる。例えば、画素１００のリセット状態の信号を容量３４０にサンプルホールドした後、そのリセット信号をＡＤ変換している間に画素１００では信号読み出し状態に移行することが可能である。
複数の容量３４０の一方のノードには共通に接地線４２０が接続されている。接地線４２０はパッド３２から接地電位ＧＮＤ２が供給される。パッド３２は、画素領域１０に接地電位ＧＮＤ１を供給するパッド３０とは別のパッドである。このように、画素１００の接地電位ＧＮＤ１と容量３４０への接地電位ＧＮＤ２をパッドで分けて供給することにより、上記の画素１００とＡＤ変換部１９０の並行動作を良好に行うことが可能となる。
図７、８、９を用いて、撮像装置ＩＳの変形例について説明する。ここでは上述した例との相違点についてのみ説明する。図７、図８、図９は、図５（ｃ）に示した形態に相当する。すなわち、画素領域１０の一方の側（下側）に信号処理領域２１を配し、画素領域１０の他方の側（上側）に信号処理領域２２を配している。つまり、画素領域１０は信号処理領域２１と信号処理領域２２との間に配されている。
信号処理領域２１と信号処理領域２２は互いに等価な回路構成を有することができ、信号処理領域２１は上述した信号処理領域２０と等価な回路構成を有することができる。
信号領域回路２２にも、図２で示した構成を有する複数の比較回路１３０が設けられている。信号処理領域２２には、複数の比較回路１３０のうちの複数の比較回路１３３と複数の比較回路１３４が並んで配置されている。複数の比較回路１３３、１３４の各々には、画素領域１０の画素１００の出力に基づく画素信号ＰＩＸおよび参照信号ＲＡＭＰ２が入力される。
信号領域回路２２には、複数の比較回路１３３へ共通に接続され、複数の比較回路１３３の各々の閾値電圧をリセットするリセット信号ＣＲＥＳ６を伝送するリセット信号線３６０が設けられている。信号領域回路２２には、複数の比較回路１３４へ共通に接続され、複数の比較回路１３４の各々の閾値電圧をリセットするリセット信号ＣＲＥＳ７を伝送するリセット信号線３７０が設けられている。さらに、シールド電位ＳＨＬＤ２が供給されたシールド線３５０が設けられている。リセット信号線３６０とシールド線３５０との間の距離、および、リセット信号線３７０とシールド線３５０との間の距離が、リセット信号線３６０とリセット信号線３７０との間の距離よりも小さい。これにより、リセット信号線３６０とリセット信号線３７０の干渉を抑制できる。
リセット信号ＣＲＥＳ６を伝送するリセット信号線３６０はリセット信号ＣＲＥＳ１を伝送するリセット信号線３１０と等価な機能を有する信号線である。リセット信号ＣＲＥＳ７を伝送するリセット信号線３７０はリセット信号ＣＲＥＳ２を伝送するリセット信号線３２０と等価な機能を有する信号線である。シールド電位ＳＨＬＤ２が供給されるシールド線３５０はシールド電位ＳＨＬＤ１が供給されるシールド線３００と等価な機能を有するシールド線である。なお、ここでは省略しているが、図２（ｂ）、（ｃ）と同様にして、リセット信号線３６０とシールド線３５０との間に、反転信号線３３０と等価な機能を有する反転信号線を配置してもよい。また、リセット信号線３７０に対してシールド線３５０との間に、反転信号線３４０と等価な機能を有する反転信号線を配置してもよい。
図７の例では１つの画素列に対して、画素信号線１１０を２本設けている。具体的には、第１列には、画素領域１０と信号処理領域２１とを接続する画素信号線１１１と、画素領域１０と信号処理領域２１とを接続する画素信号線１１２と、を設けている。第２列には、画素領域１０と信号処理領域２２とを接続する画素信号線１１５と、画素領域１０と信号処理領域２２とを接続する画素信号線１１６と、を設けている。第３列には、画素領域１０と信号処理領域２１とを接続する画素信号線１１３と、画素領域１０と信号処理領域２１とを接続する画素信号線１１４と、を設けている。第４列には、画素領域１０と信号処理領域２２とを接続する画素信号線１１７と、画素領域１０と信号処理領域２２とを接続する画素信号線１１８と、を設けている。
図７の例では、複数の比較回路１３１は、第１列の赤画素Ｒの出力に基づく画素信号ＰＩＸが画素信号線１１１を介して入力される比較回路１３１を含む。また、複数の比較回路１３１は、第１列の緑画素Ｇｂの出力に基づく画素信号ＰＩＸが画素信号線１１２を介して入力される比較回路１３１を含む。
複数の比較回路１３２は、第３列の赤画素Ｒの出力に基づく画素信号ＰＩＸが画素信号線１１３を介して入力される比較回路１３２を含む。また、複数の比較回路１３２は、第３列の緑画素Ｇｂの出力に基づく画素信号ＰＩＸが画素信号線１１４を介して入力される比較回路１３２を含む。
複数の比較回路１３３は、第２列の緑画素Ｇｒの出力に基づく画素信号ＰＩＸが画素信号線１１５を介して入力される比較回路１３３を含む。また、複数の比較回路１３３は、第２列の青画素Ｂの出力に基づく画素信号ＰＩＸが画素信号線１１６を介して入力される比較回路１３３と、を含む。
複数の比較回路１３４は、第４列の緑画素Ｇｒの出力に基づく画素信号ＰＩＸが画素信号線１１７を介して入力される比較回路１３４を含む。また、複数の比較回路１３４は、第４列の青画素Ｂの出力に基づく画素信号ＰＩＸが画素信号線１１８を介して入力される比較回路１３４と、を含む。
このように、赤画素Ｒ、緑画素Ｇｂを下側の信号処理領域２１から、緑画素Ｇｒ、青画素Ｂを上側の信号処理領域２２から読み出す。また、リセット信号ＣＲＥＳ１を第１列と第５列の比較回路１３１に、リセット信号ＣＲＥＳ２を第３列と第７列の比較回路１３２に接続している。また、リセット信号ＣＲＥＳ６を第２列と第６列の比較回路１３３に、リセット信号ＣＲＥＳ７を第４列と第８列の比較回路１３４に接続している。この構成に対して、図３の駆動を適用した場合、時刻ｔ８で１、５列目の比較回路１３０の出力が反転することになる。また、時刻ｔ８２でそれ以外の列の比較回路１３０の出力が反転する。すなわち、全体の列の半分の比較回路１３０の出力が一斉に反転する。それに対して、明時には、ほとんどの色の光源に対して、赤画素Ｒと緑Ｇｂの出力、緑画素Ｇｒと青画素Ｂの出力が異なる。そのため、比較回路１３０の出力が一斉に反転する列数を更に半分（全体の１／４）とすることが可能となる。このように、同じ色の画素に対応する比較回路１３０の中で、リセット信号ＣＲＥＳ１とリセット信号ＣＲＥＳ２を適用する列を設けることで、信号量を示すレベルのＡＤ変換時の一斉反転列数を減らすことが可能となり、列間の干渉を抑えることが可能となる。信号処理領域２２においても同様である。
図８、９の例では１つの画素列に対して、画素信号線１１０を２本設けている。具体的には、第１列には、画素領域１０と信号処理領域２１とを接続する画素信号線１１１と、画素領域１０と信号処理領域２２とを接続する画素信号線１１５と、を設けている。第２列には、画素領域１０と信号処理領域２１とを接続する画素信号線１１２と、画素領域１０と信号処理領域２２とを接続する画素信号線１１６と、を設けている。第３列には、画素領域１０と信号処理領域２１とを接続する画素信号線１１３と、画素領域１０と信号処理領域２２とを接続する画素信号線１１７と、を設けている。第４列には、画素領域１０と信号処理領域２１とを接続する画素信号線１１４と、画素領域１０と信号処理領域２２とを接続する画素信号線１１８と、を設けている。
図８の例では、複数の比較回路１３１は、第１列の赤画素Ｒの出力に基づく画素信号ＰＩＸが画素信号線１１１を介して入力される比較回路１３１を含む。また、複数の比較回路１３１は、第２列の緑画素Ｇｒの出力に基づく画素信号ＰＩＸが画素信号線１１２を介して入力される比較回路１３１、を含む。
複数の比較回路１３２は、第３列の赤画素Ｒの出力に基づく画素信号ＰＩＸが画素信号線１１３を介して入力される比較回路１３２を含む。また、第４列の緑画素Ｇｒの出力に基づく画素信号ＰＩＸが画素信号線１１４を介して入力される比較回路１３２、を含む。
複数の比較回路１３３は、第１列の緑画素Ｇｂの出力に基づく画素信号ＰＩＸが画素信号線１１５を介して入力される比較回路１３３を含む。また、複数の比較回路１３３は、第２列の青画素Ｂの出力に基づく画素信号ＰＩＸが画素信号線１１６を介して入力される比較回路１３３と、を含む。
複数の比較回路１３４は、第３列の緑画素Ｇｂの出力に基づく画素信号ＰＩＸが画素信号線１１７を介して入力される比較回路１３３を含む。複数の比較回路１３４は、第４列の青画素Ｂの出力に基づく画素信号ＰＩＸが画素信号線１１８を介して入力される比較回路１３４と、を含む。
このように、赤画素Ｒ、緑画素Ｇｒを下側の信号処理領域２１から、緑画素Ｇｂ、青画素Ｂを上側の信号処理領域２２から読み出す。また、リセット信号ＣＲＥＳ１を第１、２列と第５，６列に、リセット信号ＣＲＥＳ２を第３、４列と第７、８列の比較回路１３３に接続している。この構成に対して、図３の駆動を適用した場合、時刻ｔ８で１、２、５、６列目の比較回路１３０の出力が反転することになる。また、時刻ｔ８２でそれ以外の列の比較回路１３０の出力が反転する。すなわち、全体の列の半分の比較回路１３０の出力が一斉に反転する。それに対して、明時には、ほとんどの色の光源に対して、赤画素Ｒと緑Ｇｒの出力、緑画素Ｇｂと青画素Ｂの出力が異なる。そのため、比較回路１３０の出力が一斉に反転する列数を更に半分（全体の１／４）とすることが可能となる。このように、同じ色の画素に対応する比較回路１３０の中で、リセット信号ＣＲＥＳ１とリセット信号ＣＲＥＳ２を適用する列を設けることで、信号量を示すレベルのＡＤ変換時の一斉反転列数を減らすことが可能となり、列間の干渉を抑えることが可能となる。
図９を用いて、撮像装置ＩＳの変形例について説明する。ここでは上述した例との相違点についてのみ説明する。
複数の比較回路１３１は、第１列の緑画素Ｇｂの出力に基づく画素信号ＰＩＸが画素信号線１１１を介して入力される比較回路１３１を含む。複数の比較回路１３１は、第３列の緑画素Ｇｂの出力に基づく画素信号ＰＩＸが画素信号線１１３を介して入力される比較回路１３１を含む。複数の比較回路１３２は、第２列の緑画素Ｇｒの出力に基づく画素信号ＰＩＸが画素信号線１１２を介して入力される比較回路１３２を含む。複数の比較回路１３２は、第４列の緑画素Ｇｒの出力に基づく画素信号ＰＩＸが画素信号線１１４を介して入力される比較回路１３２を含む。複数の比較回路１３３は、第１列の赤画素Ｒの出力に基づく画素信号ＰＩＸが画素信号線１１５を介して入力される比較回路１３３を含む。複数の比較回路１３３は、第３列の赤画素Ｒの出力に基づく画素信号ＰＩＸが画素信号線１１７を介して入力される比較回路１３３を含む。複数の比較回路１３４は、第２列の青画素Ｂの出力に基づく画素信号が画素信号線１１６を介して入力される比較回路１３４を含む。複数の比較回路１３４は、第４列の青画素Ｂの出力に基づく画素信号が画素信号線１１８を介して入力される比較回路１３４を含む。
このように、緑画素Ｇｒ、緑画素Ｇｂは下側の信号処理領域２１から、赤画素Ｒ、青画素Ｂは上側の信号処理領域２２から読み出される。信号処理領域２１において、リセット信号線３１０とリセット信号線３２０の間をシールド線３００でシールドしていることにより、緑画素Ｇｒと緑画素Ｇｂ間の干渉を低減することが可能となる。信号処理領域２２において、リセット信号線３６０とリセット信号線３７０の間をシールド線３５０でシールドしていることにより、赤画素Ｒと青画素Ｂ間の混色を低減することが可能となる。
図７、８、９では、比較回路１３１および比較回路１３２が並んだ領域（信号処理領域２１）と、比較回路１３３および比較回路１３４が並んだ領域（信号処理領域２２）とを、画素領域１０を挟んで別々に設けた。このほかに、比較回路１３１および比較回路１３２と、比較回路１３３および比較回路１３４が並んだ領域（信号処理領域２２）と、画素領域１０に対して同じ側に設けてもよい。あるいは、比較回路１３１および比較回路１３２と、比較回路１３３および比較回路１３４が並んだ領域（信号処理領域２２）と、を図５（ｄ）、（ｅ）で示した、回路チップ２の信号処理領域２０に配置してもよい。
以上の例では、互いに並んだ比較回路１３０に対して、２種類のリセット信号ＣＲＥＳ１，ＣＲＥＳ２を与える例を示したが、互いに並んだ比較回路１３０に対して、３種類以上、例えば４種類のリセット信号を付与してもよい。素その場合、図７、８のように、共通のリセット信号が付与される互いに隣り合う複数の比較回路１３０を含む組が、交互に並んでもよい。例えば、複数の比較回路１３０は次のように、第１組、第２組、第３組、第４組のように分類できる。第１組は、第１種類のリセット信号が付与される互いに隣り合う２つの比較回路１３０を含み、第２組は、第２種類のリセット信号が付与される互いに隣り合う２つの比較回路１３０を含む。第３組は、第３種類のリセット信号が付与される互いに隣り合う２つの比較回路１３０を含み、第４組は、第４種類のリセット信号が付与される互いに隣り合う２つの比較回路１３０を含む。第１組、第２組、第３組、第４組をこの順番で並べることができる。さらに、第１組、第２組、第３組、第４組を含む群を周期的に並べることができる。一つの群には、４種類のリセット信号が供給される８つの比較回路１３０が含まれることになる。
あるいは、図９のように、互いに異なるセット信号が付与される比較回路１３０が、交互に並んでもよい。つまり、互いに隣り合う比較回路１３０には異なるリセット信号が入力されるようにしてもよい。
以上説明した複数の変形例は適宜組み合わせて実施をすることができる。また、上述した説明に明記していないが図面から明らかに把握可能であることは、本開示の一部を構成する。本発明は上記の実施形態に限らず、本技術の思想を達成し得る他の構成によっても実現可能である。
１００ 画素
１３０、１３１、１３２ 比較回路
ＰＩＸ 画素信号
ＲＡＭＰ１ 参照信号
ＣＯＭＰ１、ＣＯＭＰ２ 比較信号
ＣＲＥＳ１、ＣＲＥＳ２ リセット信号
３１０、３２０ リセット信号線
３００ シールド線

Claims (23)

  1. 複数の画素と、複数の比較回路と、を備え、前記複数の比較回路の各々が、前記画素の出力に基づく画素信号および参照信号が入力され、前記画素信号と前記参照信号との差が閾値よりも小さい場合と大きい場合とで異なるレベルを示す比較信号を出力する撮像装置であって、
    前記複数の比較回路のうちの複数の第１比較回路と前記複数の比較回路のうちの複数の第２比較回路とが並んで配置されており、
    前記複数の第１比較回路へ共通に接続され、前記複数の第１比較回路の各々の閾値をリセットする第１リセット信号を伝送する第１共通信号線と、
    前記複数の第２比較回路へ共通に接続され、前記複数の第２比較回路の各々の閾値をリセットする第２リセット信号を伝送する第２共通信号線と、
    固定電位が供給される固定電位線と、を備え、
    前記第１共通信号線と前記固定電位線との間の距離、および、前記第２共通信号線と前記固定電位線との間の距離が、前記第１共通信号線と前記第２共通信号線との間の距離よりも小さいことを特徴とする撮像装置。
  2. 前記複数の比較回路の各々は、比較器と、第１トランジスタとを含み、
    前記第１トランジスタのソースおよびドレインの一方は、前記比較器の画素信号に対応する入力端子に接続され、前記第１トランジスタのソースおよびドレインの他方は、前記比較器の比較信号を出力する出力端子に接続されており、
    前記複数の第１比較回路の各々の前記第１トランジスタのゲートは、前記第１共通信号線に接続されており、
    前記複数の第２比較回路の各々の前記第１トランジスタのゲートは、前記第２共通信号線に接続されている、請求項１に記載の撮像装置。
  3. 前記複数の比較回路の各々は、第２トランジスタを更に含み、
    前記第２トランジスタのソースおよびドレインの一方は、前記比較器の参照信号に対応する入力端子に接続され、前記第２トランジスタのソースおよびドレインの他方は、前記比較器の比較信号の反転信号を出力する出力端子に接続されており、
    前記複数の第１比較回路の各々の前記第２トランジスタのゲートは、前記第１共通信号線に接続されており、
    前記複数の第２比較回路の各々の前記第２トランジスタのゲートは、前記第２共通信号線に接続されている、請求項２に記載の撮像装置。
  4. 前記複数の比較回路の各々は、
    画素信号を伝送する画素信号線と画素信号に対応する前記入力端子とを接続する容量と、前記参照信号を伝送する参照信号線と前記参照信号に対応する前記入力端子を接続する容量と、を含む、請求項３に記載の撮像装置。
  5. 前記参照信号と前記第１リセット信号と前記第２リセット信号を、前記複数の第１比較回路の各々の前記閾値と、前記複数の第２比較回路の各々の前記閾値と、が互いに異なるように設定する、請求項１乃至４のいずれか１項に記載の撮像装置。
  6. 前記複数の第１比較回路へ共通に接続され、前記第１リセット信号の反転信号を伝送する第１反転信号線を備え、
    前記第１共通信号線と前記第１反転信号線との間の距離が、前記第１共通信号線と前記第２共通信号線との間の前記距離よりも小さい、請求項１乃至５のいずれか１項に記載の撮像装置。
  7. 前記第１共通信号線と前記第１反転信号線との間の距離が、前記第１共通信号線と前記固定電位線との間の前記距離よりも小さい、請求項６に記載の撮像装置。
  8. 前記複数の比較回路の各々は、前記第１リセット信号の反転信号に応じて、前記比較器の画素信号が入力される前記入力端子と、前記比較器の比較信号を出力する前記出力端子との間の導通と非導通とを制御するスイッチを備える、請求項２または３に記載の撮像装置。
  9. 複数の画素と、複数の比較回路と、を備え、前記複数の比較回路の各々が、前記画素の出力に基づく画素信号および参照信号が入力され、比較信号を出力する撮像装置であって、
    前記複数の比較回路のうちの複数の第１比較回路と前記複数の比較回路のうちの複数の第２比較回路とが並んで配置されており、
    前記複数の第１比較回路へ共通に接続された第１共通信号線と、
    前記複数の第２比較回路へ共通に接続された第２共通信号線と、
    固定電位が供給される固定電位線と、を備え、
    前記複数の比較回路の各々は、比較器と、第１トランジスタと、第２トランジスタと、を含み、
    前記第１トランジスタのソースおよびドレインの一方は、前記比較器の画素信号に対応する入力端子に接続され、前記第１トランジスタのソースおよびドレインの他方は、前記比較器の比較信号を出力する出力端子に接続されており、
    前記複数の第１比較回路の各々の前記第１トランジスタのゲートは、前記第１共通信号線に接続されており、
    前記複数の第２比較回路の各々の前記第１トランジスタのゲートは、前記第２共通信号線に接続されており、
    前記第２トランジスタのソースおよびドレインの一方は、前記比較器の参照信号に対応する入力端子に接続され、前記第２トランジスタのソースおよびドレインの他方は、前記比較器の比較信号の反転信号を出力する出力端子に接続されており、
    前記複数の第１比較回路の各々の前記第２トランジスタのゲートは、前記第１共通信号線に接続されており、
    前記複数の第２比較回路の各々の前記第２トランジスタのゲートは、前記第２共通信号線に接続されており、
    前記第１共通信号線と前記固定電位線との間の距離、および、前記第２共通信号線と前記固定電位線との間の距離が、前記第１共通信号線と前記第２共通信号線との間の距離よりも小さいことを特徴とする撮像装置。
  10. 前記固定電位線には、前記複数の第１比較回路および前記複数の第２比較回路に電源電位を供給するパッドから電位が供給される、請求項１乃至９のいずれか１項に記載の撮像装置。
  11. 前記第１共通信号線、前記第２共通信号線および前記固定電位線のそれぞれは、少なくとも互いに接続された第１配線層と第２配線層で構成されており、
    前記第２配線層のうち前記第１共通信号線を構成する配線の幅は、前記第１配線層のうち前記第１共通信号線を構成する配線の幅よりも小さく、
    前記第２配線層のうち前記第２共通信号線を構成する配線の幅は、前記第１配線層のうち前記第２共通信号線を構成する配線の幅よりも小さく、
    前記第２配線層のうち前記固定電位線を構成する配線の幅は、前記第１配線層のうち前記固定電位線を構成する配線の幅よりも大きい、請求項１乃至１０のいずれか１項に記載の撮像装置。
  12. 前記複数の画素が配列された画素領域は、
    赤色光を検出する赤画素と緑色光を検出する緑画素とが配列された第１列と、
    青色光を検出する青画素と緑色光を検出する緑画素とが配列された第２列と、
    赤色光を検出する赤画素と緑色光を検出する緑画素とが配列された第３列と、
    青色光を検出する青画素と緑色光を検出する緑画素とが配列された第４列と、を有し、
    前記複数の第１比較回路は、前記第１列の赤画素の出力に基づく画素信号が入力される第１比較回路と、前記第１列の緑画素の出力に基づく画素信号が入力される第１比較回路と、を含み、
    前記複数の第２比較回路は、前記第３列の赤画素の出力に基づく画素信号が入力される第２比較回路と、前記第３列の緑画素の出力に基づく画素信号が入力される第２比較回路と、を含む、請求項１乃至１１のいずれか１項に記載の撮像装置。
  13. 前記複数の比較回路のうちの複数の第３比較回路と前記複数の比較回路のうちの複数の第４比較回路とが並んで配置されており、
    前記複数の第３比較回路へ共通に接続され、前記複数の第３比較回路の各々の閾値をリセットする第３リセット信号を伝送する第３共通信号線と、
    前記複数の第４比較回路へ共通に接続され、前記複数の第４比較回路の各々の閾値をリセットする第４リセット信号を伝送する第４共通信号線と、をさらに備え、
    前記複数の第３比較回路は、前記第２列の緑画素の出力に基づく画素信号が入力される第３比較回路と、前記第２列の青画素の出力に基づく画素信号が入力される第３比較回路と、を含み、
    前記複数の第４比較回路は、前記第４列の緑画素の出力に基づく画素信号が入力される第４比較回路と、前記第４列の青画素の出力に基づく画素信号が入力される第４比較回路と、を含む、請求項１２に記載の撮像装置。
  14. 前記複数の画素が配列された画素領域は、
    赤色光を検出する赤画素と緑色光を検出する緑画素とが配列された第１列と、
    青色光を検出する青画素と緑色光を検出する緑画素とが配列された第２列と、
    赤色光を検出する赤画素と緑色光を検出する緑画素とが配列された第３列と、
    青色光を検出する青画素と緑色光を検出する緑画素とが配列された第４列と、を有し、
    前記複数の第１比較回路は、前記第１列の赤画素の出力に基づく画素信号が入力される第１比較回路と、前記第２列の緑画素の出力に基づく画素信号が入力される第１比較回路と、を含み、
    前記複数の第２比較回路は、前記第３列の赤画素の出力に基づく画素信号が入力される第２比較回路と、前記第４列の緑画素の出力に基づく画素信号が入力される第２比較回路と、を含む、請求項１乃至１１のいずれか１項に記載の撮像装置。
  15. 前記複数の比較回路のうちの複数の第３比較回路と前記複数の比較回路のうちの複数の第４比較回路とが並んで配置されており、
    前記複数の第３比較回路へ共通に接続され、前記複数の第３比較回路の各々の閾値をリセットする第３リセット信号を伝送する第３共通信号線と、
    前記複数の第４比較回路へ共通に接続され、前記複数の第４比較回路の各々の閾値をリセットする第４リセット信号を伝送する第４共通信号線と、をさらに備え、
    前記複数の第３比較回路は、前記第１列の緑画素の出力に基づく画素信号が入力される第３比較回路と、前記第２列の青画素の出力に基づく画素信号が入力される第３比較回路と、を含み、
    前記複数の第４比較回路は、前記第３列の緑画素の出力に基づく画素信号が入力される第４比較回路と、前記第４列の青画素の出力に基づく画素信号が入力される第４比較回路と、を含む、請求項１４に記載の撮像装置。
  16. 前記複数の画素が配列された画素領域は、
    赤色光を検出する赤画素と緑色光を検出する緑画素とが配列された第１列と、
    青色光を検出する青画素と緑色光を検出する緑画素とが配列された第２列と、
    赤色光を検出する赤画素と緑色光を検出する緑画素とが配列された第３列と、
    青色光を検出する青画素と緑色光を検出する緑画素とが配列された第４列と、を有し、
    前記複数の第１比較回路は、前記第１列の緑画素の出力に基づく画素信号が入力される第１比較回路と、前記第３列の緑画素の出力に基づく画素信号が入力される第１比較回路と、を含み、
    前記複数の第２比較回路は、前記第２列の緑画素の出力に基づく画素信号が入力される第２比較回路と、前記第４列の緑画素の出力に基づく画素信号が入力される第２比較回路と、を含む、請求項１乃至１１のいずれか１項に記載の撮像装置。
  17. 前記複数の比較回路のうちの複数の第３比較回路と前記複数の比較回路のうちの複数の第４比較回路とが並んで配置されており、
    前記複数の第３比較回路へ共通に接続され、前記複数の第３比較回路の各々の閾値をリセットする第３リセット信号を伝送する第３リセット信号線と、
    前記複数の第４比較回路へ共通に接続され、前記複数の第４比較回路の各々の閾値をリセットする第４リセット信号を伝送する第４リセット信号線と、をさらに備え、
    前記複数の第３比較回路は、前記第１列の赤画素の出力に基づく画素信号が入力される第３比較回路と、前記第３列の赤画素の出力に基づく画素信号が入力される第３比較回路と、を含み、
    前記複数の第４比較回路は、前記第２列の青画素の出力に基づく画素信号が入力される第４比較回路と、前記第４列の青画素の出力に基づく画素信号が入力される第４比較回路と、を含む、請求項１６に記載の撮像装置。
  18. 固定電位が供給される別の固定電位線を更に備え、前記第３共通信号線と前記別の固定電位線との間の距離、および、前記第４共通信号線と前記別の固定電位線との間の距離が、前記第３共通信号線と前記第４共通信号線との間の距離よりも小さい、請求項１３または１５のいずれか１項に記載の撮像装置。
  19. 前記複数の第１比較回路および前記複数の第２比較回路が配された第１領域と、前記複数の第３比較回路および前記複数の第４比較回路が配された第２領域と、の間に前記画素領域が配されている、請求項１３、１５、１７および１８のいずれか１項に記載の撮像装置。
  20. 前記複数の画素と前記複数の第１比較回路および前記複数の第２比較回路との間には、前記複数の第１比較回路の各々および前記複数の第２比較回路の各々に対応して、前記画素の出力を保持する複数の容量と、
    前記複数の容量の一方のノードに共通に接続された接地線と、を備え、
    前記接地線には前記画素に接地電位を供給するパッドとは別のパッドから接地電位が供給される、請求項１乃至１９のいずれか１項に記載の撮像装置。
  21. 前記複数の画素が設けられた第１半導体チップと、
    前記前記複数の比較回路が設けられた第２半導体チップと、を備え、
    前記第１半導体チップと前記第２半導体チップとが互いに積層されている、請求項１乃至１８のいずれか１項に記載の撮像装置。
  22. 前記複数の比較回路の各々は、第１メモリおよび第２メモリと共にＡＤ変換部を構成し、
    前記第１メモリに保持されたデジタル値を伝送する第１デジタル信号線と、
    前記第２メモリに保持されたデジタル値を伝送する第２デジタル信号線と、
    前記第１デジタル信号線および前記第２デジタル信号線が接続され、前記第１デジタル信号線で伝送されたデジタル値と、前記第１デジタル信号線で伝送されたデジタル値と、の差を示す信号を生成する信号処理部と、を備える、請求項１乃至２１のいずれか１項に記載の撮像装置。
  23. 請求項１乃至２２のいずれか１項に記載の撮像装置を備える撮像システムであって、
    前記撮像装置に結像する光学系と、
    前記撮像装置を制御する制御装置と、
    前記撮像装置から出力された信号を処理する処理装置と、
    前記撮像装置で得られた画像を表示する表示装置と、
    前記撮像装置で得られた画像を記憶する記憶装置と、
    の少なくともいずれかを備える撮像システム。
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