JP6754994B2 - 撮像装置 - Google Patents

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Description

本発明は、固体撮像装置に関し、特に積層型の固体撮像装置に関する。
特許文献１には、積層型の固体撮像装置が示されている。特許文献１に示された積層型の固体撮像装置では、信号電荷をリセットするときにノイズが発生する。具体的には、リセットパルスのオフ時の形状が急峻である場合、チャネル上の電荷がリセットトランジスタのソースおよびドレインのいずれかに移動するかはランダムに決まるため、それがｋＴＣノイズとして現れる。また、リセット信号線と画素電極等との間の容量結合によっても、ｋＴＣノイズが発生する。
また、積層型の固体撮像装置は、相関二重サンプリングを用いてもｋＴＣノイズを完全にキャンセル出来ない。これは、積層型の固体撮像装置では、半導体基板上方に設けられた光電変換部と半導体基板とが金属等の導電性の高い材料で接続されていることに起因して、電荷を完全に転送ができないからである。リセット後にｋＴＣノイズが残った状態において、次の信号電荷が加算されるため、ｋＴＣノイズが重畳された信号電荷が読み出される。このため、特許文献１に示された固体撮像装置は、ｋＴＣノイズが大きくなるという問題を有している。
ｋＴＣノイズを低減するため、特許文献２のような技術が提案されている。
図１４は、特許文献２に開示された単位画素およびその周辺回路を示す図である。特許文献２に示された固体撮像装置において、フォトダイオード５１２で生成された信号電荷のリセットは、選択された行の単位画素５１０の行選択トランジスタ５１８を完全にオンすることによって開始される。ここで、その行の全ての単位画素５１０の増幅トランジスタ５１４の一方の端子は、列信号線５２４を介してソース電源５３０内に含まれた低インピーダンス電圧源と接続される。電源線５２２に接続されたトランジスタ５２０は、ゲート５２６の波形Ｖｂｉａｓによって電流源としてバイアスされている。増幅トランジスタ５１４とトランジスタ５２０とは負の利得を持つアンプを構成する。また、リセットトランジスタ５１６のチャネル抵抗は、逓減リセット電源５５０によって変化する。つまり、逓減リセット電源５５０から発生する傾斜波形のリセットパルスをリセットトランジスタ５１６のゲートに印加することによって、リセットトランジスタ５１６のチャネル抵抗は次第に増加する。リセットトランジスタ５１６で発生するｋＴＣノイズの帯域幅は、リセットトランジスタ５１６のチャネル抵抗に反比例するため、チャネル抵抗が増加するとｋＴＣノイズの帯域幅が下がる。このため、増幅トランジスタ５１４およびトランジスタ５２０から構成されるアンプの帯域幅までｋＴＣノイズの帯域幅が低下すると、当該アンプからの負帰還によりｋＴＣノイズが効果的に抑圧される。
特開昭５５−１２０１８２号公報 特表２００２−５１０９４４号公報
特許文献２に開示された技術は、図１４に示したように、単位画素５１０が、増幅トランジスタ５１４、リセットトランジスタ５１６、行選択トランジスタ５１８およびトランジスタ５２０の４つのトランジスタを有する場合にのみ適応可能である。しかしながら、近年では、固体撮像装置の更なる小型化が求められているため、単位画素の有するトランジスタを３つにした場合であっても、ｋＴＣノイズを低減できる技術が求められている。
上記課題に鑑み、本発明は、単位画素の有するトランジスタが３つである場合であってもｋＴＣノイズを低減できる固体撮像装置を提供することを目的とする。
上記課題を解決するために、本発明に係る固体撮像装置は、半導体基板と、前記半導体基板上に配置された複数の画素と、前記複数の画素の列毎に配置された列信号線と、を備え、前記複数の画素のそれぞれは、光を電荷に変換する光電変換部と、前記電荷を蓄積する電荷蓄積部と、前記電荷蓄積部にソースおよびドレインの一方が電気的に接続された第１トランジスタと、前記電荷蓄積部にゲートが電気的に接続され、前記電荷の量に応じた画素信号を出力する第２トランジスタと、を備え、第１期間において、前記第２トランジスタのソースおよびドレインの一方には、電源電圧が印加され、前記第１期間とは異なる第２期間において、前記第２トランジスタのソースおよびドレインの前記一方には、基準電圧が印加される。
本発明に係る固体撮像装置によれば、単位画素の有するトランジスタが３つである場合であっても、ｋＴＣノイズを低減することが可能となる。
図１は、実施形態に係る固体撮像装置の全体構成を示すブロック図である。 図２は、実施形態に係る固体撮像装置の３画素分の構造断面図である。 図３は、第１の実施形態に係る固体撮像装置の画素および制御回路の回路図である。 図４は、第１の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 図５は、第２の実施形態に係る固体撮像装置の画素および制御回路の回路図である。 図６は、第３の実施形態に係る固体撮像装置の画素および制御回路の回路図である。 図７は、第３の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 図８は、第４の実施形態に係る固体撮像装置の画素および制御回路の回路図である。 図９は、第４の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 図１０は、第５の実施形態に係る固体撮像装置の画素および制御回路の回路図である。 図１１は、第５の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 図１２は、第６の実施形態に係る固体撮像装置の画素および制御回路の回路図である。 図１３は、第６の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 図１４は、特許文献２に開示された単位画素とその周辺回路を示す図である。
以下、実施形態に係る固体撮像装置およびその駆動方法について、図面を参照しながら説明する。なお、本発明に係る固体撮像装置について、以下の実施形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明に係る固体撮像装置がこれらに限定されることを意図しない。
（第１の実施形態）
第１の実施形態に係る固体撮像装置の全体構成を説明する。
図１は、実施形態に係る固体撮像装置の全体構成を示すブロック図である。同図に記載された固体撮像装置１は、複数の画素１０が行列状に配置された画素部１２と、行信号駆動回路１３ａおよび１３ｂと、列毎に配置された列アンプ回路１４と、各列に配置された相関二重サンプリング（ＣＤＳ）回路などのノイズキャンセル回路１５と、水平駆動回路１６と、出力段アンプ１７とを備える。
図２は、実施形態に係る固体撮像装置の３画素分の構造断面図である。なお、実際の固体撮像装置には、画素部１２に、例えば、１０００万画素が行列状に配置されている。図２に示すように、固体撮像装置１は、マイクロレンズ１０１と、赤色カラーフィルタ１０４と、緑色カラーフィルタ１０３と、青色カラーフィルタ１０２と、保護膜１０５と、平坦化膜１０６と、上部電極１０７と、光電変換膜１０８と、電子ブロッキング層１０９と、電極間絶縁膜１１０と、下部電極１１１と、配線間絶縁膜１１２と、給電層１１３と、配線層１１４と、基板１１８と、ウェル１１９と、ＳＴＩ領域（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１２０と、層間絶縁層１２１とを備える。
基板１１８は、半導体基板であり、例えばシリコン基板である。また、Ｐ型のウェル１１９が、基板１１８に形成されている。また、ウェル１１９には、素子間を電気的に分離するＳＴＩ領域１２０が形成されている。ＳＴＩ領域１２０はＳｉＯ２で構成されていても良いし、高濃度のＰ型の不純物を注入した分離領域で構成されていても良い。ウェル１１９内には信号読み出し回路として、ＦＤ（電荷蓄積）部１１５と、増幅トランジスタ１１６と、リセットトランジスタ１１７と、図示されてはいないが同一画素内に形成されている選択トランジスタとが形成されている。なお、ウェル１１９の導電型をＰ型と設定したが、Ｎ型であっても良い。
マイクロレンズ１０１は、入射光を効率よく集光するために、固体撮像装置１の最表面に、画素１０ごとに形成されている。
赤色カラーフィルタ１０４、緑色カラーフィルタ１０３および青色カラーフィルタ１０２は、カラー画像を撮像するために形成されている。また、赤色カラーフィルタ１０４、緑色カラーフィルタ１０３および青色カラーフィルタ１０２は、各マイクロレンズ１０１の直下、かつ保護膜１０５内に形成されている。１０００万画素分にわたって集光ムラおよび色ムラのないマイクロレンズ１０１およびカラーフィルタ群を形成するために、これらの光学素子は平坦化膜１０６上に形成されている。平坦化膜１０６は、例えば、ＳｉＮで構成される。
上部電極１０７は、平坦化膜１０６下であって、光電変換膜１０８の下部電極１１１と反対側の面に、画素部１２の全面にわたって形成されている。この上部電極１０７は可視光を透過する透明電極である。例えば、上部電極１０７はＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）で構成される。
光電変換膜１０８は光を信号電荷に変換する。具体的には、光電変換膜１０８は、上部電極１０７の下に形成されており、高い光吸収能を有する有機分子で構成されている。また、光電変換膜１０８の厚さは、例えば、約５００ｎｍである。また、光電変換膜１０８は、例えば、真空蒸着法を用いて形成される。上記有機分子は波長約４００ｎｍから約７００ｎｍの可視光全域にわたって高い光吸収能を有する。
電子ブロッキング層１０９は、光電変換膜１０８の下に形成されており、入射光の光電変換によって発生した正孔を伝導するとともに、下部電極１１１からの電子注入を阻止する。この電子ブロッキング層１０９は、高い平坦度を有する電極間絶縁膜１１０と下部電極１１１上に形成されている。電子ブロッキング層１０９は、例えば、有機材料で構成されている。
複数の下部電極１１１は、基板１１８の上方であって、光電変換膜１０８の基板１１８側の面に、行列状に配置された画素電極である。また、複数の下部電極１１１は、各々が０．２μｍの間隔で電気的に分離されている。具体的には、下部電極１１１は、電極間絶縁膜１１０間に形成されており、光電変換膜１０８で発生した正孔を収集する。この下部電極１１１は、例えば、ＴｉＮで構成される。また、下部電極１１１は、平坦化された厚さ約１００ｎｍの配線間絶縁膜１１２上に形成されている。
電極間絶縁膜１１０の下方、かつ配線間絶縁膜１１２下に給電層１１３が設けられている。この給電層１１３は、例えば、Ｃｕで構成される。具体的には、給電層１１３は、隣接する下部電極１１１の間、かつ下部電極１１１と基板１１８との間に形成されている。また、給電層１１３には、下部電極１１１とは独立した電位を供給可能である。具体的には、光電変換膜１０８が光電変換を行う露光動作時、および信号読み出し回路が信号電荷量に応じた画素信号を生成する読み出し動作時に、給電層１１３に、信号電荷を排斥するための電位が供給される。例えば、信号電荷が正孔の場合には正電圧が印加される。この構成により、各画素に、隣接画素から正孔が混入することを防止できる。なお、給電層１１３への電圧印加の制御は、例えば、固体撮像装置１が備える制御部（図示せず）により行なわれる。
給電層１１３には配線層１１４が接続されている。また、配線層１１４は、信号読み出し回路のＦＤ部１１５および増幅トランジスタ１１６のゲート端子に接続されている。ＦＤ部１１５は、下部電極１１１と電気的に接続され、光電変換膜１０８からの信号電荷を蓄積する電荷蓄積部であり、さらに、リセットトランジスタ１１７のソースおよびドレインの一方を兼ねている。ウェル１１９に形成された信号読み出し回路は、複数の下部電極１１１の各々に発生する電流又は電圧の変化を検知することにより、信号電荷量に応じた画素信号を生成する。具体的には、増幅トランジスタ１１６は、下部電極１１１に発生する電流又は電圧の変化を増幅することにより、信号電荷量に応じた画素信号を生成する。
また、リセットトランジスタ１１７のゲート端子は、リセットトランジスタ制御線と接続され、リセットトランジスタ制御線の電位によりリセットトランジスタ１１７のオンオフが制御されている。例えば、リセットトランジスタ制御線の電位がハイレベルとされていると、リセットトランジスタ１１７がオンされる。また、リセットトランジスタ制御線の電位がローレベルとされていると、リセットトランジスタ１１７がオフされる。
また、選択トランジスタのゲート端子は選択トランジスタ制御線と接続され、選択トランジスタ制御線の電位により選択トランジスタのオンオフが制御されている。例えば、選択トランジスタ制御線の電位がハイレベルとされていると、選択トランジスタがオンされる。また、選択トランジスタ制御線の電位がローレベルとされていると、選択トランジスタがオフされる。
図３は、第１の実施形態に係る固体撮像装置の画素および制御回路の回路図である。具体的には、本実施形態における、画素部１２のｍ（ｍは自然数）行ｎ（ｎは自然数）列に属する画素１０の回路およびその制御回路の一例を表した図である。画素１０は、光電変換部２１と、ＦＤ部１１５と、増幅トランジスタ１１６と、選択トランジスタ２０２と、リセットトランジスタ１１７とを有する。
光電変換部２１は、入射光を光電変換することにより、入射光量に応じた信号電荷を生成する。
選択トランジスタ２０２のソースおよびドレインの一方は、増幅トランジスタ１１６のソースおよびドレインの一方に接続されている。また、選択トランジスタ２０２のソースおよびドレインの他方は、画素部１２の列毎に設けられた列信号線２３に接続されているため、増幅トランジスタ１１６で検出された信号を列信号線２３へ伝達するか否かを制御する。つまり、選択トランジスタ２０２は、増幅トランジスタ１１６が画素信号を出力するタイミングを決定する。
増幅トランジスタ１１６のソースおよびドレインの他方は、列毎に設けられた電源電位供給線２５に接続されている。増幅トランジスタ１１６は、ＦＤ部１１５の信号電荷量に応じた画素信号を出力する。電源電位供給線２５の一端は、スイッチＳＷ１を介して、例えばハイレベルである電源電位ＶＤＤを供給する電源電位供給回路と接続されている。また、電源電位供給線２５の他端は、スイッチＳＷ３を介して接地電位を供給する接地電位供給回路と接続されている。なお、電源電位供給線２５は、ｎ列に属する複数の画素１０に対し、共通に接続されている。
リセットトランジスタ１１７のソースおよびドレインの一方は、列信号線２３に接続されている。リセットトランジスタ１１７のソースおよびドレインの他方は、光電変換部２１および増幅トランジスタ１１６のゲート端子と接続されている。リセットトランジスタ１１７は、ＦＤ部１１５の電位をリセットする。
列信号線２３の一端は、スイッチＳＷ２および負荷トランジスタ２０４を介して電源電位供給回路に接続されている。負荷トランジスタ２０４のゲート端子には一定の電圧が印加されているため、電源電位供給回路と負荷トランジスタ２０４とは定電流源として動作する。列信号線２３の他端は、スイッチＳＷ４を介して後段の列アンプ回路等に接続されているため、列信号線２３の電位Ｓ２３はスイッチＳＷ４を介して後段へと出力される。なお、列信号線２３は、ｎ列に属する複数の画素１０に対し、共通に接続されている。
選択トランジスタ２０２のゲート端子には選択トランジスタ制御線２６が接続されている。リセットトランジスタ１１７のゲート端子にはリセットトランジスタ制御線２７が接続されている。選択トランジスタ制御線２６およびリセットトランジスタ制御線２７は行毎に設けられている。選択トランジスタ制御線２６およびリセットトランジスタ制御線２７は、ｍ行に属する複数の画素１０に対し、共通に接続されている。
なお、第１の実施形態では、画素１０を構成するトランジスタはＮＭＯＳトランジスタであるとしたが、ウェル１１９の導電型がＮ型である場合は、ＰＭＯＳトランジスタである。
図４は、第１の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。具体的には、図３に示した画素１０を含むｍ行目の画素およびその制御回路の駆動方法を示したタイミングチャートである。スイッチＳＷ１に制御信号Ｓ１が、スイッチＳＷ２に制御信号Ｓ２が、スイッチＳＷ３に制御信号Ｓ３が、スイッチＳＷ４に制御信号Ｓ４が印加される。制御信号がハイレベルのとき、スイッチがＯＮして導通状態となる。また、制御信号がローレベルのとき、スイッチがＯＦＦして非導通状態となる。
選択トランジスタ制御線２６を介して選択トランジスタ２０２のゲート端子に制御信号Ｓ２６が印加される。また、リセットトランジスタ制御線２７を介してリセットトランジスタ１１７のゲート端子に制御信号Ｓ２７が印加される。
時刻ｔ１では、光電変換部２１で生成された信号電荷量に応じた画素信号が、列信号線２３を介して出力されている。制御信号Ｓ１およびＳ４はハイレベルであるため、第１のスイッチであるスイッチＳＷ１およびＳＷ４は導通状態である。このとき、電源電位供給線２５には電源電位ＶＤＤが供給される。制御信号Ｓ２およびＳ３はローレベルであるため、スイッチＳＷ２および第２のスイッチＳＷ３は非導通状態である。また、制御信号Ｓ２６はハイレベルであるため、選択トランジスタ２０２は導通状態である。制御信号Ｓ２７はローレベルであるため、リセットトランジスタ１１７は非導通状態である。このとき、列信号線２３の電位Ｓ２３は、光電変換部２１で生成された信号電荷量に応じた画素信号を示している。
時刻ｔ２において、ＦＤ部１１５のリセットが開始される。このとき、制御信号Ｓ１、Ｓ２、Ｓ３及びＳ４は全て反転する。すなわち、制御信号Ｓ１およびＳ４はローレベルとなるため、第１のスイッチであるスイッチＳＷ１およびＳＷ４は非導通状態となる。制御信号Ｓ２およびＳ３はハイレベルとなるため、スイッチＳＷ２および第２のスイッチであるスイッチＳＷ３は導通状態となる。このとき、電源電位供給線２５には接地電位が供給される。制御信号Ｓ２７はハイレベルとなるため、リセットトランジスタ１１７は導通状態となる。制御信号Ｓ２６は、ハイレベルとローレベルの中間の電位となるため、制御信号Ｓ２６がハイレベルのときと比較すると、選択トランジスタ２０２のチャネル抵抗は大きくなる。このため、選択トランジスタ２０２は、増幅トランジスタ１１６の負荷として作用する。その結果、増幅トランジスタ１１６と選択トランジスタ２０２の２つのトランジスタは、いわゆるカスコードアンプを形成する。カスコードアンプでは、増幅トランジスタ１１６単独でアンプを形成するよりも利得を大きく出来ることが知られている。さらにこのカスコードアンプは、リセットトランジスタ１１７により出力と入力を短絡されている。このため、列信号線２３の電位Ｓ２３は、負荷トランジスタ２０４と、この入出力を短絡されたカスコードアンプの特性により一意的に決定される。
時刻ｔ３において、制御信号Ｓ２７はハイレベルから徐々に降下し始める。つまり、制御信号Ｓ２７をゆっくりと連続的に変化させ、制御信号Ｓ２７にテーパ特性（単調減少特性）を設定する。リセットトランジスタ１１７で発生するｋＴＣノイズの帯域幅は、リセットトランジスタ１１７のチャネル抵抗に反比例する。このため、増幅トランジスタ１１６と選択トランジスタ２０２の２つのトランジスタで形成されたカスコードアンプが、リセットトランジスタ１１７で発生するｋＴＣノイズの帯域幅に追従できるようにすることで、高いノイズ低減効果が得られる。
時刻ｔ４において、列信号線２３の電位Ｓ２３は、上昇し始める。具体的には、リセットトランジスタ１１７がオフすると、リセットトランジスタ１１７のゲート端子とＦＤ部１１５との結合容量により、ＦＤ部１１５の電位がリセットトランジスタ１１７のゲート電圧に追従し低下する。そして、ＦＤ部１１５の電位を増幅トランジスタ１１６が反転増幅して出力するためである。
時刻ｔ５において、ＦＤ部１１５のリセットが完了する。リセット後のＦＤ部１１５の電位に応じたリセット信号が、列信号線２３を介して出力される。このとき、制御信号Ｓ１、Ｓ２、Ｓ３およびＳ４は全て反転する。すなわち、制御信号Ｓ１およびＳ４はハイレベルとなるため、スイッチＳＷ１およびＳＷ４は導通状態となる。制御信号Ｓ２およびＳ３はローレベルとなるため、スイッチＳＷ２およびＳＷ３は非導通状態となる。また、制御信号Ｓ２６はハイレベルであるため、選択トランジスタ２０２は導通状態となる。制御信号Ｓ２７はローレベルであるため、リセットトランジスタ１１７は非導通状態となる。このとき、列信号線２３の電位Ｓ２３は、リセット後のＦＤ部１１５の電位に応じたリセット信号を示している。
時刻ｔ６において、制御信号Ｓ２６がローレベルとなるため、画素１０を含むｍ行目の画素からのリセット信号および信号電荷量に応じた画素信号の読み出しが完了する。時刻ｔ６以降、画素１０を含むｍ行目の画素においては、光電変換部２１で生成された信号電荷がＦＤ部１１５に蓄積されていき、次の信号電荷量に応じた画素信号の読み出しに備える。その間、ｍ行目以外の行について、時刻ｔ１〜時刻ｔ６で説明したような駆動が施され、ｍ行目以外の行の画素からリセット信号および信号電荷量に応じた画素信号が次々と読み出される。
すなわち、光電変換膜１０８で生成された信号電荷量に応じた画素信号を読み出す第１の期間（時刻ｔ１〜時刻ｔ２）において、選択トランジスタ２０２のゲート端子には選択トランジスタ２０２を導通状態とするハイレベルの第１の電圧が印加され、リセットトランジスタ１１７のゲート端子にはリセットトランジスタ１１７を非導通状態とするローレベルの第２の電圧が印加され、ＦＤ部１１５をリセットする第２の期間（時刻ｔ２〜時刻ｔ５）において、選択トランジスタ２０２のゲート端子には、上記第１の電圧および上記第２の電圧の中間値である第３の電圧が印加される。
また、上記第２の期間において、リセットトランジスタ１１７のゲート端子には、リセットトランジスタ１１７を導通状態とする上記第１の電圧からリセットトランジスタ１１７を非導通状態とする上記第２の電圧まで連続的に変化する電圧が印加される。
また、増幅トランジスタ１１６のソースおよびドレインの一方は電源電位供給線２５に接続され、上記第１の期間において電源電位供給線２５にはハイレベルである電源電圧が供給され、上記第２の期間において電源電位供給線２５にはローレベルである接地電圧が供給される。
このように、第１の実施形態に係る固体撮像装置において、ＦＤ部１１５のリセットの際、選択トランジスタ２０２のゲート端子にハイレベルとローレベルの中間の電位を印加することで、利得を増大出来る。このため、単位画素の有するトランジスタが３つである場合であってもｋＴＣノイズをより効果的に低減できる。
（第２の実施形態）
第２の実施形態に係る固体撮像装置およびその駆動方法について説明する。なお、第１の実施形態と実質的に同様の構成については、同じ番号を付して説明を省略する場合がある。第２の実施形態に係る固体撮像装置の全体構成と断面図は、第１の実施形態に係る固体撮像装置のそれらと実質的に同様であるため、説明を割愛する。
図５は、第２の実施形態に係る固体撮像装置の画素および制御回路の回路図である。具体的には、本実施形態における、画素部１２のｍ（ｍは自然数）行ｎ（ｎは自然数）列に属する画素１０の回路およびその制御回路の一例を表した図である。第１の実施形態における画素１０の回路およびその制御回路と相違する構成を中心に説明する。
負荷トランジスタ２０４のソースおよびドレインの一方は、電源電位ＶＤＤを供給する電源電位供給回路に接続されている。負荷トランジスタ２０４のソースおよびドレインの他方は、スイッチＳＷ２を介して列信号線２３と接続されている。また、負荷トランジスタ２０４のソースおよびドレインの他方は、増幅器３２１の入力端子に接続されている。増幅器３２１の出力端子は、容量３２２を介してＦＤ部１１５および増幅トランジスタ１１６のゲート端子に接続されている。この構成により、リセットトランジスタ１１７のソース−ドレイン間に印加される電圧の振幅を増幅でき、ｋＴＣノイズを低減させる効果をさらに増大させることができる。
なお、第２の実施形態では、画素１０を構成するトランジスタはＮＭＯＳトランジスタであるとしたが、ウェル１１９の導電型がＮ型である場合は、ＰＭＯＳトランジスタである。
図５に示した画素１０を含むｍ行目の画素およびその制御回路の駆動方法を示したタイミングチャートは、図４に示した第１の実施形態のタイミングチャートと実質的に同様である。時刻ｔ２から時刻ｔ５の期間においては、選択トランジスタ２０２と増幅トランジスタ１１６の２つのトランジスタをカスコードアンプとして動作させ、リセットトランジスタ１１７で発生するｋＴＣノイズを低減する。
このように、第２の実施形態に係る固体撮像装置において、ＦＤ部１１５のリセットの際、選択トランジスタ２０２のゲート端子にハイレベルとローレベルの中間の電位を印加することで、利得を増大させることが出来るため、単位画素の有するトランジスタが３つである場合であってもｋＴＣノイズを低減できる。更に、増幅器３２１によってＦＤ部１１５の電位も変化させることで、ｋＴＣノイズ低減効果を増大させることが出来る。
（第３の実施形態）
第３の実施形態に係る固体撮像装置とその駆動方法について説明する。なお、第１の実施形態と実質的に同様の構成については、同じ番号を付して説明を省略する場合がある。第３の実施形態に係る固体撮像装置の全体構成と断面図は、第１の実施形態に係る固体撮像装置のそれらと実質的に同様であるため説明を割愛する。
図６は、第３の実施形態に係る固体撮像装置の画素および制御回路の回路図である。具体的には、本実施形態における、画素部１２のｍ（ｍは自然数）行ｎ（ｎは自然数）列に属する画素１０の回路およびその制御回路の一例を表した図である。第１の実施形態における画素１０の回路およびその制御回路と相違する構成を中心に説明する。
電源・接地電位供給線３３１は、画素１０を含む、ｎ列に属する複数の画素の増幅トランジスタのソースおよびドレインの一方に接続された電源電位供給線である。また、電源・接地電位供給線３３１の一端は、スイッチＳＷ５を介して電源電位ＶＤＤを供給する電源電位供給回路または接地電位を供給する接地電位供給回路に選択的に接続される。
図７は、第３の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。具体的には、図６に示した画素１０を含むｍ行目の画素およびその制御回路の駆動方法を示したタイミングチャートである。スイッチＳＷ５に制御信号Ｓ５が印加される。制御信号Ｓ５がハイレベルのとき、電源・接地電位供給線３３１は電源電位供給回路に接続される。また、制御信号Ｓ５がローレベルのとき、電源・接地電位供給線３３１の一端は接地電位供給回路に接続されるものとする。
時刻ｔ１では、光電変換部２１で生成された信号電荷量に応じた画素信号が、列信号線２３を介して出力されている。制御信号Ｓ４はハイレベルであるため、ＳＷ４は導通状態である。制御信号Ｓ２はローレベルであるため、スイッチＳＷ２は非導通状態である。制御信号Ｓ５はハイレベルであるため、電源・接地電位供給線３３１の一端は電源電位供給回路に接続されている。また、制御信号Ｓ２６はハイレベルであるため、選択トランジスタ２０２は導通状態である。制御信号Ｓ２７はローレベルであるため、リセットトランジスタ１１７は非導通状態である。このとき、列信号線２３の電位Ｓ２３は、光電変換部２１で生成された信号電荷量に応じた画素信号を示している。
時刻ｔ２において、ＦＤ部１１５のリセットが開始される。このとき、制御信号Ｓ２、Ｓ４およびＳ５は全て反転する。すなわち、制御信号Ｓ４はローレベルであるため、スイッチＳＷ４は非導通状態となる。制御信号Ｓ２はハイレベルであるため、スイッチＳＷ２は導通状態となる。制御信号Ｓ５はローレベルであるため、電源・接地電位供給線３３１の一端は接地電位供給回路に接続される。制御信号Ｓ２７はハイレベルであるため、リセットトランジスタ１１７は導通状態となる。制御信号Ｓ２６は、ハイレベルとローレベルの中間の電位であるため、選択トランジスタ２０２は増幅トランジスタ１１６の負荷となり、増幅トランジスタ１１６と選択トランジスタ２０２の２つのトランジスタでいわゆるカスコードアンプを形成する。カスコードアンプでは、増幅トランジスタ１１６単独でアンプを形成するよりも利得を大きく出来ることが知られている。さらにこのカスコードアンプは、リセットトランジスタ１１７により出力と入力を短絡されている。このとき、列信号線２３の電位Ｓ２３は、負荷トランジスタ２０４と、この入出力を短絡されたカスコードアンプにより自動的に決定される。
時刻ｔ３において、制御信号Ｓ２７はハイレベルから徐々に降下し始める。つまり、制御信号Ｓ２７をゆっくりと連続的に変化させ、制御信号Ｓ２７にテーパ特性（単調減少特性）を設定する。リセットトランジスタ１１７で発生するｋＴＣノイズの帯域幅は、リセットトランジスタ１１７のチャネル抵抗に反比例する。このため、増幅トランジスタ１１６と選択トランジスタ２０２の２つのトランジスタで形成されたカスコードアンプが、リセットトランジスタ１１７で発生するｋＴＣノイズの帯域幅に追従できるようにすることで、高いノイズ低減効果を得られる。
時刻ｔ４において、列信号線２３の電位Ｓ２３は、上昇し始める。具体的には、リセットトランジスタ１１７がオフすると、リセットトランジスタ１１７のゲート端子とＦＤ部１１５との結合容量により、ＦＤ部１１５の電位がリセットトランジスタ１１７のゲート電圧に追従し低下する。そして、ＦＤ部１１５の電位を増幅トランジスタ１１６が反転増幅して出力するためである。
時刻ｔ５において、ＦＤ部１１５のリセットが完了する。リセット後のＦＤ部１１５の電位に応じたリセット信号が、列信号線２３を介して出力される。このとき、制御信号Ｓ２、Ｓ４およびＳ５は全て反転する。すなわち、制御信号Ｓ４はハイレベルであるため、スイッチＳＷ４は導通状態となる。制御信号Ｓ２はローレベルであるため、スイッチＳＷ２は非導通状態となる。制御信号Ｓ５はハイレベルであるため、電源・接地電位供給線３３１の一端は電源電位供給回路に接続される。また、制御信号Ｓ２６はハイレベルであるため、選択トランジスタ２０２は導通状態となる。制御信号Ｓ２７はローレベルであるため、リセットトランジスタ１１７は非導通状態である。このとき、列信号線２３の電位Ｓ２３は、リセット後のＦＤ部１１５の電位に応じたリセット信号を示している。
時刻ｔ６において、制御信号Ｓ２６がローレベルであるため、画素１０を含むｍ行目の画素からのリセット信号および信号電荷量に応じた画素信号の読み出しが完了する。時刻ｔ６以降、画素１０を含むｍ行目の画素においては、光電変換部２１で生成された信号電荷がＦＤ部１１５に蓄積されていき、次の信号電荷量に応じた画素信号の読み出しに備える。その間、（ｍ＋１）行目など、ｍ行目以外の行について、図３で説明したような駆動が施され、ｍ行目以外の行の画素からリセット信号および信号電荷量に応じた画素信号が次々と読み出される。
このように、第３の実施形態に係る固体撮像装置において、ＦＤ部１１５のリセットの際、選択トランジスタ２０２のゲート端子にハイレベルとローレベルの中間の電位を印加することで、利得を増大させ、単位画素の有するトランジスタが３つである場合であってもｋＴＣノイズを低減できる。
（第４の実施形態）
第４の実施形態に係る固体撮像装置とその駆動方法について説明する。なお、第１の実施形態または第３の実施形態と実質的に同様の構成については、同じ番号を付して説明を省略する場合がある。第４の実施形態に係る固体撮像装置の全体構成と断面図は、第１の実施形態に係る固体撮像装置のそれらと実質的に同様であるため説明を省略する。
図８は、第４の実施形態に係る固体撮像装置の画素および制御回路の回路図である。具体的には、本実施形態における、画素部１２のｍ（ｍは自然数）行ｎ（ｎは自然数）列に属する画素１０の回路およびその制御回路の一例を表した図である。第４の実施形態における画素１０の回路およびその制御回路と相違する構成を中心に説明する。列信号線２３の一端は、スイッチＳＷ２を介して電源電位ＶＤＤを供給する電源電圧供給回路に接続されている。リセットトランジスタ１１７のソースおよびドレインの一方は、増幅トランジスタ１１６のゲート端子に接続されている。また、リセットトランジスタ１１７のソースおよびドレインの他方は、増幅トランジスタ１１６のソースおよびドレインの一方に接続されている。
図９は、第４の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。具体的には、図８に示した画素１０を含むｍ行目の画素およびその制御回路の駆動方法を示したタイミングチャートである。
時刻ｔ１において、ＦＤ部１１５のリセットが開始される。第３の実施形態までと異なるのは、この時刻で、全画素のリセットを開始することである。このとき、制御信号Ｓ４はローレベルであるため、スイッチＳＷ４は非導通状態となる。制御信号Ｓ２はハイレベルであるため、スイッチＳＷ２は導通状態となる。制御信号Ｓ５はローレベルであるため、電源・接地電位供給線３３１は接地電位供給回路に接続される。制御信号Ｓ２７はハイレベルであるため、リセットトランジスタ１１７は導通状態となる。制御信号Ｓ２６は、ハイレベルとローレベルの中間の電位であるため、選択トランジスタ２０２は、増幅トランジスタ１１６の負荷として動作する。増幅トランジスタ１１６のソースおよびドレインの一方とゲート端子は、リセットトランジスタ１１７を介して短絡されている。このため、増幅トランジスタ１１６のソースおよびドレインの一方の電位は、負荷として動作する選択トランジスタ２０２によって一意的に決定される。このとき、列信号線２３の電位は、ＶＤＤのままである。
時刻ｔ２において、制御信号Ｓ２７はハイレベルから徐々に降下し始める。つまり、制御信号Ｓ２７をゆっくりと連続的に変化させ、制御信号Ｓ２７にテーパ形状を施す。リセットトランジスタ１１７で発生するｋＴＣノイズの帯域幅は、リセットトランジスタ１１７のチャネル抵抗に反比例する。このため、増幅トランジスタ１１６および選択トランジスタ２０２の２つのトランジスタで形成されたカスコードアンプが、リセットトランジスタ１１７で発生するｋＴＣノイズの帯域幅に追従できるようにすることで、高いノイズ低減効果が得られる。
時刻ｔ３において、増幅トランジスタ１１６のソースの電位Ｓ２８は、更に降下し始める。これは、リセットトランジスタ１１７がオフし、リセットトランジスタ１１７のゲート端子とＦＤ部１１５とのカップリング容量により、リセットトランジスタ１１７のゲート電圧に電位Ｓ２８が追従するためである。
時刻ｔ４において、全画素のＦＤ部１１５のリセットが完了すると、全画素同時に露光が開始される。つまり、いわゆるグローバルリセット動作が実現できる。
時刻ｔ５において、光電変換部２１で生成された信号電荷量に応じた画素信号が、列信号線２３を介して出力される。リセット時と異なるのは、ここでは行毎に順次信号を読み出すことである。制御信号Ｓ４はハイレベルであるため、ＳＷ４は導通状態である。制御信号Ｓ２はローレベルであるため、スイッチＳＷ２は非導通状態である。制御信号Ｓ５はハイレベルであるため、電源・接地電位供給線３３１は電源電位供給回路に接続されている。また、制御信号Ｓ２６はハイレベルであるため、選択トランジスタ２０２は導通状態である。制御信号Ｓ２７はローレベルであるため、リセットトランジスタ１１７は非導通状態である。このとき、列信号線２３の電位Ｓ２３は、光電変換部２１で生成された信号電荷量に応じた画素信号を示している。
このように、第３の実施形態に係る固体撮像装置において、ＦＤ部１１５のリセットの際、選択トランジスタ２０２のゲート端子にハイレベルとローレベルの中間の電位を印加することで、単位画素だけでノイズ低減回路を形成でき、単位画素の有するトランジスタが３つである場合であってもｋＴＣノイズを低減できる。
（第５の実施形態）
第５の実施形態に係る固体撮像装置とその駆動方法について説明する。なお、第１の実施形態から第４の実施形態と実質的に同様の構成については、同じ番号を付して説明を省略する場合がある。第５の実施形態に係る固体撮像装置の全体構成と断面図は、第１の実施形態に係る固体撮像装置のそれらと実質的に同様であるため説明を省略する。
図１０は、第５の実施形態に係る固体撮像装置の画素および制御回路の回路図である。具体的には、本実施形態における、画素部１２のｍ（ｍは自然数）行ｎ（ｎは自然数）列に属する画素１０ａおよび（ｍ＋１）（ｍは自然数）行ｎ（ｎは自然数）列に属する画素１０ｂの回路およびその制御回路の一例を表した図である。画素１０ａおよび１０ｂの信号電荷に応じた電圧が負荷トランジスタ２０３を介して列信号線２３に出力される。具体的には、負荷トランジスタ２０３のソースおよびドレインの一方は、画素１０ａの選択トランジスタ２０１ａのソースおよびドレインの一方と接続され、かつ、画素１０ａと隣接する画素１０ｂの選択トランジスタ２０１ｂのソースおよびドレインの一方と接続されている。負荷トランジスタ２０３のソースおよびドレインの他方は、複数の列信号線に含まれる第１の列信号線である列信号線２３と接続されている。
なお、図１０では、列方向に隣接する画素１０ａおよび画素１０ｂに対し共通に接続されているが、行方向、列方向に隣接する複数の画素に対して共通に接続されていてもよい。
以下、図１１を参照しながら、第５の実施形態に係る固体撮像装置の駆動方法を説明する。
図１１は、第５の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。
まず、時刻ｔ１から時刻ｔ４において、画素１０ａを駆動する。図１０における上から下への垂直走査とする。
時刻ｔ１では、負荷トランジスタ２０３の制御信号Ｓ２４をオンし、リセットトランジスタ１１７ａの制御信号Ｓ２７ａをオフし、選択トランジスタ２０１ａの制御信号Ｓ２２ａをオンする。一方、画素１０ｂに関係した制御信号Ｓ２７ｂ、Ｓ２２ｂはいずれもオフとしておく。また、スイッチＳＷ２はオフし、スイッチＳＷ４はオンし、スイッチＳＷ５は電源電位供給回路側に接続する。このため、画素１０ａが露光により得られた信号電荷に応じた電圧を、増幅トランジスタ１１６ａからＳＯＵＴを通じて読み出すことができる。
次に、時刻ｔ２において、制御信号Ｓ２４を中間電位とし、制御信号Ｓ２７ａをオンし、制御信号Ｓ２２ａを中間電位とする。また、スイッチＳＷ２をオンし、スイッチＳＷ４をオフし、スイッチＳＷ５を接地電位供給回路に接続する。制御信号Ｓ２４を中間電位にすることにより、負荷トランジスタ２０３を抵抗として駆動させる。さらにＳ２２ａも中間電位に設定することにより、増幅トランジスタ１１６ａと選択トランジスタ２０１ａとが、負荷トランジスタ２０３を負荷としたカスコードアンプとして動作する。このカスコードアンプの入力端子は増幅トランジスタ１１６ａのゲートとの接続点となり、出力端子は選択トランジスタ２０１ａとリセットトランジスタ１１７ａとの接続点となる。この出力はリセットトランジスタ１１７ａを介して入力され、すなわち増幅トランジスタ１１６ａのゲートに帰還され、画素にリセットがかかる。制御信号Ｓ２７ａは徐々にオフしていくので、この帰還ループの帯域が徐々に狭くなり、ｋＴＣノイズの帯域よりも狭くなったときに、ｋＴＣノイズが削減される。
次に、時刻ｔ３において、制御信号Ｓ２４をオンし、制御信号Ｓ２７ａをオフし、制御信号Ｓ２２ａをオンし、スイッチＳＷ２をオフし、スイッチＳＷ４をオンし、スイッチＳＷ５を電源電位供給回路側に接続する。このため、時刻ｔ１と同じ状態となるので、画素１０ａのリセット電圧に応じた電圧を、増幅トランジスタ１１６ａからＳＯＵＴを通じて読み出すことができる。
時刻ｔ４から時刻ｔ７において、増幅トランジスタ１１６ｂ、リセットトランジスタ１１７ｂおよび選択トランジスタ２０１ｂを有する画素１０ｂに対する駆動は、画素１０ａに対する駆動と同様なので説明を省略する。その後は、他の行に配置されている画素に対して、同様の駆動を行う。
（第６の実施形態）
第６の実施形態に係る固体撮像装置とその駆動方法について説明する。なお、第１の実施形態から第５の実施形態と実質的に同様の構成については、同じ番号を付して説明を省略する場合がある。第６の実施形態に係る固体撮像装置の全体構成と断面図は、第１の実施形態に係る固体撮像装置のそれらと実質的に同様であるため説明を省略する。
図１２は、第６の実施形態に係る固体撮像装置の画素および制御回路の回路図である。具体的には、本実施形態における、画素部１２のｍ（ｍは自然数）行ｎ（ｎは自然数）列に属する画素１０の回路およびその制御回路の一例を表した図である。
本実施形態に係る固体撮像装置は、さらに、複数の列信号線に含まれる第１の列信号線である列信号線２３に入力端子が接続された増幅器である補助増幅回路４０１を備える。負荷トランジスタ２０４のソースおよびドレインの一方には、補助増幅回路４０１および補助帰還容量４０２が接続されている。補助増幅回路４０１の出力端子は、スイッチＳＷ６を介して、定電圧Ｖ１を供給する定電圧源または補助帰還容量４０２に接続されている。列信号線２３は、寄生容量４０３を介して接地電位と接続されている。なお、寄生容量４０３は、第１から第５の実施形態でも同様に存在するが、第６の実施形態では説明のため明示した。
以下、図１３を参照しながら、第６の実施形態に係る固体撮像装置の駆動方法を説明する。
図１３は、第６の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。
まず、時刻ｔ１では、選択トランジスタ２０２の制御信号Ｓ２６をオンし、リセットトランジスタ１１７の制御信号Ｓ２７をオフし、スイッチＳＷ２をオフし、スイッチＳＷ４をオンし、スイッチＳＷ５を電源電位供給回路側に接続し、スイッチＳＷ６を定電圧源側に接続する。このため、画素１０への露光によって得られた信号電荷に応じた電圧が、増幅トランジスタ１１６を介してＳＯＵＴに出力される。
次に、時刻ｔ２において、制御信号Ｓ２６を中間電位とし、制御信号Ｓ２７をオンし、スイッチＳＷ２をオンし、スイッチＳＷ４をオフし、スイッチＳＷ５を接地電位供給回路に接続し、スイッチＳＷ６を補助増幅回路４０１に接続する。制御信号Ｓ２７を徐々にオフすることにより、第１から第５の実施形態と同様に、ｋＴＣノイズが低減される。しかし、増幅トランジスタ１１６の相互コンダクタンスが小さい場合、寄生容量４０３を十分ドライブ出来ないために、ｋＴＣノイズを低減するためには非常に長い時間を要することが欠点である。この欠点は、補助増幅回路４０１および補助帰還容量４０２を用いることにより解決できる。具体的には、補助増幅回路４０１の電圧利得をＢ、補助帰還容量４０２の容量値をＣ１、寄生容量４０３の容量値をＣ２とする。下記式１の左辺が右辺に対してわずかに小さくなるような値を設定すれば、寄生容量値Ｃ２を実効的に小さくすることができるため、時間を短縮することが出来る。なお、式１の左辺が右辺よりも大きくなると発振が生じてしまう。
Ｃ１（Ｂ−１）＝Ｃ２ （式１）
スイッチＳＷ６は、時刻ｔ２から時刻ｔ３までのリセット期間中のみ補助増幅回路４０１に接続し、それ以外の時刻では定電圧源に接続する。このことにより、時刻ｔ２から時刻ｔ３までのリセット期間以外では、補助増幅回路４０１と列信号線２３との接続を切断できる。
時刻ｔ３以降は、他の実施形態と同様であるので説明を省略する。
以上、本発明に係る固体撮像装置について、第１〜第６の実施形態に基づいて説明したが、本発明は上記実施形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
また、上記実施形態に係る固体撮像装置は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
また、上記断面図等において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
また、上記実施形態に係る固体撮像装置の機能のうち少なくとも一部を組み合わせてもよい。
また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、他のトランジスタを用いてもよい。
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
本発明に係る固体撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等への利用が可能である。
１ 固体撮像装置
１０、１０ａ、１０ｂ 画素
１２ 画素部
１３ａ、１３ｂ 行信号駆動回路
１４ 列アンプ回路
１５ ノイズキャンセル回路
１６ 水平駆動回路
１７ 出力段アンプ
２１ 光電変換部
２３、５２４ 列信号線
２５ 電源電位供給線
２６ 選択トランジスタ制御線
２７ リセットトランジスタ制御線
１０１ マイクロレンズ
１０２ 青色カラーフィルタ
１０３ 緑色カラーフィルタ
１０４ 赤色カラーフィルタ
１０５ 保護膜
１０６ 平坦化膜
１０７ 上部電極
１０８ 光電変換膜
１０９ 電子ブロッキング層
１１０ 電極間絶縁膜
１１１ 下部電極
１１２ 配線間絶縁膜
１１３ 給電層
１１４ 配線層
１１５ ＦＤ部（電荷蓄積部）
１１６、１１６ａ、１１６ｂ、５１４ 増幅トランジスタ
１１７、１１７ａ、１１７ｂ、５１６ リセットトランジスタ
１１８ 基板
１１９ ウェル
１２０ ＳＴＩ領域
１２１ 層間絶縁層
２０１ａ、２０１ｂ、２０２ 選択トランジスタ
２０３、２０４ 負荷トランジスタ
３２１ 増幅器
３２２ 容量
３３１ 電源・接地電位供給線
４０１ 補助増幅回路
４０２ 補助帰還容量
４０３ 寄生容量
５１０ 単位画素
５１２ フォトダイオード
５１８ 行選択トランジスタ
５２０ トランジスタ
５２２ 電源線
５２６ ゲート
５３０ ソース電源
５５０ 逓減リセット電源
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ２２ａ、Ｓ２２ｂ、Ｓ２４、Ｓ２６、Ｓ２７、Ｓ２７ａ、Ｓ２７ｂ 制御信号
Ｓ２３、Ｓ２８ 電位
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６ スイッチ

Claims (9)

  1. 複数の画素を備える撮像装置であって、
    前記複数の画素のそれぞれは、
    光を電荷に変換する光電変換部と、
    前記電荷を蓄積する電荷蓄積部と、
    前記電荷蓄積部をソースおよびドレインの一方として含む第１トランジスタと、
    前記電荷蓄積部にゲートが電気的に接続され、前記電荷の量に応じた画素信号を出力する第２トランジスタと、を備え、
    第１期間において、前記第２トランジスタのソースおよびドレインの一方には、電源電圧が印加され、
    前記第１期間とは異なる第２期間において、前記第２トランジスタのソースおよびドレインの前記一方には、接地電圧が印加される、
    撮像装置。
  2. 複数の画素を備える撮像装置であって、
    前記複数の画素のそれぞれは、
    光を電荷に変換する光電変換部と、
    前記電荷を蓄積する電荷蓄積部と、
    前記電荷蓄積部をソースおよびドレインの一方として含む第１トランジスタと、
    前記電荷蓄積部にゲートが電気的に接続され、前記電荷の量に応じた画素信号を出力する第２トランジスタと、を備え、
    前記第１トランジスタのソースおよびドレインの前記一方は、前記第２トランジスタのゲートに接続され、
    前記第１トランジスタのソースおよびドレインの他方は、前記第２トランジスタのソースおよびドレインの他方に接続され、
    第１期間において、前記第２トランジスタのソースおよびドレインの一方には、電源電圧が印加され、
    前記第１期間とは異なる第２期間において、前記第２トランジスタのソースおよびドレインの前記一方には、基準電圧が印加される、
    撮像装置。
  3. 前記第１期間は、前記画素信号を読み出す期間であり、
    前記第２期間は、前記電荷蓄積部をリセットする期間である、
    請求項２に記載の撮像装置。
  4. 前記第２トランジスタのソースおよびドレインの前記一方は、電源電位供給線に接続され、
    前記第１期間において、前記電源電位供給線には前記電源電圧が供給され、
    前記第２期間において、前記電源電位供給線には前記基準電圧が供給される、
    請求項２または３に記載の撮像装置。
  5. 前記電源電位供給線の一端は、第１スイッチを介して前記電源電圧の供給源に接続され、
    前記電源電位供給線の他端は、第２スイッチを介して前記基準電圧の供給源に接続され、
    前記第１期間において、前記第１スイッチは導通状態、前記第２スイッチは非導通状態であり、
    前記第２期間において、前記第１スイッチは非導通状態、前記第２スイッチは導通状態である、
    請求項４に記載の撮像装置。
  6. 前記電源電位供給線の一端は、前記電源電圧の供給源または前記基準電圧の供給源と選択的に接続され、
    前記第１期間において、前記電源電位供給線の一端は前記電源電圧の供給源と接続され、
    前記第２期間において、前記電源電位供給線の一端は前記基準電圧の供給源と接続される、
    請求項４または５に記載の撮像装置。
  7. 前記複数の画素の列ごとに配置された列信号線と、
    ソースおよびドレインの一方が前記第２トランジスタのソースおよびドレインの他方に接続され、ソースおよびドレインの他方が前記列信号線に電気的に接続された第３トランジスタと、を備え、
    前記第１トランジスタのソースおよびドレインの他方は、前記第３トランジスタを介さずに、前記第２トランジスタのソースおよびドレインの前記他方に電気的に接続される、
    請求項１から６のいずれか一項に記載の撮像装置。
  8. 前記第３トランジスタのゲートには、互いに異なる少なくとも３種類の電圧が印加される、
    請求項７に記載の撮像装置。
  9. 前記第１期間において、前記第３トランジスタのゲートには、前記第３トランジスタを導通状態とする第１電圧が印加され、前記第１トランジスタのゲートには、前記第１トランジスタを非導通状態とする第２電圧が印加され、
    前記第２期間において、前記第３トランジスタのゲートには、前記第１電圧と前記第２電圧の間の値である第３電圧が印加される、
    請求項７または８に記載の撮像装置。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6183718B2 (ja) * 2012-06-25 2017-08-23 パナソニックＩｐマネジメント株式会社 固体撮像装置
WO2014087552A1 (ja) 2012-12-05 2014-06-12 パナソニック株式会社 固体撮像装置
JP6344555B2 (ja) * 2014-05-28 2018-06-20 パナソニックＩｐマネジメント株式会社 固体撮像装置
KR102355558B1 (ko) * 2014-07-31 2022-01-27 삼성전자주식회사 이미지 센서
JP6494207B2 (ja) * 2014-07-31 2019-04-03 キヤノン株式会社 光電変換装置、光電変換システム、光電変換装置の駆動方法
CN111968998A (zh) 2014-12-26 2020-11-20 松下知识产权经营株式会社 摄像装置
CN111901540B (zh) 2014-12-26 2023-05-23 松下知识产权经营株式会社 摄像装置
JP6390856B2 (ja) * 2014-12-26 2018-09-19 パナソニックＩｐマネジメント株式会社 撮像装置
JP6323813B2 (ja) * 2014-12-26 2018-05-16 パナソニックＩｐマネジメント株式会社 撮像装置
WO2017038052A1 (ja) * 2015-08-28 2017-03-09 パナソニックＩｐマネジメント株式会社 撮像装置、及び固体撮像装置
JP2017098809A (ja) * 2015-11-26 2017-06-01 キヤノン株式会社 光電変換装置、および、撮像システム
JP7129671B2 (ja) * 2017-10-16 2022-09-02 パナソニックＩｐマネジメント株式会社 撮像装置及びカメラシステム
US11252357B2 (en) * 2018-03-05 2022-02-15 Sony Semiconductor Solutions Corporation Image-capturing device and electronic apparatus for suppressing noise
CN110650300A (zh) 2018-06-26 2020-01-03 松下知识产权经营株式会社 摄像装置
JP6656330B1 (ja) * 2018-09-21 2020-03-04 浜松ホトニクス株式会社 固体撮像装置
JP7478968B2 (ja) * 2019-03-20 2024-05-08 パナソニックＩｐマネジメント株式会社 撮像装置
CN113196489A (zh) * 2019-04-25 2021-07-30 松下知识产权经营株式会社 摄像装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5850030B2 (ja) 1979-03-08 1983-11-08 日本放送協会 光電変換装置およびそれを用いた固体撮像板
JPS5738073A (en) * 1980-08-20 1982-03-02 Hitachi Ltd Solid-state image sensor
US6493030B1 (en) 1998-04-08 2002-12-10 Pictos Technologies, Inc. Low-noise active pixel sensor for imaging arrays with global reset
US6777660B1 (en) * 2002-02-04 2004-08-17 Smal Technologies CMOS active pixel with reset noise reduction
US20050068438A1 (en) 2003-09-30 2005-03-31 Innovative Technology Licensing, Llc Low noise CMOS amplifier for imaging sensors
JP4051034B2 (ja) * 2004-01-28 2008-02-20 シャープ株式会社 増幅型固体撮像装置およびその駆動方法
JP2005244355A (ja) * 2004-02-24 2005-09-08 Matsushita Electric Ind Co Ltd 固体撮像装置およびカメラ
JP4491323B2 (ja) * 2004-10-22 2010-06-30 富士フイルム株式会社 光電変換膜積層型カラー固体撮像装置
JP4155996B2 (ja) * 2006-03-03 2008-09-24 シャープ株式会社 増幅型固体撮像装置
US7916195B2 (en) * 2006-10-13 2011-03-29 Sony Corporation Solid-state imaging device, imaging apparatus and camera
JP2008160344A (ja) * 2006-12-22 2008-07-10 Matsushita Electric Ind Co Ltd 固体撮像装置、カメラシステム、および固体撮像装置の駆動方法
JP2011071482A (ja) 2009-08-28 2011-04-07 Fujifilm Corp 固体撮像装置，固体撮像装置の製造方法，デジタルスチルカメラ，デジタルビデオカメラ，携帯電話，内視鏡
JP5637751B2 (ja) 2009-08-28 2014-12-10 富士フイルム株式会社 固体撮像装置，固体撮像装置の製造方法
JP2011071481A (ja) * 2009-08-28 2011-04-07 Fujifilm Corp 固体撮像装置，固体撮像装置の製造方法，デジタルスチルカメラ，デジタルビデオカメラ，携帯電話，内視鏡
JP5470181B2 (ja) * 2010-07-09 2014-04-16 パナソニック株式会社 固体撮像装置
JP2012019169A (ja) * 2010-07-09 2012-01-26 Panasonic Corp 固体撮像装置
JP2012114838A (ja) * 2010-11-26 2012-06-14 Panasonic Corp 固体撮像装置およびカメラシステム

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