JP6754921B1 - 半導体装置 - Google Patents
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Abstract
Description
以下、本開示の実施の形態について、図面を参照しながら説明する。なお、以下に説明する実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置および接続形態、並びに、工程および工程の順序などは、一例であって本開示を限定する主旨ではない。
[半導体装置]
まず、実施の形態1に係る半導体装置1の構成について、図1A〜図1Bおよび図2A〜図2Cを用いて説明する。図1Aおよび図1Bは、実施の形態1に係る半導体装置1の断面図である。図2Aは、図1Bに示される破線Tで切断したときのT断面における同半導体装置1の断面図である。図2Bは、図1Bに示される破線Mに沿って切断したときのM断面における同半導体装置1の断面図である。図2Cは、図1Bに示される破線Bに沿って切断したときのB断面における同半導体装置1の断面図である。なお、図1Aは、図2BのIA−IA線における断面図であり、図1Bは、図2BのIB−IB線における断面図である。また、図2A〜図2Cにおいて、破線T、破線Mおよび破線Bの各々は、接合金属層30の厚み方向(高さ方向)に垂直な平面を示している。破線Mは、隙間33を通る平面であり、破線Tと破線Bとの間に位置している。
実施の形態1に係る半導体装置1の製造方法は、半導体素子10の半導体積層構造11を形成する第1工程(図3A〜図3B)と、次いで、半導体素子10の第1電極を形成する第2工程(図4A〜図4I)と、次いで、半導体素子10に金属バンプ30Yを形成する第3工程(図5A〜図5E)と、次いで、フリップチップボンディングにより半導体素子10を実装基板20に実装をする第4工程(図6A〜図6B)とを含む。
まず、図3A〜図3Bに示すフローにより、半導体素子10の半導体積層構造11を形成する。図3A〜図3Bは、半導体素子10の半導体積層構造11を形成するためのフローを示す図である。
次に、図4A〜図4Iに示すフローにより、半導体素子10の第1電極E1(第1p側電極12、第1n側電極13)を形成する。図4A〜図4Iは、半導体素子10の第1電極E1を形成するためのフローを示す図である。
次に、図5A〜図5Eに示すフローにより、半導体素子10に金属バンプ30Yを形成する。図5A〜図5Eは、半導体素子10に金属バンプ30Yを形成するためのフローを示す図である。
次に、図6A〜図6Bに示すフローにより、金属バンプ30Yを介して半導体素子10を実装基板20にフリップチップボンディングにより実装する。図6A〜図6Bは、金属バンプ30Yを介して半導体素子10を実装基板20に実装するフローを示す図である。
次に、本実施の形態における半導体装置1の作用効果について、従来の半導体装置100と比較して説明する。図12は、特許文献1に開示された従来の半導体装置100の製造方法を示す断面図である。図13は、実施の形態1に係る半導体装置1の実装前後の構成を示す図である。図13において、(a)は、半導体素子10を実装基板20に実装する前の断面図を示しており、(b)は、半導体素子10を実装基板20実装した後の断面図を示している。
次に、実施の形態2に係る半導体装置2について、図15を用いて説明する。図15は、実施の形態2に係る半導体装置2の実装前後の構成を示す断面図である。図15において、(a)は、半導体素子10を実装基板20に実装する前の断面図を示しており、(b)は、半導体素子10を実装基板20実装した後の断面図を示している。また、図15の(a)および(b)において、左図は、右図のX−X線における断面図である。
次に、実施の形態2の変形例に係る半導体装置2Aについて、図19を用いて説明する。図19は、実施の形態2の変形例に係る半導体装置2Aの実装前後の断面図である。図19において、(a)は、半導体素子10を実装基板20に実装する前の断面図を示しており、(b)は、半導体素子10を実装基板20実装した後の断面図を示している。また、図19の(a)および(b)において、左図は、右図のX−X線における断面図である。
次に、実施の形態3に係る半導体装置3について、図20を用いて説明する。図20は、実施の形態3に係る半導体装置3の実装前後の構成を示す断面図である。図20において、(a)は、半導体素子10を実装基板20に実装する前の断面図を示しており、(b)は、半導体素子10を実装基板20実装した後の断面図を示している。また、図20の(a)および(b)において、左図は、右図のX−X線における断面図である。
以上、本開示に係る半導体装置について、実施の形態1〜3に基づいて説明したが、本開示は、上記の各実施の形態に限定されるものではない。
10 半導体素子
11 半導体積層構造
11a 基板
11b n型半導体層
11c 活性層
11d p型半導体層
12 第1p側電極
12a 反射電極
12b、13b バリア電極
12c、13c シード層
12d、13d カバー電極
12S シード膜
13 第1n側電極
13a オーミックコンタクト層
14 酸化膜
15、16 レジスト
16a 開口部
20 実装基板
21 基板
22 第2p側電極
23 第2n側電極
30 接合金属層
30a 第1の層
30b 第2の層
30c 第3の層
30X 金めっき膜
30Y 金属バンプ
31 第1接合金属層
32 第2接合金属層
33、33A〜33O 隙間
33a 空隙
34 樹脂
40 保持用金属管
E1 第1電極
E2 第2電極
Claims (10)
- 半導体積層構造に設けられた第1電極と、
基板に設けられた第2電極と、
前記第1電極と前記第2電極とを接合する接合金属層とを備え、
前記接合金属層の内部に隙間が存在しており、
前記第1電極は、p側電極とn側電極とを有し、
平面視において、前記隙間が占める面積の割合は、前記p側電極と前記n側電極とが対向するp−n電極対向部に近い領域の方が、前記p−n電極対向部から遠い領域よりも小さい
半導体装置。 - 前記p−n電極対向部に近い領域とは、前記p−n電極対向部からの距離が100μm以下の領域である
請求項1に記載の半導体装置。 - 前記接合金属層を平面視したときに、前記隙間は、線状であって、前記第1電極の外周辺に沿っている
請求項1または2に記載の半導体装置。 - 前記隙間は、前記第1電極の外周辺に対して平行である
請求項3に記載の半導体装置。 - 前記隙間は、一定間隔で複数列存在している
請求項1〜4のいずれか1項に記載の半導体装置。 - 前記隙間は、複数の空隙によって構成されている
請求項1〜5のいずれか1項に記載の半導体装置。 - 前記外周辺は、少なくとも一部に曲線部を有し、
前記隙間は、前記曲線部に沿っている
請求項3に記載の半導体装置。 - 前記接合金属層を平面視したときに、前記隙間は、少なくとも一部が放射状である
請求項1または2に記載の半導体装置。 - 前記隙間の高さは、前記接合金属層の高さの10%以上である
請求項1〜8のいずれか1項に記載の半導体装置。 - 前記隙間の少なくとも一部に樹脂が充填されている
請求項1〜9のいずれか1項に記載の半導体装置。
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