JP6754409B2 - 銅電気めっき組成物及び基板上に銅を電気めっきする方法 - Google Patents

銅電気めっき組成物及び基板上に銅を電気めっきする方法 Download PDF

Info

Publication number
JP6754409B2
JP6754409B2 JP2018197951A JP2018197951A JP6754409B2 JP 6754409 B2 JP6754409 B2 JP 6754409B2 JP 2018197951 A JP2018197951 A JP 2018197951A JP 2018197951 A JP2018197951 A JP 2018197951A JP 6754409 B2 JP6754409 B2 JP 6754409B2
Authority
JP
Japan
Prior art keywords
copper
acid
ester
electroplating
mercapto
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018197951A
Other languages
English (en)
Other versions
JP2019085644A (ja
Inventor
ラヴィ・ポカレル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm and Haas Electronic Materials LLC
Original Assignee
Rohm and Haas Electronic Materials LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm and Haas Electronic Materials LLC filed Critical Rohm and Haas Electronic Materials LLC
Publication of JP2019085644A publication Critical patent/JP2019085644A/ja
Application granted granted Critical
Publication of JP6754409B2 publication Critical patent/JP6754409B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/38—Electroplating: Baths therefor from solutions of copper
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/022—Electroplating of selected surface areas using masking means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/188—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by direct electroplating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0723—Electroplating, e.g. finish plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Electrochemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroplating And Plating Baths Therefor (AREA)
  • Electroplating Methods And Accessories (AREA)

Description

本発明は、銅電気めっき組成物及び基板上に銅を電気めっきする方法を対象とし、銅電気めっき組成物は、均一な形態を有する銅析出物を提供するためにジイミダゾール化合物を含む。より具体的には、本発明は、銅電気めっき組成物及び基板上に銅を電気めっきする方法を対象とし、銅電気めっき組成物は、均一な形態を有する銅析出物を提供するためにジイミダゾール化合物を含み、銅電気めっき組成物及び銅電気めっき方法を使用して、フォトレジストで画定されたフィーチャを電気めっきすることができる。
フォトレジストで画定されたフィーチャは、集積回路チップ及びプリント回路基板のための、ボンドパッド及びラインスペースフィーチャなどの銅ピラー及び再分配層の配線を含む。フィーチャは、フォトレジストがパッケージ技術においてしばしばダイと呼ばれる半導体ウエハチップ、またはエポキシ／ガラスプリント回路基板などの基板に塗布される、リソグラフィのプロセスによって形成される。概して、フォトレジストは基板の表面に塗布され、パターンを有するマスクがフォトレジストに適用される。マスクを有する基板が、ＵＶ光などの放射線に露光される。典型的には、放射線に露光されたフォトレジストの部分は、現像され、または除去されて、基板の表面を露出させる。マスクの特定のパターンに応じて、回路ラインまたはアパーチャの輪郭が、基板上に残された未露光のフォトレジストによって形成され、回路ラインパターンまたはアパーチャの壁を形成し得る。基板の表面は、金属シード層または基板の表面を導電性にすることができる他の導電性金属もしくは金属合金材料を含む。次に、パターン化されたフォトレジストを有する基板が、金属電気めっき浴、典型的には銅電気めっき浴に浸漬され、金属が回路ラインパターンまたはアパーチャ内に電気めっきされて、ピラー、ボンドパッド、または回路ライン、すなわちラインスペースフィーチャなどのフィーチャを形成する。電気めっきが完了すると、フォトレジストの残りが剥離溶液で基板から剥離され、フォトレジストで画定されたフィーチャを有する基板がさらに処理される。
銅ピラーのようなピラーは、典型的には、ピラーがめっきされた半導体チップと基板との間の電気伝導と同様に、接着を可能にするためにはんだでキャップされる。このような配列は、高度なパッケージング技術に見られる。はんだでキャップされた銅ピラー構造は、はんだの突沸のみに比べて、改善された入力／出力（Ｉ／Ｏ）密度のために高度なパッケージング用途において急速に成長している部分である。リフロー不可能な銅ピラー及びリフロー可能なはんだキャップの構造を有する銅ピラーバンプは、以下の利点を有する：（１）銅が、低い電気抵抗及び高い電流密度能力を有する、（２）銅の熱伝導性がはんだバンプの熱伝導性の３倍超を提供する、（３）信頼性の問題を引き起こし得る、従来のＢＧＡ ＣＴＥ（ボールグリッドアレイ熱膨張係数）ミスマッチの問題を改善することができる、（４）リフロー中に銅ピラーが崩れず、スタンドオフ高さを損なうことなく非常に細かいピッチを可能にする。
すべての銅ピラーバンプの製作プロセスの中で、電気めっきははるかに最も商業的に実行可能なプロセスである。実際の工業生産では、費用とプロセス条件を考慮すると、電気めっきは量産性を提供し、銅ピラーの形成後に銅ピラーの表面形態を変える研磨または腐食プロセスはない。したがって、電気めっきによって平滑な表面形態を得ることが特に重要である。銅ピラーを電気めっきするための理想的な銅電気めっき化学及び方法は、優れた均一性、平坦なピラー形状、及びはんだによるリフロー後の空隙のない金属間界面を有する析出物をもたらし、高いウエハスルーアウトを可能にする高い析出速度でめっきすることができる。しかしながら、このようなめっき化学及び方法の開発は、ある属性の改善が典型的には別の属性の犠牲の上で成り立つため、業界にとって挑戦である。銅ピラーに基づく構造は、スマートフォン及びＰＣなどの消費者製品においての使用のために様々な製造業者によって既に用いられている。ウエハレベル処理（ＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｉｎｇ））が進化し、銅ピラー技術の使用を採用し続けるにつれて、信頼できる銅ピラー構造を生成できる高度な能力を有する銅めっき浴及び方法の増加する需要があるだろう。
形態の同様の問題はまた、再分配層の配線の金属電気めっきにも生じる。ボンドパッド及びラインスペースフィーチャーの形態の欠陥はまた、高度なパッケージング物品の性能を損なう。したがって、均一な形態を有する銅析出物を提供し、フォトレジストで画定されたフィーチャの形成において銅を電気めっきするために使用することができる、銅電気めっき組成物及び銅電気めっき方法の必要性が存在する。
本発明は、１つ以上の銅イオン源、１つ以上の電解質、１つ以上の促進剤、１つ以上の抑制剤、及び以下の式を有する１つ以上のジイミダゾール化合物を含む組成物を含み、
式中、Ｒ１、Ｒ２、Ｒ３、及びＲ４が、独立して、水素、直鎖または分岐（Ｃ１−Ｃ４）アルキル、及びフェニルから選択される。
本発明は、
ａ）基板を提供することと、
ｂ）銅電気めっき組成物を提供することであって、組成物が、１つ以上の銅イオン源、１つ以上の電解質、１つ以上の促進剤、１つ以上の抑制剤、及び以下の式を有する１つ以上のジイミダゾール化合物を含み、
式中、Ｒ１、Ｒ２、Ｒ３、及びＲ４が、独立して、水素、直鎖または分岐（Ｃ１−Ｃ４）アルキル、及びフェニルから選択される、提供することと、
ｃ）銅電気めっき組成物を基板に塗布することと、
ｄ）銅電気めっき組成物を使用して基板上に均一な形態を有する銅を電気めっきすることと、を含む、方法をさらに含む。
本発明の銅電気めっき組成物は、均一な形態を有する銅析出物を可能にし、基板上にフォトレジストフィーチャを銅電気めっきするために使用することができる。本発明の銅電気めっき組成物及び方法を使用して電気めっきされたフォトレジストフィーチャは、実質的に均一な形態を有し、実質的にノジュールを伴わない。銅ピラー及びボンドパッドなどのフォトレジストフィーチャは、実質的に平坦なプロファイルを有する。
図１は、１，５−ジヒドロベンゾ［１，２−ｄ：４，５−ｄ’］ジイミダゾールを含む本発明の銅電気めっき浴から電気めっきされた、直径５０μｍ×高さ３０μｍの銅ピラーの５０倍の３Ｄ画像である。 図２は、３，３’−（エタン−１，２−ジイル）ビス（１−（２−ヒドロキシエチル）−１Ｈ−イミダゾール−３−イウム）塩化物を含む比較的な銅電気めっき浴から電気めっきされた、直径５０μｍ×高さ３０μｍの銅ピラーの５０倍の３Ｄ画像である。
本明細書全体を通して使用されているように、以下の略語は、文脈から明らかにそうでないことを示さない限り、以下の意味を有するものとする：Ａ＝アンペア、Ａ／ｄｍ２＝アンペア／平方デシメートル＝ＡＳＤ、℃＝摂氏度、ＵＶ＝紫外線、ｇ＝グラム、ｐｐｍ＝百万分率＝ｍｇ／Ｌ、Ｌ＝リットル、μｍ＝ミクロン＝マイクロメータ、ｍｍ＝ミリメートル、ｃｍ＝センチメートル、ＤＩ＝脱イオン、ｍＬ＝ミリリットル、ｍｏｌ＝モル、ｍｍｏｌ＝ミリモル、Ｍｗ＝重量平均分子量、Ｍｎ＝数平均分子量、３Ｄ＝３次元、ＦＩＢ＝集束イオンビーム、ＷＩＤ＝ダイ内、ＷＩＤ％＝ダイ内のピラーの高さ均一性の尺度、ＴＩＲ＝振れ精度（ｔｏｔａｌ ｉｎｄｉｃａｔｅｄ ｒｕｎｏｕｔ）＝読みの最大差（ｔｏｔａｌ ｉｎｄｉｃａｔｏｒ ｒｅａｄｉｎｇ）＝読みの最大差（ｆｕｌｌ ｉｎｄｉｃａｔｏｒ ｍｏｖｅｍｅｎｔ）＝ＦＩＭ、及びＲＤＬ＝再分配層。
本明細書全体を通して使用されているように、用語「めっき」は、銅電気めっきを指す。「析出」及び「めっき」は、本明細書全体を通して交換可能に使用される。「促進剤」は、電気めっき浴のめっき速度を増加させる有機添加剤を指す。「抑制剤」は、電気めっき中の金属のめっき速度を抑制する有機添加剤を指す。用語「アレイ」は、規則配列を意味する。用語「部分」は、全体の官能基または部分構造としての官能基の一部を含み得る、分子またはポリマーの一部を意味する。用語「部分」及び「基」は、明細書全体を通して交換可能に使用される。用語「アパーチャ」は、開口、穴、または隙間を意味する。用語「形態」は、物品の形態、形状、及び構造を意味する。用語「振れ精度」または「読みの最大差」は、測定値の最大値と最小値との間の差、すなわち、部品の平面上、円筒、または輪郭付けられた表面のインジケータの読み取り値であり、平坦度、丸み（真円度）、円筒度、他の円筒形の特徴または同様の条件を有する同心度からのずれのその量を示す。用語「プロフィロメトリー」は、物体の測定及びプロファイリングにおいて技法の使用、または３次元物体の表面測定を行うためのレーザもしくは白色光コンピュータ生成投影の使用を意味する。用語「ピッチ」は、基板上の互いからのフィーチャ位置の頻度を意味する。用語「平均」は、パラメータの中心値を表す数を意味し、中心値は、複数の試料について特定のパラメータのために測定または収集された数値を加算することと、試料の全数によって各試料について測定された値の和を除算することとによって決定される。用語「パラメータ」は、システムを定義するか、またはその動作の条件を設定するセットの１つを形成する、数値因子もしくは他の測定可能な因子を意味する。用語「円周」は、ピラーの周りの縁を意味する。用語「例えば（ｅ．ｇ．）」は、例えば、を意味する。冠詞「ａ」及び「ａｎ」は、単数形及び複数形を指す。
そのような数値範囲が最大１００％に追加することを制限されることが明らかな場合を除いて、すべての数値範囲は包括的であり、任意の順序で組み合わせ可能である。
本発明は、１つ以上の銅イオン源、及び１つ以上の銅イオン源（カチオン）の対応するアニオン、１つ以上の電解質、１つ以上の促進剤、１つ以上の抑制剤、以下の式を有する１つ以上のイミダゾール化合物を含む組成物を含み、
式中、Ｒ１、Ｒ２、Ｒ３、及びＲ４が、独立して、水素、直鎖または分岐（Ｃ１−Ｃ４）アルキル、及びフェニルから選択され、溶媒は水である。好ましくは、Ｒ１、Ｒ２、Ｒ３、及びＲ４は、独立して、水素、直鎖状または分岐の（Ｃ１−Ｃ４）アルキル基から選択され、より好ましくは、Ｒ１、Ｒ２、Ｒ３、及びＲ４は、独立して、水素、及び直鎖（Ｃ１−Ｃ２）アルキルから選択され、さらにより好ましくは、Ｒ１、Ｒ２、Ｒ３、及びＲ４は、独立して、水素及びメチルから選択され、最も好ましくは、Ｒ１、Ｒ２、Ｒ３、及びＲ４は、水素（１，５−ジヒドロベンゾ［１，２−ｄ：４，５−ｄ’］ジイミダゾール）である。本発明のジイミダゾール化合物は、非四級化窒素を有する。このような化合物は、化学文献に従って容易に作成または米国ウィスコンシン州ミルウォーキーのＳｉｇｍａ−Ａｌｄｒｉｃｈからなど、商業的に入手することができる。
本発明の１つ以上のジイミダゾール化合物は、平滑で均一な表面形態を有する銅析出物を提供するのに十分な量で銅電気めっき組成物に含まれ得る。好ましくは、本発明の１つ以上のジイミダゾール化合物は、銅電気めっき組成物の総重量に基づいて、０．２５ｍｇ／Ｌ〜１０００ｍｇ／Ｌ（例えば、０．５ｍｇ／Ｌ〜８００ｍｇ／Ｌ、または１ｍｇ／Ｌ〜７００ｍｇ／Ｌなど）、より好ましくは、１０ｍｇ／Ｌ〜５００ｍｇ／Ｌ（例えば、１５ｍｇ／Ｌ〜４５０ｍｇ／Ｌ、または２５ｍｇ／Ｌ〜２５０ｍｇ／Ｌなど）、さらにより好ましくは、３０ｍｇ／Ｌ〜５００ｍｇ／Ｌ（例えば、３５ｍｇ／Ｌ〜４００ｍｇ／Ｌ、または４０ｍｇ／Ｌ〜３５０ｍｇ／Ｌなど）、最も好ましくは、４０ｍｇ／Ｌ〜２００ｍｇ／Ｌ（例えば、４５ｍｇ／Ｌ〜１５０ｍｇ／Ｌ、または５０ｍｇ／Ｌ〜１００ｍｇ／Ｌなど）の量で銅電気めっき組成物に含まれる。
水性銅電気めっき組成物は、水溶性銅塩などの１つ以上の供給源からの銅イオンを含む。そのような水溶性銅塩としては、硫酸銅五水和物などの硫酸銅、塩化銅などのハロゲン化銅、酢酸銅、硝酸銅、銅テトラフルオロボレート、銅アルキルスルホネート、銅アリールスルホネート、銅スルファメート、過塩素酸銅、及びグルコン酸銅が挙げられるが、これらに限定されない。例示的な銅アルカンスルホネートとしては、銅（Ｃ１−Ｃ６）アルカンスルホネート、及びより好ましくは銅（Ｃ１−Ｃ３）アルカンスルホネートが挙げられる。好ましい銅アルカンスルホネートは、銅メタンスルホネート、銅エタンスルホネート、及び銅プロパンスルホネートである。例示的な銅アリールスルホネートとしては、銅ベンゼンスルホネート及び銅ｐ−トルエンスルホネートが挙げられるが、これらに限定されない。銅イオン源の混合物を使用してもよい。そのような銅塩は、当事者に周知であるか、あるいは化学文献に従って容易に作成またはＳｉｇｍａ−Ａｌｄｒｉｃｈからなど、商業的に入手することができる。銅イオン（カチオン）に加えて、銅電気めっき組成物は、水溶性銅塩の対応するアニオンを含む。本発明の銅電気めっき組成物は、不可避の不純物を除いて、合金化金属のような他の金属を含まない。１つ以上の水溶性銅塩は、本発明の電気めっき組成物中に、平滑で均一な表面形態を有する銅析出物を提供するのに十分な量で本発明の銅電気めっき組成物に含まれる。好ましくは、銅塩の１つ以上は、３０ｇ／Ｌ〜７０ｇ／Ｌのめっき溶液の銅イオン濃度を提供するのに十分な量で存在し、より好ましくは４０ｇ／Ｌ〜６０ｇ／Ｌの濃度である。
本発明の電解質は、アルカリ性または酸性であり得る。好ましくは、電解質は酸性である。好ましくは、電解質のｐＨは≦２であり、より好ましくはｐＨは≦１である。酸性電解質には、硫酸、酢酸、フルオロホウ酸、メタンスルホン酸、エタンスルホン酸、プロパンスルホン酸、及びトリフルオロメタンスルホン酸などのアルカンスルホン酸、ベンゼンスルホン酸、ｐ−トルエンスルホン酸、スルファミン酸などのアリールスルホン酸酸、塩酸、臭化水素酸、過塩素酸、硝酸、クロム酸、及びリン酸が挙げられるが、これらに限定されない。酸の混合物を本発明の銅めっき組成物に使用することができる。好ましい酸としては、硫酸、メタンスルホン酸、エタンスルホン酸、プロパンスルホン酸、塩酸、及びそれらの混合物が挙げられる。酸は、１〜４００ｇ／Ｌの範囲の量で存在し得る。電解質は、概して、様々な供給源から市販されており、さらに精製することなく使用することができる。
任意に、本発明の電解質は、ハロゲン化物イオン源を含むことができる。好ましくは、塩化物イオン及び臭化物イオンが使用され、より好ましくは、塩化物イオンが銅電気めっき組成物に含まれる。例示的な塩化物イオン源には、塩化銅、塩化ナトリウム、塩化カリウム、及び塩酸（塩化水素）が挙げられる。臭化物イオンの供給源は、臭化ナトリウム、臭化カリウム、及び臭化水素を含む。広い範囲のハロゲン化物イオン濃度は、本発明において使用され得る。好ましくは、ハロゲン化物イオン濃度は、めっき組成物に基づいて、０．５ｍｇ／Ｌ〜２００ｍｇ／Ｌの範囲であり、より好ましくは１０ｍｇ／Ｌ〜１５０ｍｇ／Ｌ、最も好ましくは５０ｍｇ／Ｌ〜１００ｍｇ／Ｌである。そのようなハロゲン化物イオン源は、概して、市販されており、さらに精製することなく使用することができる。
促進剤（また、増白剤とも称される）としては、Ｎ，Ｎ−ジメチル−ジチオカルバミン酸−（３−スルホプロピル）エステル、３−メルカプト−プロピルスルホン酸−（３−スルホプロピル）エステル、３−メルカプト−プロピルスルホン酸ナトリウム塩、３−メルカプト−１−プロパンスルホン酸カリウム塩を有する炭酸，ジチオ−Ｏ−エチルエステル−Ｓ−エステル、ビス−スルホプロピルジスルフィド、ビス−（ナトリウムスルホプロピル）−ジスルフィド、３−（ベンゾチアゾリル−Ｓ−チオ）プロピルスルホン酸ナトリウム塩、ピリジニウムプロピルスルホベタイン、１−ナトリウム−３−メルカプトプロパン−１−スルホネート、Ｎ，Ｎ−ジメチル−ジチオカルバミン酸−（３−スルホエチル）エステル、３−メルカプト−エチルプロピルスルホン酸−（３−スルホエチル）エステル、３−メルカプト−エチルスルホン酸ナトリウム塩、３−メルカプト−１−エタンスルホン酸カリウム塩を有する炭酸−ジチオ−Ｏ−エチルエステル−Ｓ−エステル、ビス−スルホエチルジスルフィド、３−（ベンゾチアゾリル−Ｓ−チオ）エチルスルホン酸ナトリウム塩、ピリジニウムエチルスルホベタイン、及び１−ナトリウム−３−メルカプトエタン−１−スルホネートが挙げられるが、これらに限定されない。そのような促進剤は、Ｓｉｇｍａ−Ａｌｄｒｉｃｈからなどで市販されているか、または化学文献に従って製造することができる。促進剤は、さまざまな濃度で使用され得る。好ましくは、促進剤は、０．１ｍｇ／Ｌ〜１０００ｍｇ／Ｌの量で使用され、より好ましくは０．５ｍｇ／Ｌ〜５００ｍｇ／Ｌであり、最も好ましくは１ｍｇ／Ｌ〜５０ｍｇ／Ｌである。
抑制剤には、エチレンオキシド−プロピレンオキシド（「ＥＯ／ＰＯ」）コポリマー及びブチルアルコール−エチレンオキシド−プロピレンオキシドコポリマーを含む、ポリプロピレングリコールコポリマー及びポリエチレングリコールコポリマーが挙げられるが、これらに限定されない。抑制剤の重量平均分子量は、８００〜１５０００、好ましくは１０００〜１５，０００の範囲であり得る。抑制剤は、めっき組成物の重量に基づいて、０．５ｇ／Ｌ〜１５ｇ／Ｌ、好ましくは０．５ｇ／Ｌ〜５ｇ／Ｌの量で含まれる。
銅電気めっき組成物は、構成成分を任意の順序で組み合わせることによって調製され得る。銅イオンの供給源、水、電解質、及び任意のハロゲン化物イオン源などの無機構成成分を、最初に浴槽に添加し、次いでイミダゾール化合物、促進剤、抑制剤、及び任意の他の有機構成成分などの有機構成成分を添加することが好ましい。
任意に、水性銅電気めっき浴は、レベリング剤が銅析出物の形態を実質的に損なわない場合、従来のレベリング剤を含むことができる。そのようなレベリング剤は、Ｓｔｅｐらの米国特許第６，６１０，１９２号、Ｗａｎｇらの米国特許第７，１２８，８２２号、Ｈａｙａｓｈｉらの米国特許第７，３７４，６５２号、及びＨａｇｉｗａｒａらの米国特許第６，８００，１８８号に記載されているものを含み得る。そのようなレベリング剤は、従来の量で含まれ得るが、しかしながら、そのようなレベリング剤は、本発明の銅電気めっき組成物から除外されることが好ましい。
任意に、本発明の銅電気めっき組成物は、望ましいｐＨを維持するのを補助するための緩衝剤などの添加剤、抗菌剤、非イオン性、カチオン性、アニオン性、及び双性界面活性剤などの界面活性剤を含むことができ、好ましくは、界面活性剤は非イオン性界面活性剤であり、消泡剤である。そのような添加剤は、当業者に周知であり、それらの従来の量で使用されるか、または本発明の銅電気めっき組成物に含まれる添加剤の最適濃度を決定するために小規模の実験が実施され得る。
好ましくは、銅電気めっき組成物は、１つ以上の銅イオン源、及び１つ以上の銅イオン源（カチオン）の対応するアニオン、１つ以上の電解質、１つ以上の促進剤、１つ以上の抑制剤式（Ｉ）を有する１つ以上のイミダゾール化合物、水、任意に、１つ以上のハロゲン化物源、ならびに緩衝剤、抗菌剤、界面活性剤、及び消泡剤から選択される１つ以上の添加剤からなる。
より好ましくは、銅電気めっき組成物は、１つ以上の銅イオン源、及び１つ以上の銅イオン源（カチオン）の対応するアニオン、１つ以上の電解質、１つ以上の促進剤、１，５−ジヒドロベンゾ［１，２−ｄ：４，５−ｄ’］ジイミダゾール、水、任意に、１つ以上のハロゲン化物源、ならびに緩衝剤、抗菌剤、界面活性剤、及び消泡剤から選択される１つ以上の添加剤からなる。
本発明の銅電気めっき組成物は、１０℃〜６５℃の温度で銅を電気めっきするために使用され得る。好ましくは、めっき組成物の温度は１５〜５０℃であり、より好ましくは室温〜４０℃である。
好ましくは、銅電気めっき組成物はめっき中に撹拌される。任意の好適な撹拌方法が使用され得る。撹拌の方法は当該技術分野において周知である。そのような撹拌方法には、空気散布、ワークピースの撹拌、及び衝突が含まれるが、これらに限定されない。
基板は、本発明の銅電気めっき組成物と基板を接触させることによって銅で電気めっきされ得る。基板は陰極として機能することができる。アノードは、銅アノードなどの可溶性アノード、または不溶性アノードであり得る。様々な不溶性アノードが当事者に既知である。電位が電極に印加される。電流密度は、０．２５ＡＳＤ〜４０ＡＳＤの範囲であることができ、好ましくは１ＡＳＤ〜３０ＡＳＤ、より好ましくは１０ＡＳＤ〜３０ＡＳＤである。
本発明の銅電気めっき組成物及び方法は、平滑で均一な形態の銅析出物が望ましい、様々な基材上に平滑で均一な形態を有する銅をめっきするために使用されることができるが、しかしながら、銅電気めっき組成物及び方法は、好ましくは、フォトレジストで画定されたフィーチャをめっきするために使用される。
本発明の銅フォトレジストで画定されたフィーチャを電気めっきするための方法及び組成物は、実質的に平滑であり、ノジュールを伴わずピラーに関連し、ボンドパッド及びラインスペースが実質的に平坦なプロファイルを有するフィーチャの形態を有するように平均ＴＩＲを有するフォトレジストで画定されたフィーチャのアレイを可能にする。本発明のフォトレジストで画定されたフィーチャは、基板上に残っているフォトレジストで電気めっきされ、基材の平面を越えて延在する。これは、基板の平面を越えて延在するが基板に埋め込まれたフィーチャを画定するためにフォトレジストを使用しないデュアルダマシン及びプリント回路基板めっきとは対照的である。フォトレジストで規定されたフィーチャとダマシン及びプリント回路基板のフィーチャとの間の重要な違いは、ダマシン及びプリント回路基板に関して、側壁を含むめっき表面がすべて導電性であることである。デュアルダマシン及びプリント回路基板めっき浴は、フィーチャの上部よりも速くめっきするフィーチャの底部で、ボトムアップまたはスーパー共形充填を提供する浴配合を有する。フォトレジストで画定されたフィーチャでは、側壁は非導電性フォトレジストであり、めっきはフィーチャの底部で導電性シード層のみで生じ、共形または同じめっき速度のあらゆる場所での析出を進行する。
本発明は、円形形態を有する銅ピラーを電気めっきする方法に関して実質的に記載されているが、本発明はまた、ボンドパッド及びラインスペースフィーチャなどの他のフォトレジストで画定されたフィーチャにも適用する。概して、フィーチャの形状は、円形または円筒形に加えて、例えば、楕円形、八角形、及び長方形であってもよい。本発明の方法は、好ましくは、ピラーが実質的に平坦な上部を有する銅円筒ピラーを電気めっきするためのものである。
銅電気めっき法は、銅ピラーのような銅のフォトレジストで画定されたフィーチャのアレイを−３〜３の平均ＴＩＲで提供し、好ましくは−２〜２であり、より好ましくは−２〜１であり、最も好ましくは−２〜−１である。
基板上のフォトレジストで画定されたフィーチャのアレイの平均ＴＩＲは、単一の基板上のフィーチャのアレイから個々のフィーチャのＴＩＲを決定し、平均化することを含む。所与の基板のフィーチャの平均ＴＩＲは、低密度、中密度、または高密度ピッチの領域の個々のフィーチャのＴＩＲを決定すること、またはそれらの組み合わせを決定し、測定値を加算し、値を平均することによって決定され得る。種々の個々のフィーチャのＴＩＲを測定することにより、平均ＴＩＲは基板全体を表す。
個々のフィーチャのＴＩＲは、以下の式によって決定されてもよく：
ＴＩＲ＝高さ中央−高さ辺
式中、高さ中央は、その中央軸に沿って測定されたピラーの高さであり、高さ辺は、辺上の最高点でその辺に沿って測定されたピラーの高さである。
さらに、銅電気めっき方法及び組成物は、０％〜１６％のＷＩＤ％を有する銅フォトレジストで画定されたフィーチャのアレイを提供することができ、好ましくは５％〜１６％、より好ましくは１２％〜１６％、最も好ましくは１４％〜１６％である。ＷＩＤ％またはダイ内は、以下の式によって決定され得：
ＷＩＤ％＝１／２ｘ［（高さ最大値−高さ最小値／高さ平均］×１００
式中、高さ最大値は、ピラーの最も高い部分で測定された、基板上に電気めっきされたピラーのアレイの最も高いピラーの高さである。高さ最小値は、ピラーの最も高い部分で測定された、基板上に電気めっきされたピラーのアレイの最も低いピラーの高さである。高さ平均は、基板上に電気めっきされたすべてのピラーの平均の高さである。最も好ましくは、本発明の銅電気めっき組成物及び方法は、平均ＴＩＲが−３〜３の範囲になるように平均ＴＩＲとＷＩＤ％との間に均衡が存在する基板上にフォトレジストで画定されたフィーチャのアレイを提供し、％ＷＩＤは、上記に開示されているように各パラメーターの好ましい範囲で０％〜１６％の範囲である。
ＴＩＲ及びＷＩＤ％を決定するためのピラーのパラメータは、ＫＥＹＥＮＣＥ ３Ｄ形状解析レーザ顕微鏡ＶＫ−Ｘ１０００シリーズまたは白色光ＬＥＩＣＡ ＤＣＭ ３Ｄのような同様の装置を用いるなど、光学形状測定を使用して測定され得る。そのような装置を使用して、ピラーの高さ及びピッチなどのパラメータを測定してもよい。
本発明の銅電気めっき組成物から電気めっきされた銅ピラーは、３：１〜１：１または２：１〜１：１などの縦横比を有することができる。ＲＤＬ型構造は、１：２０（高さ：幅）と同じ大きさの縦横比を有し得る。
本発明の方法は、ピラー、ボンディングパッド、及びラインスペースフィーチャなどのフォトレジストで画定されたフィーチャを電気めっきするために使用され得るが、方法は、本発明の好ましいフィーチャである銅ピラーをめっきするという文脈において説明される。本発明の銅ピラーは、最初に、半導体チップまたはダイのような基板上に導電性シード層を析出させることによって形成され得る。次いで、基板をフォトレジスト材料でコーティングし、画像化して、フォトレジスト層をＵＶ放射のような放射に選択的に露光する。フォトレジスト層は、当該技術分野で既知の従来のプロセスによって半導体チップの表面に塗布され得る。フォトレジスト層の厚さは、フィーチャの高さに応じて変化し得る。厚さは、１μｍ〜３５０μｍの範囲であり得、好ましくは、１０μｍ〜２３０μｍ、より好ましくは、２０μｍ〜２２０μｍである。パターン化されたマスクが、フォトレジスト層の表面に適用される。フォトレジスト層は、ポジ型またはネガ型のフォトレジストであり得る。フォトレジストがポジ型である場合、放射線に露光されたフォトレジストの部分は、アルカリ性現像液などの現像液で除去される。ビアのような複数のアパーチャのパターンが、基板またはダイ上のシード層まで完全に達する表面上に形成される。ピラーのピッチは、２０μｍ〜４００μｍの範囲であり得、好ましくは、ピッチは１００μｍ〜３５０μｍの範囲であり得、より好ましくは、ピラーのピッチは、１００μｍ〜２５０μｍの範囲であり得る。ビアの直径は、フィーチャ（ピラー）の直径に応じて変化し得る。ビアの直径は、２μｍ〜３００μｍの範囲であり得、好ましくは、５μｍ〜２２５μｍ、より好ましくは１５μｍ〜２００μｍである。次いで、構造全体は、本発明の銅電気めっき組成物中に配置され得る。電気めっきは、各ビアの少なくとも一部を実質的に平坦な上部を有する銅ピラーで充填するために行われる。電気めっきは、共形または同一のめっき速度のあらゆる場所での析出であって、スーパー共形またはスーパー充填ではない。次いで、銅ピラーを有する構造全体を、錫／銀または錫／鉛合金といった錫はんだまたは錫合金はんだなどのはんだを含む浴に移し、はんだバンプを各銅の実質的に平坦な表面上に電気めっきし、ビアの一部を充填する。フォトレジストの残りは、当該技術分野で既知の従来の手段によって除去され、ダイ上にはんだバンプを有する銅ピラーのアレイが残る。ピラーによって覆われていないシード層の残りは、当該技術分野で周知のエッチングプロセスによって除去される。はんだバンプを有する銅ピラーは、プリント回路基板、別のウエハもしくはダイ、または有機ラミネート、シリコン、またはガラスで作製され得るインターポーザなどの基板の金属接点と接触して配置される。はんだバンプは、当該技術分野で既知の従来のプロセスによって加熱され、はんだをリフローし、銅ピラーを基板の金属接点に接合する。はんだバンプをリフローするための従来のリフロープロセスを使用することができる。リフローオーブンの例は、５つの加熱ゾーン及び２つの冷却ゾーンを含むＳｉｋｉａｍａ Ｉｎｔｅｒｎａｔｉｏｎａｌ，Ｉｎｃ．のＦＡＬＣＯＮ ８５００ツールである。リフローサイクルは１〜５の範囲であり得る。銅ピラーは、基板の金属接点に物理的及び電気的に接触されている。次に、アンダーフィル材料を注入して、ダイ、ピラー、及び基板の間の空間を充填し得る。当該技術分野において周知の従来のアンダーフィルを使用することができる。
図１は、はんだバンプを電気めっきするために基板及び平坦な上部の表面形態を伴う円筒形態を有する本発明の銅ピラーの、ＫＥＹＥＮＣＥ ３Ｄ形状解析レーザ顕微鏡ＶＫ−Ｘ１０００シリーズを使用して収集された３Ｄ画像である。リフロー中に、はんだが溶融して平滑な表面が得られる。リフロー中にピラーがあまりにもドーム状になると、はんだが溶けてピラーの側面から流れ落ちる可能性があり、すなわち、図１のような３Ｄ画像でもある図２に示されるように、その後の接合プロセスのためにピラーの上部に十分なはんだが存在しない。ピラーがあまりにも窪んでいるか、またはシンクホール型の構成を有すると、ピラーを電気めっきするために使用された銅浴から残った材料は、皿状の上部に保持され、はんだ浴を汚染することができ、それによって、はんだ浴の寿命を短くする。
ピラーの電気めっき中に銅ピラーと半導体ダイとの間に金属接点及び接着を提供するために、チタン、チタンタングステン、またはクロムのような材料から典型的に構成されるアンダーバンプ金属化層がダイ上に析出される。あるいは、銅シード層などの金属シード層を半導体ダイ上に析出させて、銅ピラーと半導体ダイとの間に金属接点を提供することができる。感光性層がダイから除去された後、アンダーバンプ金属化層またはシード層の全ての部分は、ピラーの下の部分を除いて除去される。当技術分野で既知の従来のプロセスを使用することができる。
銅ピラーの高さは変化し得るが、それらは好ましくは、１μｍ〜３００μｍの高さの範囲であり、より好ましくは、５μｍ〜２２５μｍ、さらにより好ましくは１５μｍ〜２００μｍである。銅ピラーの直径もまた変化し得る。好ましくは、銅ピラーは、２μｍ〜３００μｍの直径を有し、より好ましくは、５μｍ〜２２５μｍ、さらにより好ましくは、１５μｍ〜２００μｍである。
銅電気めっき方法及び組成物は、実質的に均一な形態を有し、実質的にノジュールを伴わない銅フォトレジストで画定されたフィーチャを提供する。銅ピラー及びボンドパッドは、実質的に平坦なプロファイルを有する。銅電気めっき組成物及び方法は、平均ＴＩＲが望ましい形態、ならびに平均ＴＩＲとＷＩＤ％との間の均衡を達成することを可能にする。
以下の実施例は、本発明をさらに説明することを意図しており、本発明の範囲を限定することを意図していない。
実施例１（本発明）
銅電気めっき浴
本発明の以下の銅電気めっき浴を、以下の表１に開示されるような構成成分及び量を用いて調製する。
銅電気めっき浴の構成成分を、室温で撹拌しながら共に混合した。銅電気めっき浴のｐＨは＜１であった。
実施例２（四級化窒素との比較）
３，３’−（エタン−１，２−ジイル）ビス（１−（２−ヒドロキシエチル）−１Ｈ−イミダゾール−３−イウム）塩化物の合成
２０ｍＬの圧力管に、Ｎ−（２−ヒドロキシエチル）イミダゾール（２．５５ｇ、２２．７ｍｍｏｌ）と１，２−ジクロロエタン（１．００ｇ、１０．１１ｍｍｏｌ）を秤量した。アセトニトリル（１０ｍＬ）を添加し、チューブを密封し、９０℃まで６０時間加熱した。室温に冷却し、結果として得られた沈殿物を濾過により単離し、新しいアセトニトリルで洗浄し、真空中で乾燥させ、白色粉末として２．９１ｇ（５９％）の化合物を得た。
１Ｈ ＮＭＲ（４００ＭＨｚ、ＤＭＳＯ−ｄ６）δ９．３７（ｓ、２Ｈ）、７．７９（ｓ、４Ｈ）、５．５０（ｔ、Ｊ＝５．５Ｈｚ、２Ｈ）、４．８１（ｓ、４Ｈ）、４．２３（ｔ，Ｊ＝４．６Ｈｚ、４Ｈ）、３．７０（ｔ、Ｊ＝５．２Ｈｚ、４Ｈ）．１３Ｃ ＮＭＲ（１０１ＭＨｚ、ＤＭＳＯ−ｄ６）δ１３６．９６，１２３．０６，１２２．２８，５９．０８，５１．８４，４８．３０。
実施例３（比較）
銅電気めっき浴
本発明の以下の銅電気めっき浴を、以下の表２に開示されているような構成成分及び量で調製した。
銅電気めっき浴の構成成分を、室温で撹拌しながら共に混合した。銅電気めっき浴のｐＨは＜１であった。
実施例４（本発明）
各領域が、パターン化されたフォトレジストの５０μｍの厚さ及び各領域で５０μｍの直径を有する複数のアパーチャ（米国ワシントン州バンクーバー、ＩＭＡＴ，Ｉｎｃ．より入手可能）を有する、２つの異なるピッチ領域（密ピッチ＝１００μｍ、及び疎ピッチ＝２５０μｍ）を有する３００ｍｍのシリコンウエハダイを、実施例１の表１に開示されるように本発明の銅電気めっき浴に浸漬した。アノードは可溶性銅電極であった。ウエハ及びアノードを整流器に接続し、アパーチャの底部で露出したシード層上に銅ピラーを電気めっきした。めっき中の平均電流密度は１５ＡＳＤであり、銅電気めっき浴の温度は２５℃であった。めっき浴のｐＨは＜１であった。電気めっきの後、次いで、残りのフォトレジストを、Ｄｏｗ Ｃｈｅｍｉｃａｌ Ｃｏｍｐａｎｙから入手可能なＢＰＲフォトストリップ溶液で剥離し、２つの異なるピッチ領域のウェハ上に銅ピラーのアレイを残した。次いで、各領域からの８つの銅ピラーを、その形態について分析した。銅ピラーの中心及び端部での高さ、ならびにピラーのＴＩＲは、ＫＥＹＥＮＣＥ ３Ｄ形状解析レーザ顕微鏡ＶＫ−Ｘ１０００シリーズを使用して測定した。ＴＩＲを、以下の式によって決定した：
ＴＩＲ＝高さ中央−高さ辺
８つのピラーの平均ＴＩＲもまた、表３に示すように決定された。
ピラーのアレイのＷＩＤ％を、ＫＥＹＥＮＣＥ ３Ｄ形状解析レーザ顕微鏡ＶＫ−Ｘ１０００シリーズ及び以下の式を使用して決定した：
ＷＩＤ％＝１／２ｘ［（高さ最大値−高さ最小値／高さ平均］×１００
密ピッチ及び疎ピッチにわたるＷＩＤ％（すなわち、密ピッチ及び疎ピッチにわたって測定された８つのピラー）は、１５．４％であり、平均ＴＩＲは−１．６であった。ピラーの表面はすべて平滑及びノジュールを伴わないように見えた。反応生成物１を含む銅電気めっき浴は、非常に良好な銅ピラーをめっきした。図１は、シード層上にめっきされた１００μｍのピッチからのピラー４の画像であり、ＫＥＹＥＮＣＥ ３Ｄ形状解析レーザ顕微鏡ＶＫ−Ｘ１０００シリーズを使用して収集された３Ｄ画像を用いて分析される。表面形態は、はんだを受けるのに好適な上部で平滑かつ平坦であった。
実施例５（比較）
各領域が、パターン化されたフォトレジストの５０μｍの厚さ及び各領域で５０μｍの直径を有する複数のアパーチャ（米国ワシントン州バンクーバー、ＩＭＡＴ，Ｉｎｃ．より入手可能）を有する、２つの異なるピッチ領域（密ピッチ＝１００μｍ、及び疎ピッチ＝２５０μｍ）を有する３００ｍｍのシリコンウエハダイを、第四級化窒素化合物と共に実施例３の表２に開示されるように比較的な銅電気めっき浴に浸漬した。アノードは可溶性銅電極であった。ウエハ及びアノードを整流器に接続し、アパーチャの底部で露出したシード層上に銅ピラーを電気めっきした。めっき中の平均電流密度は１５ＡＳＤであり、銅電気めっき浴の温度は２５℃であった。めっき浴のｐＨは＜１であった。電気めっきの後、次いで、残りのフォトレジストを、Ｄｏｗ Ｃｈｅｍｉｃａｌ Ｃｏｍｐａｎｙから入手可能なＢＰＲフォトストリップ溶液で剥離し、２つの異なる領域のウェハ上に銅ピラーのアレイを残した。次いで、各領域からの８つの銅ピラーを、その形態について分析した。銅ピラーの中心及び端部での高さ、ならびにピラーのＴＩＲは、ＫＥＹＥＮＣＥ ３Ｄ形状解析レーザ顕微鏡ＶＫ−Ｘ１０００シリーズを使用して測定した。ＴＩＲを、以下の式によって決定した：ＴＩＲ＝高さ中心−高さ辺
８つのピラーの平均ＴＩＲもまた、表３に示されるように決定した。
ピラーのアレイのＷＩＤ％を、ＫＥＹＥＮＣＥ ３Ｄ形状解析レーザ顕微鏡ＶＫ−Ｘ１０００シリーズ及び以下の式を使用して決定した：
ＷＩＤ％＝１／２ｘ［（高さ最大値−高さ最小値／高さ平均］×１００
密ピッチ及び疎ピッチにわたってのＷＩＤ％は、１７．９％であり（すなわち、密ピッチ及び疎ピッチにわたって測定された８つのピラー）、平均ＴＩＲは＋４．４であった。ピラーの上部は、ドーム状で荒いように見えたため、はんだを受けるのには好適ではない。図２は、シード層上にめっきされた１００μｍのピッチからのピラー５の画像であり、ＫＥＹＥＮＣＥ ３Ｄ形状解析レーザ顕微鏡ＶＫ−Ｘ１０００シリーズで収集された３Ｄ画像を使用して分析される。ピラーの円周の表面形態は平滑に見えたが、しかしながら、上部は丸みを帯びており、はんだを受けるのには好適ではなかった。

Claims (7)

  1. １つ以上の銅イオン源、１つ以上の電解質、１つ以上の促進剤、１つ以上の抑制剤、及び１，５−ジヒドロベンゾ［１，２−ｄ：４，５−ｄ’］ジイミダゾールを含む銅電気めっき組成物であって、
    前記銅イオン源は硫酸銅、ハロゲン化銅、酢酸銅、硝酸銅、銅テトラフルオロボレート、銅アルキルスルホネート、銅アリールスルホネート、銅スルファメート、過塩素酸銅、及びグルコン酸銅からなる群から選択され、
    前記電解質は、硫酸、酢酸、フルオロホウ酸、アルカンスルホン酸、アリールスルホン酸、スルファミン酸、塩酸、臭化水素酸、過塩素酸、硝酸、クロム酸、及びリン酸からなる群から選択され、
    前記促進剤は、Ｎ，Ｎ−ジメチル−ジチオカルバミン酸−（３−スルホプロピル）エステル、３−メルカプト−プロピルスルホン酸−（３−スルホプロピル）エステル、３−メルカプト−プロピルスルホン酸ナトリウム塩、３−メルカプト−１−プロパンスルホン酸カリウム塩を有する炭酸，ジチオ−Ｏ−エチルエステル−Ｓ−エステル、ビス−スルホプロピルジスルフィド、ビス−（ナトリウムスルホプロピル）−ジスルフィド、３−（ベンゾチアゾリル−Ｓ−チオ）プロピルスルホン酸ナトリウム塩、ピリジニウムプロピルスルホベタイン、１−ナトリウム−３−メルカプトプロパン−１−スルホネート、Ｎ，Ｎ−ジメチル−ジチオカルバミン酸−（３−スルホエチル）エステル、３−メルカプト−エチルプロピルスルホン酸−（３−スルホエチル）エステル、３−メルカプト−エチルスルホン酸ナトリウム塩、３−メルカプト−１−エタンスルホン酸カリウム塩を有する炭酸−ジチオ−Ｏ−エチルエステル−Ｓ−エステル、ビス−スルホエチルジスルフィド、３−（ベンゾチアゾリル−Ｓ−チオ）エチルスルホン酸ナトリウム塩、ピリジニウムエチルスルホベタイン、及び１−ナトリウム−３−メルカプトエタン−１−スルホネートからなる群から選択され、
    前記抑制剤は、ポリプロピレングリコールコポリマー、ポリエチレングリコールコポリマー、エチレンオキシド−プロピレンオキシドコポリマー及びブチルアルコール−エチレンオキシド−プロピレンオキシドコポリマーからなる群から選択される、銅電気めっき組成物。
  2. 前記１，５−ジヒドロベンゾ［１，２−ｄ：４，５−ｄ’］ジイミダゾールが、０．２５ｐｐｍ〜１０００ｐｐｍの量である、請求項１に記載の銅電気めっき組成物。
  3. ａ）基板を提供することと、
    ｂ）銅電気めっき組成物を提供することであって、前記組成物が、１つ以上の銅イオン源、１つ以上の電解質、１つ以上の促進剤、１つ以上の抑制剤、及び１，５−ジヒドロベンゾ［１，２−ｄ：４，５−ｄ’］ジイミダゾールを含み、
    前記銅イオン源は硫酸銅、ハロゲン化銅、酢酸銅、硝酸銅、銅テトラフルオロボレート、銅アルキルスルホネート、銅アリールスルホネート、銅スルファメート、過塩素酸銅、及びグルコン酸銅からなる群から選択され、
    前記電解質は、硫酸、酢酸、フルオロホウ酸、アルカンスルホン酸、アリールスルホン酸、スルファミン酸、塩酸、臭化水素酸、過塩素酸、硝酸、クロム酸、及びリン酸からなる群から選択され、
    前記促進剤は、Ｎ，Ｎ−ジメチル−ジチオカルバミン酸−（３−スルホプロピル）エステル、３−メルカプト−プロピルスルホン酸−（３−スルホプロピル）エステル、３−メルカプト−プロピルスルホン酸ナトリウム塩、３−メルカプト−１−プロパンスルホン酸カリウム塩を有する炭酸，ジチオ−Ｏ−エチルエステル−Ｓ−エステル、ビス−スルホプロピルジスルフィド、ビス−（ナトリウムスルホプロピル）−ジスルフィド、３−（ベンゾチアゾリル−Ｓ−チオ）プロピルスルホン酸ナトリウム塩、ピリジニウムプロピルスルホベタイン、１−ナトリウム−３−メルカプトプロパン−１−スルホネート、Ｎ，Ｎ−ジメチル−ジチオカルバミン酸−（３−スルホエチル）エステル、３−メルカプト−エチルプロピルスルホン酸−（３−スルホエチル）エステル、３−メルカプト−エチルスルホン酸ナトリウム塩、３−メルカプト−１−エタンスルホン酸カリウム塩を有する炭酸−ジチオ−Ｏ−エチルエステル−Ｓ−エステル、ビス−スルホエチルジスルフィド、３−（ベンゾチアゾリル−Ｓ−チオ）エチルスルホン酸ナトリウム塩、ピリジニウムエチルスルホベタイン、及び１−ナトリウム−３−メルカプトエタン−１−スルホネートからなる群から選択され、
    前記抑制剤は、ポリプロピレングリコールコポリマー、ポリエチレングリコールコポリマー、エチレンオキシド−プロピレンオキシドコポリマー及びブチルアルコール−エチレンオキシド−プロピレンオキシドコポリマーからなる群から選択され、
    ｃ）銅電気めっき組成物を基板と接触させることと、
    ｄ）前記銅電気めっき組成物を使用して前記基板上に均一な形態を有する銅を電気めっきすることと、を含む、方法。
  4. 前記基板がフォトレジストで画定されたフィーチャを含み、前記フォトレジストで画定されたフィーチャが電気めっき中に銅で電気めっきされる、請求項３に記載の方法。
  5. 前記基板上の前記フォトレジストで画定されたフィーチャが、ピラー、ボンドパッド、及びラインスペースフィーチャのうちの１つ以上から選択される、請求項４に記載の方法。
  6. 前記１，５−ジヒドロベンゾ［１，２−ｄ：４，５−ｄ’］ジイミダゾールが、０．２５ｐｐｍ〜１０００ｐｐｍの量である、請求項３〜５のいずれか一項に記載の方法。
  7. 電気めっきが、０．２５ＡＳＤ〜４０ＡＳＤの電流密度で行われる、請求項３〜６のいずれか一項に記載の方法。
JP2018197951A 2017-11-08 2018-10-19 銅電気めっき組成物及び基板上に銅を電気めっきする方法 Active JP6754409B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201762583120P 2017-11-08 2017-11-08
US62/583,120 2017-11-08

Publications (2)

Publication Number Publication Date
JP2019085644A JP2019085644A (ja) 2019-06-06
JP6754409B2 true JP6754409B2 (ja) 2020-09-09

Family

ID=66328336

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018197951A Active JP6754409B2 (ja) 2017-11-08 2018-10-19 銅電気めっき組成物及び基板上に銅を電気めっきする方法

Country Status (5)

Country Link
US (1) US10612148B2 (ja)
JP (1) JP6754409B2 (ja)
KR (1) KR102241086B1 (ja)
CN (1) CN109750331B (ja)
TW (1) TWI703148B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110424030B (zh) * 2019-08-30 2020-06-30 广州三孚新材料科技股份有限公司 无氰碱性电镀铜液及其制备和在挠性印刷线路板中的应用
KR20230112892A (ko) * 2022-01-21 2023-07-28 동우 화인켐 주식회사 구리 도금용 조성물 및 이를 이용한 구리 함유 도전체의 제조 방법
CN115557896B (zh) * 2022-09-30 2024-06-04 中纺院（浙江）技术研究院有限公司 一种双官能团咪唑离子液体及其合成方法与应用

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2023629A1 (de) * 1970-05-14 1971-12-02 Agfa Gevaert AG, 5090 Leverkusen Photographisches Trockenkopierverfahren
JPS5149577B2 (ja) * 1971-08-25 1976-12-27
US3937154A (en) * 1974-08-28 1976-02-10 Consumat Systems, Inc. Afterburner apparatus for incinerators or the like
US4522745A (en) * 1982-11-17 1985-06-11 Chevron Research Company Fused 5,6,5-membered heterocyclic electroactive polymers
US6176984B1 (en) * 1998-06-29 2001-01-23 Sri International High temperature polybenzazole and polyether electrolytes
US6114498A (en) * 1999-03-09 2000-09-05 The United States Of America As Represented By The Secretary Of The Air Force Benzobisazole polymers containing 2,2'-bipyridine-5,5 '-diyl moieties
US6933891B2 (en) * 2002-01-29 2005-08-23 Calamp Corp. High-efficiency transparent microwave antennas
JP4017533B2 (ja) * 2003-01-29 2007-12-05 Ｊｆｅケミカル株式会社 ベンゾジイミダゾール化合物およびその製造方法
FR2851181B1 (fr) * 2003-02-17 2006-05-26 Commissariat Energie Atomique Procede de revetement d'une surface
TW200504095A (en) * 2003-06-27 2005-02-01 Du Pont Fluorinated sulfonamide compounds and polymer electrolyte membranes prepared therefrom for use in electrochemical cells
CN101421675A (zh) * 2006-04-14 2009-04-29 阿尔特拉公司 双重曝光光刻工艺
US8262895B2 (en) * 2010-03-15 2012-09-11 Rohm And Haas Electronic Materials Llc Plating bath and method
JP5407022B2 (ja) * 2011-09-02 2014-02-05 石原ケミカル株式会社 電気銅メッキ浴、当該浴により電着皮膜を形成した電子部品
US20140262801A1 (en) * 2013-03-14 2014-09-18 Rohm And Haas Electronic Materials Llc Method of filling through-holes
JP6142165B2 (ja) 2013-03-25 2017-06-07 石原ケミカル株式会社 電気銅メッキ浴、電気銅メッキ方法並びに当該メッキ浴を用いて銅皮膜を形成した電子部品の製造方法
EP3036224B1 (en) * 2013-11-20 2019-04-17 Rohm and Haas Electronic Materials LLC Polymers containing benzimidazole moieties as levelers
US9439294B2 (en) * 2014-04-16 2016-09-06 Rohm And Haas Electronic Materials Llc Reaction products of heterocyclic nitrogen compounds polyepoxides and polyhalogens
US10100421B2 (en) * 2015-08-06 2018-10-16 Dow Global Technologies Llc Method of electroplating photoresist defined features from copper electroplating baths containing reaction products of imidazole and bisepoxide compounds
US10006136B2 (en) * 2015-08-06 2018-06-26 Dow Global Technologies Llc Method of electroplating photoresist defined features from copper electroplating baths containing reaction products of imidazole compounds, bisepoxides and halobenzyl compounds

Also Published As

Publication number Publication date
CN109750331A (zh) 2019-05-14
CN109750331B (zh) 2021-07-13
KR102241086B1 (ko) 2021-04-15
US10612148B2 (en) 2020-04-07
KR20190052611A (ko) 2019-05-16
TW201918486A (zh) 2019-05-16
US20190136396A1 (en) 2019-05-09
JP2019085644A (ja) 2019-06-06
TWI703148B (zh) 2020-09-01

Similar Documents

Publication Publication Date Title
EP3128044B1 (en) Method of electroplating photoresist defined features from copper electroplating baths containing reaction products of imidazole compounds, bisepoxides and halobenzyl compounds
JP6275212B2 (ja) イミダゾールとビスエポキシド化合物との反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法
EP3128041B1 (en) Method of electroplating photoresist defined features from copper electroplating baths containing reaction products of pyridyl alkylamines and bisepoxides
JP6322672B2 (ja) アルファアミノ酸とビスエポキシドとの反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法
JP6754409B2 (ja) 銅電気めっき組成物及び基板上に銅を電気めっきする方法
US10927468B2 (en) Copper electroplating compositions and methods of electroplating copper on substrates
EP3263745B1 (en) Method of electroplating photoresist defined features from copper electroplating baths containing reaction products of pyrazole compounds and bisepoxides

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181026

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20181031

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200729

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200821

R150 Certificate of patent or registration of utility model

Ref document number: 6754409

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250