JP6750333B2 - 半導体スイッチング素子の保護回路 - Google Patents

Description

この発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲートバイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）等の半導体スイッチング素子を過電流から保護する保護回路に関する。

インバータ等の電力変換装置には、ＩＧＢＴやＭＯＳＦＥＴ等の半導体スイッチング素子が用いられる。図６はＩＧＢＴの使用例である電力変換装置の構成を示す回路図である。この電力変換装置は、直流電源１と、モータ等の負荷２と、ＩＧＢＴ３および還流用のダイオード４と、ＩＧＢＴ３のオン／オフ制御のためのゲート電圧を発生するゲート駆動回路５と、ＩＧＢＴ３のオン／オフ指令を生成する制御回路６とにより構成されている。

図６に示す電力変換装置は、３相インバータであり、３個の上アームと３個の下アームにより構成されており、各アームとも構成は同一である。

図７は図６のゲート駆動回路５の一例を示す回路図である。図７において、順バイアス電源７および逆バイアス電源８は直列接続されている。この順バイアス電源７の負極と逆バイアス電源８の正極との接続ノードは、ＩＧＢＴ３のエミッタに接続されている。一方、バイアス電源７の正極と逆バイアス電源８の負極との間には、ゲート抵抗１２、ＮＰＮトランジスタ９、ＰＮＰトランジスタ１０およびゲート抵抗１３が直列接続されている。そして、ＮＰＮトランジスタ９のエミッタとＰＮＰトランジスタ１０のエミッタが共通接続されており、このエミッタ同士の共通接続ノードがＩＧＢＴ３のゲートに接続されている。ここで、ゲート抵抗１２および１３は、ターンオンおよびターンオフの速度を調整するために設けられている。ＮＰＮトランジスタ９のベースとＰＮＰトランジスタ１０のベースは共通接続されており、このベース同士の共通接続ノードは、ベース抵抗１１、指令信号線１５およびフォトカプラ等の絶縁器１４を介して制御回路６（図６参照）に接続されている。この絶縁器１４により制御回路６と指令信号線１５との絶縁が確保されている。

図７において、制御回路６（図６参照）が出力するオン／オフ指令は、絶縁器１４を介して指令信号線１５に伝達され、後段のＮＰＮトランジスタ９およびＰＮＰトランジスタ１０を相補的に動作させる。この相補的な動作において、ＮＰＮトランジスタ９がオン、ＰＮＰトランジスタ１０がオフとなるときは、ゲート抵抗１２を介して順バイアス電源７の電圧がＩＧＢＴ３のゲートに印加され、ＩＧＢＴ３がターンオンする。また、ＮＰＮトランジスタ９がオフ、ＰＮＰトランジスタ１０がオンとなるときは、ゲート抵抗１３を介して逆バイアス電源８の電圧がＩＧＢＴ３のゲートに印加され、ＩＧＢＴ３がターンオフする。

以上の電力変換装置において、何らかの原因により上アームまたは下アームのいずれか一方のＩＧＢＴ３が破損し、コレクタ−エミッタ間が常時短絡している場合、あるいは制御回路６やゲート駆動回路５が誤動作した場合、直流電源１（図６参照）が短絡し、ＩＧＢＴ３に過電流が流れる場合がある。そこで、過電流により電力変換装置が破壊に至る前に、過電流を検出し、ＩＧＢＴ３に流れる電流を抑制する必要がある。

一般的に、ＩＧＢＴ３に過電流が流れると、過電流が流れない場合と比較してＩＧＢＴ３のコレクタ−エミッタ間電圧Ｖｃｅが上昇する。このコレクタ−エミッタ間電圧Ｖｃｅの上昇に基づいて過電流を検出する方法がある。

図８はＩＧＢＴ３のコレクタ−エミッタ間電圧Ｖｃｅの上昇を検出し、ＩＧＢＴ３を強制的にターンオフさせる保護機能を備えたゲート駆動回路１６の一例を示す回路図である。この図８のゲート駆動回路１６は、図７のゲート駆動回路５に対して、ツェナーダイオード１８、ＮＰＮトランジスタ２０およびダイオード２２からなる遮断回路２０１と、抵抗２３およびキャパシタ２４からなる１次の伝達関数を有する遅延回路（以下、単に１次の遅延回路という。２次以上についても同様である。）２０２と、ダイオード１７とを追加してなるものである。

ここで、抵抗２３は、一端が絶縁器１４およびベース抵抗１１間の指令信号線１５に接続され、他端はキャパシタ２４の一方の電極に接続されている。キャパシタ２４の他方の電極は、ＩＧＢＴ３のエミッタに接続された基準電位線に接続されている。そして、抵抗２３の一端とキャパシタ２４の一方の電極との共通接続ノードが遅延回路２０２の出力ノード１９となっている。

遮断回路２０１では、ツェナーダイオード１８のカソードが遅延回路２０２の出力ノード１９に接続され、ツェナーダイオード１８のアノードがＮＰＮトランジスタ２０のベースに接続されている。このＮＰＮトランジスタ２０のエミッタは、ＩＧＢＴ３のエミッタに接続された基準電位線に接続され、コレクタはダイオード２２のカソードに接続されている。そして、ダイオード２２のアノードは、ＮＰＮトランジスタ９のベース、ＰＮＰトランジスタ１０のベースおよびベース抵抗１１の一端の共通接続ノード２１に接続されている。

ダイオード１７は、アノードが遅延回路２０２の出力ノード１９とツェナーダイオード１８のカソードとの共通接続ノードに接続され、カソードがＩＧＢＴ３のコレクタに接続されている。
以上が図８に示すゲート駆動回路１６の構成である。

図８において、ダイオード１７は、ＩＧＢＴ３のコレクタ−エミッタ間電圧Ｖｃｅを遅延回路２０２の出力ノード１９に伝達する電圧伝達部として機能する。指令信号線１５がＨレベルとなってＩＧＢＴ３がオンしたとする。この場合、ノード１９の基準電位線に対する電圧がＩＧＢＴ３のコレクタ−エミッタ間電圧Ｖｃｅにダイオード１７の順方向電圧を加えた電圧よりも高いと、ダイオード１７がオンになる。この状況では、ノード１９の電圧はコレクタ−エミッタ間電圧Ｖｃｅにダイオード１７の順方向電圧を加えた電圧となる。そして、このノード１９の電圧がツェナーダイオード１８のツェナー電圧Ｖｚより高いと、ＮＰＮトランジスタ２０がオンする。この結果、ノード２１の電位はＩＧＢＴ３のエミッタの電位となり、ＮＰＮトランジスタ９がオフ、ＰＮＰトランジスタ１０がオンし、ＩＧＢＴ３が遮断される。このようにＩＧＢＴ３のターンオン時、コレクタ−エミッタ間電圧Ｖｃｅに追従する遅延回路２０２の出力ノード１９の電圧が、ツェナーダイオード１８のツェナー電圧Ｖｚより高いと、ＮＰＮトランジスタ２０がオンし、指令信号線１５がＨレベルである場合でも、強制的にＩＧＢＴ３が遮断される。

なお、ダイオード２２は、指令信号線１５がＬレベルである場合にＮＰＮトランジスタ２０に逆電圧が印加されるのを阻止する役割を果たす。

図８に示すゲート駆動回路１６は、ＩＧＢＴ３がオフからオンに遷移するまでの一定期間、コレクタ−エミッタ間電圧Ｖｃｅの上昇に応じてＩＧＢＴ３を遮断する保護機能を停止させるマスク機能を備えている。なお、以下では、この一定期間をマスク期間という。この機能を設けているのは、過渡状態において過電流を検出することができないため、マスク期間を設けて過電流の誤検出を防止するためである。図８では、１次の遅延回路２０２によりこのマスク期間を発生させている。

また、この遅延回路２０２において、抵抗２３は、次の役割をも担っている。まず、ＩＧＢＴ３がオンしたとき、順バイアス電源７から絶縁器１４、指令信号線１５、抵抗２３、ダイオード１７、ＩＧＢＴ３を辿る経路を電流が流れる。ここで、絶縁器１４、指令信号線１５、ダイオード１７のインピーダンスは低い。そこで、抵抗２３が、ＩＧＢＴ３のオン時に、順バイアス電源７の短絡を防止する役割を果たす。

以上説明した過電流保護の技術は例えば特許文献１〜３に開示されている。

特開２００８−１７６５０号公報 特開２０１１−３０３５０号公報 特開２００６−１４４０２号公報

図９は図８における１次の遅延回路２０２の出力ノード１９の電圧波形を示す波形図である。図８のゲート駆動回路１６において、マスク期間を発生する遅延回路２０２は１次の遅延回路であるため、指令信号線１５がＬレベルからＨレベルに切り換わったタイミングで、ノード１９の電圧が指令信号線１５と同電圧になるように徐々に上昇する。この時、ツェナーダイオード１８のツェナー電圧Ｖｚが図９に実線で示す標準値Ｖｚ（ｔｙｐ）であったとする。この場合、ノード１９の電圧が標準値Ｖｚ（ｔｙｐ）に到達した時点で遮断回路２０１のＮＰＮトランジスタ２０が動作する。この動作開始までの所要時間を動作開始時間Ｔｓ（ｔｙｐ）とする。

なお、図９では、説明を分かりやすくするため、ダイオード１７のアノード側とツェナーダイオード１８のカソード側をノード１９からオープンにした場合のノード１９の電圧波形を示している。従って、図９では、ノード１９の電圧は、閾値電圧であるツェナー電圧Ｖｚを越えても上昇している。この場合、指令信号線１５がＨレベルのままであると、ノード１９の電位は指令信号線１５の電位に達する。

図８のゲート駆動回路１６において、ツェナーダイオード１８のツェナー電圧Ｖｚにはばらつきがある。図９ではこのツェナー電圧Ｖｚにはばらつき範囲の最大値Ｖｚ（ｍａｘ）と最小値Ｖｚ（ｍｉｎ）が破線で示されている。遮断回路２０１のＮＰＮトランジスタ２０は、ノード１９の電圧がツェナー電圧Ｖｚに到達したときに動作するので、ツェナー電圧Ｖｚが最小値Ｖｚ（ｍｉｎ）から最大値Ｖｚ（ｍａｘ）までばらつくと、それに応じて、遮断回路２０１の動作開始時間Ｔｓが最小値Ｔｓ（ｍｉｎ）から最大値Ｔｓ（ｍａｘ）までばらつく。図８のゲート駆動回路１６では、遮断回路２０１のＮＰＮトランジスタ２０がオンすることによりＩＧＢＴ３を強制的にオフさせるため、特に動作開始時間Ｔｓの最大値Ｔｓ（ｍａｘ）が長い場合に、過電流がＩＧＢＴ３に流れる時間が長くなる。

一般に動作開始時間Ｔｓは、次式により与えられる。
Ｔｓ＝−Ｒ・Ｃ・ｌｏｇ（１−Ｖｚ／Ｅ） ……（１）
ただし、式（１）において、Ｒは抵抗２３の抵抗値、Ｃはキャパシタ２４の容量値、Ｅは指令信号線１５に与えられる電圧である。また、式（１）の右辺括弧内において、Ｖｚ≠ＥかつＥ≠０である。

上記式（１）において、指令信号線１５の電圧Ｅが１０Ｖ、抵抗２３の抵抗値Ｒが５００Ω、キャパシタ２４の容量値Ｃが２ｎＦであるとする。この場合において、ツェナー電圧ＶｚをＶｚ（ｍｉｎ）＝５．３３Ｖ、Ｖｚ（ｔｙｐ）＝６．３３Ｖ、Ｖｚ（ｍａｘ）＝７．３３Ｖとすると、動作開始時間Ｔｓは、各々、Ｔｓ（ｍｉｎ）＝０．７６μｓ、Ｔｓ（ｔｙｐ）＝１．００μｓ、Ｔｓ（ｍａｘ）＝１．３２μｓとなる。

指令信号線１５の電圧Ｅが立ち上がってから動作開始時間Ｔｓが経過するまでのマスク期間は、過電流保護が働かないため、ＩＧＢＴ３に過電流が流れ続ける。過電流は、ＩＧＢＴ３等にダメージを与えるため、過電流の誤検出を招かないことを条件に、マスク期間を可能な限り短縮することが重要である。

図８に示すゲート駆動回路１６では、遅延回路２０１の回路定数を変え、閾値電圧Ｖｚを高めに設定することにより動作開始時間Ｔｓを短くすることが可能である。例えば閾値電圧Ｖｚ（ｔｙｐ）を６．３３Ｖよりも高い８．３３Ｖとする場合には、抵抗２３の抵抗値Ｒを２５１Ω、キャパシタ２４の容量値Ｃを２ｎＦとすることにより、動作開始時間Ｔｓを０．９０μｓとすることができる。

しかしながら、閾値電圧であるツェナー電圧ＶｚがＶｚ（ｍｉｎ）＝７．３３Ｖ、Ｖｚ（ｔｙｐ）＝８．３３Ｖ、Ｖｚ（ｍａｘ）＝９．３３Ｖとばらつくと、動作開始時間Ｔｓの長さは、Ｔｓ（ｍｉｎ）＝０．６６μｓ、Ｔｓ（ｔｙｐ）＝０．９０μｓ、Ｔｓ（ｍａｘ）＝１．３６μｓとばらつく。

上記の例に限らず、閾値電圧Ｖｚがノード１９の飽和電圧Ｅの付近であると、ノード１９の電圧の変化が緩やかになるため、動作開始時間Ｔｓ（ｍｉｎ）〜Ｔｓ（ｍａｘ）のばらつきが大きくなる。

マスク期間となる動作開始時間Ｔｓを短縮するために閾値電圧Ｖｚを高めに設定しても、閾値電圧Ｖｚがばらついた場合には、ＩＧＢＴ３の保護が働かないマスク期間が長くなる。従って、最大値であるマスク期間に過電流が流れてもＩＧＢＴ３が破壊しないようにする等、余裕を持った回路設計をせざるを得ず、その結果、ゲート駆動回路１６のコストアップやサイズアップを招く。

また、通常は、過電流を誤検知しないことを目的としてマスク期間を設計する。そこで、マスク期間の設計では、最初に、誤検知にとっての最悪値である最小値Ｔｓ（ｍｉｎ）を設定し、次いで標準値Ｔｓ（ｔｙｐ）、最大値Ｔｓ（ｍａｘ）を求める。この場合、閾値電圧Ｖｚを高めに設定すると、マスク期間の標準値Ｔｓ（ｔｙｐ）を設定して最小値Ｔｓ（ｍｉｎ）および最大値Ｔｓ（ｍａｘ）を求める場合よりも、最小値Ｔｓ（ｍｉｎ）〜最大値Ｔｓ（ｍａｘ）のばらつきが大きくなる。従って、さらに余裕を持った設計をする必要がある。

この発明は、以上のような事情に鑑みてなされたものであり、マスク期間を短縮しつつ、閾値電圧Ｖｚのばらつきの影響を低減し、遮断回路の動作開始時間の精度を高めることができる半導体スイッチング素子の保護回路を提供することにある。

この発明は、半導体スイッチング素子に供給されるゲート電圧が入力される遅延回路と、前記半導体スイッチング素子の両端のうちの一端と前記遅延回路の出力ノードとの間に介挿され、前記遅延回路の出力ノードの電圧が前記半導体スイッチング素子の両端間電圧よりも大きい場合にはオンとなり、小さい場合にはオフとなる電圧伝達部と、前記遅延回路の出力ノードの電圧が閾値電圧を越えるのに応じて前記半導体スイッチング素子に対するゲート電圧を抑制して前記半導体スイッチング素子を遮断する遮断回路とを具備し、前記遅延回路が２次以上の伝達関数を有することを特徴とする電圧駆動型半導体スイッチング素子の保護回路を提供する。

この発明によれば、遅延回路として、２次以上の伝達関数を有する遅延回路が使用されているので、１次の遅延回路が使用された場合に比べて、遅延回路の出力ノードの電圧の時間勾配が急峻になる。従って、閾値電圧のばらつきの影響を低減し、遮断回路が半導体スイッチング素子を遮断する動作を開始するまでの動作開始時間（マスク期間）を短縮しつつその精度を高めることができる。そして、このように動作開始時間の精度を高めることが可能であるため、保護回路が適用されるゲート駆動回路のコストやサイズを抑え、かつ、設計を容易にすることができる。

この発明の第１実施形態である半導体スイッチング素子の保護回路を適用したゲート駆動回路の構成を示す回路図である。 同実施形態における遅延回路の出力ノードの電圧波形を示す波形図である。 この発明の第２実施形態である半導体スイッチング素子の保護回路を適用したゲート駆動回路の構成を示す回路図である。 同実施形態における遅延回路の出力ノードの電圧波形を示す波形図である。 この発明の第３実施形態である半導体スイッチング素子の保護回路を適用したゲート駆動回路の構成を示す回路図である。 一般的な電力変換装置の構成例を示す回路図である。 同電力変換装置のゲート駆動回路の構成例を示す回路図である。 従来の半導体スイッチング素子の保護回路を適用したゲート駆動回路の構成例を示す回路図である。 同ゲート駆動回路における遅延回路の出力ノードの電圧波形を示す波形図である。

以下、図面を参照し、この発明の実施形態について説明する。

＜第１実施形態＞
図１はこの発明の第１実施形態である半導体スイッチング素子の保護回路を適用したゲート駆動回路１６Ａの構成を示す回路図である。なお、この図１において、前掲図８に示された部分と対応する部分には共通の符号を付し、その説明を省略する。

前掲図８のゲート駆動回路１６では、抵抗２３とキャパシタ２４とで構成される１次の遅延回路２０２が使用された。これに対し、本実施形態におけるゲート駆動回路１６Ａでは、抵抗２３とインダクタ２５とキャパシタ２４とからなる２次の遅延回路２０２Ａが使用されている。

ここで、遅延回路２０２Ａでは、抵抗２３およびインダクタ２５からなる直列回路の一端がゲート電圧を伝達する指令信号線１５に接続されている。また、ＩＧＢＴ３のエミッタが接続された基準電位線にキャパシタ２４の一方の電極が接続され、上記直列回路の他端にキャパシタ２４の他方の電極が接続されている。そして、上記直列回路の他端とキャパシタ２４の他方の電極との共通接続ノード（図１の例ではインダクタ２５とキャパシタ２４の共通接続ノード）が遅延回路２０２Ａの出力ノード１９となっている。

一般に遅延回路は、次数の高いもの程、出力ノードの電圧の立ち上がりが急峻になる。従って、１次よりも次数の高い遅延回路を採用した場合、１次の遅延回路２０２を採用する場合に比べて、出力ノード１９の電圧の立ち上がりの時間勾配が急になり、遮断回路２０１の閾値電圧Ｖｚのばらつき範囲Ｖｚ（ｍｉｎ）〜Ｖｚ（ｍａｘ）を短時間で通過する。従って、本実施形態によれば、動作開始時間Ｔｓのばらつき範囲Ｔｓ（ｍｉｎ）〜Ｔｓ（ｍａｘ）が狭くなり、遮断回路２０１の動作開始時間Ｔｓの精度を高めることができる。

本実施形態における遅延回路２０２Ａは、抵抗２３とインダクタ２５とキャパシタ２４とを直列接続した２次の遅延回路である。そのため、遅延回路２０２Ａの出力ノード１９の電圧の変化は、１次の遅延回路２０２に比べて急激な変化となる。従って、同じマスク期間を設定する場合、ターンオン時に出力ノード１９の電圧が急激に上昇するため、閾値電圧Ｖｚがばらついても遮断回路２０１の動作開始時間Ｔｓのばらつきを小さくすることができる。

ここで、遅延回路２０２Ａは、抵抗２３とインダクタ２５とキャパシタ２４との直列共振回路であるので、同回路は、過制動、臨界制動、不足制動の３つの状態を採りうる。下記式（２）〜（４）のうち式（２）は過制動となる条件を、式（３）は臨界制動となる条件を、式（４）は不足制動となる条件を各々示している。
Ｒ^２＞４・Ｌ／Ｃ ……（２）
Ｒ^２＝４・Ｌ／Ｃ ……（３）
Ｒ^２＜４・Ｌ／Ｃ ……（４）
遅延回路２０２Ａの出力ノード１９の電圧波形は、同回路の状態が過制動であるか、臨界制動であるか、不足制動であるかにより異なったものとなる。

図２は本実施形態における遅延回路２０２Ａの出力ノード１９の電圧波形を例示する波形図である。この図２は、閾値電圧Ｖｚが標準値Ｖｚ（ｔｙｐ）＝８．３３Ｖのときの動作開始時間Ｔｓの標準値Ｔｓ（ｔｙｐ）を０．９０μｓにする場合におけるノード１９の電圧波形を示している。なお、図２では、説明上分かりやすくするため、前掲図９と同様、ダイオード１７のアノード側とツェナーダイオード１８のカソード側をノード１９からオープンにした場合のノード１９の電圧波形が示されている。

波形Ｗ１は、指令信号線１５の電圧Ｅを１０Ｖ、抵抗２３の抵抗値Ｒを１６８Ω、キャパシタ２４の容量値Ｃを３．３μＦ、インダクタ２５のインダクタンスＬを２２μＨとした場合のノード１９の電圧波形をシミュレーションにより求めたものである。この波形Ｗ１は、Ｒ、Ｌ、Ｃが上記式（２）を満たす過制動の状態での電圧波形である。

この波形Ｗ１において、閾値電圧Ｖｚが標準値Ｖｚ（ｔｙｐ）＝８．３３Ｖである場合の動作開始時間Ｔｓ（ｔｙｐ）は０．９０μｓとなる。また、閾値電圧Ｖｚの最小値Ｖｚ（ｍｉｎ）、最大値Ｖｚ（ｍａｘ）が順に７．３３Ｖ、９．３３Ｖであるとすると、動作開始時間Ｔｓの最小値Ｔｓ（ｍｉｎ）、最大値Ｔｓ（ｍａｘ）は順に０．７２μｓ、１．２３μｓとなる。

波形Ｗ２は、指令信号線１５の電圧Ｅを１０Ｖ、抵抗２３の抵抗値Ｒを２０１Ω、キャパシタ２４の容量値Ｃを２．２μＦ、インダクタ２５のインダクタンスＬを１００μＨとした場合のノード１９の電圧波形をシミュレーションにより求めたものである。この波形Ｗ２は、Ｒ、Ｌ、Ｃが上記式（４）を満たす不足制動の状態での電圧波形である。

この波形Ｗ２において、閾値電圧Ｖｚが標準値Ｖｚ（ｔｙｐ）＝８．３３Ｖである場合の動作開始時間Ｔｓ（ｔｙｐ）は０．９０μｓとなる。また、閾値電圧Ｖｚの最小値Ｖｚ（ｍｉｎ）、最大値Ｖｚ（ｍａｘ）が順に７．３３Ｖ、９．３３Ｖであるとすると、動作開始時間Ｔｓの最小値Ｔｓ（ｍｉｎ）、最大値Ｔｓ（ｍａｘ）は順に０．８０μｓ、１．０１μｓとなる。

波形Ｗ３は、比較例として載せたものであり、従来技術（図８）における遅延回路２０２の出力ノード１９の電圧波形を示している。この波形Ｗ３に示すように、従来技術において閾値電圧Ｖｚが標準値Ｖｚ（ｔｙｐ）＝８．３３Ｖであるときの動作開始時間Ｔｓの標準値Ｔｓ（ｔｙｐ）を０．９０μｓにすると、動作開始時間Ｔｓの最小値Ｔｓ（ｍｉｎ）、最大値Ｔｓ（ｍａｘ）は、０．６６μｓ、１．３６μｓとなる。

以上のように、本実施形態によれば、遅延回路２０２Ａの状態が過制動である場合、不足制動である場合の両方において、閾値電圧Ｖｚのばらつきに起因した動作開始時間Ｔｓのばらつきを従来技術よりも狭くし、動作開始時間Ｔｓの精度を高めることができる。

＜第２実施形態＞
図３はこの発明の第２実施形態である半導体スイッチング素子の保護回路を適用したゲート駆動回路１６Ｂの構成を示す回路図である。なお、この図３において、前掲図１および図８に示された部分と対応する部分には共通の符号を付し、その説明を省略する。

本実施形態では、前掲図１の２次の遅延回路２０２Ａが２次の遅延回路２０２Ｂに置き換えられている。この遅延回路２０２Ｂは、遅延回路２０２Ａの抵抗２３およびインダクタ２５の直列回路にダイオード２６を並列接続した構成となっている。ここで、ダイオード２６のカソードは指令信号線１５に、アノードは遅延回路２０２Ｂの出力ノード１９に各々接続されている。

図４は本実施形態における遅延回路２０２Ｂの出力ノード１９の電圧波形を例示する波形図である。なお、図４では、説明上分かりやすくするため、前掲図９と同様、ダイオード１７のアノード側とツェナーダイオード１８のカソード側をノード１９からオープンにした場合のノード１９の電圧波形が示されている。

上記第１実施形態では、抵抗２３の抵抗値Ｒ、インダクタ２５のインダクタンスＬ、キャパシタ２４の容量値Ｃが上記式（４）を満たす場合に、遅延回路２０２Ａの状態は不足制動となり、出力ノード１９の電圧波形は図２の波形Ｗ２のように指令信号線１５の飽和電圧Ｅに対してオーバシュートする。

これに対し、本実施形態では、出力ノード１９および指令信号線１５間にダイオード１７が介挿されているため、出力ノード１９の電圧波形は、図４に示すようにオーバシュートのない波形Ｗ４となる。

本実施形態においても上記第１実施形態と同様な効果が得られる。

＜第３実施形態＞
図５はこの発明の第３実施形態である半導体スイッチング素子の保護回路を適用したゲート駆動回路１６Ｃの構成を示す回路図である。なお、この図５において、前掲図１および図８に示された部分と対応する部分には共通の符号を付し、その説明を省略する。

本実施形態では、前掲図１の２次の遅延回路２０２Ａが２次の遅延回路２０２Ｃに置き換えられている。この遅延回路２０２Ｃは、遅延回路２０２Ａの抵抗２３およびキャパシタ２４間の共通接続ノードに抵抗２７の一端を接続し、この抵抗２７の他端とＩＧＢＴ３のエミッタが接続された基準電位線との間にキャパシタ２８を介挿した構成となっている。そして、遅延回路２０２Ｃでは、抵抗２７およびキャパシタ２８間の共通接続ノードが出力ノード１９となっている。すなわち、２次の遅延回路２０２Ｃは、抵抗２３およびキャパシタ２４からなる１次の遅延回路に抵抗２７およびキャパシタ２８からなる１次の遅延回路を直列接続した構成となっている。なお、１段目の遅延回路の抵抗２３およびキャパシタ２４の各値と、２段目の遅延回路の抵抗２７およびキャパシタ２８の各値は、同じであってもよく、異なっていてもよい。

本実施形態においても、遅延回路２０２Ｃは２次の遅延回路であるため、上記第１実施形態と同様な効果が得られる。また、本実施形態は、上記第１実施形態と異なり、インダクタ２５を使用せず、抵抗２３および２７と、キャパシタ２４および２８により遅延回路２０２Ｃを構成するため、半導体集積回路により実現するのが容易であるという利点がある。また、遅延回路２０２Ｃの周辺のトランジスタ等も併せて半導体集積回路により実現すれば、ディスクリート部品により構成する場合に比べて、ゲート駆動回路１６Ｃ全体のサイズを縮小することが可能である。

遅延回路２０２Ｃを半導体集積回路により実現する場合、抵抗２３および２７として、抵抗値Ｒが負である負性抵抗を実現することも可能である。ここで、抵抗２３および２７の抵抗値Ｒが正である状況では、不足制動は生じない。しかし、抵抗２３および２７の抵抗値Ｒを負にすることができれば、遅延回路２０２Ｃの状態を不足制動、臨界制動、過制動のいずれにすることも可能になる。

また、本実施形態では、１次の遅延回路を２段直列接続することにより２次の遅延回路を構成しているので、直列接続する段数を３段、４段、…と増やすことにより、３次、４次、…といったさらに高次の遅延回路を容易に実現することが可能である。

＜他の実施形態＞
以上、この発明の各実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば、以下の通りである。

（１）上記各実施形態では、逆バイアス電源８を用いた例を説明した。しかし、逆バイアス電源８を０Ｖとし、順バイアス電源７のみにより電源供給を行うゲート駆動回路としてもよい。

（２）上記各実施形態の遮断回路２０１では、ツェナーダイオード１８に電流が流れるか否かにより遮断動作を行うか否かの切り換えを行った。しかし、そのようにする代わりに、例えばコンパレータにより、遅延回路２０２Ａ等の出力ノード１９の電圧が閾値を越えたか否かを判定し、遮断動作を行うか否かの切り換えを行ってもよい。

（３）上記各実施形態では、遮断回路２０１にＮＰＮトランジスタ２０を用いたが、その他の例として、ＮチャネルＭＯＳＦＥＴを用いてもよい。

（４）上記各実施形態において、ＮＰＮトランジスタ２０により構成される遮断回路２０１や、遮断回路２０１の一部であるキャパシタ２４は、ＩＧＢＴ３のエミッタを基準電位としている。しかし、逆バイアス電源８の負極の電位を基準電位としてもよい。

（５）上記各実施形態では、ＩＧＢＴ３を保護対象としたが、ＭＯＳＦＥＴ等、ＩＧＢＴ以外の半導体スイッチング素子を保護対象とする保護回路を構成してもよい。

３……ＩＧＢＴ、４……還流ダイオード、１１，１２，１３……ゲート抵抗、９，２０……ＮＰＮトランジスタ、１０……ＰＮＰトランジスタ、２２，２６……ダイオード、１８……ツェナーダイオード、２０１……遮断回路、７……順バイアス電源、８……逆バイアス電源、１５……指令信号線、１９……出力ノード、２０２Ａ，２０２Ｂ，２０２Ｃ……遅延回路、１４……絶縁器。

Claims (3)

1. 指令信号線に与えられる電圧に基づいて半導体スイッチング素子に対するゲート電圧を発生するゲート駆動回路における半導体スイッチング素子の保護回路において、
   前記指令信号線から前記電圧が入力される遅延回路と、
   前記半導体スイッチング素子の両端のうちの一端と前記遅延回路の出力ノードとの間に介挿され、前記半導体スイッチング素子の他端が接続された基準電位線に対する前記遅延回路の出力ノードの電圧を前記半導体スイッチング素子の両端間電圧により定まる電圧以内に制限する電圧伝達部と、
   前記遅延回路の出力ノードの電圧が閾値電圧を越えるのに応じて前記半導体スイッチング素子に対するゲート電圧を抑制して前記半導体スイッチング素子を遮断する遮断回路と、を具備し、
   前記遅延回路は、
   前記指令信号線に一端が接続された抵抗およびインダクタの直列回路と、
   前記基準電位線に一方の電極が接続され、前記直列回路の他端に他方の電極が接続されたキャパシタと、を具備し、
   前記直列回路の他端と前記キャパシタの他方の電極との共通接続ノードを前記出力ノードとすることを特徴とする半導体スイッチング素子の保護回路。
2. 前記指令信号線にカソードが接続され、前記遅延回路の出力ノードにアノードが接続された電圧クランプダイオードを具備することを特徴とする請求項１に記載の半導体スイッチング素子の保護回路。
3. 指令信号線に与えられる電圧に基づいて半導体スイッチング素子に対するゲート電圧を発生するゲート駆動回路における半導体スイッチング素子の保護回路において、
   前記指令信号線から前記電圧が入力される遅延回路と、
   前記半導体スイッチング素子の両端のうちの一端と前記遅延回路の出力ノードとの間に介挿され、前記半導体スイッチング素子の他端が接続された基準電位線に対する前記遅延回路の出力ノードの電圧を前記半導体スイッチング素子の両端間電圧により定まる電圧以内に制限する電圧伝達部と、
   前記遅延回路の出力ノードの電圧が閾値電圧を越えるのに応じて前記半導体スイッチング素子に対するゲート電圧を抑制して前記半導体スイッチング素子を遮断する遮断回路と、を具備し、
   前記遅延回路は、
   負性抵抗およびキャパシタからなり、１次の伝達関数を有する遅延回路を複数段直列接続してなる遅延回路であることを特徴とする半導体スイッチング素子の保護回路。

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