JP6740882B2 - Circuit device - Google Patents
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Description
本発明は、回路装置に関する。 The present invention relates to a circuit device.
この種の回路装置は、例えばＣＡＮ通信規格に準拠しながら各種車両仕様に合わせた改良等が行われており、端子に入力される許容信号入力範囲を拡張するという改良が進められている（例えば、特許文献１参照）。例えば、特許文献１に記載されるように、コンパレータの同相入力範囲に合わせるように圧縮回路の圧縮ゲインを設定することで、より広い入力範囲の差動信号を受信したとしてもレセッシブ／ドミナントの判定を正常に行うことができる。
This kind of circuit device has been improved in conformity with various vehicle specifications while complying with CAN communication standards, for example, and is being improved so as to expand an allowable signal input range input to a terminal (for example, , Patent Document 1). For example, as described in
他方、近年、高エネルギー、広周波数帯域の条件下でのＥＭＣ耐量向上要求が厳しくなってきている。例えば、特許文献１記載の圧縮回路を用いた回路構成を適用した場合、この種のノイズが圧縮回路に入力されると、基準電圧を規定する基準電圧生成回路に伝達されることになる。発明者は、このノイズが高周波の同相ノイズであると、当該高周波ノイズを基準電圧生成回路では吸収しきれず、基準電圧生成回路が基準電圧を安定出力できなくなることを確認している。基準電圧生成回路が基準電圧を安定出力できないと、コンパレータの入力信号がその同相入力範囲を超えてしまい誤動作する。
On the other hand, in recent years, the demand for improving the EMC resistance under high energy and wide frequency band conditions has become strict. For example, when the circuit configuration using the compression circuit described in
本発明の開示の目的は、高周波同相ノイズが混入したとしても誤動作を極力防止できようにした回路装置を提供することにある。 An object of the present disclosure is to provide a circuit device capable of preventing malfunction even if high-frequency common-mode noise is mixed.
請求項１記載の発明によれば、一対の入力部は一対の信号線を通じて伝送される電圧を入力する。他方、コンパレータは所定の同相入力範囲の特性で動作する。圧縮回路は、一対の入力部の間の電圧を圧縮する直列接続された複数の抵抗を備え、一対の入力部に入力された電圧をコンパレータの同相入力範囲内となるように圧縮する。また、クランプ回路は、基準電圧回路により生成される基準電圧が出力される複数の抵抗間の基準電圧ノードに接続されており、基準電圧ノードの電圧を同相入力範囲にある所定範囲でクランプする。このため、たとえ高周波同相ノイズが混入したとしても、クランプ回路が基準電圧ノードの電圧を所定範囲でクランプできるようになり、これにより誤動作を極力防止できる。
またクランプ回路は、第１電源線と第２電源線との間に直列接続された第１抵抗、ダイオード、及び第２抵抗と、第１抵抗とダイオードとの間の共通接続ノードを制御端子に接続すると共に２つの通電端子間を前記第１電源線の電圧供給ノードと基準電圧ノードとの間に接続してなる第１トランジスタと、第２トランジスタ、及び第３トランジスタを組み合わせて構成されるインバーティッドダーリントン回路とを備える。
第２トランジスタは、第２抵抗とダイオードとの間の共通接続ノードに制御端子を接続すると共に、基準電圧ノードと第３トランジスタの制御端子との間に２つの通電端子間を接続するように構成されている。第３トランジスタは、基準電圧ノードと第２電源線との間に２つの通電端子間を接続するように構成されている。
インバーティッドダーリントン回路を適用することで増幅率を向上することができ、単体のトランジスタを採用した場合と比較しても高周波領域における特性を改善できる。
According to the first aspect of the invention, the pair of input units inputs the voltage transmitted through the pair of signal lines. On the other hand, the comparator operates with a predetermined common mode input range characteristic. Compression circuit includes a plurality of resistors connected in series for compressing a voltage between the pair of the input unit, to compress the voltage input to the pair of input portions so that the common mode input range of the comparator. Further, the clamp circuit, a reference voltage circuit is connected to the base reference voltage node between the plurality of resistors reference voltage to be generated Ru output by clamps at a predetermined range of the voltage of the reference voltage node to the common mode input range .. Therefore, even if the high frequency common-mode noise is mixed, the clamp circuit can clamp the voltage of the reference voltage node within a predetermined range, thereby preventing malfunctions as much as possible.
In addition, the clamp circuit uses a first resistance, a diode, and a second resistance connected in series between the first power supply line and the second power supply line, and a common connection node between the first resistance and the diode as a control terminal. Inverter composed of a first transistor, a second transistor, and a third transistor, which are connected to each other and have two current-carrying terminals connected between a voltage supply node of the first power supply line and a reference voltage node. With a Ted Darlington circuit.
The second transistor is configured such that the control terminal is connected to a common connection node between the second resistor and the diode, and the two conduction terminals are connected between the reference voltage node and the control terminal of the third transistor. Has been done. The third transistor is configured to connect between the two energizing terminals between the reference voltage node and the second power supply line.
The amplification factor can be improved by applying the inverted Darlington circuit, and the characteristics in the high frequency region can be improved as compared with the case where a single transistor is adopted.
以下、回路装置の幾つかの実施形態について、図面を参照しながら説明する。各実施形態において同一又は類似の機能を備えた構成要件については、後の実施形態では同一又は類似の符号を付して必要に応じて説明を省略し、各実施形態の特徴部分の説明を中心に行う。 Hereinafter, some embodiments of the circuit device will be described with reference to the drawings. Constituent elements having the same or similar functions in each embodiment will be denoted by the same or similar reference numerals in the subsequent embodiments and description thereof will be omitted as necessary, and the description will focus on the characteristic part of each embodiment. To do.
（第１実施形態）
図１から図７は第１実施形態における説明図を示している。図１は車両内のネットワーク構成の一部を示しており、図２は回路装置の電気的構成例を示している。図１に示すように、例えば車両内には複数の電子制御装置（以下ＥＣＵと称す）１、２が設けられており、これらのＥＣＵ１、２は、一対のバス通信線（信号線相当）３により接続されており、例えばＣＡＮ（Controller Area Network）などに準拠した通信規格を用いて互いに通信可能になっている。なお、図示していないが、バス通信線３は端部を終端抵抗で接続して構成されている。なお、説明の簡単化のため、２つのＥＣＵ１、２がバス通信線３により接続されている形態を示しているが、スター型、リング型、ライン型の様々な接続形態に適用できる。
(First embodiment)
1 to 7 show explanatory views in the first embodiment. FIG. 1 shows a part of a network configuration in a vehicle, and FIG. 2 shows an electrical configuration example of a circuit device. As shown in FIG. 1, for example, a plurality of electronic control units (hereinafter referred to as ECUs) 1 and 2 are provided in a vehicle, and these
ＥＣＵ１、２は、それぞれ図２に示されるように、受信端に回路装置４を備える。回路装置４は、例えばＣＡＮ通信トランシーバの受信回路として用いられ、一対のバス通信線３を通じて伝送される差動信号を受信する。回路装置４は、一対の差動信号の差電圧を予め規定された閾値と比較し、この比較結果に応じた受信信号ＲＸＤを出力する。この受信信号ＲＸＤは、受信回路装置１の後段に設けられる演算装置（図示せず）に入力され、演算装置はこの受信信号ＲＸＤを用いて各種処理を行う。
Each of the
この場合、回路装置４は差動信号の差電圧が予め定められる閾値未満のときにはレセッシブ、論理レベル「１」と判定し、その判定結果を示す受信信号ＲＸＤを出力する。また回路装置４は、差動信号の差電圧が閾値以上のときにはドミナント、論理レベル「０」と判定し、その判定結果を表す受信信号ＲＸＤを出力する。 In this case, when the differential voltage of the differential signal is less than the predetermined threshold value, the circuit device 4 makes a recessive logic level "1" and outputs a reception signal RXD indicating the result of the judgment. When the differential voltage of the differential signal is equal to or higher than the threshold value, the circuit device 4 determines that the signal level is dominant and the logic level is “0”, and outputs the reception signal RXD indicating the determination result.
回路装置４は、一方の端子（入力部相当）４ａを通じて差動信号の一方の信号ＣＡＮＨを入力すると共に他方の端子（入力部相当）４ｂを通じて差動信号の他方の信号ＣＡＮＬを入力し、所定の処理した上で出力端子４ｃから受信信号ＲＸＤを出力する。この回路装置４は、コンパレータ５、抵抗群６ａを備えた圧縮回路６、基準電圧回路７、オフセット電圧源８、及び、クランプ回路９を備える。
The circuit device 4 inputs one signal CANH of the differential signal through one terminal (corresponding to the input section) 4a and the other signal CANL of the differential signal through the other terminal (corresponding to the input section) 4b, and sets the predetermined value. Then, the reception signal RXD is output from the
コンパレータ５は、所定の正の片電源の電源電圧ＶＣＣ（例えば、５Ｖ）を入力して動作する。そのため、コンパレータ５は、その同相入力範囲を０Ｖ〜ＶＣＣよりも狭い範囲（例えば１［Ｖ］〜４［Ｖ］）として動作させる。コンパレータ５の出力は出力端子４ｃに接続されている。
The
圧縮回路６は、一方の端子４ａと他方の端子４ｂとの間に抵抗群６ａを接続して構成されている。抵抗群６ａは、複数の抵抗１０〜１３を直列接続して構成される。圧縮回路６は、端子４ａ及び４ｂ間に入力される入力信号を所定の圧縮比で圧縮し、コンパレータ５に出力する。抵抗１０と抵抗１１との間の抵抗値比、抵抗１３と抵抗１２との間の抵抗値比は、例えば数対１〜数十対１とされており、このため、信号の圧縮比は数対１〜数十対１となっている。圧縮回路６を構成する抵抗１０〜１３の各抵抗値は、端子４ｂに与えられる信号ＣＡＮＬの電圧が例えば−１２［Ｖ］のときに抵抗１３及び１２間の共通接続ノードＮＬの電圧が、例えば＋１［Ｖ］になるように設定されると共に、端子に与えられる信号ＣＡＮＨの電圧が例えば＋１２［Ｖ］のときに抵抗１０及び１１間の共通接続ノードＮＨの電圧が例えば＋４［Ｖ］になるように設定される。
The
抵抗１０と抵抗１１との間の共通接続ノードＮＨはオフセット電圧源８を通じてコンパレータ５の反転入力端子に接続されている。オフセット電圧源８は、差動信号の差電圧に応じた論理レベル「０」「１」を判別するためのオフセット電圧Ｖｒを発生する電圧源であり、所定のオフセット電圧Ｖｒを出力する。閾値＝Ｖｒ×（圧縮回路６の圧縮比）の関係としたときに、閾値が例えば＋０．５〜＋０．９［Ｖ］の範囲となるようにオフセット電圧Ｖｒが定められている。
The common connection node NH between the
また、抵抗１３と抵抗１２との間の共通接続ノードＮＬは、コンパレータ５の非反転入力端子に接続されている。抵抗１１と抵抗１２との間の共通接続点は基準電圧ノードＮＡとされており、この基準電圧ノードＮＡには基準電圧回路７から基準電圧が印加される。この基準電圧回路７は、所定電圧（例えば５Ｖ）の電源電圧ＶＣＣを複数の抵抗１４及び１５を用いて分圧する分圧回路１６と、この分圧回路１６の出力を電圧フォロワ出力するバッファアンプ１７と、を備える。バッファアンプ１７は、オペアンプ１７ａをボルテージフォロワ形態に接続して定電圧出力するように構成されている。
The common connection node NL between the
このバッファアンプ１７は、所定電圧（例えば２．５Ｖ）を共通接続ノードＮＡに印加する。本実施形態では、このバッファアンプ１７による出力電圧は、コンパレータ５の同相入力範囲の中心電圧に一致するように設定されているが、特に中心電圧に限られるものではない。
The
また、共通接続ノードＮＡにはクランプ回路９が接続されている。このクランプ回路９は、電源電圧ＶＣＣを分圧する複数の分圧抵抗１８〜２０による分圧回路２１と、ＮＰＮトランジスタ２２と、ＰＮＰトランジスタ２３とを備え、前述の基準電圧回路７とは別体で構成される。ＮＰＮトランジスタ２２は、その制御端子としてのベースが抵抗１８と抵抗１９との間の共通接続ノードに接続されると共に、その通電端子としてのコレクタが第１電源線としての電源電圧ＶＣＣの電圧供給ノードに接続され、さらに通電端子としてのエミッタが基準電圧ノードＮＡに接続されている。
A clamp circuit 9 is connected to the common connection node NA. The clamp circuit 9 includes a
また、ＰＮＰトランジスタ２３は、その制御端子としてのベースが抵抗１９と抵抗２０との間の共通接続ノードに接続されると共に、その通電端子としてのコレクタが第２電源線としてのグランドノードに接続され、さらに通電端子としてのエミッタが基準電圧ノードＮＡに接続されている。
Further, the
上記構成の作用について説明する。図３の期間Ｔ１、Ｔ３等に示すように、回路装置４は、信号ＣＡＮＨ−ＣＡＮＬを入力すると、信号ＣＡＮＨ−ＣＡＮＬの差電圧が予め定められる閾値未満のときにはレセッシブ、論理レベル「１」と判定し、その判定結果を示す信号ＲＸＤを出力する。また回路装置４は、図３の期間Ｔ２、Ｔ４等に示すように、信号ＣＡＮＨ−ＣＡＮＬの差電圧が閾値以上のときにはドミナント、論理レベル「０」と判定し、その判定結果を表す信号ＲＸＤを出力する。 The operation of the above configuration will be described. As shown in periods T1, T3, etc. of FIG. 3, when the signal CANH-CANL is input, the circuit device 4 determines that the recessive logic level is “1” when the differential voltage of the signal CANH-CANL is less than a predetermined threshold value. Then, a signal RXD indicating the determination result is output. Further, as shown in periods T2, T4, etc. of FIG. 3, the circuit device 4 determines that the signal RXD representing the determination result is dominant or logic level “0” when the difference voltage of the signals CANH-CANL is equal to or higher than the threshold value. Output.
これらの図３の期間Ｔ１〜Ｔ４のときには、回路装置４の端子４ａ及び４ｂ間には、コンパレータ５の同相入力範囲（例えば＋４Ｖ〜＋１Ｖ）を超える所定入力範囲（例えば＋１２Ｖ〜−１２Ｖ）の信号が入力されるが、圧縮回路６は、この所定入力範囲の差動信号をコンパレータ５の同相入力範囲となるように圧縮する。このため、コンパレータ５は、この圧縮された差動信号についてレセッシブ／ドミナントの何れかとなるかを判定し、受信信号ＲＸＤとして出力する。
During these periods T1 to T4 of FIG. 3, a signal having a predetermined input range (for example, +12V to -12V) exceeding the common mode input range (for example, +4V to +1V) of the
また図３の期間Ｔ５に示すように、圧縮回路６の圧縮ゲインを考慮したとしてもコンパレータ５の同相入力範囲を超えるノイズが印加された場合にも、回路装置４は正常動作することが求められている。前述したように、基準電圧回路７は、その出力段にオペアンプ１７ａを用いたバッファアンプ１７を備えており、オペアンプ１７ａから定電圧出力するように構成されているが、このときノイズが端子４ａ及び４ｂを通じて印加されると、端子４ａ及び４ｂから圧縮回路６を通じて基準電圧回路７のオペアンプ１７ａの出力端子に入力される。
Further, as shown in period T5 of FIG. 3, even when the compression gain of the
ノイズが高振幅で且つ高周波数帯（数［ＭＨｚ］〜数百［ＭＨｚ］）であるときには、オペアンプ１７ａの動作周波数帯域を外れることになり、オペアンプ１７ａがノイズ周波数に追従できず、オペアンプ１７ａの出力端子側からノイズを吸収しきれなくなる。このとき、基準電圧回路７が、正常な基準電圧（例えば２．５［Ｖ］）を出力し続けることが困難となり、当該基準電圧にノイズが重畳された信号電圧が基準電圧ノードＮＡに与えられ続けることになる。すると、コンパレータ５の両入力端子に同相入力範囲（例えば＋４［Ｖ］〜＋１［Ｖ］）、さらには電源電圧（例えばＶＣＣ）を超える正又は負の絶対電位が同相で与えられることになる。
When the noise has a high amplitude and a high frequency band (several [MHz] to several hundred [MHz]), it is out of the operating frequency band of the
このとき、図３の期間Ｔ５に示されるように、コンパレータ５の出力が不定状態となり誤動作する虞がある。このため、本実施形態では、このような同相の特に高周波数帯のノイズの影響を受けないように、クランプ回路９を設けている。
At this time, as shown in period T5 of FIG. 3, the output of the
図４にクランプ回路９の動作を概略的に示すように、基準電圧ノードＮＡが、電源電圧ＶＣＣ［Ｖ］とグランド０［Ｖ］との間の標準値（例えば、中心電圧）Ｖｎに所定電圧Ｖｔ１を加算した電圧以上になると、ＰＮＰトランジスタ２３の作用に応じて基準電圧ノードＮＡの電圧がその上限値Ｖｕにクランプされる。
As schematically shown in FIG. 4, the operation of the clamp circuit 9 is such that the reference voltage node NA has a predetermined voltage (e.g., a center voltage) Vn between the power supply voltage VCC [V] and the ground 0 [V]. When the voltage becomes equal to or higher than the voltage obtained by adding Vt1, the voltage of the reference voltage node NA is clamped to the upper limit value Vu according to the action of the
また、逆に、基準電圧ノードＮＡが、電源電圧ＶＣＣ［Ｖ］とグランド０［Ｖ］との間の標準値（例えば中心電圧）Ｖｎから所定電圧Ｖｔ２を減算した電圧以下になると、ＮＰＮトランジスタ２２の作用に応じて基準電圧ノードＮＡの電圧がその下限値Ｖｄにクランプされるようになる。このため、クランプ回路９は、基準電圧回路７が出力する基準電圧の標準値Ｖｎから所定範囲Ｖｔ１＋Ｖｔ２内に基準電圧ノードＮＡの電圧を保つことができる。
On the contrary, when the reference voltage node NA becomes equal to or lower than the voltage obtained by subtracting the predetermined voltage Vt2 from the standard value (for example, the central voltage) Vn between the power supply voltage VCC [V] and the ground 0 [V], the
この所定範囲Ｖｔ１＋Ｖｔ２は、コンパレータ５の同相入力範囲内となるように設定されている。このため、コンパレータ５の同相入力範囲内となるようにコンパレータ５の入力信号を調整でき、高エネルギー、高周波数帯域の同相ノイズが入力されたとしても正常動作する。
The predetermined range Vt1+Vt2 is set to be within the in-phase input range of the
実際の車両内空間においては、図１に示したように、ＥＣＵ１とＥＣＵ２との間にツイステッドペアケーブルによる一対のバス通信線３が接続されており、このバス通信線３に外来ノイズが到来すると、この外来ノイズがコンパレータ５の同相入力範囲外となるように印加されてしまう。発明者は、このような事象を想定した実験を行っている。図５及び図６Ａ、図６Ｂは実験結果を示している。
In the actual vehicle interior space, as shown in FIG. 1, a pair of
図５はクランプ回路を設けていない場合の比較構成例の電子制御装置４Ｚを示しており、図６Ａは端子４ａ，４ｂに印加した電圧波形の例（振幅±３０Ｖｐ−ｐ）を示しており、図６Ｂはこの比較構成例における基準電圧ノードＮＡの電圧波形と、本実施形態における基準電圧ノードＮＡの電圧波形とを比較した結果を示している。
FIG. 5 shows an
また図７は、ノイズ周波数の変化に対するノイズレベルの振幅を概略的に示している。この図７に示した実験結果は、外来ノイズを想定し、外部からバス通信線３を囲うように電磁コイルを設け、この電磁コイルに意図的に高周波電流（数ＭＨｚ〜１０ＭＨｚ）の電流を挿引印加することで出力が所定レベルに達するノイズレベルを示している。このため、図７に示されるノイズレベルは高い方がノイズに対する耐性が強いことを表す。
Further, FIG. 7 schematically shows the amplitude of the noise level with respect to the change of the noise frequency. In the experiment result shown in FIG. 7, assuming external noise, an electromagnetic coil is provided from the outside so as to surround the
図７に示したように、比較例の電子制御装置４Ｚを採用したときの耐ノイズレベルは比較的低くなっている。これに対し、本実施形態の電子制御装置４はクランプ回路９を備えているため、基準電圧ノードＮＡの揺らぎ電圧を所定範囲Ｖｔ１＋Ｖｔ２の範囲にクランプすることができ、耐ノイズレベルを高くできることを確認できている。
As shown in FIG. 7, when the
以下、本実施形態の特徴を概念的にまとめる。
本実施形態によれば、一対のバス通信線３を通じて伝送される信号を端子４ａ，４ｂに入力すると、圧縮回路６はこの信号をコンパレータ５の同相入力範囲内となるように圧縮する。他方、基準電圧回路７は基準電圧を生成し基準電圧ノードＮＡに出力する。このとき、クランプ回路９が、基準電圧ノードＮＡの電圧をコンパレータ５の同相入力範囲にある所定範囲Ｖｔ１＋Ｖｔ２でクランプする。このため、たとえ数ＭＨｚ〜１０ＭＨｚ程度の高周波ノイズが端子４ａ，４ｂに同相入力されたとしても、この高周波ノイズによる影響を抑制でき、ノイズに対する耐性を高めることができる。
The features of this embodiment will be summarized below.
According to this embodiment, when a signal transmitted through the pair of
（第２実施形態）
図８は第２実施形態の追加説明図を示している。第２実施形態においては、クランプ回路の別の構成例を説明する。ＥＣＵ１、２は図８に示す回路装置２０４を備えており、回路装置２０４はクランプ回路２０９を備える。回路装置２０４のその他の構成は、回路装置４と同様であるためその説明を省略する。
(Second embodiment)
FIG. 8 shows an additional explanatory diagram of the second embodiment. In the second embodiment, another configuration example of the clamp circuit will be described. The
クランプ回路２０９は、抵抗（第１抵抗相当）１８、抵抗（第２抵抗相当）２０、ダイオード２４、ＮＰＮトランジスタ（第１トランジスタ相当）２２、及び、ＰＮＰトランジスタ（第２トランジスタ相当）２３を備える。第１電源線となる電源電圧ＶＣＣの電圧供給ノードと第２電源線となるグランドノードとの間には、抵抗１８とダイオード２４のアノードカソード間と抵抗２０とが直列接続されている。抵抗１８とダイオード２４のアノードとの間の共通接続ノードは、ＮＰＮトランジスタ２２のベースに接続されている。ダイオード２４のカソードと抵抗２０との間の共通接続ノードは、ＰＮＰトランジスタ２３のベースに接続されている。
The
このようなクランプ回路２０９の構成を用いたときには、ＮＰＮトランジスタ２２のベースエミッタ間電圧ＶbeとＰＮＰトランジスタ２３のベースエミッタ間電圧Ｖbeとを、ダイオード２４の順方向電圧Ｖｆに一致させるように構成することが望ましい。このとき、これらのベースエミッタ間電圧Ｖbeと順方向電圧Ｖｆとを所定誤差範囲内となるように一致させることが望ましい。すると、ＮＰＮトランジスタ２２、ＰＮＰトランジスタ２３のベースエミッタ間電圧Ｖbe＝順方向電圧Ｖｆ（≒０．７Ｖ）の分の所定範囲にクランプできる。
When such a configuration of the
またダイオード２４は、その使用環境温度に応じて順方向電圧Ｖｆが変化するが、抵抗１８と抵抗２０との間に直列にダイオード２４を設けることで使用温度変化に応じた順方向電圧Ｖｆの変化方向をＮＰＮトランジスタ２２及びＰＮＰトランジスタ２３のベースエミッタ間電圧Ｖbeの変化方向と同一方向にすることができ、使用温度変化に伴う出力特性変化を極力抑制できる。その他の構成及び作用効果は、第１実施形態と同様であるためその説明を省略する。
The forward voltage Vf of the
（第３実施形態）
図９は第３実施形態の追加説明図を示している。第３実施形態においても、クランプ回路の別の構成例を説明する。ＥＣＵ１、２は図９に示す回路装置３０４を備えており、この回路装置３０４はクランプ回路３０９を備える。クランプ回路３０９は、抵抗１８、２０、ＮＰＮトランジスタ２２、ＰＮＰトランジスタ２３と共に、ダイオード接続されたＮＰＮトランジスタ２５、ダイオード接続されたＰＮＰトランジスタ２６を備える。電源電圧ＶＣＣの電圧供給ノードとグランドノードとの間には、抵抗１８と、ダイオード接続されたＮＰＮトランジスタ２５と、ダイオード接続されたＰＮＰトランジスタ２６と、抵抗２０と、が直列接続されている。ＮＰＮトランジスタ２５のベースコレクタ共通接続ノードはＮＰＮトランジスタ２２のベースに接続されており、ＰＮＰトランジスタ２６のベースコレクタ共通接続ノードはＰＮＰトランジスタ２３のベースに接続されている。
(Third Embodiment)
FIG. 9 shows an additional explanatory diagram of the third embodiment. Also in the third embodiment, another configuration example of the clamp circuit will be described. The
このようなクランプ回路３０９の構成を適用したときには、ＮＰＮトランジスタ２５のベースエミッタ間電圧Ｖbe2をＮＰＮトランジスタ２２のベースエミッタ間電圧Ｖbe1よりも低く構成することが望ましく、ＰＮＰトランジスタ２６のベースエミッタ間電圧Ｖbe4をＰＮＰトランジスタ２３のベースエミッタ間電圧Ｖbe3よりも低く構成することが望ましい。これにより、各トランジスタ２２〜２５の各ベースエミッタ間電圧の差分Ｖbe1−Ｖbe2、Ｖbe3−Ｖbe4に基づく電圧をクランプ回路３０９のクランプ電圧として設定できる。
When such a configuration of the
（第４実施形態）
図１０は第４実施形態の追加説明図を示している。第４実施形態は、スタンバイモード、すなわち低電流動作に対応可能にした構成例を示す。この回路装置４０４は、第２実施形態に示した回路装置２０４をベースとした構成を示している。この回路装置４０４は、制御回路３０により制御可能な複数のスイッチ３１〜３５をさらに備えている。これらのスイッチ３１〜３５は例えばＭＯＳトランジスタを用いたスイッチにより構成されている。
(Fourth Embodiment)
FIG. 10 shows an additional explanatory diagram of the fourth embodiment. The fourth embodiment shows a configuration example capable of supporting a standby mode, that is, a low current operation. The
スイッチ３１は、基準電圧回路４０７を構成する分圧用の抵抗１４と電源電圧ＶＣＣの電圧供給ノードとの間に接続されている。スイッチ３２は、分圧用の抵抗１５とグランドノードとの間に接続されている。またスイッチ３３は、クランプ回路４０９を構成する抵抗１８と電源電圧ＶＣＣの電圧供給ノードとの間に接続されている。またスイッチ３４は、抵抗２０とグランドノードとの間に接続されている。
The
またスイッチ３５は、電源電圧ＶＣＣの電圧供給ノードとコンパレータ５の電源入力端子との間に接続されている。制御回路３０は、これらのスイッチ３１〜３５をオン制御することで第２実施形態に示したように通常動作させることができる。また制御回路３０は、これらのスイッチ３１〜３５をオフ制御することで電源電圧ＶＣＣからの供給電流を極力低下（例えば０）させることができる。これにより、制御回路３０はスタンバイモードに設定できる。このような構成を採用することで、制御回路３０がスイッチ３１〜３５をオフ制御することで回路装置４０４の動作電流を抑制できる。これにより前述実施形態と同様の作用効果を奏する。
The
（第５実施形態）
図１１は第５実施形態の追加説明図を示している。第５実施形態はクランプ回路の別の構成例を説明する。ＥＣＵ１、２は回路装置５０４を備えており、この回路装置５０４はクランプ回路５０９を備える。回路装置５０４のその他の構成は、回路装置４と同様であるためその説明を省略する。
(Fifth Embodiment)
FIG. 11 shows an additional explanatory diagram of the fifth embodiment. In the fifth embodiment, another configuration example of the clamp circuit will be described. The
クランプ回路５０９は、抵抗１８〜２０、ｎチャネル型のＭＯＳトランジスタ（以下ｎＭＯＳトランジスタ）３６、及び、ｐチャネル型のＭＯＳトランジスタ（以下ｐＭＯＳトランジスタ）３７を備える。電源電圧ＶＣＣの電圧供給ノードとグランドノードとの間には、抵抗１８〜２０が直列接続されており、抵抗１８と抵抗１９との間の共通接続ノードは、ｎＭＯＳトランジスタ３６のゲートに接続されている。抵抗１９と抵抗２０との間の共通接続ノードは、ｐＭＯＳトランジスタ３７のゲートに接続されている。電源電圧ＶＣＣの電圧供給ノードとグランドノードとの間には、ｎＭＯＳトランジスタ３６のドレインソース間とｐＭＯＳトランジスタ３７のソースドレイン間とが直列接続されている。これにより、ｎＭＯＳトランジスタ３６の作用により基準電圧ノードＮＡの電圧を所定範囲の下限値Ｖｄにクランプすることができ、ｐＭＯＳトランジスタ３７の作用により基準電圧ノードＮＡの電圧を所定範囲の上限値Ｖｕにクランプできる。したがって、本実施形態によっても前述実施形態と同様の作用効果を奏する。
The
（第６実施形態）
図１２は第６実施形態の追加説明図を示している。第６実施形態もまたクランプ回路の別の構成例を説明する。ＥＣＵ１、２は図１２に示す回路装置６０４を備えており、回路装置６０４はクランプ回路６０９を備える。回路装置６０４のその他の構成は、回路装置４と同様であるためその説明を省略する。
(Sixth Embodiment)
FIG. 12 shows an additional explanatory diagram of the sixth embodiment. The sixth embodiment will also describe another configuration example of the clamp circuit. The
クランプ回路６０９は、ツェナーダイオード３８、３９を電源電圧ＶＣＣの電圧供給ノードとグランドノードとの間に複数（例えば２つ）逆方向接続すると共に、これらのツェナーダイオード３８、３９の間の共通接続ノードを基準電圧ノードＮＡに接続して構成される。これらの複数のツェナーダイオード３８、３９は、２つのツェナー電圧Ｖｚを合計した２・Ｖｚは電源電圧ＶＣＣを上回るように設定されており、同一のツェナー電圧Ｖｚの特性を備えるものを用いることが望ましい。これにより、ツェナーダイオード３８の作用により所定範囲の下限値Ｖｄにクランプすることができ、ツェナーダイオード３９の作用により所定範囲の上限値Ｖｕにクランプできる。したがって、本実施形態によっても前述実施形態と同様の作用効果を奏する。
The
（第７実施形態）
図１３は第７実施形態の追加説明図を示している。第７実施形態もまたクランプ回路の別の構成例を説明する。ＥＣＵ１、２は回路装置７０４を備え、回路装置７０４はクランプ回路７０９を備える。このクランプ回路７０９は、ダイオード４０、４１とコンデンサ４２とを備えて構成される。
(Seventh embodiment)
FIG. 13 shows an additional explanatory diagram of the seventh embodiment. The seventh embodiment will also describe another configuration example of the clamp circuit. The
ダイオード４０、４１は、基準電圧ノードＮＡの電圧を半波整流するように接続されている。コンデンサ４２は、基準電圧回路７を構成する抵抗１４及び１５の共通接続ノードとグランドノードとの間に接続され、当該抵抗１４及び１５の共通接続ノードを交流的に接地するために設けられている。したがって、ダイオード４０、４１による半波整流信号はグランドに通電されるようになり、抵抗１４及び１５の共通接続ノードの電圧Ｖｇは直流的に安定する。
The
この図１３の構成によれば、端子４ａ、４ｂに高周波ノイズが印加されたとしても、基準電圧ノードＮＡの標準値Ｖｎを基準としてダイオード４０、４１の順方向電圧Ｖｆでクランプできるようになり、前述実施形態と同様の作用効果を奏する。
According to the configuration of FIG. 13, even if high frequency noise is applied to the
（第８実施形態）
図１４は第８実施形態の追加説明図を示している。前述実施形態に示したクランプ回路（例えば２０９）が安定した基準電圧を生成できるときには、例えば回路装置２０４から基準電圧回路７を削除して構成しても良い。このため、図１４の回路装置８０４のように構成しても良い。
(Eighth Embodiment)
FIG. 14 shows an additional explanatory diagram of the eighth embodiment. When the clamp circuit (for example, 209) shown in the above embodiment can generate a stable reference voltage, the
図１４に示す回路装置８０４はクランプ回路２０９ａを備える。このクランプ回路２０９ａは、第２実施形態で説明したクランプ回路２０９と同じ構成であるが、説明の便宜上、符号を分けて示している。
The
このクランプ回路２０９ａは基準電圧を生成し基準電圧ノードＮＡに出力すると共に、第２実施形態に示したように、基準電圧ノードＮＡの電圧をクランプする機能も備える。このように、クランプ回路２０９ａが基準電圧回路７の機能を兼ねた本実施形態の回路装置８０４においても、前述実施形態と同様の作用効果を奏する。しかも回路規模を縮小化できる。
The
（第９実施形態）
図１５は第９実施形態の追加説明図を示している。第９実施形態は、例えば図２記載のＰＮＰトランジスタ２３に代えて、インバーティッドダーリントン回路４３を適用した形態を示している。この図１５は、第２実施形態で説明したクランプ回路２０９に代わるクランプ回路９０９の構成例を示している。
(9th Embodiment)
FIG. 15 shows an additional explanatory diagram of the ninth embodiment. The ninth embodiment shows a form in which an inverted Darlington circuit 43 is applied instead of the
なお、このクランプ回路９０９は、抵抗１８と電源電圧ＶＣＣの電圧供給ノードとの間に図１０に示したスイッチ３３に対応したｐチャネル型のＭＯＳトランジスタ９３３を接続して構成すると共に、抵抗２０とグランドノードとの間に図１０に示したスイッチ３４に対応したｎチャネル型のＭＯＳトランジスタ９３４を接続して構成しているが、これらのＭＯＳトランジスタ９３３、９３４は、第４実施形態で説明したスイッチ３３、３４と同様に用いられるものであるため、その説明を省略する。
The
図１５に示すように、インバーティッドダーリントン回路４３は、ＰＮＰトランジスタ４４と、抵抗４５と、コンデンサ４６と、ＮＰＮトランジスタ４７とを組み合わせて構成されている。基準電圧ノードＮＡとグランドノードとの間にはＰＮＰトランジスタ４４のエミッタコレクタ間及び抵抗４５が直列接続されている。またＰＮＰトランジスタ４４のエミッタコレクタ間にはコンデンサ４６が接続されている。またＰＮＰトランジスタ４４のコレクタにはＮＰＮトランジスタ４７のベースが接続されており、基準電圧ノードＮＡとグランドノードとの間にはＮＰＮトランジスタ４７のコレクタエミッタ間が接続されている。
As shown in FIG. 15, the inverted Darlington circuit 43 is configured by combining a
これにより、単体のＰＮＰトランジスタ４４による高周波数帯域の増幅率が低くても、当該インバーティッドダーリントン回路４３を適用することで増幅率を向上することができ、前述実施形態で説明した単体のＰＮＰトランジスタ２３を採用した場合と比較しても高周波領域における特性を改善できる。
As a result, even if the amplification factor of the
（他の実施形態）
本発明は前述実施形態の構成に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。
(Other embodiments)
The present invention is not limited to the configurations of the above-described embodiments, and the following modifications or extensions are possible, for example.
ＥＣＵ１又は２のＣＡＮトランシーバの受信回路に適用した形態を示したが、これに限定されるものではない。また、差動信号を受信する形態に適用した形態を示したが、これに限定されるものではない。入力された信号を圧縮する回路形態にクランプ回路９等を用いる構成であれば、どのような回路形態に適用しても良い。
Although the embodiment applied to the receiving circuit of the CAN transceiver of the
また、基準電圧回路７等が基準電圧ノードＮＡに出力する基準電圧をコンパレータ５の同相入力範囲の中心電圧に設定した形態を示したが、これに限定されるものではない。例えば、端子４ａ、４ｂに−１０Ｖ〜０Ｖの間の電圧を入力し、ＶＣＣ（＝５Ｖ）−０Ｖで動作するコンパレータ５を用いるときには、基準電圧回路７により生成される基準電圧を例えば５Ｖ程度に設定し、圧縮回路６の抵抗による電圧圧縮率を数分の１（例えば１／４〜１／５〜数分の１程度）に設定しても良い。
Further, although the
他方、端子４ａ、４ｂにそれぞれ＋１０〜＋２０Ｖの間の電圧を入力し、ＶＣＣ−０Ｖで動作するコンパレータ５を用いるときには、基準電圧回路７により生成される基準電圧を例えば０Ｖに設定し、圧縮回路６による抵抗群６ａによる電圧圧縮率を数分の１（例えば１／４〜１／５〜数分の１程度）に設定しても良い。すなわち、基準電圧回路７により生成される基準電圧は、端子４ａ、４ｂに入力される電圧範囲に限られるものではなく、また、コンパレータ５の同相入力範囲に限られるものでもない。この基準電圧回路７の基準電圧は、端子４ａ、４ｂの入力電圧範囲、圧縮回路６による電圧圧縮率、及び、コンパレータ５の同相入力範囲に応じて適宜設定すれば良い。
On the other hand, when a voltage between +10 to +20V is input to the
また前述実施形態では、ＮＰＮトランジスタ２２、ＰＮＰトランジスタ２３を用いたが、ＭＯＳトランジスタを用いても良い。
前述した複数の実施形態を組み合わせて構成しても良い。また、特許請求の範囲に記載した括弧内の符号は、本発明の一つの態様として前述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において、考え得るあらゆる態様も実施形態と見做すことが可能である。
Further, although the
It may be configured by combining the plurality of embodiments described above. Further, the reference numerals in parentheses in the claims indicate the corresponding relationship with the specific means described in the embodiments described above as one aspect of the present invention, and the technical scope of the present invention It is not limited. A mode in which a part of the above-described embodiment is omitted as long as the problem can be solved can be regarded as the embodiment. Further, all possible modes can be regarded as the embodiments without departing from the essence of the invention specified by the wording recited in the claims.
本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。 Although the present disclosure has been described based on the above-described embodiments, it is understood that the present disclosure is not limited to the embodiments and structures. The present disclosure also includes various modifications and modifications within an equivalent range. In addition, various combinations and forms, and other combinations and forms including one element, more, or less than them, are also within the scope and spirit of the present disclosure.
図面中、３はバス通信線（信号線）、４、２０４、３０４、４０４、５０４、６０４、７０４は回路装置、４ａ、４ｂは端子（入力部）、５はコンパレータ、６は圧縮回路、７は基準電圧回路、９、２０９、２０９ａ、３０９、４０９、５０９、６０９、７０９、９０９はクランプ回路、を示す。 In the drawing, 3 is a bus communication line (signal line), 4, 204, 304, 404, 504, 604 and 704 are circuit devices, 4a and 4b are terminals (input units), 5 is a comparator, 6 is a compression circuit, 7 Is a reference voltage circuit, and 9, 209, 209a, 309, 409, 509, 609, 709, and 909 are clamp circuits.
Claims (3)
所定の同相入力範囲の特性で動作するコンパレータ（５）と、
前記一対の入力部の間の電圧を圧縮する直列接続された複数の抵抗を備え、前記一対の入力部に入力された電圧を前記コンパレータの同相入力範囲内となるように圧縮して前記コンパレータに入力させる圧縮回路（６）と、
基準電圧回路（７）により生成される基準電圧が出力される前記複数の抵抗間の基準電圧ノードに接続され、前記基準電圧ノードの電圧を同相入力範囲にある所定範囲でクランプするクランプ回路（９０９）と、を備え、
前記クランプ回路（９０９）は、
第１電源線と第２電源線との間に直列接続された第１抵抗（１８）、ダイオード（２４）、及び、第２抵抗（２０）と、
前記第１抵抗と前記ダイオードとの間の共通接続ノードを制御端子に接続すると共に２つの通電端子間を前記第１電源線の電圧供給ノードと前記基準電圧ノードとの間に接続してなる第１トランジスタ（２２）と、
第２トランジスタ（４４）、及び第３トランジスタ（４７）を組み合わせて構成されるインバーティッドダーリントン回路（４３）と、を備え、
前記第２トランジスタは、前記第２抵抗と前記ダイオードとの間の共通接続ノードに制御端子を接続すると共に、前記基準電圧ノードと前記第３トランジスタの制御端子との間に２つの通電端子間を接続するように構成され、
前記第３トランジスタは、前記基準電圧ノードと前記第２電源線との間に２つの通電端子間を接続するように構成されている回路装置。 A pair of input parts (4a, 4b) for inputting a voltage transmitted through the pair of signal lines (3),
A comparator (5) that operates with a predetermined common mode input range characteristic;
A plurality of resistors connected in series for compressing the voltage between the pair of input units are provided, and the voltage input to the pair of input units is compressed to be within the common mode input range of the comparator, and then is input to the comparator. A compression circuit (6) for inputting,
It is connected to a reference voltage circuit (7) based on the reference voltage node between said plurality of resistors reference voltage to be generated Ru output by clamp circuit for clamping a predetermined range of the voltage of the reference voltage node to the in-phase input range ( 909) and
The clamp circuit (909) is
A first resistor (18), a diode (24), and a second resistor (20) connected in series between the first power line and the second power line;
A common connection node between the first resistor and the diode is connected to a control terminal, and two conduction terminals are connected between a voltage supply node of the first power supply line and the reference voltage node. 1 transistor (22),
An inverted Darlington circuit (43) configured by combining a second transistor (44) and a third transistor (47),
The second transistor has a control terminal connected to a common connection node between the second resistor and the diode, and has two conduction terminals between the reference voltage node and the control terminal of the third transistor. Configured to connect,
The third transistor is a circuit device configured to connect between two current-carrying terminals between the reference voltage node and the second power supply line.
前記第２抵抗（２０）と前記第２電源線との間に接続されたスイッチ（９３４）と、を備える請求項１または２記載の回路装置。 A switch (933) connected between the first power line and the first resistor (18),
The circuit device according to claim 1 or 2 , further comprising a switch (934) connected between the second resistor (20) and the second power supply line .
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| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| JP6740882B2 true JP6740882B2 (en) | 2020-08-19 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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