JP6730892B2 - Power supply control device and isolated switching power supply device - Google Patents
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Description
本発明は、電源制御装置に関する。 The present invention relates to a power supply control device.
従来、入力される直流電圧を所望の直流電圧に変換するフライバック方式の絶縁型スイッチング電源装置が種々開発されている。この絶縁型スイッチング電源装置では、トランスの1次巻線に直列に接続されたスイッチング素子をスイッチング駆動することにより、トランスの2次側において出力電圧を得る。スイッチング素子をオンとしたときにトランスに励磁エネルギーが充電され、スイッチング素子をオフとすると励磁エネルギーがトランスの2次側に配されたダイオードおよび平滑コンデンサを介して放電される。絶縁型スイッチング電源装置の一例は、例えば特許文献1に開示される。
Conventionally, various flyback type insulated switching power supply devices that convert an input DC voltage into a desired DC voltage have been developed. In this insulation type switching power supply device, an output voltage is obtained on the secondary side of the transformer by switching-driving a switching element connected in series to the primary winding of the transformer. When the switching element is turned on, the transformer is charged with exciting energy, and when the switching element is turned off, the exciting energy is discharged through the diode and the smoothing capacitor arranged on the secondary side of the transformer. An example of an insulating type switching power supply device is disclosed in
また、スイッチング電源装置の制御方式としては、従来より、線形制御方式(例えば、電圧モード制御方式、電流モード制御方式)、または非線形制御方式(例えば、オン時間固定方式、オフ時間固定方式、ヒステリシス・ウィンドウ方式)が採用されている。 In addition, as a control method of the switching power supply device, a linear control method (for example, a voltage mode control method, a current mode control method) or a non-linear control method (for example, a fixed on-time method, a fixed off-time method, a hysteresis method, etc.) has been conventionally used. (Window method) is adopted.
ここで、上述のようなフライバック方式の絶縁型スイッチング電源装置には、スイッチング素子をオフとするオフ時間が短くなり過ぎないように、所定の最小オフ時間を設定して、オフ時間が最小オフ時間より短くならないよう制限するものがある。 Here, in the above flyback type insulated switching power supply device, a predetermined minimum off time is set so that the off time for turning off the switching element is not too short, and the off time is set to the minimum off time. There is a limit that does not become shorter than the time.
さらに、上述のようなフライバック方式の絶縁型スイッチング電源装置には、1次側電流の過電流を検出して保護を行う機能(OCP)を有するものがある。このような絶縁型スイッチング電源装置においては、1次側電流が過電流保護レベル(OCPレベル)に達したことが検知されると、スイッチング素子を強制的にオフとさせ、そこから上記最小オフ時間だけ経過するとスイッチング素子を再びオンとする制御を行っていた。 Further, some of the flyback type insulated switching power supply devices as described above have a function (OCP) of detecting and protecting an overcurrent of the primary side current. In such an insulating type switching power supply device, when it is detected that the primary side current has reached the overcurrent protection level (OCP level), the switching element is forcibly turned off, and from there, the minimum off time is reached. After that, the switching element was controlled to be turned on again.
スイッチング素子をオフとしている間は、発生した2次側電流が減少するが、上記のような制御であると、最小オフ時間という短い期間だけオフとするので、2次側電流があまり減少せず、次のオン時に流れ始める1次側電流が大きくなり、1次側電流が上昇するとすぐに過電流保護レベルに達してしまい、再びスイッチング素子がオフとされる。従って、スイッチング素子をオンとして行う1次側での充電が不十分となり、絶縁型スイッチング電源装置の出力電圧の上昇が遅くなるという問題があった。 While the switching element is off, the generated secondary current decreases, but in the above control, the secondary current does not decrease so much because it is turned off for a short period of the minimum off time. The primary side current that starts to flow at the next turn-on becomes large, and as soon as the primary side current rises, the overcurrent protection level is reached, and the switching element is turned off again. Therefore, there is a problem that charging on the primary side performed by turning on the switching element becomes insufficient and the rise of the output voltage of the insulating switching power supply device is delayed.
上記状況に鑑み、本発明は、過電流保護時において出力電圧の上昇を速めることが可能となる電源制御装置を提供することを目的とする。 In view of the above situation, an object of the present invention is to provide a power supply control device capable of speeding up an increase in output voltage during overcurrent protection.
上記目的を達成するために本発明の一態様は、1次巻線と2次巻線とを含むトランスと、スイッチング素子と、を有し、
前記1次巻線の一端に入力電圧の印加端が接続され、前記1次巻線の他端に前記スイッチング素子が接続されるフライバック方式の絶縁型スイッチング電源装置に用いられる電源制御装置であって、
1次側電流の過電流を検知するOCP部(過電流保護部)と、
前記過電流が検知されると前記スイッチング素子をオフとさせるオフ制御部と、
前記オフ制御部によりオフされてから遅延したタイミングで所定の最小オフ時間を計測する第1タイマーと、
フライバック電圧を帰還した帰還信号に基づいて前記スイッチング素子をオンとするオントリガー信号を生成するオントリガー信号生成部と、
前記計測された最小オフ時間と前記オントリガー信号とに基づいて前記スイッチング素子をオンとするタイミングを決定するオンタイミング決定部と、
を備えることとしている(第1の構成)。
In order to achieve the above object, one aspect of the present invention includes a transformer including a primary winding and a secondary winding, and a switching element,
A power supply control device used for a flyback type insulated switching power supply device in which an input voltage application terminal is connected to one end of the primary winding and the switching element is connected to the other end of the primary winding. hand,
An OCP section (overcurrent protection section) that detects an overcurrent of the primary side current;
An off controller for turning off the switching element when the overcurrent is detected;
A first timer for measuring a predetermined minimum off time at a timing delayed after being turned off by the off control unit;
An on-trigger signal generation unit that generates an on-trigger signal that turns on the switching element based on a feedback signal obtained by feeding back a flyback voltage,
An on-timing determining unit that determines a timing for turning on the switching element based on the measured minimum off-time and the on-trigger signal,
Is provided (first configuration).
また、上記第1の構成において、前記第1タイマーと同じタイミングでオン時間の所定割合の時間を計測開始する第2タイマーと、
前記第1タイマーにより計測される前記所定の最小オフ時間と、前記第2タイマーにより計測される時間とを比較して長い方を最小オフ時間と設定する最小オフ時間設定部と、をさらに備え、
前記オンタイミング決定部は、前記設定された最小オフ時間と前記オントリガー信号とに基づいて前記スイッチング素子をオンとするタイミングを決定する、こととしてもよい(第2の構成)。
In the first configuration, a second timer that starts measuring a predetermined percentage of the ON time at the same timing as the first timer,
The predetermined minimum off-time measured by the first timer, and a minimum off-time setting unit that compares the time measured by the second timer and sets the longer one as the minimum off-time,
The on-timing determining unit may determine a timing for turning on the switching element based on the set minimum off-time and the on-trigger signal (second configuration).
また、上記第2の構成において、前記所定割合は、20%〜80%であることとしてもよい(第3の構成)。 Moreover, in the said 2nd structure, the said predetermined ratio may be 20%-80% (3rd structure).
また、上記第3の構成において、前記所定割合は、50%であることとしてもよい(第4の構成)。 In addition, in the third configuration, the predetermined ratio may be 50% (fourth configuration).
また、上記第2〜第4のいずれかの構成において、前記最小オフ時間設定部は、AND回路であることとしてもよい(第5の構成)。 In any of the above second to fourth configurations, the minimum off time setting unit may be an AND circuit (fifth configuration).
また、上記第1〜第5のいずれかの構成において、前記オンタイミング決定部は、AND回路であることとしてもよい(第6の構成)。 In any one of the first to fifth configurations, the on-timing determining unit may be an AND circuit (sixth configuration).
また、上記第1〜第6のいずれかの構成において、オン時間を計測する第3タイマーと、
前記第3タイマーの出力が入力される第1ラッチ回路と、
前記OCP部の出力と前記第3タイマーの出力が入力されるOR回路と、
前記OR回路の出力が入力される第2ラッチ回路と、をさらに備え、
前記オフ制御部は、前記OR回路と前記第2ラッチ回路とを含み、
前記第2ラッチ回路から出力される第2PWM信号は、前記スイッチング素子を駆動するドライバへ入力され、
前記第1ラッチ回路から出力される第1PWM信号は、前記第1タイマーに入力され、
前記オンタイミング決定部の出力は、前記第1ラッチ回路および前記第2ラッチ回路に入力される、こととしてもよい(第7の構成)。
In any one of the first to sixth configurations, a third timer that measures an on-time,
A first latch circuit to which the output of the third timer is input;
An OR circuit to which the output of the OCP section and the output of the third timer are input,
A second latch circuit to which the output of the OR circuit is input,
The off control unit includes the OR circuit and the second latch circuit,
The second PWM signal output from the second latch circuit is input to a driver that drives the switching element,
The first PWM signal output from the first latch circuit is input to the first timer,
The output of the on-timing determining unit may be input to the first latch circuit and the second latch circuit (seventh configuration).
また、本発明の別態様に係る絶縁型スイッチング電源装置は、上記いずれかの構成とした電源制御装置と、スイッチング素子と、トランスと、を有することとしている。 An insulated switching power supply device according to another aspect of the present invention includes the power supply control device having any one of the above configurations, a switching element, and a transformer.
本発明によると、過電流保護時において出力電圧の上昇を速めることが可能となる。 According to the present invention, it is possible to speed up the rise of the output voltage during overcurrent protection.
<絶縁型スイッチング電源装置の全体構成>
以下に本発明の一実施形態について図面を参照して説明する。図1は、本発明の一実施形態に係る絶縁型スイッチング電源装置10の全体構成を示す図である。絶縁型スイッチング電源装置10は、入力電圧Vinから出力電圧Voutを生成するフライバック方式のDC/DCコンバータである。また、絶縁型スイッチング電源装置10は、制御方式として、後述するような適応型オン時間制御を行う。
<Overall structure of isolated switching power supply>
An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing an overall configuration of an insulated switching
絶縁型スイッチング電源装置10は、電源制御IC1と、電源制御IC1に外付けされた種々のディスクリート部品(トランスTr1、ダイオードD2、平滑コンデンサC2、抵抗R11、および抵抗R12)と、を備えている。
The insulated switching
電源制御IC1(電源制御装置)は、絶縁型スイッチング電源装置10の全体動作を統括的に制御する主体(半導体装置)である。電源制御IC1は、外部との電気的接続を確立するために、電源端子T1、帰還端子T2、スイッチング出力端子T3、グランド端子T4、およびREF端子T5を有している。
The power supply control IC 1 (power supply control device) is a main body (semiconductor device) that integrally controls the overall operation of the isolated switching
直流電圧である入力電圧Vinは、電源端子T1に印加されると共に、トランスTr1の有する1次巻線L1の一端に印加される。1次巻線L1の他端は、外付けの抵抗R11を介して帰還端子T2に接続されると共に、スイッチング出力端子T3に接続される。トランスTr1の有する2次巻線L2の一端は、ダイオードD2のアノードに接続される。ダイオードD2のカソードと2次巻線L2の他端との間には、平滑コンデンサC2が接続される。コンデンサC2の一端とダイオードD2のカソードとの接続点に出力電圧Voutが生じる。グランド端子T4には、グランド電位の印加端が接続される。REF端子T5には、外付けの抵抗R12の一端が接続される。 The input voltage Vin, which is a DC voltage, is applied to the power supply terminal T1 and also to one end of the primary winding L1 of the transformer Tr1. The other end of the primary winding L1 is connected to the feedback terminal T2 via an externally attached resistor R11 and also connected to the switching output terminal T3. One end of the secondary winding L2 of the transformer Tr1 is connected to the anode of the diode D2. A smoothing capacitor C2 is connected between the cathode of the diode D2 and the other end of the secondary winding L2. The output voltage Vout is generated at the connection point between one end of the capacitor C2 and the cathode of the diode D2. A ground potential application terminal is connected to the ground terminal T4. One end of an external resistor R12 is connected to the REF terminal T5.
図2は、電源制御IC1の内部構成を示すブロック図である。電源制御IC1は、差分回路11と、コンパレータ13と、ロジック部14と、ドライバ15と、タイマー部16と、フィルタ17と、リップル生成部18と、OCP部(過電流保護部)19と、スイッチング素子M1と、を有しており、これらの各構成要素を1チップに集積化して構成される。
FIG. 2 is a block diagram showing the internal configuration of the power
NチャネルMOSFET(metal-oxide-semiconductor field-effect transistor)で構成されるスイッチング素子M1のドレインは、スイッチング出力端子T3を介して1次巻線L1の一端に接続される。スイッチング素子M1のソースは、グランド端子T4を介してグランド電位の印加端に接続される。 The drain of the switching element M1 composed of an N-channel MOSFET (metal-oxide-semiconductor field-effect transistor) is connected to one end of the primary winding L1 via a switching output terminal T3. The source of the switching element M1 is connected to the ground potential application terminal via the ground terminal T4.
スイッチング素子M1がオンとなると、トランスTr1の1次巻線L1に電流が流れ、トランスTr1に励磁エネルギーが充電される。このとき、ダイオードD2はオフである。次に、スイッチング素子M1がオフとなると、充電された励磁エネルギーがトランスTr1の2次巻線L2からダイオードD2を通じて放電され、平滑コンデンサC2により平滑されて出力電圧Voutが生成される。このとき、ダイオードD2に電流が流れる。 When the switching element M1 is turned on, a current flows through the primary winding L1 of the transformer Tr1 and the transformer Tr1 is charged with excitation energy. At this time, the diode D2 is off. Next, when the switching element M1 is turned off, the charged excitation energy is discharged from the secondary winding L2 of the transformer Tr1 through the diode D2 and smoothed by the smoothing capacitor C2 to generate the output voltage Vout. At this time, a current flows through the diode D2.
スイッチング素子M1がオフのとき、1次巻線L1には、下記(1)式で示されるフライバック電圧VORが発生する。
VOR=Np/Ns×(Vout+Vf) (1)
但し、Np:1次巻線L1の巻数、Ns:2次巻線L2の巻数、Vf:ダイオードD2の順方向電圧
When the switching element M1 is off, the flyback voltage VOR represented by the following equation (1) is generated in the primary winding L1.
VOR=Np/Ns×(Vout+Vf) (1)
However, Np: number of turns of the primary winding L1, Ns: number of turns of the secondary winding L2, Vf: forward voltage of the diode D2
このとき、スイッチング素子M1のドレイン電圧であるスイッチング電圧Vswは、下記(2)式で示される。
Vsw=Vin+VOR (2)
At this time, the switching voltage Vsw which is the drain voltage of the switching element M1 is expressed by the following equation (2).
Vsw=Vin+VOR (2)
差分回路11は、入力電圧Vinが印加される電源端子T1と、スイッチング電圧Vswが一端に印加される抵抗R11の他端と接続される帰還端子T2と、抵抗R12の一端が接続されるREF端子T5に接続される。これにより、差分回路11によって、スイッチング電圧Vswと入力電圧Vinとの差分が抵抗R11により電圧・電流変換され、変換後の電流と抵抗R12とによりREF端子T5にREF端子電圧VTrefが生成される。すなわち、REF端子電圧VTrefは、フライバック電圧VORを帰還した帰還信号として生成される。差分回路11は、帰還信号出力部に相当する。
The
差分回路11は、スイッチング素子M11がオフのときにREF端子電圧VTrefをそのまま出力VTref2として出力する動作と、或るタイミングでの出力VTref2を保持する動作を行う。差分回路11は、出力VTref2をコンパレータ13に出力する。
The
コンパレータ13は、出力VTref2と、リップル生成部18により生成される例えば三角波状の基準電圧Vrefとを比較し、比較結果としてのFETオントリガー信号Tgonをロジック部14に出力する。コンパレータ13は、オントリガー信号生成部に相当する。
The
ロジック部14は、第1PWM信号pwm1と第2PWM信号pwm2を生成する。第1PWM信号pwm1と第2PWM信号pwm2は、パルス状の信号であり、基本的にオンデューティが同一となる。
The
フィルタ17は、第1PWM信号pwm1をフィルタリングすることによりオンデューティ情報を取り出す。フィルタ17は、デューティ情報取得部に相当する。タイマー部16およびロジック部14は、フィルタ17からのオンデューティ情報に基づき、スイッチング素子M1をオンとする期間であるオン時間を設定する。ロジック部14は、設定されたオン時間となるようなタイミングでスイッチング素子M1をオンからオフへ切替えるべく、第2PWM信号pwm2をLowレベルとする。
The
また、タイマー部16およびロジック部14は、フィルタ17からのオンデューティ情報に基づき、スイッチング素子M1をオフとする期間であるオフ時間の最小値である最小オフ時間を設定する。ロジック部14は、設定された最小オフ時間と、コンパレータ13からのFETオントリガー信号Tgonに基づくタイミングでスイッチング素子M1をオフからオンへ切替えるべく、第2PWM信号pwm2をHighレベルとする。
Further, the
ドライバ15は、ロジック部14により生成された第2PWM信号pwm2に基づいてゲート電圧GTを生成してスイッチング素子M1のゲートに印加させる。これにより、スイッチング素子M1はオン/オフ制御される。
The
また、タイマー部16は、差分回路11に含まれるスイッチ(不図示)のオン/オフタイミングを指示するスイッチタイミング信号SWTを生成して差分回路11に出力する。差分回路11は、スイッチタイミング信号SWTがオンを指示する場合、REF端子電圧Vtrefをそのまま出力VTref2として出力し、オフを指示する場合、オンからオフへ切替わったタイミングでの出力VTref2を保持する。
Further, the
<オン時間/オフ時間設定制御について>
次に、本実施形態に係る電源制御IC1によるオン時間/オフ時間を設定する制御について説明する。図3は、タイマー部16およびロジック部14の具体的な一構成例を示す図である。
<On/off time setting control>
Next, the control for setting the ON time/OFF time by the power
タイマー部16は、最小オフ時間タイマー161と、1/2オン時間タイマー162と、最小オン時間タイマー163と、オン時間タイマー164と、インバータ165と、を有している。ロジック部14は、第1ラッチ回路141と、第2ラッチ回路142と、AND回路143〜145と、OR回路146と、を有している。第1ラッチ回路141は、第1PWM信号pwm1を出力する。第2ラッチ回路142は、第2PWM信号pwm2をドライバ15へ出力する。
The
第1ラッチ回路141と第2ラッチ回路142は、セット端子に入力される信号により同時にセットされ、リセット端子に入力される信号により基本的に同時に(OCP部19による過電流検出時は除く)リセットされるので、第1PWM信号pwm1と第2PWM信号pwm2は同期してオンデューティは同じである。
The
第1ラッチ回路141がセットされることで第1PWM信号pwm1がLowからHighへ立ち上がったとき、すなわち第2PWM信号pwm2によりスイッチング素子M1がオンとなったとき、インバータ165の出力がLowとなることで最小オン時間タイマー163およびオン時間タイマー164がリセットされる。
When the first PWM signal pwm1 rises from Low to High by setting the
最小オン時間タイマー163は、リセットされると所定の最小オン時間(固定値)の計測を開始する。ここで、所定の最小オン時間は、出力電圧Voutの過昇圧の程度を決めるパラメータである。オン時間タイマー164は、リセットされると、第1PWM信号pwm1に基づきフィルタ17で生成されるフィルタ出力電圧V1によって設定されるオン時間の計測を開始する。
When the minimum on-
ここで、図4は、フィルタ17の一構成例を示す図である。フィルタ17は、抵抗R17と、コンデンサC17と、分圧用の抵抗R171およびR172と、を有している。抵抗R17の一端には、第1PWM信号pwm1が印加される入力端子T171が接続される。抵抗R17の他端は、コンデンサC17の一端に接続されると共に、フィルタ出力電圧V1が生じる第1出力端子T172に接続される。コンデンサC17の他端は、グランド電位の印加端に接続される。すなわち、抵抗R17とコンデンサC17とからローパスフィルタが構成され、第1PWM信号pwm1をローパスフィルタに通した後の信号がフィルタ出力電圧V1となる。従って、フィルタ出力電圧V1は第1PWM信号pwm1のオンデューティ情報を示す。
Here, FIG. 4 is a diagram illustrating a configuration example of the
また、図5は、オン時間タイマー164の一構成例を示す図である。オン時間タイマー164は、定電流回路Icと、コンデンサC164と、コンパレータCP164と、を有する所謂ランプカウンターである。電源電圧Vccとグランド電位との間には、定電流回路IcとコンデンサC164が直列に接続され、その接続点はコンパレータCP164の非反転入力端子(+)に接続される。コンパレータCP164の反転入力端子(−)には、フィルタ出力電圧V1が印加される。コンパレータCP164の出力がオン時間タイマー164の出力となる。
In addition, FIG. 5 is a diagram illustrating a configuration example of the on-
オン時間タイマー164がリセットされると、コンデンサC164に蓄えられた電荷が放電される。そして、定電流回路Icによって一定に制御される電流によってコンデンサC164は充電される。コンデンサC164の充電によってコンパレータCP164の非反転入力端子における電圧が、基準電圧としてのフィルタ出力電圧V1に到達するまでの時間tは下記(3)式で表される。
t=C×V1/I (3)
但し、C:コンデンサC164の容量、I:定電流値
When the on-
t=C×V1/I (3)
However, C: capacitance of the capacitor C164, I: constant current value
リセット時はコンパレータCP164の出力はLowであるが、上記時間tが経過してコンパレータCP164の非反転入力端子における電圧が、フィルタ出力電圧V1に到達すると、コンパレータC164の出力はHighとなる。 The output of the comparator CP164 is Low at the time of reset, but when the voltage at the non-inverting input terminal of the comparator CP164 reaches the filter output voltage V1 after the time t has passed, the output of the comparator C164 becomes High.
なお、最小オン時間タイマー163は、図5に示す構成と同様なランプカウンターによって構成することができる。このとき、コンパレータの基準電圧、定電流回路の定電流値、コンデンサの容量は、上記時間tが所定の最小オン時間となるよう適宜設定される。
The minimum on-
最小オン時間タイマー163の出力とオン時間タイマー164の出力は、AND回路145に入力される。AND回路145により、最小オン時間タイマー163とオン時間タイマー165の各出力がともにHighとなったときに、AND回路145の出力はHighとなる。すなわち、最小オン時間タイマー163により計測される所定の最小オン時間と、オン時間タイマー164により計測されるオン時間のうち長い方が計測されたタイミングでAND回路145の出力がHighとなる。従って、オン時間が所定の最小オン時間より短い場合には、所定の最小オン時間に制限されることとなる。AND回路145は、オフタイミング決定部に相当する。
The output of the minimum on-
AND回路145の出力は、第1ラッチ回路141のリセット端子に入力されると共に、OR回路146に入力される。OR回路146には、OCP部19の出力も入力される。OR回路146の出力は、第2ラッチ回路142に入力される。過電流が検出されない通常時は、OCP部19の出力はLowとなるので、AND回路145の出力がHighとなったタイミングで、第1ラッチ回路141と第2ラッチ回路142がともにリセットされる。OR回路146と第2ラッチ回路142からオフ制御部が構成される。
The output of the AND circuit 145 is input to the reset terminal of the
これにより、第1PWM信号pwm1と第2PWM信号pwm2ともにLowレベルに切替わり、第2PWM信号pwm2によってスイッチング素子M1はオフとされ、オン時間が規定される。 As a result, both the first PWM signal pwm1 and the second PWM signal pwm2 are switched to the low level, the switching element M1 is turned off by the second PWM signal pwm2, and the on time is defined.
第1PWM信号pwm1がLowレベルとなると、最小オフ時間タイマー161と1/2オン時間タイマー162がともにリセットされる。最小オフ時間タイマー161は、リセットされると所定の最小オフ時間(固定値)の計測を開始する。スイッチング素子M1がオフのときに差分回路11によってREF端子電圧VTrefをそのまま出力したり、出力を保持するが、スイッチング素子M1をオフした直後にスイッチング電圧Vswにリンギングが生じるため、リンギングが安定するまでの時間を確保する必要があり、上記の所定の最小オフ時間を定めている。
When the first PWM signal pwm1 becomes Low level, both the minimum off-
最小オフ時間タイマーは、図5に示す構成と同様なランプカウンターによって構成することができる。このとき、コンパレータの基準電圧、定電流回路の定電流値、コンデンサの容量は、上記時間tが所定の最小オフ時間となるよう適宜設定される。 The minimum off time timer can be configured by a lamp counter similar to the configuration shown in FIG. At this time, the reference voltage of the comparator, the constant current value of the constant current circuit, and the capacitance of the capacitor are appropriately set so that the time t becomes a predetermined minimum off time.
また、1/2オン時間タイマー162は、リセットされると、オン時間の50%の時間の計測を開始する。ここで、スイッチング素子M1がオンであるときに1次巻線L1に流れる1次側電流Ipが上昇し、スイッチング素子M1がオフとされると、2次巻線L2に流れる2次側電流Isには、1次側電流のピーク値に巻数比を乗じて得られるピーク値が生じる。そして、時間の経過とともに徐々に2次側電流は減少する。図6は、スイッチング素子M1をオフとしたときの2次側電流Isの減少の様子を示す一例の図である。図6のように、2次側電流Isは、オフとした時点でのピーク値Ispkから徐々に減少して、放電時間toff2が経過したときにゼロとなる。放電時間toff2の50%(1/2toff2)の時間までの放電では、平均的な放電量(面積S1)に対して面積S2の放電量だけ放電量が多くなるので、効率的な放電が可能となる。逆に、放電時間toff2の50%を超えると、効率が悪化してしまう。
When the 1/2 ON
従って、放電時間(すなわちオフ時間)を放電時間toff2の50%まで延長できればよいことになるが、実際の放電時間toff2はトランスTr1および負荷状況に依存するので推測することが困難である。よって、本実施形態では、放電時間toff2の50%に類似する目安として、オン時間の50%までオフ時間を延長することとしている。 Therefore, it suffices if the discharge time (that is, the off time) can be extended to 50% of the discharge time toff2, but it is difficult to estimate because the actual discharge time toff2 depends on the transformer Tr1 and the load condition. Therefore, in the present embodiment, the off time is extended to 50% of the on time as a standard similar to 50% of the discharge time toff2.
具体的には、図4に示すフィルタ17の構成において、フィルタ出力電圧V1を抵抗値の等しい抵抗R171、R172によって分圧して第2出力端子T173からフィルタ出力電圧V2として出力する。これにより、フィルタ出力電圧V2は、フィルタ出力電圧V1の50%となる。そして、図5に示すランプカウンターの構成と同様に1/2オン時間タイマー162を構成し、コンパレータの基準電圧としてフィルタ出力電圧V2を印加させる。これにより、1/2オン時間タイマー162は、リセットされて出力がLowとなってからオン時間の50%を計測した時点で出力をHighとする。
Specifically, in the configuration of the
AND回路144には、最小オフ時間タイマー161と1/2オン時間タイマー162の各出力が入力される。AND回路144の出力は、最小オフ時間タイマー161と1/2オン時間タイマー162の各出力がともにHighとなったときにHighとされる。すなわち、所定の最小オフ時間と、オン時間の50%のうち長い方が最小オフ時間として選択されて設定されることになる。AND回路144は、最小オフ時間設定部に相当する。
The outputs of the minimum off-
そして、AND回路143には、FETオントリガー信号Tgonと、AND回路144の出力が入力される。これにより、FETオントリガー信号Tgonと、AND回路144の出力がともにHighとなったときに、AND回路143の出力がHighとされる。すなわち、FETオントリガー信号TgonがHighとなるタイミングが上記設定された最小オフ時間経過後であれば、そのタイミングが選択され、上記設定された最小オフ時間の経過したタイミングがFETオントリガー信号TgonがHighとなるタイミングより後であれば、最小オフ時間の経過したタイミングが選択される。つまり、オフ時間は最小オフ時間より短くならないよう制限される。AND回路143は、オンタイミング決定部に相当する。
Then, the FET on-trigger signal Tgon and the output of the AND
AND回路143の出力は、第1ラッチ回路141と第2ラッチ回路142の各セット端子に入力される。よって、AND回路143の出力がHighとされたタイミングで、第1ラッチ回路141と第2ラッチ回路142はともにセットされ、第1PWM信号pwm1と第2PWM信号pwm2はともにHighに切替わる。これにより、スイッチング素子M1はオンとなり、オフ時間が規定される。
The output of the AND
負荷変動によって出力電圧Voutが低下した場合、上記設定された最小オフ時間をオフ時間とするようにスイッチング素子M1がオンとされる。このとき、第1PWM信号pwm1のオンデューティは大きくなり、フィルタ出力電圧V1によって設定されるオン時間が長くなる。このように、第1PWM信号pwm1のオンデューティの情報を用いてオン時間を設定する適応的なオン時間制御を行うことにより、負荷変動に対する応答特性を改善することができる。 When the output voltage Vout decreases due to the load change, the switching element M1 is turned on so that the set minimum off time is the off time. At this time, the on-duty of the first PWM signal pwm1 becomes large, and the on-time set by the filter output voltage V1 becomes long. In this way, by performing the adaptive on-time control in which the on-time is set by using the on-duty information of the first PWM signal pwm1, the response characteristic with respect to the load fluctuation can be improved.
ここで、図7は、負荷変動により出力電圧Voutが低下した過渡応答時の各PWM信号および各タイマー出力の一例を示すタイミングチャートである。なお、図7には、その他にも、AND回路145、144の各出力、およびFETオントリガー信号Tgonも示す。タイミングt1にて、第1PWM信号pwm1と第2PWM信号pwm2がともにHighとされ、スイッチング素子M1がオンとされる。すると、最小オン時間タイマー163とオン時間タイマー164がともにリセットされ、各タイマーの出力はLowとなる。
Here, FIG. 7 is a timing chart showing an example of each PWM signal and each timer output at the time of a transient response in which the output voltage Vout is lowered due to a load change. Note that FIG. 7 also shows the outputs of the AND
そして、最小オン時間タイマー163によって所定の最小オン時間が計測されると、最小オン時間タイマー163の出力がHighとされる(タイミングt2)。その後、オン時間タイマー164によってオン時間が計測されると、オン時間タイマー164の出力がHighとされる(タイミング3)。このタイミングで、AND回路145の出力がHighとなるので、第1ラッチ回路141と第2ラッチ回路142ともにリセットされ、第1PWM信号pwm1と第2PWM信号pwm2がともにLowとされ、スイッチング素子M1はオフとされる。
Then, when the minimum on-
このとき、最小オフ時間タイマー161と1/2オン時間タイマー162はともにリセットされ、各タイマーの出力がLowとなる。その後、最小オフ時間タイマー161によって所定の最小オフ時間が計測されると、最小オフ時間タイマー161の出力がHighとされる(タイミングt4)。その後、1/2オン時間タイマー162によってオン時間の50%の時間が計測されると、1/2オン時間タイマー162の出力がHighとされる(タイミングt5)。ここで、FETオントリガー信号TgonがHighとなったタイミングはタイミングt5より前であるので、タイミングt5にてAND回路143の出力はHighとなる。これにより、第1ラッチ回路141と第2ラッチ回路142はともにセットされ、第1PWM信号pwm1と第2PWM信号pwm2がともにHighとされ、スイッチング素子M1はオンとされる。
At this time, both the minimum off-
このように、所定の最小オフ時間よりも長いオン時間の50%の時間を最小オフ時間として設定するので、所定の最小オフ時間をオフ時間とする場合よりも放電時間を確保することができ、過渡応答を高速化することができる。なお、上記50%という所定割合は一例であって、例えば20%〜80%の割合に設定すれば、一定の効果が奏される。 In this way, 50% of the ON time that is longer than the predetermined minimum OFF time is set as the minimum OFF time, so the discharge time can be secured more than when the predetermined minimum OFF time is set as the OFF time. The transient response can be speeded up. Note that the above-mentioned predetermined ratio of 50% is an example, and if it is set to a ratio of 20% to 80%, for example, a certain effect can be obtained.
また、ここで、仮に最小オフ時間タイマーのみを用いて最小オフ時間を設定する実施形態との比較を図8Aおよび図8Bを用いて説明する。図8Aは、最小オフ時間タイマーのみを用いる比較のための実施形態における各波形例を示すタイミングチャートである。図8Aにおいて、上段から、PWM信号、最小オフ時間タイマーの出力、1次側電流Ip、2次側電流Isの各波形例を示す。 In addition, here, comparison with an embodiment in which the minimum off-timer is used to set the minimum off-time will be described with reference to FIGS. 8A and 8B. FIG. 8A is a timing chart showing an example of each waveform in the embodiment for comparison using only the minimum off-time timer. In FIG. 8A, waveform examples of the PWM signal, the output of the minimum off-timer, the primary-side current Ip, and the secondary-side current Is are shown from the top.
図8Aでは、PWM信号がHighとなってスイッチング素子がオンとなるタイミングt11以降、負荷変動により出力電圧Voutが低下した場合を示す。スイッチング素子がオンの間、1次側電流Ipは増加する。PWM信号がLowとなってスイッチング素子がオフとなるタイミングt12にて、最小オフ時間タイマーがリセットされて所定の最小オフ時間を計測開始する。タイミングt12において、1次側電流Ipはゼロとなり、2次側電流Isが1側電流Ipのピーク値に応じて発生し、以降減少する。 FIG. 8A shows a case where the output voltage Vout is lowered due to load fluctuation after the timing t11 when the PWM signal becomes High and the switching element is turned on. While the switching element is on, the primary side current Ip increases. At the timing t12 when the PWM signal becomes Low and the switching element is turned off, the minimum off-time timer is reset to start measuring a predetermined minimum off-time. At the timing t12, the primary current Ip becomes zero, and the secondary current Is is generated according to the peak value of the primary current Ip, and then decreases.
タイミングt13にて最小オフ時間を計測完了し、最小オフ時間タイマーの出力がHighとなる。ここで、出力電圧Voutの低下によってFETオントリガー信号Tgonは、タイミングt13より前にHighとなっているので、タイミングt13においてPWM信号はHighとされ、スイッチング素子はオンとなる。ここで、2次側電流Isはゼロとなり、1次側電流Ipは、2次側電流Isの値に応じて発生し、以降増加する。そして、タイミングt14において、PWM信号はLowとされ、スイッチング素子はオフとなる。このとき、1次側電流Ipはゼロとなる。 The measurement of the minimum off-time is completed at the timing t13, and the output of the minimum off-timer becomes High. Here, since the FET on-trigger signal Tgon becomes High before the timing t13 due to the decrease in the output voltage Vout, the PWM signal is set to High at the timing t13 and the switching element is turned on. Here, the secondary side current Is becomes zero, and the primary side current Ip is generated according to the value of the secondary side current Is, and increases thereafter. Then, at timing t14, the PWM signal is set to Low and the switching element is turned off. At this time, the primary side current Ip becomes zero.
図8Bは、比較例に係る図8Aと対応する本実施形態におけるタイミングチャートである。図8Bにおいて、上段から、第1PWM信号pwm1(および第2PWM信号pwm2)、最小オフ時間タイマー161の出力、1/2オン時間タイマー162の出力、1次側電流Ip、2次側電流Isの各波形例を示す。
FIG. 8B is a timing chart in the present embodiment, which corresponds to FIG. 8A according to the comparative example. In FIG. 8B, from the top, the first PWM signal pwm1 (and the second PWM signal pwm2), the output of the minimum off-
図8Bにおいて、第1PWM信号pwm1がLowとされてスイッチング素子M1がオフとなるタイミングt12’において、最小オフ時間タイマー161と1/2オン時間タイマー162がともにリセットされ、各タイマーは時間計測を開始する。ここで、1次側電流Ipはゼロとなり、2次側電流Isが発生して以降減少する。図8Bにおいては、最小オフ時間タイマー161が所定の最小オフ時間を計測完了するタイミングt13’よりも後に、1/2オン時間タイマー162がオン時間の50%をタイミングt14’において計測完了する。ここで、出力電圧Voutの低下によってFETオントリガー信号Tgonは、タイミングt14’より前にHighとなっているので、タイミングt14’において第1PWM信号pwm1はHighとされ、スイッチング素子M1はオンとなる。ここで、2次側電流Isはゼロとなり、1次側電流Ipは、2次側電流Isの値に応じて発生し、以降増加する。そして、タイミングt15’において、第1PWM信号pwm1はLowとされ、スイッチング素子M1はオフとなる。このとき、1次側電流Ipはゼロとなる。
In FIG. 8B, at the timing t12′ when the first PWM signal pwm1 is set to Low and the switching element M1 is turned off, both the minimum off-
図8Bでは、図8Aに比べて、所定の最小オフ時間よりも長いオン時間の50%を計測したタイミングでオフ時間が規定されるので、2次側の放電時間を確保することで2次側電流Isをより低い値まで減少させる。これにより、スイッチング素子M1がオンとなったときに生じる1次側電流Ipの値を低くできるので、図8Aにおける1次側電流のピーク値Ippk1からピーク値Ippk2への上昇変化量に比して、図8Bにおける1次側電流のピーク値Ippk1’からピーク値Ippk2’への上昇変化量を抑えることができる。 In FIG. 8B, as compared with FIG. 8A, the off time is defined at the timing when 50% of the on time that is longer than the predetermined minimum off time is measured. Therefore, by ensuring the discharge time of the secondary side, the secondary side is secured. The current Is is reduced to a lower value. As a result, the value of the primary-side current Ip generated when the switching element M1 is turned on can be lowered, so that the amount of increase change from the peak value Ippk1 of the primary-side current to the peak value Ippk2 in FIG. It is possible to suppress the amount of increase change from the peak value Ippk1′ of the primary-side current to the peak value Ippk2′ in FIG. 8B.
また、図8Bでは、図8Aに比して、スイッチング周期(スイッチング周波数)の変動を抑制できることが分かる。 Further, in FIG. 8B, it can be seen that variation in the switching cycle (switching frequency) can be suppressed as compared with FIG. 8A.
なお、所定の最小オフ時間と比較する時間は、オン時間の固定値である所定割合(例えば50%)の時間に限らず、負荷状況に応じて上記所定割合を可変に制御してもよい。 The time compared with the predetermined minimum off time is not limited to the time of the predetermined ratio (for example, 50%) which is the fixed value of the on time, and the predetermined ratio may be variably controlled according to the load situation.
<過電流保護時の動作について>
次に、本実施形態に係る絶縁型スイッチング電源装置10における過電流保護時の動作について図9Aおよび図9Bを用いて説明する。
<Operation during overcurrent protection>
Next, the operation of the insulated switching
図9Aは、本実施形態と比較するための比較例に係る絶縁型スイッチング電源装置における過電流保護時の動作の一例を示すタイミングチャートである。図9Aでは、PWM信号がHighとなってスイッチング素子がオンとなるタイミングt21において、1次側電流Ipが流れ始めて以降上昇する。そして、1次側電流Ipに過電流が生じ、1次側電流Ipが所定のOCPレベルに達したことを検知されたタイミングt22において、PWM信号はLowとされ、スイッチング素子はオフとなる。このとき、1次側電流Ipはゼロとなり、2次側電流Isが発生して以降減少する。 FIG. 9A is a timing chart showing an example of an operation during overcurrent protection in an insulated switching power supply device according to a comparative example for comparison with the present embodiment. In FIG. 9A, at the timing t21 when the PWM signal becomes High and the switching element is turned on, the primary-side current Ip starts to flow and then rises. Then, at timing t22 when it is detected that an overcurrent has occurred in the primary-side current Ip and the primary-side current Ip has reached a predetermined OCP level, the PWM signal is set to Low and the switching element is turned off. At this time, the primary-side current Ip becomes zero and decreases after the secondary-side current Is is generated.
タイミングt22において最小オフ時間タイマーはリセットされ、所定の最小オフ時間を計測開始する。そして、タイミングt23において最小オフ時間が計測完了されると、PWM信号はHighとされ、スイッチング素子はオンとなる。このとき、2次側電流Isはゼロとなり、1次側電流Ipが流れ始めて以降上昇する。そして、1次側電流IpがOCPレベルに達したことが検知されるタイミングt24において、PWM信号はLowとされ、スイッチング素子はオフとなる。このとき、1次側電流Ipはゼロとなり、2次側電流Isが流れ始める。 At the timing t22, the minimum off-timer is reset and starts measuring a predetermined minimum off-time. Then, when the minimum off-time measurement is completed at the timing t23, the PWM signal is set to High and the switching element is turned on. At this time, the secondary side current Is becomes zero and rises after the primary side current Ip starts flowing. Then, at timing t24 when it is detected that the primary current Ip has reached the OCP level, the PWM signal is set to Low and the switching element is turned off. At this time, the primary current Ip becomes zero and the secondary current Is starts to flow.
これに対して、本実施形態においては過電流保護時の動作の一例として、図9Bに示すタイミングチャートとなる。ここで、図2に示すようにOCP部19は、1次側電流Ipの電流値にスイッチング素子M1のオン抵抗値を乗じて得られる電圧値であるスイッチング電圧Vswが所定のリファレンス電圧に達したことを検知することにより、過電流を検知する。
On the other hand, in the present embodiment, the timing chart shown in FIG. 9B is shown as an example of the operation during overcurrent protection. Here, as shown in FIG. 2, in the
図9Bでは、第1PWM信号pwm1および第2PWM信号pwm2がHighとなってスイッチング素子がオンとなるタイミングt21’において、1次側電流Ipが流れ始めて以降増加する。そして、OCP部19によって1次側電流Ipの過電流がタイミングt22’において検知されると、OCP部19はHighの出力信号をOR回路146(図3)に出力する。これにより、OR回路146の出力がHighとなり、第2ラッチ回路142はリセットされ、第2PWM信号pwm2はLowとされ、スイッチング素子M1はオフとなる。このとき、1次側電流Ipはゼロとなり、2次側電流Isが流れ始めて以降減少する。
In FIG. 9B, at the timing t21' when the first PWM signal pwm1 and the second PWM signal pwm2 become High and the switching elements are turned on, the primary current Ip starts to flow and then increases. When the
しかしながら、タイミングt22’において、AND回路145の出力はLowであり、1次側電流IpがOCPレベルに達したため第2PWM信号pwm2はLowとなるが、第1ラッチ回路141はリセットされず、第1PWM信号pwm1はHighを維持する。その後、AND回路145の出力がHighとなるタイミングt23’において、第1ラッチ回路141がリセットされ、第1PWM信号pwm1はLowとなる。このとき、最小オフ時間タイマー161と1/2オン時間タイマー162はともにリセットされ、時間計測を開始する。
However, at timing t22′, the output of the AND circuit 145 is Low and the primary side current Ip reaches the OCP level, so the second PWM signal pwm2 is Low, but the
そして、最小オフ時間タイマー161が所定の最小オフ時間を計測完了するタイミングt24’よりも後に、タイミングt25’において1/2オン時間タイマー162はオン時間の50%の時間を計測完了する。またこのとき、過電流状態により出力電圧Voutが低いので、FETオントリガー信号Tgonは既にHighとなっている。従って、タイミング25’において、第1ラッチ回路141と第2ラッチ回路142ともにセットされ、第1PWM信号pwm1と第2PWM信号pwm2ともにHighとされる。これにより、スイッチング素子M1はオンとなる。このとき、2次側電流Isはゼロとなり、1次側電流Ipは流れ始めて以降増加する。
Then, after the timing t24' at which the minimum off-
そして、1次側電流IpがOCPレベルに達したことがOCP部19により検知されるタイミングt26’において、第2PWM信号pwm2がLowとされ、スイッチング素子M1はオフとなる。このとき、1次側電流Ipはゼロとなり、2次側電流Isが流れ始めて以降減少する。
Then, at the timing t26' when the
このように本実施形態においては、過電流を検知したタイミングt22’でスイッチング素子M1はオフとするが、その後のタイミングt23’にて遅れて第1PWM信号pwm1をLowとして最小オフ時間タイマー161と1/2オン時間タイマー162をリセットするので、タイミングt22’〜t23’の期間T1だけ2次側での放電時間が延びる。更に、本実施形態では、1/2オン時間タイマー162によって所定の最小オフ時間よりも長い期間T2を計測することでオフ期間を規定するので、より放電時間が延びる。
As described above, in the present embodiment, the switching element M1 is turned off at the timing t22′ when the overcurrent is detected, but at the subsequent timing t23′, the first PWM signal pwm1 is set to Low and the minimum off-
これにより、比較例に係る図9Aで示す1次側電流Ipの流れ始めの値の上昇変化量ΔIpよりも、本実施形態に係る図9Bで示す1次側電流Ipの流れ始めの値の上昇変化量ΔIp’を抑えることができる。図9Aでは、上昇変化量ΔIpが大きくなり、1次側電流IpがOCPレベルにすぐに達してしまうので(タイミングt24)、1次側における充電時間が短くなり、出力電圧の上昇が遅くなる。これに対して、図9Bでは、上昇変化量ΔIp’を抑えることにより、1次側電流IpがOCPレベルに達するまでの時間(タイミングt25’〜t26’)を長くすることで、1次側における充電時間を確保して、出力電圧Voutの上昇を速めることができる。 As a result, the increase in the value at the beginning of the flow of the primary current Ip shown in FIG. 9B according to the present embodiment is higher than the amount of change ΔIp in the increase of the value at the beginning of the flow of the primary current Ip according to the comparative example. The amount of change ΔIp′ can be suppressed. In FIG. 9A, the amount of increase change ΔIp becomes large and the primary side current Ip reaches the OCP level immediately (timing t24), so that the charging time on the primary side becomes short and the rise of the output voltage becomes slow. On the other hand, in FIG. 9B, by suppressing the amount of increase change ΔIp′, the time (timing t25′ to t26′) until the primary side current Ip reaches the OCP level is lengthened, so that The charging time can be secured and the rise of the output voltage Vout can be accelerated.
<差分回路の出力タイミング制御について>
次に、本実施形態に係る絶縁型スイッチング電源装置10における差分回路11の出力タイミング制御について説明する。先述したように、差分回路11は、スイッチング素子M1がオフのときにREF端子電圧VTrefをそのまま出力したり、出力を保持する。差分回路11による出力タイミングを制御する構成について図10に示す。図10に示すタイマー部16は、タイミング制御部に相当する。
<Regarding output timing control of difference circuit>
Next, output timing control of the
図10に示すタイマー部16は、最小オフ時間タイマー1611、1/2オン時間タイマー1621、インバータ166、AND回路167、マスク期間タイマー168、およびラッチ回路169を有している。なお、図10に示すタイマー部16は、先述した図3に示すタイマー部16と同一のものであり、すなわち、図3のタイマー部16では、図10に示す構成を省略しているが、実際にはその構成を更に有している。
The
最小オフ時間タイマー1611は、最小オフ時間タイマー161が計測する所定の最小オフ時間の95%の時間を計測する。1/2オン時間タイマー1621は、図5に示すランプカウンターと同様に構成し、コンパレータの基準電圧としてフィルタ17が出力する出力電圧V3を印加させる。出力電圧V3は、先述した出力電圧V2(図4)の95%の電圧である。これにより、1/2オン時間タイマー1621は、オン時間の50%の更に95%の時間を計測する。なお、最小オフ時間タイマー1611および1/2オン時間タイマー1621についての95%という割合は一例であって、100%より小さい割合であれば他の割合を用いてもよい(例えば70%以上の割合)。
The minimum off-
インバータ166には、第1ラッチ回路141が出力する第1PWM信号pwm1が入力される。最小オフ時間タイマー1611、1/2オン時間タイマー1621、およびインバータ166の各出力は、AND回路167に入力される。AND回路167の出力は、ラッチ回路169のリセット端子に入力される。
The first PWM signal pwm1 output from the
マスク期間タイマー168は、所定のマスク期間(例えば240nsec)を計測する。マスク期間タイマー168の出力は、ラッチ回路169のセット端子に入力される。ラッチ回路169の出力はスイッチタイミング信号SWTとしてサンプルホールド回路12に入力される。
The
このような構成の動作について説明すると、第1PWM信号pwm1(および第2PWM信号pwm2)がLowとなり、スイッチング素子M1がオフとなると、マスク期間タイマー168はリセットされて時間計測を開始して出力がLowとなり、インバータ166の出力はHighとなる。このとき、最小オフ時間タイマー1611と1/2オン時間タイマー1621ともにリセットされ、時間計測を開始し、各タイマーの出力はLowとなる。なお、各時間計測が完了すると、各タイマーの出力はHighとなる。
Explaining the operation of such a configuration, when the first PWM signal pwm1 (and the second PWM signal pwm2) becomes Low and the switching element M1 is turned off, the
マスク期間タイマー168は、所定のマスク期間を計測すると、出力をHighとする。すると、ラッチ回路169はセットされ、スイッチタイミング信号SWTをHighとする。これにより、差分回路11に含まれるスイッチ(不図示)はオンとなり、差分回路11はREF端子電圧VTrefをそのまま出力VTref2として出力する動作を開始する。
The
その後、最小オフ時間タイマー1611によって所定の最小オフ時間の95%が計測されるタイミングと、1/2オン時間タイマー1621によってオン時間の50%の更に95%が計測されるタイミングのうち、遅い方のタイミングにてAND回路167はHighとなる。すると、ラッチ回路169はリセットされ、スイッチタイミング信号SWTをLowとする。これにより、差分回路11に含まれるスイッチはオフとされ、差分回路11はオンからオフへの切替タイミングにおける出力VTref2を保持する。
After that, the timing at which 95% of the predetermined minimum off time is measured by the minimum off-
ここで、スイッチング素子M1をオフとしたときのスイッチング電圧Vswの波形例を図11に示す。図11に示すように、スイッチング素子M1をオフとした直後は、トランスTr1の1次巻線L1が有する漏れインダクタンスを起因として、スイッチング電圧Vswにリンギングが生じる。そこで、マスク期間タイマー168によってマスク期間Tmskだけマスキングすることにより、リンギングが生じる期間はREF端子電圧VTrefをそのまま出力する動作を行わないようにしている。
Here, FIG. 11 shows a waveform example of the switching voltage Vsw when the switching element M1 is turned off. As shown in FIG. 11, immediately after the switching element M1 is turned off, ringing occurs in the switching voltage Vsw due to the leakage inductance of the primary winding L1 of the transformer Tr1. Therefore, the
マスク期間Tmskが経過するとREF端子電圧VTrefをそのまま出力する動作が開始される。その後、所定の最小オフ時間の95%の時間Tmin_offと、オン時間の50%の更に95%の時間T1/2onのうち、長い方が経過したときに、出力の保持が行われる(図11の例ではT1/2onの方が長い)。Tmin_offの方が長い場合は、所定の最小オフ時間が経過するタイミング以降においてスイッチング素子M1はオンとされ、T1/2onの方が長い場合は、オン時間の50%が経過するタイミング以降においてスイッチング素子M1はオンとされる。従って、出力の保持が行われるタイミングは、スイッチング素子M1がオンとなるタイミングよりも前であるので、2次側電流Isが流れているときに出力の保持を行うことができる。すなわち、スイッチング素子M1がオンとなるタイミングと出力を保持するタイミングが重なって、出力に異常が生じることを抑制できる。 When the mask period Tmsk has elapsed, the operation of directly outputting the REF terminal voltage VTref is started. Thereafter, the output is held when the longer one of the predetermined minimum off-time 95% of the time Tmin_off and the on-time 50% of the further 95% of the time T1/2on (in FIG. 11). In the example, T1/2on is longer). When Tmin_off is longer, the switching element M1 is turned on after the predetermined minimum off time has elapsed, and when T1/2on is longer, the switching element M1 is turned on after 50% of the on time has elapsed. M1 is turned on. Therefore, the output is held before the timing when the switching element M1 is turned on, so that the output can be held when the secondary current Is is flowing. That is, it is possible to prevent the output from being abnormal due to the timing at which the switching element M1 is turned on and the timing at which the output is held overlapping.
また、REF端子電圧VTrefはフライバック電圧VORを帰還した信号であり、フライバック電圧VORは上記(1)式で表される。(1)式のうちダイオードD2の順方向電圧Vf分が誤差分となるので、2次側電流Isがゼロに近づくほど、Vfが小さくなり、誤差は小さくなる。すなわち、時間的に後になるほど出力を保持するタイミングとしては適切なものとなる。T1/2onがTmin_offよりも長い場合は、出力を保持するタイミングを時間的により後とすることができる。 Further, the REF terminal voltage VTref is a signal obtained by feeding back the flyback voltage VOR, and the flyback voltage VOR is represented by the above formula (1). Since the forward voltage Vf of the diode D2 in the equation (1) is the error, Vf becomes smaller and the error becomes smaller as the secondary current Is approaches zero. That is, the later the time, the more appropriate the timing for holding the output. When T1/2on is longer than Tmin_off, the timing for holding the output can be later in time.
<スイッチング素子に関する変形例>
次に、以上説明した本実施形態に係る絶縁型スイッチング電源装置の変形例について述べる。変形例に係る絶縁型スイッチング電源装置10’の構成を図12に示す。図12に示す絶縁型スイッチング電源装置10’は、電源制御IC1’を備えている。
<Modifications regarding switching element>
Next, a modified example of the insulated switching power supply device according to the present embodiment described above will be described. FIG. 12 shows the configuration of an insulated switching power supply device 10' according to a modification. The insulated switching power supply device 10' shown in FIG. 12 includes a power supply control IC 1'.
電源制御IC1’は、主スイッチング素子M11と、副スイッチング素子M12と、抵抗R12と、コンパレータCPと、を有する構成としている。なお、電源制御IC1’において、図12で示す構成以外の構成部については先述した実施形態(図2)と同様である。
The power supply control IC 1'includes a main switching element M11, a sub switching element M12, a resistor R12, and a comparator CP. In addition, in the power
NチャネルMOSFETで構成される主スイッチング素子M11は、スイッチング駆動されることで、絶縁型スイッチング電源装置10’による出力電圧Voutの生成に寄与するスイッチング素子である。主スイッチング素子M11のドレイン(電流流入端)は、スイッチング出力端子T3に接続され、ソース(電流流出端)はグランド端子T41に接続される。 The main switching element M11 composed of an N-channel MOSFET is a switching element that contributes to the generation of the output voltage Vout by the isolated switching power supply device 10' when it is switching-driven. The drain (current inflow end) of the main switching element M11 is connected to the switching output terminal T3, and the source (current outflow end) is connected to the ground terminal T41.
副スイッチング素子M12は、NチャネルMOSFETで構成される。副スイッチング素子M12のドレイン(電流流入端)は、抵抗R12を介して、主スイッチング素子M11のドレインとスイッチング出力端子T3との接続点に接続される。副スイッチング素子M12のソース(電流流出端)は、グランド端子T42に接続される。 The sub switching element M12 is composed of an N-channel MOSFET. The drain (current inflow end) of the sub switching element M12 is connected to the connection point between the drain of the main switching element M11 and the switching output terminal T3 via the resistor R12. The source (current outflow end) of the sub switching element M12 is connected to the ground terminal T42.
主スイッチング素子M11のゲート(制御端)には、不図示のドライバの出力端が接続される。コンパレータCPの非反転入力端子(+)には、スイッチング素子M11のゲートが接続される。コンパレータCPの反転入力端子(−)には、所定の閾値電圧Vth1が基準電圧として印加される。コンパレータCPの出力端は、副スイッチング素子M12のゲート(制御端)に接続される。コンパレータCPは、電圧印加部に相当する。 The output terminal of a driver (not shown) is connected to the gate (control terminal) of the main switching element M11. The gate of the switching element M11 is connected to the non-inverting input terminal (+) of the comparator CP. A predetermined threshold voltage Vth1 is applied as a reference voltage to the inverting input terminal (−) of the comparator CP. The output end of the comparator CP is connected to the gate (control end) of the sub switching element M12. The comparator CP corresponds to a voltage applying section.
ここで、主スイッチング素子M11と副スイッチング素子M12を用いた構成の動作を図13を参照して説明する。図13は、主スイッチング素子M11をオフさせるときの各波形の一例を示すタイミングチャートである。図13において、上段から、主スイッチング素子M11のゲート電圧Vg11、副スイッチング素子M12のゲート電圧Vg12、主スイッチング素子M11を流れる電流(ドレイン電流)I11、2次側電流Is、スイッチング電圧Vsw、および副スイッチング素子M12を流れる電流(ドレイン電流)I12を示す。 Here, the operation of the configuration using the main switching element M11 and the sub switching element M12 will be described with reference to FIG. FIG. 13 is a timing chart showing an example of each waveform when turning off the main switching element M11. In FIG. 13, from the top, the gate voltage Vg11 of the main switching element M11, the gate voltage Vg12 of the sub switching element M12, the current (drain current) I11 flowing through the main switching element M11, the secondary side current Is, the switching voltage Vsw, and the sub voltage A current (drain current) I12 flowing through the switching element M12 is shown.
主スイッチング素子M11がオン(副スイッチング素子M12はオフ)のときにタイミングt31で、不図示のドライバによって主スイッチング素子M11をオフとすべく主スイッチング素子M11のゲート容量からの電荷の引抜きが開始される。すると、主スイッチング素子M11のゲート電圧Vg11は減少する。そして、ゲート電圧Vg11がミラー電圧Vmに達してから、ミラー電圧Vmより低下するタイミングt32において、電流I11は減少を開始し、スイッチング電圧Vswは立ち上がりを開始する。そして、ゲート電圧Vg11が閾値電圧Vth1に達すると、コンパレータCPの出力はLowとなる(タイミングt33)。これにより、副スイッチング素子M12のゲート容量からの電荷の引抜きが開始され、ゲート電圧Vg12は減少を開始する。そして、ゲート電圧Vg11が主スイッチング素子M11の閾値電圧Vth11に達すると、電流I11はゼロとなる(タイミングt34)。 When the main switching element M11 is on (the sub switching element M12 is off), at timing t31, withdrawal of charges from the gate capacitance of the main switching element M11 is started by a driver (not shown) so as to turn off the main switching element M11. It Then, the gate voltage Vg11 of the main switching element M11 decreases. Then, at the timing t32 when the gate voltage Vg11 reaches the mirror voltage Vm and then drops below the mirror voltage Vm, the current I11 starts decreasing and the switching voltage Vsw starts rising. Then, when the gate voltage Vg11 reaches the threshold voltage Vth1, the output of the comparator CP becomes Low (timing t33). As a result, the extraction of charges from the gate capacitance of the sub switching element M12 is started, and the gate voltage Vg12 starts decreasing. Then, when the gate voltage Vg11 reaches the threshold voltage Vth11 of the main switching element M11, the current I11 becomes zero (timing t34).
タイミングt32から、ゲート電圧Vg12が副スイッチング素子Vg12の閾値電圧Vth12に達するタイミングt35までの期間で、オンである副スイッチング素子M12を電流I12が流れる。タイミングt35で、副スイッチング素子M12はオフとなり、電流I12は流れなくなる。従って、タイミングt32から主スイッチング素子M11の電流I11がゼロとなるタイミングt34までの期間は、主スイッチング素子M11、副スイッチング素子M12ともにオンである。そして、タイミングt34からタイミングt35までの期間は、主スイッチング素子M11はオフで、副スイッチング素子M12はオンである。そして、タイミングt35以降に、主スイッチング素子M11、副スイッチング素子M12ともにオフとなる。 During the period from the timing t32 to the timing t35 when the gate voltage Vg12 reaches the threshold voltage Vth12 of the sub switching element Vg12, the current I12 flows through the sub switching element M12 which is on. At timing t35, the sub switching element M12 is turned off and the current I12 stops flowing. Therefore, during the period from the timing t32 to the timing t34 when the current I11 of the main switching element M11 becomes zero, both the main switching element M11 and the sub switching element M12 are on. Then, in the period from the timing t34 to the timing t35, the main switching element M11 is off and the sub switching element M12 is on. Then, after the timing t35, both the main switching element M11 and the sub switching element M12 are turned off.
ここで、トランスTr1の1次巻線L1は漏れインダクタンスを有しており、スイッチング素子がオンのときにこの漏れインダクタンスにも電流が流れてエネルギーが蓄積されるが、他の巻線と結合していないため電力移行がされない。これにより、仮に副スイッチング素子M12を設けない場合、主スイッチング素子M11をオフとしたときにスイッチング電圧Vswにリンギングが大きく、且つ長い期間生じる。 Here, the primary winding L1 of the transformer Tr1 has a leakage inductance, and when the switching element is on, a current also flows through this leakage inductance to accumulate energy, but it is coupled with other windings. There is no power transfer. Accordingly, if the sub switching element M12 is not provided, ringing is large in the switching voltage Vsw when the main switching element M11 is turned off, and a long period occurs.
そこで、本実施形態では、副スイッチング素子M12を設けて、主スイッチング素子M11をオフさせるときに副スイッチング素子M12に電流I12を流すことで、スイッチング電圧Vswに生じるリンギングを抑えることができる。図12には、副スイッチング素子M12を仮に設けない場合にスイッチング電圧Vswに生じるリンギング(破線)のピーク値を、本実施形態では実線で示すスイッチング電圧Vswのピーク値まで低下させることができることを示している。 Therefore, in the present embodiment, by providing the sub switching element M12 and causing the current I12 to flow through the sub switching element M12 when turning off the main switching element M11, it is possible to suppress ringing occurring in the switching voltage Vsw. FIG. 12 shows that the peak value of ringing (broken line) that occurs in the switching voltage Vsw when the sub-switching element M12 is not provided can be reduced to the peak value of the switching voltage Vsw shown by the solid line in the present embodiment. ing.
従来、リンギングを抑えるためにスナバ回路を用いることがあったが、スナバ回路はユーザにとって設計が困難な回路であり、設計に失敗するとスイッチング素子が破壊される虞があった。本実施形態により、このようなスナバ回路を用いずともリンギングを抑えることが可能となる。 Conventionally, a snubber circuit has been used to suppress ringing, but the snubber circuit is a circuit that is difficult for the user to design, and if the design fails, the switching element may be destroyed. According to the present embodiment, it is possible to suppress ringing without using such a snubber circuit.
上述のように、コンパレータCPの閾値電圧Vth1は、主スイッチング素子M11のミラー電圧Vmと、主スイッチング素子M11自身の閾値電圧Vth11との間に設定しており、その理由を説明する。まず、主スイッチング素子M11に流れる電流I11は、ゲート電圧Vg11がミラー電圧Vmより低下するときから減少し、ゲート電圧Vg11が閾値電圧Vth11に達するときにゼロとなる。閾値電圧Vth1がミラー電圧Vm以上に設定された場合、ゲート電圧Vg11が閾値電圧Vth1〜ミラー電圧Vmとなる期間では、副スイッチング素子M12にはほぼ電流が流れないため、その期間は機能しないことになる。一方、閾値電圧Vth1が閾値電圧Vth11以下に設定された場合は、ゲート電圧Vg12が閾値電圧Vth12に達するタイミングが遅れてしまい、副スイッチング素子M12に電流I12が過剰に流れてしまう。従って、閾値電圧Vth1は、ミラー電圧Vmより低く、さらには、ミラー電圧Vmと閾値電圧Vth11との間に設定することが好ましい。 As described above, the threshold voltage Vth1 of the comparator CP is set between the mirror voltage Vm of the main switching element M11 and the threshold voltage Vth11 of the main switching element M11 itself, and the reason will be described. First, the current I11 flowing through the main switching element M11 decreases from when the gate voltage Vg11 falls below the mirror voltage Vm, and becomes zero when the gate voltage Vg11 reaches the threshold voltage Vth11. When the threshold voltage Vth1 is set to be equal to or higher than the mirror voltage Vm, during the period in which the gate voltage Vg11 is the threshold voltage Vth1 to the mirror voltage Vm, almost no current flows in the sub switching element M12, so that the period does not function. Become. On the other hand, when the threshold voltage Vth1 is set to be equal to or lower than the threshold voltage Vth11, the timing when the gate voltage Vg12 reaches the threshold voltage Vth12 is delayed, and the current I12 excessively flows in the sub switching element M12. Therefore, it is preferable that the threshold voltage Vth1 is lower than the mirror voltage Vm, and further, it is set between the mirror voltage Vm and the threshold voltage Vth11.
また、抵抗R12を設けているのは、電流I12を制限するためである。主スイッチング素子M11がオンのときに副スイッチング素子M12がオンとなる期間(タイミングt32〜t34)があるが、この期間において、スイッチング出力端子T3からグランド端子T41、T42の間に流れる電流としては、抵抗の低い主スイッチング素子M11側に電流が流れ、副スイッチング素子M12には抵抗R12によって電流はほぼ流れない。電流I12を仮に流し過ぎると、主スイッチング素子M11をオフとしたときにスイッチング電圧Vswの立ち上がりの電圧が異常に低くなってしまうからである。 The resistor R12 is provided to limit the current I12. There is a period (timing t32 to t34) in which the sub switching element M12 is turned on when the main switching element M11 is turned on. During this period, the current flowing between the switching output terminal T3 and the ground terminals T41 and T42 is: A current flows to the side of the main switching element M11 having a low resistance, and almost no current flows to the sub switching element M12 due to the resistance R12. This is because if the current I12 is made to flow too much, the rising voltage of the switching voltage Vsw becomes abnormally low when the main switching element M11 is turned off.
また、本実施形態において、主スイッチング素子M11と副スイッチング素子M12は、同じ工程で製造されることが好ましく、主スイッチング素子M11は副スイッチング素子M12よりサイズが大きい(例えば1000:1)。同じ工程で製造されるため、主スイッチング素子M11と副スイッチング素子M12は同じバラツキとなり、同じ特性を有する。従って、ゲート電圧の降下開始からゼロとなるまで(或いはスイッチング素子の閾値電圧に達するまで)の時間は、主スイッチング素子M11と副スイッチング素子M12でほぼ同じであり、主スイッチング素子M11の電流I11がゼロとなるとき、副スイッチング素子M12がオンしていることが保証される。また、主スイッチング素子M11のサイズが大きいと、定常のオン状態で流れる電流が大きく、共振現象を生じさせる寄生キャパシタの容量も大きくなり、副スイッチング素子M12によってリンギングを抑制する効果は大きくなる。 Further, in the present embodiment, the main switching element M11 and the sub switching element M12 are preferably manufactured in the same process, and the main switching element M11 is larger than the sub switching element M12 (for example, 1000:1). Since they are manufactured in the same process, the main switching element M11 and the sub switching element M12 have the same variations and have the same characteristics. Therefore, the time from the start of the drop of the gate voltage until it becomes zero (or the threshold voltage of the switching element is reached) is almost the same in the main switching element M11 and the sub switching element M12, and the current I11 of the main switching element M11 is When it becomes zero, it is guaranteed that the sub-switching element M12 is on. Further, when the size of the main switching element M11 is large, a large amount of current flows in a steady ON state, the capacity of a parasitic capacitor that causes a resonance phenomenon also increases, and the effect of suppressing ringing by the sub switching element M12 increases.
なお、上記のようにコンパレータCPを用いる構成の代わりに、主スイッチング素子M11のゲートに印加させる電圧を遅延させて副スイッチング素子M12のゲートに印加させるフィルタ等の遅延回路を用いた構成としてもよい。例えば、主スイッチング素子M11の電流I11がゼロとなる前に遅延時間が経過し、主スイッチング素子M11の電流がゼロのときに副スイッチング素子M12がオンを保持するようにすれば、リンギングを抑制することができる。 Instead of using the comparator CP as described above, a delay circuit such as a filter that delays the voltage applied to the gate of the main switching element M11 and applies it to the gate of the sub switching element M12 may be used. .. For example, if the delay time elapses before the current I11 of the main switching element M11 becomes zero and the sub switching element M12 keeps ON when the current of the main switching element M11 is zero, ringing is suppressed. be able to.
<その他>
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
<Other>
Although the embodiment of the present invention has been described above, the embodiment can be variously modified within the scope of the gist of the present invention.
例えば、スイッチング素子は、電源制御ICが備えるのではなく、その外部に設けられるようにしてもよい。 For example, the switching element may be provided outside the power supply control IC instead of being provided in the power supply control IC.
また、本発明に係る絶縁型スイッチング電源装置は、例えば、ソーラーインバータ、FAインバータ、蓄電システム等の産業機器インバータなどに用いることが好適である。 The insulated switching power supply device according to the present invention is suitable for use in, for example, a solar inverter, an FA inverter, an industrial equipment inverter such as a power storage system, or the like.
本発明は、例えば、インバータ用の絶縁型スイッチング電源装置に利用することができる。 INDUSTRIAL APPLICABILITY The present invention can be used, for example, in an insulated switching power supply device for an inverter.
1 電源制御IC
10 絶縁型スイッチング電源装置
Tr1 トランス
L1 1次巻線
L2 2次巻線
D2 ダイオード
C2 平滑コンデンサ
T1 電源端子
T2 帰還端子
T3 スイッチング出力端子
T4 グランド端子
T5 REF端子
R11、R12 抵抗
11 差分回路
13 コンパレータ
14 ロジック部
15 ドライバ
16 タイマー部
17 フィルタ
18 リップル生成部
19 OCP部
M1 スイッチング素子
141 第1ラッチ回路
142 第2ラッチ回路
143〜145 AND回路
146 OR回路
161 最少オフ時間タイマー
162 1/2オン時間タイマー
163 最小オン時間タイマー
164 オン時間タイマー
165 インバータ
166 インバータ
167 AND回路
168 マスク期間タイマー
169 ラッチ回路
1611 最少オフ時間タイマー
1621 1/2オン時間タイマー
M11 主スイッチング素子
M12 副スイッチング素子
R12 抵抗
CP コンパレータ
T41、T42 グランド端子
1 Power supply control IC
10 Insulated switching power supply device Tr1 Transformer L1 Primary winding L2 Secondary winding D2 Diode C2 Smoothing capacitor T1 Power supply terminal T2 Feedback terminal T3 Switching output terminal T4 Ground terminal T5 REF terminal R11,
13
Claims (8)
前記1次巻線の一端に入力電圧の印加端が接続され、前記1次巻線の他端に前記スイッチング素子が接続されるフライバック方式の絶縁型スイッチング電源装置に用いられる電源制御装置であって、
1次側電流の過電流を検知するOCP部(過電流保護部)と、
前記過電流が検知されると前記スイッチング素子をオフとさせるオフ制御部と、
前記オフ制御部によりオフされてから遅延したタイミングで所定の最小オフ時間を計測する第1タイマーと、
フライバック電圧を帰還した帰還信号に基づいて前記スイッチング素子をオンとするオントリガー信号を生成するオントリガー信号生成部と、
前記計測された最小オフ時間と前記オントリガー信号とに基づいて前記スイッチング素子をオンとするタイミングを決定するオンタイミング決定部と、
を備えることを特徴とする電源制御装置。 A transformer including a primary winding and a secondary winding, and a switching element,
A power supply control device used for a flyback type insulated switching power supply device in which an input voltage application terminal is connected to one end of the primary winding and the switching element is connected to the other end of the primary winding. hand,
An OCP section (overcurrent protection section) that detects an overcurrent of the primary side current;
An off controller for turning off the switching element when the overcurrent is detected;
A first timer for measuring a predetermined minimum off time at a timing delayed after being turned off by the off control unit;
An on-trigger signal generation unit that generates an on-trigger signal that turns on the switching element based on a feedback signal obtained by feeding back a flyback voltage,
An on-timing determining unit that determines a timing for turning on the switching element based on the measured minimum off-time and the on-trigger signal,
A power supply control device comprising:
前記第1タイマーにより計測される前記所定の最小オフ時間と、前記第2タイマーにより計測される時間とを比較して長い方を最小オフ時間と設定する最小オフ時間設定部と、をさらに備え、
前記オンタイミング決定部は、前記設定された最小オフ時間と前記オントリガー信号とに基づいて前記スイッチング素子をオンとするタイミングを決定する、ことを特徴とする請求項1に記載の電源制御装置。 A second timer that starts measuring a predetermined percentage of the on-time at the same timing as the first timer;
The predetermined minimum off-time measured by the first timer, and a minimum off-time setting unit that compares the time measured by the second timer and sets the longer one as the minimum off-time,
The power supply control device according to claim 1, wherein the on-timing determination unit determines a timing for turning on the switching element based on the set minimum off-time and the on-trigger signal.
前記第3タイマーの出力が入力される第1ラッチ回路と、
前記OCP部の出力と前記第3タイマーの出力が入力されるOR回路と、
前記OR回路の出力が入力される第2ラッチ回路と、をさらに備え、
前記オフ制御部は、前記OR回路と前記第2ラッチ回路とを含み、
前記第2ラッチ回路から出力される第2PWM信号は、前記スイッチング素子を駆動するドライバへ入力され、
前記第1ラッチ回路から出力される第1PWM信号は、前記第1タイマーに入力され、
前記オンタイミング決定部の出力は、前記第1ラッチ回路および前記第2ラッチ回路に入力される、ことを特徴とする請求項1〜請求項6のいずれか1項に記載の電源制御装置。 A third timer that measures the on time,
A first latch circuit to which the output of the third timer is input;
An OR circuit to which the output of the OCP section and the output of the third timer are input,
A second latch circuit to which the output of the OR circuit is input,
The off control unit includes the OR circuit and the second latch circuit,
The second PWM signal output from the second latch circuit is input to a driver that drives the switching element,
The first PWM signal output from the first latch circuit is input to the first timer,
The power supply control device according to claim 1, wherein an output of the on-timing determining unit is input to the first latch circuit and the second latch circuit.
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