JP6700780B2 - 電源装置及び画像形成装置 - Google Patents

Description

本発明は、二次側に同期整流回路を備えたスイッチング電源回路を有する電源装置及び、その電源装置を備えた画像形成装置に関する。

商用電源等の交流電圧を直流電圧に変換する電源装置において、電源装置の消費電力を低減するため、電源装置の効率を改善することが求められている。ここで、電源装置の効率とは、電源装置に供給された電力に対する、電源装置が出力する電力の比率である。電源装置の効率を改善するための同期整流方式を用いた公知例としては、例えば、特許文献１や特許文献２のような電源装置が提案されている。

特開２０１３−０９９１４４号公報 特開２０００−０２３４５６号公報

しかし、電源装置の軽負荷状態においても、同期整流回路を動作させた状態で、電源装置の軽負荷状態の効率を改善することが求められている。

本発明は、このような状況のもとでなされたもので、同期整流回路を動作させた状態で、電源装置の軽負荷状態の効率を改善することを目的とする。

上述した課題を解決するために、本発明は、以下の構成を備える。

（１）一次巻線と二次巻線とを有するトランスと、前記一次巻線への電力の供給又は遮断を行う第一のスイッチング素子と、前記二次巻線に誘起された電圧を整流するための第二のスイッチング素子と、前記第二のスイッチング素子によって整流され、且つ、平滑された、前記二次巻線からの出力電圧を検知するフィードバック手段と、前記フィードバック手段の検知結果に基づいて前記第一のスイッチング素子のスイッチング動作を制御する第一の制御手段と、前記第二のスイッチング素子のスイッチング動作を制御する第二の制御手段と、を備え、交流電源の電圧を変換し、負荷に前記出力電圧を供給する電源装置であって、前記二次巻線に誘起された第一の電圧に応じた電源電圧と、前記二次巻線に誘起された前記第一の電圧とは異なる第二の電圧に応じた電源電圧のいずれかを、前記第二の制御手段に供給する供給手段と、前記供給手段が前記第一の電圧に応じた電源電圧を前記第二の制御手段に供給する第一の状態と、前記供給手段が前記第二の電圧に応じた電源電圧を前記第二の制御手段に供給する第二の状態とを切り替える切替手段と、前記交流電源から供給される交流電圧に応じた電圧を検知する検知手段と、を備え、前記検知手段によって検知される電圧は、前記供給手段から前記第二の制御手段に供給される電源電圧であることを特徴とする電源装置。

（２）記録材に画像を形成する画像形成手段と、前記（１）に記載の電源装置と、を備えることを特徴とする画像形成装置。

本発明によれば、同期整流回路を動作させた状態で、電源装置の軽負荷状態の効率を改善することができる。

実施例１の電源装置の概略図、状態遷移を示す図 実施例１の同期整流回路の電源電圧の供給方法の説明図 実施例１の電源装置の電源効率の説明図 実施例２の電源装置の概略図、状態遷移を示す図 実施例２の電源装置の制御を示すフローチャート 実施例３の電源装置の概略図、状態遷移を示す図 実施例３の電源装置の制御を示すフローチャート 実施例４の画像形成装置の構成を示す図

以下、本発明を実施するための形態を、実施例により図面を参照しながら詳しく説明する。

［電源装置の構成］
図１（Ａ）は、実施例１の二次側の同期整流回路を備えたスイッチング電源回路を有する電源装置の概略図を示している。商用電源等の交流電源１１は、電源装置１０と接続されている。交流電源１１は、電源装置１０の第一の電源ラインであるライブライン（ＬＩＶＥと図示）と第二の電源ラインであるニュートラルライン（ＮＥＵＴＲＡＬと図示）間に交流電圧を出力している。電源装置１０は、一次整流平滑回路と、スイッチング電源回路１２を備えている。一次整流平滑回路は、交流電源１１から供給されている交流電圧を全波整流する全波整流手段であるブリッジダイオードＢＤ１（以下、単にＢＤ１とする）と、平滑手段である電解コンデンサＣ１とを有している。ブリッジダイオードＢＤ１の整流後の低い側の電位をＤＣＬ、高い側の電位をＤＣＨとする。

スイッチング電源回路１２は、電解コンデンサＣ１に充電された一次側の電圧Ｖ１を変換し、絶縁された二次側へ出力電圧Ｖ２を出力する。本実施例では、スイッチング電源回路１２は、例えば、第一の出力電圧である５Ｖを出力する。スイッチング電源回路１２は、一次側の一次巻線Ｐ１と二次側の二次巻線Ｓ１を備えたトランスＴ１を有している。また、スイッチング電源回路１２は、トランスＴ１の一次巻線Ｐ１の一次側の第一のスイッチング素子である電界効果トランジスタＦＥＴ１（以下、単にＦＥＴ１とする）を有し、ＦＥＴ１は一次巻線Ｐ１への電力の供給又は遮断を行う、スイッチング動作を行う。スイッチング電源回路１２は、トランスＴ１の二次側の整流部である同期整流部１０５、同期整流部１０５へ電源を供給する供給手段である電源電圧供給部１０６、同期整流部１０５により整流された出力を平滑する平滑手段である平滑部１０７、を備えている。平滑部１０７は、電解コンデンサＣ８と、電解コンデンサＣ９と、コイルＬ１と、を有している。スイッチング電源回路１２は、出力電圧Ｖ２のフィードバック手段であるフィードバック部１０１と、フィードバック部１０１の出力に応じてＦＥＴ１を制御する一次側の第一の制御手段である制御部１０２を備えている。また、スイッチング電源回路１２は、切替手段である状態切替部１０４を備えている。

トランスＴ１は、一次側に一次巻線Ｐ１及び一次巻線Ｐ２、二次側に二次巻線Ｓ１を備えた絶縁型トランスである。トランスＴ１の一次巻線Ｐ１は、一次側から二次側に電力供給を行うために、ＦＥＴ１によって電力制御を行う巻線である。トランスＴ１の一次巻線Ｐ２は、二次巻線Ｓ１が出力電圧Ｖ２を出力する際に生じるフライバック電圧をダイオードＤ１及びコンデンサＣ２で整流平滑し、制御部１０２に電源電圧を供給するために用いる。また、一次巻線Ｐ２は、図２で説明するＦＥＴ１をオンする制御タイミングを検知するためにも用いられる。トランスＴ１の二次巻線Ｓ１は、端子Ａ、端子Ｂ、端子Ｃの３つの出力端子を有している。二次巻線Ｓ１の両端には端子Ａ及び端子Ｃが設けられており、端子Ａは二次側の第二のスイッチング素子であるＦＥＴ２と接続され、端子Ｃは二次側の平滑部１０７に接続されている。ダイオードＤ４はＦＥＴ２のボディーダイオードである。二次巻線Ｓ１の一端である端子Ａと二次巻線Ｓ１の他端である端子Ｃの間には、端子Ｂ（センタータップ）が設けられており、二次巻線Ｓ１は端子Ｂで、二次巻線Ｓ１ａと二次巻線Ｓ１ｂに分割されている。

制御部１０２は、パルス周波数変調（以下、ＰＦＭとする）制御、パルス幅変調（以下、ＰＷＭとする）制御、又は擬似共振制御等の方式でＦＥＴ１を制御し、一次巻線Ｐ１へ供給する電力制御を行っている。本実施例では、制御部１０２が擬似共振制御を用いてＦＥＴ１を制御する方法について説明する。制御部１０２は、ＦＥＴ１のドレイン−ソース間に流れる電流を検知するため、抵抗Ｒ４に生じた電圧をＩＳ端子で検知している。制御部１０２は、後述するＦＢ端子の電圧に応じて、ＦＥＴ１のドレイン−ソース間に流れる電流を制御している。

制御部１０２のＺＣＤ端子では、スイッチング電源回路１２の擬似共振動作のボトムを検知するため、抵抗Ｒ２を介してトランスＴ１の一次巻線Ｐ２に生じる電圧を検知している。ここで、疑似共振動作のボトムとは、ＦＥＴ１のドレイン−ソース間電圧が最小になるタイミングであり、図２で説明する。制御部１０２は、擬似共振動作のボトムを検知し、ＦＥＴ１のドレイン−ソース間電圧が最小になるタイミングでＦＥＴ１をオン状態にさせる。これにより、ＦＥＴ１のスイッチングオンによる損失を低減させている。抵抗Ｒ３及びコンデンサＣ３は、制御部１０２によるボトム検知のタイミングを調整するための素子である。抵抗Ｒ１は、制御部１０２に起動電流を供給するために用いられる。起動電流とは、スイッチング電源回路１２が動作して、一次巻線Ｐ２からコンデンサＣ２に電源電圧が充電されるまでの間、制御部１０２を動作させるための電流である。ＳＫ１は、ＦＥＴ１のスイッチング動作で発生するサージ電圧を吸収するための素子である。

同期整流部１０５は、二次巻線Ｓ１が出力電圧Ｖ２を出力するタイミングでＦＥＴ２をオン状態にし、トランスＴ１の二次巻線Ｓ１の電圧を整流している。同期整流部１０５がＦＥＴ２をオンするタイミングの制御は、第二の制御手段である同期整流制御部１０３によって行われる。同期整流制御部１０３の制御方法の一例として、例えば、特許文献１に記載の方法を用いることができる。同期整流制御部１０３は、ディスクリート回路又は半導体集積回路として一体形成された制御部である。

同期整流制御部１０３には、電源電圧として端子Ｄから、ＦＥＴ２のゲート駆動に用いられる電圧が供給され、端子Ｅからそれ以外の制御回路に用いる電圧が供給されている。端子Ｆはグランド（以下、ＧＮＤとする）に接地されており、端子ＨはＦＥＴ２のドレイン−ソース間電圧を検知するために用いられる。端子ＧはＦＥＴ２のゲート端子に接続されており、ＦＥＴ２のゲート駆動に用いられ、端子Ｄから供給された電源電圧によって動作する。同期整流制御部１０３の動作の概要については、図２で説明する。同期整流部１０５により整流された出力は、平滑部１０７を構成する電解コンデンサＣ８、電解コンデンサＣ９及びコイルＬ１によって平滑され、出力電圧Ｖ２として出力され、負荷１３に供給される。

フィードバック部１０１は、出力電圧Ｖ２を所定の一定電圧に制御するために用いられる。出力電圧Ｖ２の電圧値は、シャントレギュレータＩＣ３のリファレンス端子Ｒの基準電圧、抵抗Ｒ１７及び抵抗Ｒ１６によって設定される。そして、出力電圧Ｖ２が所定の電圧（ここでは５Ｖ）より高くなるとシャントレギュレータＩＣ３によって、フォトカプラＰＣ１の二次側ダイオードに流れる電流が増加する。その後、フォトカプラＰＣ１の一次側トランジスタが動作し、コンデンサＣ５から電荷を放電する電流が増加するため、制御部１０２のＦＢ端子の電圧が低下する。また、出力電圧Ｖ２が低下すると、フォトカプラＰＣ１の二次側ダイオードの電流が低減し、制御部１０２からコンデンサＣ５に所定の充電電流が流れるため、制御部１０２のＦＢ端子の電圧が上昇する。制御部１０２は、ＦＢ端子の電圧を検知することで、フィードバック制御を行っている。抵抗Ｒ１５は電流制限抵抗である。なお、フィードバック部１０１は、出力電圧Ｖ２の代わりに、電解コンデンサＣ８の電圧（端子Ｃの電圧）を一定電圧に制御することで、間接的に出力電圧Ｖ２を所定の電圧に制御する方法を用いることもできる。

電源電圧供給部１０６は、同期整流部１０５が動作するために用いられる電源電圧Ｖｃを供給している。トランスＴ１の二次巻線Ｓ１には、電圧が誘起される。本実施例では、トランスＴ１の端子Ａから出力される第一の電圧であるフォワード電圧Ｖｆ１又はトランスＴ１の端子Ｂから出力される第二の電圧であるフォワード電圧Ｖｆ２のどちらか一方の端子から供給される電圧を、電源電圧Ｖｃとして利用している。ＦＥＴ３の導通、遮断の状態は、後述する状態切替部１０４によって制御されている。電源電圧Ｖｃにフォワード電圧Ｖｆ１又はフォワード電圧Ｖｆ２を利用する切り替え方法の詳細は、図２で説明する。

ＦＥＴ３がオン状態になると、トランスＴ１の端子ＡからダイオードＤ２、ＦＥＴ３を介してコンデンサＣ６に電源電圧Ｖｃが充電される。ダイオードＤ２のカソード端子とＧＮＤの間にはコンデンサＣ７が接続されている。ここで、フォワード電圧Ｖｆ１を電源電圧Ｖｃとして利用する状態を、スイッチング電源回路１２の第一の状態と定義する。また、ＦＥＴ３が遮断状態（オフ状態）になると、トランスＴ１の端子ＢからダイオードＤ３を介して、コンデンサＣ６に電源電圧Ｖｃが充電される。ここで、フォワード電圧Ｖｆ２を電源電圧Ｖｃとして利用する状態を、スイッチング電源回路１２の第二の状態と定義する。また、抵抗Ｒ１１は、ＦＥＴ３を駆動するために用いられるＦＥＴ３のゲート−ソース間抵抗である。

ここで、出力電圧Ｖ２を同期整流部１０５の電源電圧として用いない理由について説明する。本実施例のスイッチング電源回路１２では、出力電圧Ｖ２は５Ｖと低いため、例えば、ゲート駆動電圧が１０ＶのＦＥＴをＦＥＴ２に用いる場合、出力電圧Ｖ２（＝５Ｖ）ではＦＥＴ２をオン状態にする十分な電圧を供給できない。そのため、少なくともＦＥＴ２のゲート駆動に用いられる電源電圧を供給する同期整流制御部１０３の端子Ｄには、電圧の高い電源電圧Ｖｃを供給する必要がある。また、実施例３で説明するが、同期整流制御部１０３の端子Ｅに出力電圧Ｖ２を供給し、同期整流制御部１０３の端子Ｄに電源電圧Ｖｃを供給する方法を用いることもできる。電源電圧供給部１０６は、少なくとも同期整流部１０５の、ＦＥＴ２のゲート駆動に用いられる電源電圧Ｖｃの供給を行うことを特徴としている。

状態切替部１０４の回路動作を説明する。状態切替部１０４は、電源電圧Ｖｃを９Ｖ以上に保ち、かつ同期整流部１０５の電源電圧Ｖｃを低く抑えるため、前述したスイッチング電源回路１２の第一の状態と第二の状態の切り替えを行っている。状態切替部１０４は、第一の状態（ＦＥＴ３のオン状態）において、電源電圧Ｖｃが第一の閾値より高くなると、第二の状態（ＦＥＴ３のオフ状態）に遷移しても、電源電圧Ｖｃを９Ｖ以上に保てることを検知する。そして、状態切替部１０４は、スイッチング電源回路１２を第二の状態に遷移させる。ここで、第一の閾値を、例えば１４．７Ｖとする。また、状態切替部１０４は、第二の状態において、電源電圧Ｖｃが第二の閾値より低くなると、同期整流部１０５の電源電圧Ｖｃが不足した状態であることを検知し、スイッチング電源回路１２を第一の状態に遷移させる。ここで、第二の閾値を、第一の閾値より低い、例えば９Ｖとする（第二の閾値＜第一の閾値）。状態切替部１０４の回路動作の詳細は後述する。なお、本実施例では、ＦＥＴ３のスイッチング回数を制限するために第一の閾値を第二の閾値より大きくし、ヒステリシス特性を設けている。しかし、図１（Ａ）の抵抗Ｒ７及び、ダイオードＤ６を削除し第一の閾値と第二の閾値を一致させてもよい（第二の閾値＝第一の閾値）。

状態切替部１０４は、第一の状態において、電源電圧Ｖｃが第一の閾値より高くなると、第一の状態から第二の状態に切り替えを行う。第一の状態において、コンパレータＩＣ４の出力端子はロー出力であり、ＦＥＴ３のゲート端子に入力されるＦＥＴ３＿ｏｆｆ信号は、ロー状態である。このとき、ＦＥＴ３はオン状態となる。電源電圧Ｖｃは、抵抗Ｒ５、Ｒ６、Ｒ７によって分圧され、コンパレータＩＣ４の非反転入力端子に入力される。出力電圧Ｖ２は、抵抗Ｒ８、抵抗Ｒ９によって分圧され、基準電圧としてコンパレータＩＣ４の反転入力端子に入力される。コンパレータＩＣ４は、非反転入力端子と反転入力端子に入力された電圧を比較することで、電源電圧Ｖｃが第一の閾値より高くなる状態の検知を行っている。第一の状態から第二の状態に切り替えを行うと、コンパレータＩＣ４の出力端子はハイ出力になり、ＦＥＴ３＿ｏｆｆ信号はハイ状態になる。このとき、ＦＥＴ３はオフ状態となる。このように、コンパレータＩＣ４は、電源電圧Ｖｃの検知手段としても機能する。

また、状態切替部１０４は、第二の状態において、電源電圧Ｖｃが第二の閾値（９Ｖ）より低くなると、第二の状態から第一の状態に切り替えを行う。第二の状態において、コンパレータＩＣ４の出力端子はオープン出力であり、ＦＥＴ３＿ｏｆｆ信号はハイ状態である。このときＦＥＴ３はオフ状態である。コンパレータＩＣ４は、電源電圧Ｖｃを抵抗Ｒ５、Ｒ６によって分圧された値がコンパレータＩＣ４の非反転入力端子に入力され、出力電圧Ｖ２を抵抗Ｒ８と抵抗Ｒ９によって分圧した基準電圧と比較する。これにより、電源電圧Ｖｃが第二の閾値より低くなる状態の検知を行っている。なお、抵抗Ｒ７及びダイオードＤ６によって、第一の閾値と第二の閾値を異なる値に設定しており、ヒステリシス特性を持たせた状態切り替えを行っている。第二の状態から第一の状態に切り替えを行うと、コンパレータＩＣ４の出力端子はロー出力になり、ＦＥＴ３＿ｏｆｆ信号はロー状態になる。このとき、ＦＥＴ３はオン状態となる。抵抗Ｒ１２は、ＦＥＴ３に流れる電流を制限するためのゲート抵抗である。

このように、状態切替部１０４は、電源電圧Ｖｃの閾値を設定する機能を有している。状態切替部１０４は、出力電圧Ｖ２を抵抗Ｒ８と抵抗Ｒ９で分圧したコンパレータＩＣ４の反転入力端子の電圧と、電源電圧Ｖｃを抵抗Ｒ５と抵抗Ｒ６で分圧したコンパレータＩＣ４の非反転入力端子の電圧とが一致した際の電源電圧Ｖｃを第一の閾値とする。また、状態切替部１０４は、コンパレータＩＣ４の反転入力端子の電圧と、電源電圧Ｖｃを抵抗Ｒ５の抵抗値と、抵抗Ｒ６と抵抗Ｒ７の並列抵抗値とで分圧したコンパレータＩＣ４の非反転入力端子の電圧とが一致した際の電源電圧Ｖｃを第二の閾値とする。

［スイッチング電源回路の状態遷移］
図１（Ｂ）は、状態切替部１０４によるスイッチング電源回路１２の状態遷移について説明する図である。図１（Ｂ）は状態切替部１０４による、スイッチング電源回路１２の状態切り替え動作及び交流電源１１の電圧と同期整流部１０５に供給される電源電圧Ｖｃの関係を説明するためのグラフである。電源電圧Ｖｃは、交流電源１１の電圧実効値に比例する。図１（Ｂ）は、横軸に交流電源１１の電圧実効値（Ｖｒｍｓ）を示し、縦軸に電源電圧Ｖｃ（Ｖ）を示し、第一の状態を実線と●で、第二の状態を破線と○で、それぞれ示す。図１（Ｂ）では、トランスＴ１の一次巻線Ｐ１と二次巻線Ｓ１の巻線比を１４対１（Ｐ１：Ｓ１＝１４：１）、トランスＴ１の一次巻線Ｐ１と二次巻線Ｓ１ｂの巻線比を２８対１（Ｐ１：Ｓ１ｂ＝２８：１）としている。また、図１（Ｂ）では、トランスＴ１の一次側の巻線と二次側の巻線間の結合率を１００％、ダイオードＤ２、Ｄ３の順方向電圧を０．４Ｖとしている。図１（Ｂ）では、これらの値を用いて電源電圧Ｖｃの理論値を算出している。実際には、電源電圧Ｖｃは、トランスＴ１のリーケジインダクタンス、ＦＥＴ１の動作時に二次巻線Ｓ１、Ｓ１ｂに発生するサージ電圧、同期整流制御部１０３の消費電力、負荷１３に流れる電流等の影響を受ける。ここでは、説明を簡易にするため、上述した理想的なモデルを用いて、状態切替部１０４が、電源電圧Ｖｃを９Ｖ以上に制御する場合の切り替え動作について説明している。

まず、交流電源１１の電圧が上昇した場合の切り替え動作について説明する。図１（Ｂ）の状態Ｓｔ１では、交流電源１１の電圧が４４Ｖｒｍｓと低いため、スイッチング電源回路１２は第一の状態になる。状態Ｓｔ１から、交流電源１１の電圧が１００Ｖｒｍｓに上昇し、状態Ｓｔ２になると、状態切替部１０４は第一の閾値（１４．７Ｖ）より電源電圧Ｖｃが高い状態を検知する。状態切替部１０４は、スイッチング電源回路１２を第一の状態から第二の状態に遷移させ、状態Ｓｔ２から状態Ｓｔ３に移行する。状態Ｓｔ３では、電源電圧Ｖｃは９．７Ｖになる。

次に、交流電源１１の電圧が低下した場合の切り替え動作について説明する。図１（Ｂ）の状態Ｓｔ４では、交流電源１１の電圧が１４０Ｖｒｍｓと高いため、スイッチング電源回路１２は第二の状態になる。状態Ｓｔ４から、交流電源１１の電圧が８８Ｖｒｍｓに低下し、状態Ｓｔ５になると、状態切替部１０４は第二の閾値（９Ｖ）より電源電圧Ｖｃが低い状態を検知する。状態切替部１０４は、スイッチング電源回路１２を第二の状態から第一の状態に遷移させ、状態Ｓｔ５から状態Ｓｔ６に移行する。状態Ｓｔ６では、電源電圧Ｖｃは１３．５Ｖになる。

［同期整流制御部の動作］
（第一の状態）
図２は同期整流制御部１０３の動作を示す図であり、図２（Ａ）は第一の状態で電源電圧Ｖｃにフォワード電圧Ｖｆ１を利用する方法を示し、図２（Ｂ）は第二の状態で電源電圧Ｖｃにフォワード電圧Ｖｆ２を利用する方法を示す。図２（Ａ）は第一の状態で電源電圧Ｖｃにフォワード電圧Ｖｆ１を用いる方法を説明するため、（ｉ）に端子Ａの電圧波形を、（ｉｉ）にスイッチング電源回路１２の簡略図を、それぞれ示している。（ｉ）で、横軸は時間（秒（ｓｅｃ））、縦軸は電圧（Ｖ）を示す。説明を簡易にするため、図１（Ｂ）で説明した構成と同様の、理想的なモデルを用いて説明する。

まず、端子Ａの電圧波形について説明する。ｔ２０１のタイミングでＦＥＴ１がオフ状態になると、トランスＴ１に蓄えられたエネルギーによって、二次巻線Ｓ１にフライバック電圧が発生する。そして、ＦＥＴ２のダイオードＤ４には順方向電流が流れるので、電解コンデンサＣ８に電荷の充電を開始する状態になる。言い換えれば、二次巻線Ｓ１から出力電圧Ｖ２が出力されている状態となる。ダイオードＤ４に順方向電流が流れると、端子Ａの電圧が低下するため、同期整流制御部１０３は、端子Ｈにより端子Ａの電圧を検知することで、ダイオードＤ４に順方向電流が流れている状態を検知する。同期整流制御部１０３は、ダイオードＤ４に順方向電流が流れるｔ２０１のタイミングでＦＥＴ２をオン状態にする。

ｔ２０２のタイミングは、トランスＴ１に蓄えられたエネルギーを全て放出した状態であり、ＦＥＴ２に電流が流れなくなるため、端子Ａの電圧は約０Ｖになる。同期整流制御部１０３は、端子Ａの電圧を検知することで、トランスＴ１に蓄えられたエネルギーが全て放出されたタイミングを検知し、ｔ２０２のタイミングでＦＥＴ２をオフ状態にする。

ｔ２０２のタイミングから、トランスＴ１の一次巻線Ｐ１と、ＦＥＴ１のドレイン−ソース間容量による共振動作が生じる。ｔ２０３のタイミングは、前述した制御部１０２のボトム検知によって検知されるタイミングであり、制御部１０２は、ＦＥＴ１をオン状態にする。ｔ２０３のタイミングからｔ２０４のタイミングで、前述した制御部１０２がＩＳ端子によって、ＦＢ端子の電圧に基づき設定された制御電流値を検知するまで、ＦＥＴ１をオン状態で保持する。ＦＥＴ１がオン状態（ｔ２０３〜ｔ２０４）で保持されている区間において、フォワード電圧Ｖｆ１及びフォワード電圧Ｖｆ２が生じ、電源電圧Ｖｃとして利用することができる。

図２（Ａ）の（ｉｉ）の簡略図に、第一の状態である、図１（Ｂ）の状態Ｓｔ２（状態Ｓｔ３に切り替わる前の状態）における、タイミングｔ２０３からタイミングｔ２０４までのスイッチング電源回路１２の回路状態を示す。ＦＥＴ１がオン状態となっている場合、一次巻線Ｐ１に電圧Ｖ１が印加される。交流電源１１の電圧実効値が定格電圧の１００Ｖｒｍｓの場合、電解コンデンサＣ１には交流電源１１のピーク電圧が充電されるため、電圧Ｖ１は約１４１Ｖとなる。二次巻線Ｓ１には、一次巻線Ｐ１との巻線比（１４対１）で定まるフォワード電圧Ｖｆ１として約１０．１Ｖの電圧が生じる。第一の状態では、ＦＥＴ３がオン状態のため、電解コンデンサＣ８に充電された約５Ｖに、フォワード電圧Ｖｆ１である約１０．１Ｖを加算した、端子Ａのピーク電圧１５．１Ｖが、ダイオードＤ２、ＦＥＴ３を介して、コンデンサＣ６に充電される。ダイオードＤ２で電圧が０．４Ｖ低下するため、第一の状態において、電源電圧Ｖｃは１４．７Ｖとなる。第一の状態のときの電源電圧Ｖｃを電源電圧Ｖｃ１（＝１４．７Ｖ）とする。

（第二の状態）
図２（Ｂ）は第二の状態で電源電圧Ｖｃにフォワード電圧Ｖｆ２を用いる方法を説明するため、（ｉ）に端子Ｂの電圧波形を、（ｉｉ）にスイッチング電源回路１２の簡略図を、それぞれ示している。タイミングｔ２０１からタイミングｔ２０４は、図２（Ａ）の（ｉ）と同様であり、説明を省略する。図２（Ａ）の説明と同様に、ｔ２０３のタイミングからｔ２０４のタイミングで、フォワード電圧Ｖｆ１及びフォワード電圧Ｖｆ２が生じ、電源電圧Ｖｃとして利用することができる。

図２（Ｂ）の（ｉｉ）の簡略図に、タイミングｔ２０３からタイミングｔ２０４までのスイッチング電源回路１２の回路状態を示す。電圧Ｖ１の約１４１Ｖに対して、二次巻線Ｓ１ｂには、一次巻線Ｐ１との巻線比（２８対１）で定まるフォワード電圧Ｖｆ２として約５．１Ｖの電圧が生じる。第二の状態では、ＦＥＴ３がオフ状態のため、電解コンデンサＣ８に充電された約５Ｖに、フォワード電圧Ｖｆ２である約５．１Ｖを加算した、端子Ｂのピーク電圧１０．１Ｖが、ダイオードＤ３を介して、コンデンサＣ６に充電される。ダイオードＤ３で電圧が０．４Ｖ低下するため、第二の状態において、電源電圧Ｖｃは９．７Ｖとなる。第二の状態のときの電源電圧Ｖｃを電源電圧Ｖｃ２（＝９．７Ｖ）とする。

本実施例のスイッチング電源回路１２は、交流電源１１の電圧が高い場合には、第二の状態として電源電圧Ｖｃを低く保ち、同期整流部１０５による消費電力を低減することができる。また、交流電源１１の電圧が低い場合には、第一の状態とし、電源電圧Ｖｃを高くし、同期整流部１０５の動作を継続できる。本実施例のスイッチング電源回路１２は、前述したように、交流電源１１の電圧、言い換えれば電源電圧Ｖｃに応じて、第一の状態と第二の状態を最適に切り替える。これにより、電源装置１０の定格電圧（例えば交流電源１１の電圧実効値が１１０Ｖ〜１２０Ｖ）における、電源効率の改善と、電源装置１０を動作可能な電圧下限値を下げることを、両立させることができる。

例えば、第一の状態と第二の状態の切り替えを行わない従来の二次側に同期整流回路を備えたスイッチング電源回路では次のような矛盾が生じていた。同期整流部１０５による消費電力を低減するために電源電圧Ｖｃを低く設定すると、交流電源１１の電圧が低い場合には電源電圧Ｖｃが低下し、同期整流部１０５の動作を継続できなくなる場合がある。そして、電源装置１０の重負荷状態において、同期整流部１０５が動作していない場合には、ダイオードＤ４が発熱等により故障してしまう場合がある。そのため、第一の状態と第二の状態の切り替えを行わない従来のスイッチング電源回路では、電源電圧Ｖｃを高い電圧に設定しておく必要がある。このため、電源装置１０の定格電圧（例えば交流電源１１の電圧実効値が１１０Ｖ〜１２０Ｖ）における、電源効率も低下してしまう。

ところで、本実施例では、状態切替部１０４は、同期整流部１０５に供給される電源電圧Ｖｃの検知結果に基づき、スイッチング電源回路１２の状態切り替えを行っているが、次のようにしてもよい。例えば、図２に示す端子Ａのピーク電圧や、端子Ｂのピーク電圧の検知結果に基づき、電源電圧Ｖｃを推定することができる。そのため、トランスＴ１の端子Ａ及び端子Ｂの電圧に基づき、スイッチング電源回路１２の状態を切り替えることができる。本実施例で説明した方法は、スイッチング電源回路１２の第一の状態と、第二の状態の切り替えを行う際の判断方法の一例である。

［電源効率］
図３は、スイッチング電源回路１２を備えた電源装置１０の電源効率の説明図である。図３は、電源装置１０が負荷１３に出力する電力と、電源装置１０の電源効率を実測した例である。図３は、横軸に出力電力（Ｗ）、縦軸に電源効率（％）を示している。図３では、スイッチング電源回路１２の状態ごとの電源効率を比較している。詳細には、ダイオードＤ４により整流した状態を一点鎖線と△で示す（ダイオード整流）。また、本実施例の第一の状態における同期整流部１０５により整流した状態を実線と●で示し（同期整流（第一の状態））、本実施例の第二の状態における同期整流部１０５により整流した状態を破線と○で示す（同期整流（第二の状態））。

図３の△で示したデータは、同期整流制御部１０３への電力供給を停止し、スイッチング電源回路１２の二次側の整流手段として、ダイオードＤ４を用いた場合の電源装置１０の電源効率を示している。整流手段としてダイオードＤ４を用いた場合、ダイオードＤ４の順電圧Ｖｆによる損失が生じるため、特に電源装置１０の重負荷状態（出力電力が大きい状態）において、図３の●や、図３の○で示した同期整流を用いた場合に比べて、電源効率が低下してしまう。なお、図３の△で示したデータは、ダイオードＤ４に一般的に順方向電圧の低いショットキー接合ダイオードを有している場合の効率を示している。このため、ダイオードＤ４が、一般的に順方向電圧の高いＰＮ接合ダイオードの場合には、ダイオードの順電圧Ｖｆによる損失が更に大きくなる。

一方で、電源装置１０の軽負荷状態（出力電力が小さい状態）においては、ダイオードＤ４の順電圧Ｖｆによる損失が低減し、相対的に同期整流部１０５による損失が大きくなるため、図３の●で示した同期整流を用いた場合に比べて、電源効率が改善できる。図３の●で示したデータはスイッチング電源回路１２の二次側の整流手段として、第一の状態で同期整流部１０５を用いた場合について示している。電源装置１０の重負荷状態における第一の状態で同期整流部１０５を用いた場合には、ダイオードＤ４の順電圧Ｖｆによる損失を低減できるため、図３の△で示したダイオード整流を用いた場合に比べて電源効率が改善できる。一方、電源装置１０の軽負荷状態においては、第一の状態で同期整流部１０５を用いた場合には、同期整流部１０５による損失が大きくなるため、図３の△で示したダイオード整流を用いた場合に比べて、電源効率が低下してしまう。電源効率が低下する要因は、電源電圧Ｖｃが高いと、同期整流制御部１０３による消費電力や、ＦＥＴ２のゲート駆動による消費電力が大きくなってしまうためである。

図３の○で示したデータは、スイッチング電源回路１２の二次側の整流手段として、第二の状態で同期整流部１０５を用いた場合について示している。電源装置１０の重負荷状態においては、前述したように、第二の状態では同期整流部１０５による損失を低減できるため、図３の●で示した第一の状態で同期整流部１０５を用いた場合に比べて、更に電源効率を改善できる。電源装置１０の軽負荷状態においても、前述したように、第二の状態に切り替えることにより同期整流部１０５による損失を低減できる。このため、電源が非常に軽負荷な状態（この例では、負荷１３の消費電力が０．３Ｗの場合）においても、図３の△で示したダイオード整流を用いた場合に比べて、電源効率を改善できる。

本実施例のスイッチング電源回路１２は、前述したように、交流電源１１の電圧に応じて、第一の状態と第二の状態を最適に切り替えることを特徴としており、同期整流部１０５の電源電圧Ｖｃを低く抑えることができる。そのため、同期整流部１０５による損失を低減することができ、電源装置１０の軽負荷状態においても、同期整流部１０５による電源効率を改善する効果を得ることができる。以上、本実施例によれば、同期整流回路を動作させた状態で、電源装置の軽負荷状態の効率を改善することができる。

［電源装置の構成］
実施例２の電源装置４０において、実施例１と同様の構成については同一符号を付けて説明を省略する。図４（Ａ）に示す電源装置４０のスイッチング電源回路４２は、切替手段である状態切替部５０４の制御に、第三の制御手段として、マイクロコンピュータ等の制御回路、ＣＰＵ５０７を用いている。ＣＰＵ５０７は、フィードバック部５０１によって制御される出力電圧Ｖ２を５Ｖ又は第二の出力電圧である３Ｖに切り替える機能を有している。また、出力電圧Ｖ２から負荷１３への電力供給経路に、ロードスイッチとして接続手段であるＦＥＴ４を有している点が、実施例１の構成と異なる。なお、実施例１と同じ構成には同じ符号を付し、説明を省略する。

本実施例では、電源電圧Ｖｃは抵抗Ｒ５、Ｒ６によって分圧され、ＣＰＵ５０７に入力される。ＣＰＵ５０７は、電源電圧Ｖｃの検知手段としても機能する。また、ＦＥＴ３のゲート端子は、抵抗Ｒ７を介してＣＰＵ５０７に接続されている。ＣＰＵ５０７がロー状態のＦＥＴ３＿ｏｆｆ信号を出力すると、ＦＥＴ３はオン状態となり、ハイ状態のＦＥＴ３＿ｏｆｆ信号を出力すると、ＦＥＴ３はオフ状態となる。なお、ＣＰＵ５０７のＦＥＴ３＿ｏｆｆ信号の駆動回路は省略して示している。

ＣＰＵ５０７は、状態切替部５０４の制御と、電源装置４０の制御を兼用しており、ＣＰＵ５０７による制御の詳細は図５のフローチャートで説明する。ＣＰＵ５０７は、負荷１３を有する不図示の装置と通信を行い、電源装置４０に対する電圧出力の要求に応じて電源装置４０の状態を制御するために用いられる。フィードバック部５０１は、ＦＥＴ５及び抵抗Ｒ１７によって、抵抗Ｒ１８及び抵抗Ｒ１９で定まる抵抗分圧を変更し、出力電圧Ｖ２の電圧値の切り替えを行っている。ＣＰＵ５０７からＦＥＴ５のゲート端子に出力されるＳｅｌｅｃｔ信号がハイ状態のときにＦＥＴ５がオン状態となり、抵抗Ｒ１９に抵抗Ｒ１７が並列に接続されて、出力電圧Ｖ２は５Ｖになる。また、ＣＰＵ５０７からＦＥＴ５のゲート端子に出力されるＳｅｌｅｃｔ信号がロー状態のときにＦＥＴ５がオフ状態となり、抵抗Ｒ１７の接続が切断されて、出力電圧Ｖ２は３Ｖになる。

ロードスイッチとして用いられるＦＥＴ４は、負荷１３への電力供給を接続又は遮断するために用いられる。ＦＥＴ４は、ゲート端子が抵抗Ｒ１３を介してＣＰＵ５０７に接続されており、ＣＰＵ５０７によって制御されている。ＣＰＵ５０７がＦＥＴ４＿ｏｆｆ信号をハイ状態にすると、ＦＥＴ４がオフ状態となり、ＦＥＴ４＿ｏｆｆ信号をロー状態にすると、ＦＥＴ４がオン状態になる。なお、ＣＰＵ５０７のＦＥＴ４＿ｏｆｆ信号の駆動回路は省略して示している。ここで、ＦＥＴ４をオフ状態にし、負荷１３への電力供給を遮断した状態をスイッチング電源回路４２の出力停止状態、以降、第三の状態と定義する。

スイッチング電源回路４２の第三の状態は、交流電源１１の電圧が低下した場合に、スイッチング電源回路４２の故障を防止するために用いられる。交流電源１１の電圧が低下し、同期整流部１０５に十分な電圧を供給できない状態、例えば、本実施例では、電源電圧Ｖｃｃが９Ｖから所定電圧低下した状態になると、同期整流部１０５が動作できなくなり、ダイオードＤ４による整流が行われる。ダイオードＤ４による整流が行われる際に、負荷１３に大電力が供給されると、ダイオードＤ４が過剰に発熱し故障してしまうおそれがある。本実施例の状態切替部５０４は、交流電源１１の電圧が低下し、同期整流部１０５に十分な電圧を供給できない状態を検知すると、ＦＥＴ４をオフ状態にして第三の状態とし、スイッチング電源回路４２の故障を防止することを特徴としている。

図４（Ｂ）は、ＣＰＵ５０７による、スイッチング電源回路４２の状態切り替え動作及び、交流電源１１の電圧実効値（Ｖｒｍｓ）と同期整流部１０５に供給される電源電圧Ｖｃの関係を説明するためのグラフである。図１（Ｂ）の説明と重複する説明は省略する。図４（Ｂ）は、横軸に交流電源１１の電圧実効値（Ｖｒｍｓ）を示す。また、図４（Ｂ）は、縦軸に電源電圧Ｖｃ（Ｖ）を示し、出力電圧Ｖ２が５Ｖのときの第一の状態を実線と●で、出力電圧Ｖ２が５Ｖのときの第二の状態を破線と○で、出力電圧Ｖ２が３Ｖのときの第一の状態を実線と□で、それぞれ示す。

（第一の状態と第二の状態の切り替え）
まず、スイッチング電源回路４２の第一の状態と、第二の状態の切り替え方法について説明する。出力電圧Ｖ２を５Ｖに設定した状態における、第一の状態と第二の状態の切り替え方法は、図１（Ｂ）の説明と同様のため説明を省略する（Ｓｔ１→Ｓｔ２→Ｓｔ３、Ｓｔ４→Ｓｔ５→Ｓｔ６）。また、実施例１と同様に、第一の閾値は１４．７Ｖ、第二の閾値は９Ｖである。ＣＰＵ５０７がｓｅｌｅｃｔ信号をハイ状態からロー状態にし、ＦＥＴ５がオン状態からオフ状態になると、出力電圧Ｖ２は、５Ｖから３Ｖに遷移する。出力電圧Ｖ２を５Ｖに設定した状態から３Ｖに設定した状態に遷移させると、電解コンデンサＣ８に充電された電圧が約５Ｖから約３Ｖに低下する。そのため、図２で説明したように、電源電圧Ｖｃも、出力電圧Ｖ２に５Ｖを出力している状態に比べて、２Ｖ低下した状態（第二の状態では７．７Ｖ（＝９．７Ｖ−２Ｖ））になる。

電源装置４０では、定格電圧（例えば、交流電源１１の電圧実効値が１１０Ｖ〜１２０Ｖの範囲）において第二の状態にすると、電源電圧Ｖｃは９Ｖより低い電圧に低下してしまう。そのため、スイッチング電源回路４２は、出力電圧Ｖ２が３Ｖに設定された場合には、常に第一の状態で動作しており、出力電圧Ｖ２が３Ｖの場合には、第一の状態を維持する。即ち、本実施例の状態切替部５０４は、出力電圧Ｖ２に基づき、第一の状態と第二の状態の切り替えを行うことを特徴としている。

また、出力電圧Ｖ２に基づき、第一の状態と第二の状態を切り替える方法の変形例として、次のような方法を用いることができる。例えば、出力電圧Ｖ２を５Ｖに設定した場合には、常に第二の状態で動作させる方法がある。また、例えば、出力電圧Ｖ２を３Ｖに設定した場合には、常に第一の状態で動作させ、出力電圧Ｖ２を５Ｖに設定した場合には、常に第二の状態で動作させる方法を用いることができる。

（第一の状態と第三の状態の切り替え）
次にスイッチング電源回路４２の第一の状態と第三の状態の切り替え方法について説明する。第一の状態で、出力電圧Ｖ２に５Ｖを出力している状態において、交流電源１１の電圧が低下し、状態Ｓｔ６から状態Ｓｔ１になると、第四の閾値より電源電圧Ｖｃが低い状態が検知される。このとき、電源電圧Ｖｃは９Ｖより低い電圧に低下し、更に電圧が低下すると、同期整流部１０５の動作を継続できなくなる状態となる。このため、状態切替部５０４は、ＦＥＴ４をオフ状態にして負荷１３への電力供給を遮断し、第三の状態に移行する。

第三の状態、即ち、ＦＥＴ４がオフ状態で、かつ、出力電圧Ｖ２に５Ｖを出力している状態において、交流電源１１の電圧が上昇し、状態Ｓｔ１から状態Ｓｔ７になると、第三の閾値より電源電圧Ｖｃが高い状態が検知される。このとき、電源電圧Ｖｃは９Ｖより高い電圧に上昇し、同期整流部１０５の動作できる状態となる。このため、状態切替部５０４は、ＦＥＴ４をオン状態にして負荷１３への電力供給を再開し、第三の状態から第一の状態に移行する。

同様に、第一の状態で、出力電圧Ｖ２に３Ｖを出力している状態においては、交流電源１１の電圧が低下し、状態Ｓｔ８から状態Ｓｔ９になると、第四の閾値よりも電源電圧Ｖｃが低い状態が検知される。状態切替部５０４は、ＦＥＴ４をオフ状態として第三の状態に移行する。第三の状態で、ＦＥＴ４がオフ状態で、かつ、出力電圧Ｖ２に３Ｖを出力している状態において、交流電源１１の電圧が上昇し、状態Ｓｔ９から状態Ｓｔ８になると、第三の閾値より電源電圧Ｖｃが高い状態が検知される。状態切替部５０４は、ＦＥＴ４をオン状態にし、第三の状態から第一の状態に移行する。なお、第三の閾値と第四の閾値を異なる値、例えば第三の閾値を第四の閾値より大きく設定することで（第三の閾値＞第四の閾値）、ヒステリシス特性を持たせた状態切り替えを行っている。また、閾値については、「第一の閾値≧第二の閾値＞第三の閾値＞第四の閾値」の関係を満たすように設定してもよい。

ところで、スイッチング電源回路４２のように、出力電圧Ｖ２を切り替える機能（例えば、本実施例では５Ｖと３Ｖ）を有する場合には、電源電圧Ｖｃの電圧は、交流電源１１の電圧の変化に加え、出力電圧Ｖ２の変化の影響を受ける。この影響により、電源電圧Ｖｃが変化する範囲が大きくなる。そのため、出力電圧Ｖ２を切り替える機能を有するスイッチング電源回路４２において、第一の状態と第二の状態の切り替えを行い、電源電圧Ｖｃを最適に制御する方法は有効である。

［電源装置の制御］
図５は、本実施例のＣＰＵ５０７による、電源装置４０の制御シーケンスを説明するフローチャートである。交流電源１１が電源装置４０に接続され、電源装置４０に電力供給される状態になると、ＣＰＵ５０７は、ステップ（以下、Ｓという）５０１以降の制御を開始する。Ｓ５０１でＣＰＵ５０７は、電源装置４０の初期状態では、ＦＥＴ３及びＦＥＴ４をオフ状態にし、負荷１３への電力供給を遮断する。ＦＥＴ３の状態にかかわらずＦＥＴ４がオフ状態となっている状態を、電源装置４０の出力停止状態と定義し、第三の状態とする。

Ｓ５０２でＣＰＵ５０７は、出力電圧Ｖ２に５Ｖを出力する要求があったか否かを判断し、出力電圧Ｖ２に５Ｖを出力する要求があったと判断した場合には、処理をＳ５０３に進める。Ｓ５０３でＣＰＵ５０７は、Ｓｅｌｅｃｔ信号をハイ状態にし、出力電圧Ｖ２として５Ｖを出力する。Ｓ５０２でＣＰＵ５０７は、出力電圧Ｖ２に５Ｖを出力する要求がないと判断した場合には、処理をＳ５０４に進める。Ｓ５０４でＣＰＵ５０７は、Ｓｅｌｅｃｔ信号をロー状態にし、出力電圧Ｖ２として３Ｖを出力し、処理をＳ５０５に進める。Ｓ５０５でＣＰＵ５０７は、負荷１３に出力電圧Ｖ２を出力する要求があるか否かを判断する。Ｓ５０５でＣＰＵ５０７は、負荷１３に出力電圧Ｖ２を出力する要求があると判断した場合には、処理をＳ５０６に進める。Ｓ５０６でＣＰＵ５０７は、ＦＥＴ３をオン状態にする。これは、後述するＳ５０７で、同期整流部１０５が動作可能か否かの判断を行うため、ＦＥＴ３をオン状態にして、電源電圧Ｖｃを高い電圧（Ｖｆ１を利用する状態）にしている。

Ｓ５０５でＣＰＵ５０７は、負荷１３に出力電圧Ｖ２を出力する要求がないと判断した場合には、処理をＳ５０２に戻す。このように、Ｓ５０２〜Ｓ５０５の処理を繰り返し行い、負荷１３を有する不図示の装置から要求される出力電圧Ｖ２（出力電圧Ｖ２に５Ｖを出力する要求の有無）に変更がないかを監視しながら、Ｓ５０５で出力要求があるまで待機する。Ｓ５０７でＣＰＵ５０７は、電源電圧Ｖｃが第三の閾値より大きいか否かを判断する。Ｓ５０７でＣＰＵ５０７は、電源電圧Ｖｃが第三の閾値より大きいと判断した場合には、処理をＳ５０８に進める。Ｓ５０８でＣＰＵ５０７は、ＦＥＴ４をオン状態にし、負荷１３に電力を供給する。Ｓ５０７でＣＰＵ５０７は、電源電圧Ｖｃが第三の閾値以下であると判断した場合には、処理をＳ５１７に進める。Ｓ５１７でＣＰＵ５０７は、交流電源１１の電圧が異常に低く（低電圧異常）、電源装置４０が動作できないと判断し、状況を報知し、処理をＳ５１８に進める。例えば、電源装置４０を搭載している装置が画像形成装置である場合、ＣＰＵ５０７は、画像形成装置が有する不図示のディスプレイに、電圧が低下し画像形成装置が機能できない旨を表示させることにより、ユーザに報知する。Ｓ５１８でＣＰＵ５０７は、ＦＥＴ３及びＦＥＴ４をオフ状態にし、電源装置４０の出力停止状態（第三の状態）に遷移させ、制御を終了する。

Ｓ５０９でＣＰＵ５０７は、出力電圧Ｖ２に５Ｖを出力している状態か否かを判断し、５Ｖを出力している状態であると判断した場合には、処理をＳ５１０に進める。Ｓ５０９でＣＰＵ５０７は、出力電圧Ｖ２に５Ｖを出力していない状態（３Ｖを出力している状態）であると判断した場合には、処理をＳ５１３に進め、Ｓ５１３でＦＥＴ３をオン状態とし、Ｓ５０６からの第一の状態を保持する。このように、本実施例では、出力電圧Ｖ２が３Ｖで、かつ、電源電圧Ｖｃが第三の閾値より大きい場合には、常に第一の状態となる。

Ｓ５１０でＣＰＵ５０７は、電源装置４０が第一の状態か否かを判断し、第一の状態であると判断した場合には、処理をＳ５１１に進める。Ｓ５１０でＣＰＵ５０７は、電源装置４０が第一の状態ではないと判断した場合（電源装置４０が第二の状態の場合）には、処理をＳ５１２に進める。Ｓ５１１でＣＰＵ５０７は、電源電圧Ｖｃが第一の閾値より大きいか否かを判断し、電源電圧Ｖｃが第一の閾値より大きいと判断した場合には、処理をＳ５１４に進める。Ｓ５１４でＣＰＵ５０７は、ＦＥＴ３をオフ状態とし、電源電圧Ｖｃにフォワード電圧Ｖｆ２を利用した第二の状態に遷移し、処理をＳ５１６に進める。Ｓ５１１でＣＰＵ５０７は、電源電圧Ｖｃが第一の閾値以下であると判断した場合には、処理をＳ５１３に進める。Ｓ５１３でＣＰＵ５０７は、ＦＥＴ３をオン状態のまま、第一の状態を保持し、処理をＳ５１５に進める。

Ｓ５１２でＣＰＵ５０７は、電源電圧Ｖｃが第二の閾値より小さいか否かを判断する。Ｓ５１２でＣＰＵ５０７は、電源電圧Ｖｃが第二の閾値より小さいと判断した場合には、処理をＳ５１３に進め、Ｓ５１３でＦＥＴ３をオン状態とし、第一の状態に遷移し、処理をＳ５１５に進める。Ｓ５１２でＣＰＵ５０７は、電源電圧Ｖｃが第二の閾値以上であると判断した場合には、処理をＳ５１４に進め、ＦＥＴ３をオフ状態のまま、第二の状態を保持し、処理をＳ５１６に進める。

Ｓ５１５でＣＰＵ５０７は、電源電圧Ｖｃが第四の閾値より大きいか否かを判断する。Ｓ５１５でＣＰＵ５０７は、電源電圧Ｖｃが第四の閾値より大きいと判断した場合には、処理をＳ５１６に進め、電源電圧Ｖｃが第四の閾値以下であると判断した場合には、処理をＳ５１７に進める。この場合、Ｓ５１７でＣＰＵ５０７は、交流電源１１の電圧が異常に低く、電源装置４０が動作できないと判断し、状況を報知し、処理をＳ５１８に進める。

Ｓ５１６でＣＰＵ５０７は、負荷１３への出力電圧Ｖ２を停止する要求があるか否かを判断する。Ｓ５１６でＣＰＵ５０７は、負荷１３への出力電圧Ｖ２を停止する要求があると判断した場合、処理をＳ５０１に戻し、Ｓ５０１で電源装置４０の出力停止状態（第三の状態）に遷移する。Ｓ５１６でＣＰＵ５０７は、負荷１３への出力電圧Ｖ２を停止する要求がないと判断した場合、処理をＳ５０９に戻し、Ｓ５０９〜Ｓ５１６の処理を繰り返し行う。

ところで、本実施例のスイッチング電源回路４２は、ＦＥＴ４をオフした第三の状態において、ＦＥＴ３をオフ状態にしている。これは、電源装置４０の出力停止状態において、同期整流部１０５による消費電力を低減させるために行っている。交流電源１１の電圧が低下した場合に、スイッチング電源回路４２の故障を防止する目的のためには、ＦＥＴ４をオフした第三の状態において、ＦＥＴ３をオン状態にして制御してもよい。なお、本実施例では、第一〜第四の閾値は、例えばＣＰＵ５０７が有する不図示の不揮発性メモリに保存されている。

本実施例のスイッチング電源回路４２は、前述したように、交流電源１１の電圧に応じて、第一の状態、第二の状態及び、第三の状態を最適に切り替えることを特徴としており、同期整流部１０５の電源電圧Ｖｃを低く抑えることができる。そのため、同期整流部１０５による損失を低減することができ、電源装置４０の軽負荷状態においても、同期整流部１０５による電源効率を改善する効果を得ることができる。更に、本実施例のスイッチング電源回路４２は、交流電源１１の電圧が異常に低下した場合にも、スイッチング電源回路４２の故障を防止できる。以上、本実施例によれば、同期整流回路を動作させた状態で、電源装置の軽負荷状態の効率を改善することができる。

［電源装置の構成］
実施例３の電源装置６０を説明する。実施例１及び実施例２と同様の構成については同一符号を付けて説明を省略する。図６（Ａ）に示す電源装置６０の構成で、実施例２の構成と異なる点は、以下に示す第四の状態を備えているところにある。スイッチング電源回路６２の状態切替部６０４は、ＦＥＴ４をオフ状態にした電源装置６０の出力停止状態において、同期整流部６０５のＦＥＴ２のスイッチング動作を停止する第四の状態を有している。ＦＥＴ２のスイッチング動作を停止するとは、即ち、ＦＥＴ２をオフ状態に保持することである。

その他の異なる点としては、交流電源１１の電圧を検知する検知手段として、カレントトランスＣＴ６５を有し、状態切替部６０４は、交流電源１１の電圧に基づき、スイッチング電源回路６２の状態を切り替えている。また、トランスＴ６は一次側に一次巻線Ｐ１、Ｐ２、二次側に第一の二次巻線である二次巻線Ｓ１、第二の二次巻線である二次巻線Ｓ２を備えている。また、同期整流部６０５の同期整流制御部６０３は、ＦＥＴ２のスイッチング動作を停止するために用いる端子Ｓを有し、端子ＳはＣＰＵ５０７に接続されている。ＦＥＴ２のスイッチング動作を停止する機能を有する同期整流制御部６０３の一例として、例えば特許文献２に記載の方法を用いることができる。

また、電源電圧供給部６０６は、同期整流制御部６０３の端子Ｄ（ＦＥＴ２のゲート駆動に用いる電源電圧）のみに電源電圧Ｖｃを供給しており、第一の状態と第二の状態で供給する電圧を切り替えている。同期整流制御部６０３の端子Ｅには、電圧の低い（本実施例では５Ｖ）出力電圧Ｖ２を電源電圧として供給することで、同期整流制御部６０３の消費電力を低減している。

状態切替部６０４のＣＰＵ５０７は、同期整流部６０５のスイッチング動作を停止させ、ダイオードＤ４による整流を行う状態に遷移させるＳｔｏｐ信号を、同期整流制御部６０３の端子Ｓに出力している。ＣＰＵ５０７がＳｔｏｐ信号をハイ状態にすると、同期整流部１０５のスイッチング動作は停止する、即ち、ＦＥＴ２をオフ状態で保持する。ＣＰＵ５０７がＳｔｏｐ信号をロー状態にすると、同期整流部１０５が動作する（同期整流を行う）状態になる。ＦＥＴ４をオフ状態にした電源装置６０の出力停止状態において、スイッチング電源回路６２の負荷はおおよそ０になる。負荷が０の状態では、同期整流を行うよりも、ダイオードＤ４による整流を行う方が電源装置６０の効率が良くなる場合がある。よって、本実施例では、電源装置６０の出力停止状態の消費電力を低減するために、同期整流部１０５のＦＥＴ２のスイッチング動作を停止させている。

ＣＰＵ５０７には、ＦＥＴ６６のゲート端子が接続されている。ＣＰＵ５０７がＦＥＴ６６＿ｏｎ信号をハイ状態にすると、ＦＥＴ６６がオン状態になり、フォトトライアックカプラＳＳＲ６５の二次側発光ダイオードに抵抗Ｒ６４を介して電流が流れる。フォトトライアックカプラＳＳＲ６５の一次側トライアックに電流が流れる状態になると、交流電源１１の電圧と抵抗Ｒ６３で定まる電流が、カレントトランスＣＴ６５の一次巻線に流れる。カレントトランスＣＴ６５の二次巻線には、抵抗Ｒ６４が接続されており、基準電圧Ｖｒｅｆに対して、抵抗Ｒ６４に生じる電圧であるＶａｃ信号には、交流電源１１の電圧に比例した波形が出力される。Ｖａｃ信号はＣＰＵ５０７に入力され、ＣＰＵ５０７は、Ｖａｃ信号に基づき、交流電源１１の電圧を検知することができる。なお、交流電源１１の電圧を検知するタイミングを除いて、フォトトライアックカプラＳＳＲ６５によって、カレントトランスＣＴ６５の一次側に流れる電流を遮断することで、抵抗Ｒ６３による消費電力を低減している。

トランスＴ６は二次巻線Ｓ２の端子Ｂから第二の電圧である第三のフォワード電圧Ｖｆ３を出力している。二次巻線Ｓ２には、一次側の電圧Ｖ１に対して、トランスＴ６の一次巻線Ｐ１と二次巻線Ｓ２の巻線比である１３対１（Ｐ１：Ｓ２＝１３：１）に応じた第三のフォワード電圧Ｖｆ３が出力される。ここで、第三のフォワード電圧Ｖｆ３は、フォワード電圧Ｖｆ１よりも大きな電圧となる（Ｖｆ３＞Ｖｆ１）。しかし、図２（Ａ）で説明したように、フォワード電圧Ｖｆ１を利用する第一の状態（Ｖｃ＝Ｖｃ１）では、電解コンデンサＣ８に充電された電圧（ここでは５Ｖ）が加算された電圧が、同期整流部６０５の電源電圧Ｖｃとして供給される（Ｖｆ１＋５）。そのため、第三のフォワード電圧Ｖｆ３を利用する第二の状態（Ｖｃ＝Ｖｃ３）では、同期整流部６０５の電源電圧Ｖｃは第一の状態よりも低い電圧になる（Ｖｃ３＜Ｖｃ１）。同期整流部６０５に供給される電源電圧Ｖｃが高い状態がスイッチング電源回路６２の第一の状態であり、同期整流部６０５に供給される電源電圧Ｖｃが低い状態がスイッチング電源回路６２の第二の状態である。

図６（Ｂ）は、ＣＰＵ５０７による、スイッチング電源回路６２の状態切り替え動作及び交流電源１１の電圧と同期整流部６０５に供給される電源電圧Ｖｃの関係を説明するためのグラフである。スイッチング電源回路６２の第一の状態と第二の状態の切り替え方法は、図１（Ｂ）の説明と同様であり、説明を省略する（Ｓｔ１→Ｓｔ２→Ｓｔ３、Ｓｔ４→Ｓｔ５→Ｓｔ６）。また、第一の状態と第四の状態の切り替え方法は、図４（Ｂ）の出力電圧Ｖ２が５Ｖの場合の第一の状態と第三の状態の切り替え方法の説明と同様である（Ｓｔ６→Ｓｔ１、Ｓｔ１→Ｓｔ７）。また、図６（Ｂ）では、図４（Ｂ）の電源電圧Ｖｃについての第一の閾値〜第四の閾値を、交流電源１１の電圧実効値についての第一の閾値〜第四の閾値に変換している。

本実施例のスイッチング電源回路６２は、図１（Ｂ）及び図４（Ｂ）で説明した、電源電圧Ｖｃを直接検知する方法の代わりに、Ｖａｃ信号によって交流電源１１の電圧を検知することで、間接的に、電源電圧Ｖｃを推定することができる。ただし、交流電源１１の電圧を検知する方法は、電源電圧Ｖｃを間接的に検知する方法の一例であり、例えば、電解コンデンサＣ１に充電された一次側電圧Ｖ１を検知することで、電源電圧Ｖｃを推定する方法を用いることもできる。

ＣＰＵ５０７は、状態切替部６０４の制御と、電源装置６０の制御を兼用しており、ＣＰＵ５０７による制御の詳細は図７のフローチャートで説明する。ＣＰＵ５０７は、負荷１３を有する不図示の装置と通信し、電源装置６０に対する電圧出力の要求に応じて、電源装置６０の状態を制御するために用いられる。

［電源装置の制御］
図７は本実施例のＣＰＵ５０７による、電源装置６０の制御シーケンスを説明するフローチャートである。図５と同様の処理には同一のステップ番号を付けて説明を省略する。図５と図７で異なっているところは、出力電圧Ｖ２が５Ｖで固定されている点と、上述した第四の状態が追加されている点と、電源電圧Ｖｃの電圧検知がＶａｃ信号（電圧Ｖａｃともいう）による交流電源１１の電圧検知に置き換えられているところである。

Ｓ７０１でＣＰＵ５０７は、電源装置６０の初期状態では、Ｓｔｏｐ信号をハイ状態として同期整流部１０５のスイッチング動作を停止し、ＦＥＴ４をオフ状態にして負荷１３への電力供給を遮断する。この状態を電源装置６０の出力停止状態である第四の状態と定義する。Ｓ７０３でＣＰＵ５０７は、Ｓｔｏｐ信号をロー状態として同期整流部１０５のスイッチング動作を開始し同期整流部１０５を動作させ、ＦＥＴ３をオン状態にする。Ｓ７０４でＣＰＵ５０７は、ＦＥＴ６６＿ｏｎ信号をハイ状態にし、電圧Ｖａｃが第三の閾値より大きいか否かを判断する。Ｓ７０４でＣＰＵ５０７は、電圧Ｖａｃが第三の閾値より大きいと判断した場合には、Ｓ７０５でＦＥＴ６６＿ｏｎ信号を再びロー状態にした後、ＦＥＴ４をオン状態にする。Ｓ７０４でＣＰＵ５０７は、電圧Ｖａｃが第三の閾値以下であると判断した場合には、処理をＳ７１３進める。Ｓ７１３でＣＰＵ５０７は、ＦＥＴ６６＿ｏｎ信号をロー状態にした後、図５のＳ５１７と同様の処理を行い、処理をＳ７１４に進める。Ｓ７１４でＣＰＵ５０７は、Ｓｔｏｐ信号をハイ状態にして同期整流部１０５のスイッチング動作を停止し、ＦＥＴ４をオフ状態にし、電源装置６０の出力停止状態（第四の状態）に遷移して制御を終了する。

Ｓ５１０でＣＰＵ５０７は、電源装置６０が第一の状態であると判断した場合には、処理をＳ７０７に進め、第一の状態でないと判断した場合（電源装置６０が第二の状態の場合）には、処理をＳ７０８に進める。Ｓ７０７でＣＰＵ５０７は、ＦＥＴ６６＿ｏｎ信号をハイ状態にし、電圧Ｖａｃが第一の閾値より大きいか否かを判断する。Ｓ７０７でＣＰＵ５０７は、電圧Ｖａｃが第一の閾値より大きいと判断した場合には、処理をＳ７０９に進める。Ｓ７０９でＣＰＵ５０７は、再びＦＥＴ６６＿ｏｎ信号をロー状態にし、図５のＳ５１４と同様にＦＥＴ３をオフ状態とし、第二の状態に遷移し、処理をＳ７１２に進める。

Ｓ７０７でＣＰＵ５０７は、電圧Ｖａｃが第一の閾値以下であると判断した場合には、処理をＳ７１０に進める。Ｓ７１０でＣＰＵ５０７は、ＦＥＴ６６＿ｏｎ信号をロー状態にし、図５のＳ５１３と同様にＦＥＴ３をオン状態のまま、第一の状態を保持し、処理をＳ７１１に進める。

Ｓ７０８でＣＰＵ５０７は、ＦＥＴ６６＿ｏｎ信号をハイ状態にし、電圧Ｖａｃが第二の閾値より小さいか否かを判断する。Ｓ７０８でＣＰＵ５０７は、電圧Ｖａｃが第二の閾値より小さいと判断した場合には、Ｓ７１０でＦＥＴ６６＿ｏｎ信号をロー状態にし、図５のＳ５１３と同様にＦＥＴ３をオン状態とし、第一の状態に遷移し、処理をＳ７１１に進める。Ｓ７０８でＣＰＵ５０７は、電圧Ｖａｃが第二の閾値以上であると判断した場合には、処理をＳ７０９に進める。Ｓ７０９でＣＰＵ５０７は、ＦＥＴ６６＿ｏｎ信号をロー状態にし、図５のＳ５１４と同様にＦＥＴ３をオフ状態とし、第二の状態を保持し、処理をＳ７１２に進める。

Ｓ７１１でＣＰＵ５０７は、ＦＥＴ６６＿ｏｎ信号をハイ状態にし、電圧Ｖａｃが第四の閾値より大きいか否かを判断する。Ｓ７１１でＣＰＵ５０７は、電圧Ｖａｃが第四の閾値より大きいと判断した場合には、処理をＳ７１２に進める。Ｓ７１２でＣＰＵ５０７は、再びＦＥＴ６６＿ｏｎ信号をロー状態にし、図５のＳ５１６と同様の判断を行い、出力電圧Ｖ２の停止要求があった場合には、処理をＳ７０１に戻し、出力電圧Ｖ２の停止要求がない場合には、処理をＳ５１０に戻す。Ｓ７１１でＣＰＵ５０７は、電圧Ｖａｃが第四の閾値以下であると判断した場合には、処理をＳ７１３に進める。

本実施例で説明したトランスＴ６のように、二次側に２以上の巻線を設けて、フォワード電圧Ｖｆ１と、フォワード電圧Ｖｆ３を出力してもよい。本実施例のトランスＴ６は、二次側に複数の巻線を設ける方法の一例である。例えば、端子Ｂからフォワード電圧Ｖｆ１を出力し、端子Ａからフォワード電圧Ｖｆ３を出力するトランスを用いてもよい。また、二次側に３つの巻線を有するトランスを用いて、フォワード電圧Ｖｆ１及びフォワード電圧Ｖｆ３と電圧の異なる、第四のフォワード電圧（Ｖｆ４）を出力し、電源電圧Ｖｃの切り替えを行ってもよい。同様に、トランスの二次巻線の数及び出力するフォワード電圧の数はそれ以上でもよい。

本実施例のスイッチング電源回路６２は、前述したように、交流電源１１の電圧に応じて、第一の状態、第二の状態及び第四の状態を最適に切り替えることを特徴としており、同期整流部１０５の電源電圧Ｖｃを低く抑えることができる。そのため、同期整流部１０５による損失を低減することができ、電源装置６０の軽負荷状態においても、同期整流部１０５による電源効率を改善する効果を得ることができる。更に、本実施例のスイッチング電源回路６２は、電源装置６０の出力停止状態（第四の状態）における電源効率を改善できる。

［他の実施例］
実施例１の図１で、状態切替部１０４に替えて、実施例２や実施例３のＣＰＵ５０７を有する状態切替部５０４、６０４を備える構成としてもよい。また、実施例１の図１で、ＦＥＴ４を設けて負荷１３への電力供給の遮断をＣＰＵ５０７が制御する構成としてもよい。実施例２の図４で、状態切り替えの動作を、実施例１のコンパレータＩＣ４が行う構成としてもよい。

以上、本実施例によれば、同期整流回路を動作させた状態で、電源装置の軽負荷状態の効率を改善することができる。

実施例１〜３で説明した電源装置は、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１〜３の電源装置が適用される画像形成装置の構成を説明する。

［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図８に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３００は、静電潜像が形成される像担持体としての感光ドラム３１１、感光ドラム３１１を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１１に形成された静電潜像をトナーで現像する現像部３１２（現像手段）を備えている。そして、感光ドラム３１１に現像されたトナー像をカセット３１６から供給された記録材としてのシート（不図示）に転写部３１８（転写手段）によって転写して、シートに転写したトナー像を定着器３１４で定着してトレイ３１５に排出する。この感光ドラム３１１、帯電部３１７、現像部３１２、転写部３１８が画像形成部である。また、レーザビームプリンタ３００は、実施例１〜３で説明した電源装置４００を備えている。なお、実施例１〜３の電源装置４００を適用可能な画像形成装置は、図８に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。

レーザビームプリンタ３００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ３２０を備えており、実施例１〜３に記載の電源装置４００は、例えばコントローラ３２０に電力を供給する。また、実施例１〜３に記載の電源装置４００は、感光ドラム３１１を回転するため又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。即ち、実施例１〜３の負荷１３は、コントローラ３２０や駆動部に相当する。本実施例の電源装置４００を備える画像形成装置は、交流電源１１の電圧に応じて、第一の状態〜第四の状態を切り替える構成である。更に、実施例２、３の電源装置が画像形成装置に搭載されている場合、コントローラ３２０がＣＰＵ５０７として機能することもできる。また、実施例２の電源装置が画像形成装置に搭載されている場合、ＣＰＵ５０７は出力電圧Ｖ２を５Ｖ又は３Ｖにするように制御する。なお、コントローラ３２０とＣＰＵ５０７をそれぞれ備える構成としてもよい。

以上、本実施例によれば、同期整流回路を動作させた状態で、電源装置の軽負荷状態の効率を改善することができる。

１０１ フィードバック部
１０２ 制御部
１０３ 同期整流制御部
１０４ 状態切替部
１０６ 電源電圧供給部
ＦＥＴ１、ＦＥＴ２ 電界効果トランジスタ
Ｔ１ トランス

Claims (13)

1. 一次巻線と二次巻線とを有するトランスと、
   前記一次巻線への電力の供給又は遮断を行う第一のスイッチング素子と、
   前記二次巻線に誘起された電圧を整流するための第二のスイッチング素子と、
   前記第二のスイッチング素子によって整流され、且つ、平滑された、前記二次巻線からの出力電圧を検知するフィードバック手段と、
   前記フィードバック手段の検知結果に基づいて前記第一のスイッチング素子のスイッチング動作を制御する第一の制御手段と、
   前記第二のスイッチング素子のスイッチング動作を制御する第二の制御手段と、
   を備え、交流電源の電圧を変換し、負荷に前記出力電圧を供給する電源装置であって、
   前記二次巻線に誘起された第一の電圧に応じた電源電圧と、前記二次巻線に誘起された前記第一の電圧とは異なる第二の電圧に応じた電源電圧のいずれかを、前記第二の制御手段に供給する供給手段と、
   前記供給手段が前記第一の電圧に応じた電源電圧を前記第二の制御手段に供給する第一の状態と、前記供給手段が前記第二の電圧に応じた電源電圧を前記第二の制御手段に供給する第二の状態とを切り替える切替手段と、
   前記交流電源から供給される交流電圧に応じた電圧を検知する検知手段と、
   を備え、
   前記検知手段によって検知される電圧は、前記供給手段から前記第二の制御手段に供給される電源電圧であることを特徴とする電源装置。
2. 前記切替手段は、前記第一の状態で前記検知手段により検知した電圧が第一の閾値を超えた場合に前記第一の状態から前記第二の状態に切り替え、前記第二の状態で前記検知手段により検知した電圧が前記第一の閾値以下の値である第二の閾値より低くなった場合に前記第二の状態から前記第一の状態に切り替えることを特徴とする請求項１に記載の電源装置。
3. 前記検知手段は、前記二次巻線に誘起された電圧を前記交流電源から供給される前記交流電圧として検知することを特徴とする請求項１又は請求項２に記載の電源装置。
4. 前記切替手段は、前記出力電圧に応じて、前記第一の状態と前記第二の状態を切り替えることを特徴とする請求項１から請求項３のいずれか１項に記載の電源装置。
5. 前記切替手段は、前記出力電圧が第一の出力電圧の場合には、前記検知手段の検知結果に基づく切り替えを行い、前記出力電圧が前記第一の出力電圧よりも低い第二の出力電圧の場合には、前記第一の状態を維持することを特徴とする請求項４に記載の電源装置。
6. 前記出力電圧の前記負荷への供給の接続又は遮断を行う接続手段を備え、
   前記切替手段は、前記検知手段により検知した電圧が第三の閾値以下となった場合には前記接続手段を遮断し、前記第三の閾値より小さい第四の閾値より大きくなった場合には前記接続手段を接続することを特徴とする請求項５に記載の電源装置。
7. 前記第二のスイッチング素子に並列に接続されたダイオードを有し、
   前記切替手段は、前記接続手段を遮断した場合には前記第二のスイッチング素子の動作を停止させ、前記ダイオードにより整流を行うことを特徴とする請求項６に記載の電源装置。
8. 前記切替手段は、コンパレータを有することを特徴とする請求項１から請求項３のいずれか１項に記載の電源装置。
9. 前記切替手段は、第三の制御手段を有することを特徴とする請求項１から請求項７のいずれか１項に記載の電源装置。
10. 前記第一の電圧は、前記二次巻線の一端と他端との間に誘起された電圧であり、
    前記第二の電圧は、前記二次巻線の前記一端と前記他端の間の端子と前記他端との間に誘起された電圧であることを特徴とする請求項１から請求項９のいずれか１項に記載の電源装置。
11. 前記二次巻線は、第一の二次巻線と第二の二次巻線を有し、
    前記第一の電圧は、前記第一の二次巻線に誘起された電圧であり、
    前記第二の電圧は、前記第二の二次巻線に誘起された電圧であることを特徴とする請求項１から請求項９のいずれか１項に記載の電源装置。
12. 前記第一の状態において前記供給手段から前記第二の制御手段に供給される電圧は、前記第二の状態において前記供給手段から前記第二の制御手段に供給される電圧よりも高いことを特徴とする請求項１から請求項１１のいずれか１項に記載の電源装置。
13. 記録材に画像を形成する画像形成手段と、
    請求項１から請求項１２のいずれか１項に記載の電源装置と、
    を備えることを特徴とする画像形成装置。

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