JP6698649B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6698649B2
JP6698649B2 JP2017524138A JP2017524138A JP6698649B2 JP 6698649 B2 JP6698649 B2 JP 6698649B2 JP 2017524138 A JP2017524138 A JP 2017524138A JP 2017524138 A JP2017524138 A JP 2017524138A JP 6698649 B2 JP6698649 B2 JP 6698649B2
Authority
JP
Japan
Prior art keywords
insulator
conductor
transistor
semiconductor
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017524138A
Other languages
English (en)
Other versions
JPWO2016203341A1 (ja
Inventor
山崎　舜平
舜平 山崎
慎平 松田
慎平 松田
陽夫 鈴木
陽夫 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JPWO2016203341A1 publication Critical patent/JPWO2016203341A1/ja
Application granted granted Critical
Publication of JP6698649B2 publication Critical patent/JP6698649B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/42—Bombardment with radiation
    • H01L21/423—Bombardment with radiation with high-energy radiation
    • H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Toxicology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例えば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
電子機器を構成するＣＰＵ、メモリなどの様々な集積回路（ＩＣ）において、シリコンからなるトランジスタが広く用いられている。電子機器の高性能化、小型化、軽量化に伴い、集積回路は高集積化され、トランジスタのサイズは微細化している。これに従って、トランジスタ作製のプロセスルールも、４５ｎｍ、３２ｎｍ、２２ｎｍと年々小さくなっている。
このように、トランジスタの微細化が進むことで、短チャネル効果と呼ばれる問題が生じている。短チャネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特性の劣化であり、ドレイン電極の電界の効果がソース電極にまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値の増大、漏れ電流の増大などがある。
短チャネル効果への対策の一つとして、ナノワイヤトランジスタが挙げられる（特許文献１参照。）。ナノワイヤトランジスタとは、直径数ｎｍ乃至数十ｎｍ程度の極めて細い円柱状のシリコンを活性層に用いたトランジスタである。シリコンの延伸方向と交差してゲートがシリコンを囲む構造をしており、全周囲を囲んだゲート電極によってドレイン電極の電界がソース電極まで影響することを防ぐことができる。
特開２０１１−２１１１２７号公報
しかしながら、シリコンを用いたナノワイヤトランジスタの、非導通時のリーク電流は、数μＡ／μｍ程度であり、さらにゲート電圧０Ｖにおけるリーク電流を低減することが求められている。
そこで、本発明の一態様は、短チャネル効果に耐性を有するトランジスタを提供することを課題の一とする。または、ノーマリーオフの電気特性を有するトランジスタを提供することを課題の一とする。または、非導通時のリーク電流の小さいトランジスタを提供することを課題の一とする。または、サブスレッショルドスイング値の小さいトランジスタを提供することを課題の一とする。または、チャネル長の短い微細構造において、安定した電気特性を有するトランジスタを提供することを課題の一とする。
または、該トランジスタを有する半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、環状に設けられた第１の導電体と、第１の導電体の環の内側を通して伸長した領域を有する酸化物半導体と、第１の導電体と、酸化物半導体との間に設けられた第１の絶縁体と、第１の導電体と、第１の絶縁体との間に設けられた第２の絶縁体と、第１の導電体の環の内側を通して設けられた第２の導電体と、を有し、第２の導電体は、第２の絶縁体中に設けられる半導体装置である。
また、本発明の一態様は、上記の発明において、酸化物半導体に接して、第１の導電体を間に挟んで設けられた第３の導電体及び第４の導電体と、を有し、第３の導電体と第４の導電体の間の距離は２ｎｍ以上３０ｎｍ以下であることを特徴とする半導体装置である。
また、本発明の一態様は、上記の発明において、酸化物半導体の伸長方向に略垂直な面における断面形状は、略円形状であることを特徴とする半導体装置である。
また、本発明の一態様は、上記の発明において、酸化物半導体の伸長方向に略垂直な面における断面形状は、略多角形状であることを特徴とする半導体装置である。
また、本発明の一態様は、上記の発明において、半導体装置は、基板上に設けられており、基板の上面は酸化物半導体の伸長方向に略平行であることを特徴とする半導体装置である。
また、本発明の一態様は、上記の発明において、半導体装置は、基板上に設けられており、基板の上面は酸化物半導体の伸長方向に略垂直であることを特徴とする半導体装置である。
また、本発明の一態様は、上記の発明において、第１の絶縁体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）及び亜鉛のうち少なくとも一以上を有する半導体装置である。
また、本発明の一態様は、基板上に、第１の方向に伸長して設けられた第１の導電体と、第１の導電体上に設けられた第１の絶縁体と、第１の絶縁体上に設けられた、開口を有する第２の絶縁体と、第２の絶縁体に形成された開口の中に、第１の方向に略垂直である第２の方向に伸長して設けられた第２の導電体と第２の絶縁体及び第２の導電体上に設けられた第３の絶縁体と、第３の絶縁体上に設けられた第４の絶縁体と、第３の絶縁体上に、第４の絶縁体を間に挟んで設けられた第３の導電体及び第４の導電体と、第４の絶縁体、第３の導電体及び第４の導電体の上面に接して、第２の方向に伸長して設けられた酸化物半導体と、酸化物半導体の上面及び側面と、第３の導電体の側面に接して、第５の絶縁体を間に挟んで第６の導電体と対向して設けられた第５の導電体と、酸化物半導体の上面及び側面と、第４の導電体の側面に接して、第５の絶縁体を間に挟んで第５導電体と対向して設けられた第６の導電体と、第５の導電体及び第６の導電体上に設けられ、第５の導電体と第６の導電体の間に開口を有する第６の絶縁体と、酸化物半導体の上面、第５の導電体及び第６の導電体の側面、第６の絶縁体の側面と接して設けられた第５の絶縁体と、第５の絶縁体の上面に接して設けられた第７の絶縁体と、第７の絶縁体の上面に接して設けられた第７の導電体と、を有し、第１の方向に略垂直な面の断面において、第４の絶縁体と第５の絶縁体は、酸化物半導体を囲むように設けられ、第３の絶縁体と第７の絶縁体は、第４の絶縁体、酸化物半導体及び第５の絶縁体を囲むように設けられ、第１の導電体と第７の導電体は、第１乃至第３の絶縁体及び第７の絶縁体を囲むように設けられることを特徴とする半導体装置である。
また、本発明の一態様は、上記の発明において、第４の絶縁体及び第５の絶縁体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）及び亜鉛のうち少なくとも一以上を有する半導体装置である。
また、本発明の一態様は、上記の発明において、酸化物半導体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有することを特徴とする半導体装置である。
短チャネル効果に耐性を有するトランジスタを提供することができる。または、ノーマリーオフの電気特性を有するトランジスタを提供することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、チャネル長の短い微細構造において、安定した電気特性を有するトランジスタを提供することができる。
または、該トランジスタを有する半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタに係るバンド図。 数値計算に用いたトランジスタのモデルを示す模式図。 数値計算で求めたポテンシャルを表す図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するためのグラフおよび回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る電子機器を示す斜視図。 本実施例に用いたトランジスタのモデルを示す模式図。 本実施例の計算結果を示すグラフ。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面及び下面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図１乃至図７を用いて説明する。
＜トランジスタの構成＞
以下では、本発明の一態様に係る半導体装置の一例としてトランジスタの構成について説明する。
図１（Ａ）乃至図１（Ｃ）を用いてトランジスタ１０の構成について説明する。図１（Ａ）はトランジスタ１０の上面図である。図１（Ｂ）は図１（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図であり、図１（Ｃ）は図１（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２で示す領域では、トランジスタ１０のチャネル長方向における構造を示しており、一点鎖線Ａ３−Ａ４で示す領域では、一点鎖線Ａ１−Ａ２に垂直な方向における構造を示している。なお、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味する。また、図１（Ａ）、図１（Ｂ）において、図面が煩雑になることを避けるため、絶縁体１１２など一部の構造を省略して表現している。
トランジスタ１０は、環状に設けられた導電体１１４と、導電体１１４の環の内側を通して伸長した領域を有する半導体１０６ｂと、導電体１１４と半導体１０６ｂとの間に設けられた絶縁体１０６ａと、導電体１１４と絶縁体１０６ａとの間に設けられた絶縁体１１２と、導電体１１４の環の内側を通して設けられた導電体１０２と、を有する。ここで、導電体１０２は絶縁体１１２中に設けられている。また、半導体１０６ｂに接して、導電体１１４を間に挟んで対向して設けられた導電体１０８ａ及び導電体１０８ｂと、を有する。
ここで、絶縁体１０６ａ及び絶縁体１１２は、絶縁膜又は絶縁層ということもできる。また、導電体１０２、導電体１０８ａ、導電体１０８ｂ及び導電体１１４は、導電膜又は導電層ということもできる。また、半導体１０６ｂは、半導体膜又は半導体層ということもできる。
なお、詳細は後述するが、絶縁体１０６ａは、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質を用いる場合がある。しかしながら、半導体１０６ｂと接してトランジスタを形成する場合、電子は半導体１０６ｂ、および半導体１０６ｂと絶縁体１０６ａの界面近傍を流れ、絶縁体１０６ａは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体１０６ａを導電体及び半導体と記載せず、絶縁体と記載するものとする。
トランジスタ１０において、半導体１０６ｂは活性層として機能し、導電体１１４はゲート電極として機能し、絶縁体１１２はゲート絶縁膜として機能し、導電体１０８ａと導電体１０８ｂはソース電極またはドレイン電極として機能する。
半導体１０６ｂは、図１（Ｂ）に示すように、少なくとも導電体１１４の環の内側を通る部分において、伸長して設けられており、例えば紐状、棒状又は柱状などの形状をとる。また、図１（Ｃ）に示すように、半導体１０６ｂの伸長方向に略垂直な断面における断面形状は略円形状であることが好ましい。図１（Ｃ）における半導体１０６ｂの幅（半導体１０６ｂが円形なら直径と呼ぶこともできる）は、数ｎｍ乃至数十ｎｍ程度であり、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下とすればよい。なお、本明細書等において、略円形とは、真円だけでなく、楕円などの真円から外れた円形も含むものとする。
このように、半導体１０６ｂは幅数ｎｍ乃至数十ｎｍ程度の細長いワイヤー状の構造体なので、ナノワイヤと呼ぶことができる。また、図１（Ａ）乃至（Ｃ）に示すように、絶縁体１０６ａ、導電体１０８ａ、導電体１０８ｂ、絶縁体１１２、導電体１０２及び導電体１１４を含めても細長いワイヤー状の構造体なので、これらを含めてナノワイヤと呼ぶこともできる。また、トランジスタ１０はナノワイヤを用いたトランジスタなので、ナノワイヤトランジスタと呼ぶこともできる。
絶縁体１０６ａは、図１（Ｂ）に示すように、半導体１０６ｂと導電体１１４が重なる領域の少なくとも一部において、半導体１０６ｂに接して設けられる。また、図１（Ｃ）に示すように、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面において、絶縁体１０６ａは半導体１０６ｂに接して同心円状に設けられる。
導電体１０８ａ及び導電体１０８ｂは、図１（Ｂ）に示すように、側面が絶縁体１０６ａと接して、互いに対向して設けられることが好ましい。また、図示していないが、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面において、導電体１０８ａ及び導電体１０８ｂは半導体１０６ｂを包み込むように設けられることが好ましい。
また、図１（Ｂ）に示すように、トランジスタ１０のチャネル長Ｌは、導電体１０８ａと導電体１０８ｂの距離となっている。導電体１０８ａと導電体１０８ｂの距離、すなわちトランジスタ１０のチャネル長Ｌは、数ｎｍ乃至数十ｎｍ程度とすればよく、例えば、２ｎｍ以上３０ｎｍ以下とすることが好ましい。
また、図１（Ｂ）に示すように、導電体１０８ａ及び導電体１０８ｂの側面端部がテーパー形状を有することが好ましい。具体的には導電体１０８ａ及び導電体１０８ｂの側面端部の傾斜角θを３０°以上９０°未満、好ましくは４５°以上８０°未満、より好ましくは４５°以上６０°未満とする。このように、導電体１０８ａ及び導電体１０８ｂの側面端部をテーパー形状とすることで、より導電体１０８ａと導電体１０８ｂの距離を短くすることができ、トランジスタ１０のチャネル長Ｌを短くすることができる。
導電体１１４は、図１（Ｂ）（Ｃ）に示すように、半導体１０６ｂ、絶縁体１０６ａ及び導電体１０２の少なくとも一部を囲むように環状に設けられている。なお、本明細書等において、環状とは、輪環だけでなく、多角環などの形状も含むものとする。または、導電体１１４は半導体１０６ｂ、絶縁体１０６ａ及び導電体１０２の少なくとも一部の周囲を囲むことができればよい。例えば、導電体１１４が閉路状の構造を含む構造とすればよい。ここで、導電体１１４は、半導体１０６ｂの導電体１０８ａと導電体１０８ｂに挟まれた領域（半導体１０６ｂのチャネル形成領域と呼ぶこともできる。）の少なくとも一部と重なるように形成されることが好ましい。
絶縁体１１２は、絶縁体１０６ａと導電体１１４の間を埋めるように形成されることが好ましい。また、絶縁体１１２によって、半導体１０６ｂ、導電体１０２及び導電体１１４がそれぞれ絶縁されていることが好ましい。このため、絶縁体１１２を複数の絶縁体を組み合わせて形成してもよい。例えば、絶縁体１０６ａと導電体１０２の間に形成された絶縁体と、導電体１０２と導電体１１４の間に形成された絶縁体と、を組み合わせて絶縁体１１２としてもよい。
導電体１０２は、導電体１１４の環の内側を通して設けられており、絶縁体１１２を介して絶縁体１０６ａと導電体１１４との間に形成されている。また、図１（Ｃ）に示すように、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面において、導電体１０２の幅は、例えば半導体１０６ｂの幅と同程度にすればよい。ただし、導電体１０２の幅はこれに限られず、適宜設定することができる。また、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面において、導電体１０２の形状は、半導体１０６ｂと同心円状の弧を有する形状としてもよい。ただし、導電体１０２の形状はこれに限られず、適宜設定することができる。
トランジスタ１０は基板上に設けられるが、基板の上面に対して半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）が略平行になるようにトランジスタ１０を形成してもよい。また、基板の上面に対して半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）が略垂直になるようにトランジスタ１０を形成してもよい。
＜半導体＞
以下、半導体１０６ｂの詳細な構成について説明する。
なお、本項目においては、半導体１０６ｂとともに絶縁体１０６ａの詳細な構成についても説明する。
半導体１０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体１０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体１０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆを表すとする。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体１０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体１０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体１０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
例えば、絶縁体１０６ａは、半導体１０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体１０６ｂを構成する酸素以外の元素一種以上、または二種以上から絶縁体１０６ａが構成されるため、絶縁体１０６ａと半導体１０６ｂとの界面において、欠陥準位が形成されにくい。
絶縁体１０６ａ及び半導体１０６ｂは、少なくともインジウムを含むと好ましい。なお、絶縁体１０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体１０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。ただし、絶縁体１０６ａがインジウムを含まなくても構わない場合がある。例えば、絶縁体１０６ａが酸化ガリウムであっても構わない。なお、絶縁体１０６ａ及び半導体１０６ｂに含まれる各元素の原子数が、簡単な整数比にならなくても構わない。
例えば、スパッタリング法を用いて成膜する場合、絶縁体１０６ａに用いるターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：２：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：３、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：３、Ｉｎ：Ｍ：Ｚｎ＝１：６：４、Ｉｎ：Ｍ：Ｚｎ＝１：６：５、Ｉｎ：Ｍ：Ｚｎ＝１：６：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：７、Ｉｎ：Ｍ：Ｚｎ＝１：６：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：９等がある。
また、例えば、スパッタリング法を用いて成膜する場合、半導体１０６ｂに用いるターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等がある。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体１０６ｂの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
半導体１０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体１０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。ここで、絶縁体１０６ａのエネルギーギャップは、半導体１０６ｂのエネルギーギャップより大きい。
半導体１０６ｂは、絶縁体１０６ａよりも電子親和力の大きい酸化物を用いる。例えば、半導体１０６ｂとして、絶縁体１０６ａよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。言い換えると、絶縁体１０６ａの伝導帯下端のエネルギー準位は、半導体１０６ｂの伝導帯下端のエネルギー準位より真空準位に近い。
このとき、ゲート電圧を印加すると、絶縁体１０６ａ及び半導体１０６ｂのうち、電子親和力の大きい半導体１０６ｂにチャネルが形成される。なお、高いゲート電圧を印加すると、絶縁体１０６ａの半導体１０６ｂとの界面近傍においても電流が流れる場合がある。
上記の通り、絶縁体１０６ａは、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質からなる。しかしながら、半導体１０６ｂと積層させてトランジスタを形成する場合、電子は半導体１０６ｂ、または半導体１０６ｂと絶縁体１０６ａの界面近傍を流れ、絶縁体１０６ａは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体１０６ａを半導体と記載せず、絶縁体と記載するものとする。なお、絶縁体１０６ａを絶縁体と記載するのは、あくまで半導体１０６ｂと比較してトランジスタの機能上絶縁体に近い機能を有するためなので、絶縁体１０６ａとして、半導体１０６ｂに用いることができる物質を用いる場合もある。
ここで、絶縁体１０６ａと半導体１０６ｂとの間には、絶縁体１０６ａと半導体１０６ｂとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、絶縁体１０６ａと半導体１０６ｂの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる（図８参照。）。なお、絶縁体１０６ａと半導体１０６ｂは、それぞれの界面を明確に判別できない場合がある。
このとき、電子は、絶縁体１０６ａ中ではなく、半導体１０６ｂ中を主として移動する。上述したように、絶縁体１０６ａと半導体１０６ｂとの界面における欠陥準位密度を低くすることによって、半導体１０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
本実施の形態に示す絶縁体１０６ａ及び半導体１０６ｂ、特に半導体１０６ｂは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）酸化物半導体であり、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶことができる。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。さらに、高純度真性または実質的に高純度真性である酸化物半導体は、オフ電流が著しく小さく、チャネル幅Ｗが１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとすることができる。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
絶縁体１０６ａ及び半導体１０６ｂに含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。特に酸素欠損にトラップされた水素は、半導体のバンド構造に対して浅いドナー準位を形成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、絶縁体１０６ａ及び半導体１０６ｂは水素ができる限り低減されていることが好ましい。具体的には、絶縁体１０６ａ及び半導体１０６ｂにおいて、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
絶縁体１０６ａ及び半導体１０６ｂにおいて、第１４族元素の一つであるシリコンや炭素が含まれると、絶縁体１０６ａ及び半導体１０６ｂにおいて酸素欠損が増加し、ｎ型化してしまう。このため、絶縁体１０６ａ及び半導体１０６ｂにおけるシリコンや炭素の濃度と絶縁体１０６ａ及び半導体１０６ｂとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、絶縁体１０６ａ及び半導体１０６ｂにおいて、ＳＩＭＳ分析により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、絶縁体１０６ａ及び半導体１０６ｂのアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
また、絶縁体１０６ａ及び半導体１０６ｂに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、半導体１０６ｂにおいて、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、半導体１０６ｂなどの導電体１０８ａ又は導電体１０８ｂと接する界面近傍に低抵抗領域が形成されることがある。低抵抗領域は、主に、半導体１０６ｂが接した導電体１０８ａ又は導電体１０８ｂに酸素を引き抜かれる、または導電体１０８ａ又は導電体１０８ｂに含まれる導電材料が半導体１０６ｂ中の元素と結合することにより形成される。このような低抵抗領域が形成されることにより、導電体１０８ａ又は導電体１０８ｂと半導体１０６ｂとの接触抵抗を低減することが可能となるのでトランジスタ１０のオン電流を増大させることができる。
なお、上述の絶縁体１０６ａ及び半導体１０６ｂの２層構造は一例である。例えば、絶縁体１０６ａを設けない単層構造としてもよいし、絶縁体１０６ａまたは半導体１０６ｂとして例示した絶縁体、半導体又は導電体のいずれかをさらに有するｎ層構造（ｎは３以上の整数）としても構わない。
なお、酸化物半導体の構造については、後述する実施の形態において詳細に説明を行う。
＜チャネル部のポテンシャルの計算＞
ここで、酸化物半導体膜を用いたトランジスタのモデルについて数値計算を行って、チャネル部のポテンシャル障壁の高さについて評価した結果について説明する。
図９に数値計算に用いたトランジスタのモデルの模式図を示す。図９に示すように、数値計算に用いたモデルでは、ソース電極とドレイン電極の間に半導体膜が形成され、ソース電極、半導体膜及びドレイン電極の上にゲート絶縁膜が形成され、ゲート絶縁膜の上にゲート電極が形成される。なお、図９中の、εＳは半導体膜の誘電率、εＯＸはゲート絶縁膜の誘電率、ｔＳは半導体膜の厚さ、ｔＯＸはゲート絶縁膜の厚さである。数値計算では、εＳの比誘電率を１５、εＯＸの比誘電率を４．１とし、真空の誘電率を８．８５４１８７８１７×１０−１２Ｆ／ｍとした。また、ｔＳを１５ｎｍ、ｔＯＸを１０ｎｍとした。また、ソース電極とドレイン電極の距離（チャネル長）をＬとする。
図９に示すトランジスタについて、図中に斜線で示した、チャネル部となる半導体膜中の微小な区間ｘ乃至ｘ＋ｄｘにガウスの法則を適用する。ここで酸化物半導体膜を用いたトランジスタは、ｎチャネル型の蓄積型のトランジスタであり、以下の式（１）で表される。
Figure 0006698649
ここで、φ（ｘ）は位置ｘにおけるポテンシャル（表面ポテンシャル）、φ（ｘ＋ｄｘ）は位置ｘ＋ｄｘにおけるポテンシャル（表面ポテンシャル）、ＶＧはゲート電圧、ＶＦＢはフラット・バンド電圧、ｅは素電荷、ＮＣは実効状態密度、ｋＢはボルツマン定数、Ｔは絶対温度である。数値計算では、ＶＧ＝０Ｖ、ＶＦＢ＝０．４Ｖ、ＮＣ＝５．００×１０１８個／ｃｍ３、Ｔ＝３００Ｋとした。
また、比較対象として、ｎチャネル型の反転型のトランジスタを想定すると、当該トランジスタでは、以下の式（２）で表される。
Figure 0006698649
ここで、ＮＡはアクセプター密度であり、数値計算ではＮＡ＝１．００×１０８個／ｃｍ３とした。
以上の式（１）及び式（２）を変形するとポアソン方程式が得られる。当該ポアソン方程式を数値計算してチャネル部分のポテンシャルを解析した。蓄積型の式（１）及び反転型の式（２）それぞれにおいて、Ｌ＝１μｍ、３００ｎｍ、１００ｎｍ、６０ｎｍ、３０ｎｍ及び１０ｎｍのモデルについて数値計算を行った。なお、ガウス・ザイデル法に従って、数値計算を行った。
図１０（Ａ）及び図１０（Ｂ）に蓄積型のチャネル部のポテンシャル及び反転型のチャネル部のポテンシャルの数値計算の結果を示す。図１０（Ａ）及び図１０（Ｂ）は、横軸にｘ［ｎｍ］をとり、縦軸に−ｅφ（ｘ）［ｅＶ］をとる。また、図１０（Ｃ）及び図１０（Ｄ）に、図１０（Ａ）及び図１０（Ｂ）の横軸ｘをＬで規格化したグラフを示す。
図１０（Ａ）（Ｃ）と図１０（Ｂ）（Ｄ）を比較すると、Ｌ＝１μｍ、３００ｎｍ及び１００ｎｍのモデルでは、ポテンシャルがほぼ同程度である。これに対して、Ｌ＝６０ｎｍ、３０ｎｍ及び１０ｎｍのモデルでは、蓄積型のモデルのポテンシャルが反転型のモデルのポテンシャルより大きくなっており、Ｌが短くなるにつれてその傾向が顕著に表れている。
このように、Ｌ＝１００ｎｍ未満のチャネル長が短いトランジスタにおいて、酸化物半導体膜を用いた蓄積型トランジスタは、シリコンなどの反転型トランジスタよりも、ＶＧ＝０Ｖでのバリア障壁が高いことが示された。よって、酸化物半導体膜を用いた蓄積型トランジスタでは、Ｌ＝１００ｎｍ未満のチャネル長が短い構造においても、しきい値電圧を０Ｖより大きくすることができる。つまり、酸化物半導体膜を用いた蓄積型トランジスタは、シリコンなどの反転型トランジスタよりも、短チャネル効果に対する耐性を有しているということができる。
また、上記実施の形態に示すように、ＯＳ膜中の不純物濃度を低減し、高純度真性または実質的に高純度真性にことで、さらにキャリア密度を低減させることができるので、より短チャネル効果に対する耐性を強くすることができる。
さらに、本実施の形態に示すように、酸化物半導体膜をゲート電極で囲む構造のトランジスタを形成することで、より短チャネル効果に耐性を有するトランジスタを形成することができる。例えば、チャネル長を２ｎｍ乃至３０ｎｍ程度としても、良好なオフ電流特性を得られることが推測される。
＜絶縁体、導電体＞
以下に、トランジスタ１０の半導体以外の各構成要素について詳細な説明を行う。
導電体１０２は、半導体１０６ｂの導電体１０８ａと導電体１０８ｂに挟まれる領域において、少なくとも一部が重なることが好ましい。導電体１０２は、トランジスタ１０のバックゲートとして機能する。このような導電体１０２を設けることにより、トランジスタ１０のしきい値電圧の制御を行うことができる。しきい値電圧の制御を行うことによって、トランジスタ１０のゲート（導電体１１４）に印加された電圧が低い、例えば印加された電圧が０Ｖ以下のときに、トランジスタ１０が導通状態となることを防ぐことができる。つまり、トランジスタ１０の電気特性を、よりノーマリーオフの方向にシフトさせることが容易になる。
導電体１０２としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
絶縁体１１２は、トランジスタ１０において、導電体１１４及び導電体１０２に対してゲート絶縁膜として機能する。絶縁体１１２は過剰酸素を有する絶縁体であることが好ましい。例えば、絶縁体１１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体１１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。好ましくは、酸化シリコンまたは酸化窒化シリコンを用いる。
過剰酸素を有する絶縁体１１２を設けることにより、絶縁体１１２から絶縁体１０６ａ及び半導体１０６ｂに酸素を供給することができる。当該酸素により、絶縁体１０６ａ及び半導体１０６ｂの欠陥となる酸素欠損を低減することができる。これにより、絶縁体１０６ａ及び半導体１０６ｂの欠陥準位密度を低減することができる。
なお、本明細書などにおいて、過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素をいう。または、過剰酸素とは、例えば、加熱することで当該過剰酸素が含まれる膜又は層から放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や層の原子間を移動する場合や、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合などがある。
過剰酸素を有する絶縁体１１２は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量が１．０×１０１４ｍｏｌｅｃｕｌｅ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅ／ｃｍ２以下、より好ましくは、１．０×１０１５ｍｏｌｅｃｕｌｅ／ｃｍ２以上５．０×１０１５ｍｏｌｅｃｕｌｅ／ｃｍ２以下となる。
ＴＤＳ分析を用いた分子の放出量の測定方法について、酸素の放出量を例として、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
また、絶縁体１１２は、絶縁体１１２の外側からの不純物の拡散を防止する機能を有してもよい。
導電体１０８ａ及び導電体１０８ｂは、それぞれトランジスタ１０のソース電極またはドレイン電極のいずれかとして機能する。
導電体１０８ａ及び導電体１０８ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
導電体１１４はトランジスタ１０のゲート電極として機能する。導電体１１４としては、導電体１０２として用いることができる導電体を用いればよい。
ここで、図１（Ｃ）に示すように、チャネル長方向に垂直な断面において、導電体１１４が半導体１０６ｂを取り囲む構造とすることにより、半導体１０６ｂの全周囲からゲート電界を掛けることができる。これにより、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）効果による非導通時のリーク電流の発生を低減することができる。
ＤＩＢＬ効果とは、ドレイン電圧の印加による影響で、ソースと半導体との接合部におけるエネルギー障壁が減少するために、サブスレッショルド特性が劣化する効果である。ドレイン側領域の空乏層幅が広がることでソース側領域の電圧降下が大きくなる。特に本実施の形態に示すトランジスタのようにチャネル長が短い場合、より顕著に効果が現れ、単チャネル効果と呼ばれる場合もある。
これに対して、本実施の形態に示すトランジスタ１０では、半導体１０６ｂの全周囲からゲート電界を掛けることでドレイン側の空乏層の広がりを抑制することができる。これにより、トランジスタ１０は、非導通時のリーク電流を低減し、サブスレッショルドスイング値を小さくし、ノーマリーオフの電気特性とすることができる。
さらに、上述のように半導体１０６ｂに用いる酸化物半導体は蓄積型であり、チャネル長が短い構造においても、しきい値電圧を０Ｖより大きくさせやすい。
さらに、本実施の形態に示すトランジスタ１０はバックゲートとして機能する導電体１０２が設けられており、容易にしきい値電圧の制御を行うことができる。
以上のような構成とすることにより、短チャネル効果に耐性を有するトランジスタを提供することができる。または、ノーマリーオフの電気特性を有するトランジスタを提供することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、チャネル長の短い微細構造において、安定した電気特性を有するトランジスタを提供することができる。
＜トランジスタ変形例＞
以下、トランジスタ１０の変形例について図２乃至図４を用いて説明する。なお、図２（Ａ）乃至（Ｆ）、図３（Ａ）（Ｂ）は、図１（Ｂ）及び図１（Ｃ）と同様に、トランジスタのチャネル長方向の断面図とトランジスタのチャネル幅方向の断面図になる。
上記トランジスタ１０において、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面における断面形状は略円形状としたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面における断面形状を略多角形状としてもよい。なお、本明細書等において、略多角形とは、三角形、四角形などの厳密な多角形だけでなく、例えば多角形において角が丸みを帯びた形状も含むものとする。
例えば、図２（Ａ）（Ｂ）に示すトランジスタ１０ａは、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面における断面形状が、角が丸みを帯びた四角形状である点において、トランジスタ１０と異なる。また、絶縁体１０６ａ、絶縁体１１２及び導電体１１４の同断面における形状が半導体１０６ｂの断面形状に対応している。
また、例えば、図２（Ｃ）（Ｄ）に示すトランジスタ１０ｂは、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面における断面形状が、角が丸みを帯びた三角形状である点において、トランジスタ１０と異なる。また、絶縁体１０６ａ、絶縁体１１２及び導電体１１４の同断面における形状が半導体１０６ｂの断面形状に対応している。
また、トランジスタ１０ａ及びトランジスタ１０ｂでは、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面における断面形状が正多角形に近い形状の例を示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図２（Ｅ）（Ｆ）に示すトランジスタ１０ｃのように、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面における断面形状が、角が丸みを帯びた六角形状であり、正六角形と異なる形状にしてもよい。また、絶縁体１０６ａ、絶縁体１１２及び導電体１１４の同断面における形状が半導体１０６ｂの断面形状に対応している。
また、図３（Ａ）（Ｂ）に示すトランジスタ１０ｄのように、導電体１０２が導電体１１４の外側に設けられている構成としてもよい。
また、図３（Ｃ）に示すトランジスタ１０ｅのように、半導体１０６ｂ、絶縁体１０６ａ、絶縁体１１２及び導電体１０２を含む複数のナノワイヤを、半導体１０６ｂの伸長方向が平行になるように配置して、一つの導電体１１４で各ナノワイヤを囲む構成としてもよい。このような構成とすることにより、１本のナノワイヤでは小さいオン電流を、十分に大きくすることができる。
また、基板の上面に対してナノワイヤの伸長方向が略平行になるようにトランジスタ５０を設ける例について図４（Ａ）乃至（Ｅ）を用いて説明する。図４（Ａ）はトランジスタ５０の上面図である。図４（Ｂ）は図４（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図であり、図４（Ｃ）は図４（Ａ）の一点鎖線Ｂ３−Ｂ４に対応する断面図である。なお、一点鎖線Ｂ１−Ｂ２で示す領域では、トランジスタ５０のチャネル長方向における構造を示しており、一点鎖線Ｂ３−Ｂ４で示す領域では、一点鎖線Ｂ１−Ｂ２に垂直な方向における構造を示している。また、図４（Ａ）において、図面が煩雑になることを避けるため、絶縁体１６２など一部の構造を省略して表現している。
トランジスタ５０は、基板１５０上に設けられた絶縁体１５１を有する。さらに、絶縁体１５１上に設けられた開口を有する絶縁体１５７を有する。さらに、当該開口中にＢ３−Ｂ４方向に伸長して設けられた導電体１６４ａを有する。さらに、導電体１６４ａ上に設けられた絶縁体１６２ａを有する。さらに、絶縁体１６２ａ上に設けられた開口を有する絶縁体１６２ｂを有する。さらに、絶縁体１６２ｂに形成された開口の中に、Ｂ１−Ｂ２方向に伸長して設けられた導電体１５２を有する。さらに、絶縁体１６２ｂ及び導電体１５２上に設けられた絶縁体１６２ｃを有する。さらに、絶縁体１６２ｃ上に設けられた絶縁体１５６ａを有する。さらに、絶縁体１６２ｃ上に、絶縁体１５６ａを間に挟んで設けられた導電体１５８ｃ及び導電体１５８ｄを有する。さらに、絶縁体１５６ａ、導電体１５８ｃ及び導電体１５８ｄの上面に接して、Ｂ１−Ｂ２方向に伸長して設けられた半導体１５６ｂを有する。さらに、半導体１５６ｂの上面及び側面と、導電体１５８ｃの側面に接して、絶縁体１５６ｃを間に挟んで導電体１５８ｂと対向して設けられた導電体１５８ａを有する。さらに、半導体１５６ｂの上面及び側面と、導電体１５８ｄの側面に接して、絶縁体１５６ｃを間に挟んで導電体１５８ａと対向して設けられた導電体１５８ｂを有する。さらに、導電体１５８ａ及び導電体１５８ｂ上に設けられ、導電体１５８ａと導電体１５８ｂの間に開口を有する絶縁体１６７を有する。さらに、半導体１５６ｂの上面、導電体１５８ａ及び導電体１５８ｂの側面、絶縁体１６７の側面と接して設けられた絶縁体１５６ｃを有する。さらに、絶縁体１５６ｃの上面に接して設けられた絶縁体１６２ｄを有する。さらに、絶縁体１６２ｄの上面に接して設けられた導電体１６４ｂを有する。
Ｂ３−Ｂ４方向の断面において、絶縁体１５６ａと絶縁体１５６ｃは、半導体１５６ｂを囲むように設けられており、絶縁体１５６ａと絶縁体１５６ｃの側面端部は概略一致している。Ｂ３−Ｂ４方向の断面において、絶縁体１６２ｃと絶縁体１６２ｄは、絶縁体１５６ａ、半導体１５６ｂ及び絶縁体１５６ｃを囲むように設けられており、絶縁体１６２ｃと絶縁体１６２ｄの側面端部は概略一致している。Ｂ３−Ｂ４方向の断面において、導電体１６４ａと導電体１６４ｂは、絶縁体１６２ａ乃至絶縁体１６２ｄを囲むように設けられる。
トランジスタ５０は、トランジスタ１０と対応して設けられている。半導体１５６ｂは半導体１０６ｂに対応し、上述の半導体１０６ｂとして用いることができる半導体を用いればよい。絶縁体１５６ａ及び絶縁体１５６ｃは絶縁体１０６ａに対応し、上述の絶縁体１０６ａとして用いることができる絶縁体または半導体を用いればよい。絶縁体１６２ａ乃至絶縁体１６２ｄは絶縁体１１２に対応し、上述の絶縁体１１２として用いることができる絶縁体を用いればよい。導電体１５２は導電体１０２に対応し、上述の導電体１０２として用いることができる導電体を用いればよい。導電体１６４ａ及び導電体１６４ｂは導電体１１４に対応し、上述の導電体１１４として用いることができる導電体を用いればよい。
また、トランジスタ５０の変形例としてトランジスタ５０ａを図４（Ｄ）（Ｅ）に示す。図４（Ｄ）は図４（Ｂ）に対応しており、図４（Ｅ）は図４（Ｃ）に対応している。トランジスタ５０ａは、導電体１５８ａ（または導電体１５８ｂ）の側面端部の傾斜角θ１と絶縁体１６７の側面端部の傾斜角θ２が一致していない点において、トランジスタ５０と異なる。ここで、導電体１５８ａ及び導電体１５８ｂの側面端部の傾斜角θ１を３０°以上９０°未満、好ましくは４５°以上８０°未満、より好ましくは４５°以上６０°未満とすることが好ましい。また、絶縁体１６７の側面端部の傾斜角θ２は、傾斜角θ１より大きいことが好ましい。このように、導電体１５８ａ及び導電体１５８ｂの側面端部をテーパー形状とすることで、より導電体１５８ａと導電体１５８ｂの距離を短くすることができ、トランジスタ５０ａのチャネル長Ｌを短くすることができる。
また、図４（Ｄ）に示すように、半導体１５６ｂは、導電体１５８ａと導電体１５８ｂの間に導電体１５８ａ及び導電体１５８ｂと重なった領域より膜厚の薄い領域を有することがある。これは、導電体１５８ａ及び導電体１５８ｂを形成する際に、半導体１５６ｂの上面の一部を除去することにより形成される。半導体１５６ｂの上面には、導電体１５８ａ及び導電体１５８ｂとなる導電体を成膜した際に、低抵抗領域が形成される場合がある。このように、半導体１５６ｂの上面の導電体１５８ａと導電体１５８ｂの間に位置する領域を除去することにより、半導体１５６ｂの上面の低抵抗領域にチャネルが形成されることを防ぐことができる。また、以降の図面において、拡大図などで膜厚の薄い領域を示さない場合でも、同様の膜厚の薄い領域が形成されている場合がある。
＜トランジスタの作製方法＞
以下において、図５乃至図７を用いてトランジスタ５０の作製方法について説明する。
まずは、基板１５０を準備する。基板１５０は、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板１５０として、トランジスタ作製時の加熱処理に耐えうる可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１５０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１５０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１５０が伸縮性を有してもよい。また、基板１５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１５０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板１５０を薄くすると、半導体装置を軽量化することができる。また、基板１５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板１５０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板１５０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板１５０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板１５０として好適である。
次に、絶縁体１５１を成膜する。絶縁体１５１の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
絶縁体１５１は、水素又は水をブロックする機能を有する絶縁体を用いる。絶縁体１５６ａ及び半導体１５６ｂ近傍に設けられる絶縁体中の水素や水は、絶縁体１５６ａ及び半導体１５６ｂ中にキャリアを生成する要因の一つとなる。これによりトランジスタ５０の信頼性が低下するおそれがある。特に基板１５０としてスイッチ素子などのシリコン系半導体素子を設けた基板を用いる場合、当該半導体素子のダングリングボンドを終端するために水素が用いられ、当該水素がトランジスタ５０まで拡散するおそれがある。これに対して水素又は水をブロックする機能を有する絶縁体１５１を設けることによりトランジスタ１０の下層から水素又は水が拡散するのを抑制し、トランジスタ５０の信頼性を向上させることができる。
また、絶縁体１５１は酸素をブロックする機能も有することが好ましい。絶縁体１５１が絶縁体１６２ｃ及び絶縁体１６２ｄから拡散する酸素をブロックすることにより、絶縁体１６２ｃ及び絶縁体１６２ｄから絶縁体１５６ａ及び半導体１５６ｂに効果的に酸素を供給することができる。
絶縁体１５１としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。これらを絶縁体１５１として用いることにより、酸素、水素又は水の拡散をブロックする効果を示す絶縁膜として機能することができる。また、絶縁体１５１としては、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。これらを絶縁体１５１として用いることにより、水素、水の拡散をブロックする効果を示す絶縁膜として機能することができる。
次に、絶縁体１５７となる絶縁体を成膜する。絶縁体としては上述の絶縁体１１２として用いることができる絶縁体を用いればよい。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体上にレジストなどを形成し、該レジストなどを用いて加工し、開口部を有する絶縁体１５７を形成する。
レジストは、対象物をエッチングなどによって加工した後で除去する。レジストの除去には、プラズマ処理または／およびウェットエッチングを用いる。なお、プラズマ処理としては、プラズマアッシングが好適である。レジストなどの除去が不十分な場合、０．００１ｖｏｌｕｍｅ％以上１ｖｏｌｕｍｅ％以下の濃度のフッ化水素酸または／およびオゾン水などによって取り残したレジストなどを除去しても構わない。
次に、導電体１６４ａとなる導電体を成膜する。導電体１６４ａとなる導電体としては、上述の導電体を用いることができる。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体１５７が露出するまで導電体を研磨し、導電体１６４ａを形成する（図５（Ａ）（Ｂ）参照。）。研磨は、ＣＭＰ処理などによって行うことができる。
次に、後の工程で絶縁体１６２ａとなる絶縁体１６２ｅを成膜する。絶縁体１６２ｅとしては上述の絶縁体１１２として用いることができる絶縁体を用いればよい。絶縁体１６２ｅの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、後の工程で絶縁体１６２ｂとなる絶縁体を成膜する。絶縁体としては上述の絶縁体１１２として用いることができる絶縁体を用いればよい。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体上にレジストなどを形成し、該レジストなどを用いて加工し、開口部を有する絶縁体１６２ｆを形成する。
次に、導電体１５２となる導電体を成膜する。導電体１５２となる導電体としては、上述の導電体１０２として用いることができる導電体を用いればよい。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体１６２ｆが露出するまで導電体を研磨し、導電体１５２を形成する（図５（Ｃ）（Ｄ）参照。）。研磨は、ＣＭＰ処理などによって行うことができる。
次に、後の工程で絶縁体１６２ｃとなる絶縁体１６２ｇを成膜する。絶縁体１６２ｇとしては上述の絶縁体１１２として用いることができる絶縁体を用いればよい。絶縁体１６２ｇの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体１６２ｇ中に含まれる水、または水素を低減するために基板を加熱しながら成膜を行ってもよい。
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１６２ｇなどに含まれる水、または水素をさらに低減させることができる。また、絶縁体１６２ｇに過剰酸素を有せしめることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
次に、後の工程で絶縁体１５６ａとなる絶縁体を成膜して、レジストなどを用いて加工し、絶縁体１５６ｄを形成する（図５（Ｅ）（Ｆ）参照。）。絶縁体１５６ｄとしては上述の絶縁体１０６ａとして用いることができる絶縁体または半導体などを用いればよい。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、後の工程で導電体１５８ｃ及び導電体１５８ｄとなる導電体を成膜して、絶縁体１５６ｄが露出するまで導電体を研磨し、導電体１５８ｅ及び導電体１５８ｆを形成する（図５（Ｇ）（Ｈ）参照。）。研磨は、ＣＭＰ処理などによって行うことができる。導電体１５８ｅ及び導電体１５８ｆとしては上述の導電体１０８ａ及び導電体１０８ｂとして用いることができる導電体を用いればよい。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、半導体１５６ｂとなる半導体を成膜する。半導体としては上述の半導体１０６ｂとして用いることができる半導体を用いればよい。半導体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、半導体１５６ｂとなる半導体、絶縁体１５６ｄまたは絶縁体１６２ｇ中の水、または水素をさらに低減させることができる。また、絶縁体１６２ｇに過剰酸素を有せしめることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体１５６ｄ、半導体１５６ｂとなる半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
次に、半導体上にレジストなどを形成し、該レジストなどを用いて加工し、半導体１５６ｂを形成する。それから、導電体１５８ｅ及び導電体１５８ｆの上にレジストなどを形成し、該レジストなどを用いて加工し、導電体１５８ｃ及び導電体１５８ｄを形成する（図６（Ａ）（Ｂ）参照。）。
さらに半導体１５６ｂ形成後に、加熱処理を行うことが好ましい。加熱処理を行うことで、半導体１５６ｂ、絶縁体１５６ｄまたは絶縁体１６２ｇ中の水、または水素をさらに低減させることができる。また、絶縁体１６２ｇに過剰酸素を有せしめることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体１５６ｄ、半導体１５６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
また、高密度プラズマ処理などを行ってもよい。高密度プラズマは、マイクロ波を用いて生成すればよい。高密度プラズマ処理では、例えば、酸素、亜酸化窒素などの酸化性ガスを用いればよい。または、酸化性ガスと、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、の混合ガスを用いてもよい。高密度プラズマ処理において、基板にバイアスを印加してもよい。これにより、プラズマ中の酸素イオンなどを基板側に引き込むことができる。高密度プラズマ処理は基板を加熱しながら行ってもよい。例えば、上記加熱処理の代わりに高密度プラズマ処理を行う場合、上記加熱処理の温度より低温で同様の効果を得ることができる。高密度プラズマ処理は、絶縁体１５６ｄの成膜前に行ってもよいし、後述する絶縁体１６７の開口形成後に行ってもよいし、後述する絶縁体１５６ｆ形成後などに行ってもよい。
次に、導電体１５８ａ及び導電体１５８ｂとなる導電体を成膜する。導電体上にレジストなどを形成し、該レジストなどを用いて加工し、導電体を島状に形成する。導電体としては上述の導電体１０８ａ及び導電体１０８ｂとして用いることができる導電体を用いればよい。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体１６７となる絶縁体を成膜する。絶縁体としては上述の絶縁体１１２として用いることができる絶縁体を用いればよい。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体１６７、導電体１５８ａ及び導電体１５８ｂを形成する（図６（Ｃ）（Ｄ）参照。）。
次に、後の工程で絶縁体１５６ｃとなる絶縁体１５６ｅを成膜する（図６（Ｅ）（Ｆ）参照。）。絶縁体１５６ｅとしては上述の絶縁体１０６ａとして用いることができる絶縁体または半導体などを用いればよい。絶縁体１５６ｅの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体１５６ｅ上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体１５６ｆ及び絶縁体１５６ａを形成する（図７（Ａ）（Ｂ）参照。）。ここで、絶縁体１５６ｆと絶縁体１５６ａのＢ３−Ｂ４方向の側面端部は概略一致するように形成される。
次に、後の工程で絶縁体１６２ｄとなる絶縁体を成膜する。絶縁体としては上述の絶縁体１１２として用いることができる絶縁体または半導体などを用いればよい。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体１６２ａ、絶縁体１６２ｂ、絶縁体１６２ｃ及び絶縁体１６２ｈを形成する（図７（Ｃ）（Ｄ）参照。）。ここで、絶縁体１６２ａ、絶縁体１６２ｂ、絶縁体１６２ｃ及び絶縁体１６２ｈのＢ３−Ｂ４方向の側面端部は概略一致するように形成される。
次に、導電体１６４ｂとなる導電体を成膜する。導電体としては、上述の導電体１１４として用いることができる導電体を用いればよい。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体上から絶縁体１６７が露出するまで研磨をすることで、導電体１６４ｂ、絶縁体１６２ｄおよび絶縁体１５６ｃを形成する（図７（Ｅ）（Ｆ）参照。）。導電体１６４ｂおよび絶縁体１６２ｄは、それぞれトランジスタ５０のゲート電極およびゲート絶縁体としての機能を有する。上述した方法によって、導電体１６４ｂおよび絶縁体１６２ｄを自己整合的に形成することができる。
さらに、保護絶縁膜として機能する絶縁体を成膜してもよい。絶縁体としては上述の絶縁体１５１として用いることができる絶縁体を用いればよい。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。ここで、酸素を含む雰囲気でスパッタリング法を用いて絶縁体の成膜をおこなうことにより、成膜と同時に絶縁体１６２ｄ及び絶縁体１６７の表面近傍に酸素を添加することができる。
次に、加熱処理を行うことが好ましい。加熱処理を行うことにより、絶縁体１６２ｃ、絶縁体１６２ｄ及び絶縁体１６７に添加した酸素を拡散させ、絶縁体１５６ａ、半導体１５６ｂ、絶縁体１５６ｃに供給することができる。
以上の工程により、本発明の一態様に係るトランジスタを作製することができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体の詳細について、以下説明する。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１１（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図１１（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図１１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図１１（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１１（Ｅ）に示す。図１１（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図１１（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図１１（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図１２（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図１２（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの膜を被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図１２（Ｂ）および図１２（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１２（Ｄ）および図１２（Ｅ）は、それぞれ図１２（Ｂ）および図１２（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図１２（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図１２（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図１２（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１個／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図１３（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図１３（Ｂ）に示す。図１３（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図１３（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図１３（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図１４に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図１４（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図１４（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図１４（Ａ）および図１４（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図１５は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図１５より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図１５より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図１５より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
＜回路＞
以下では、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
＜ＣＭＯＳインバータ＞
図１６（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。
図１６（Ａ）に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを作製し、その上方にｎチャネル型トランジスタを作製することにより、素子の占有面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くすることができる場合がある。
＜ＣＭＯＳアナログスイッチ＞
また図１６（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１７に示す。
図１７（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述のトランジスタ２１００と同様のトランジスタを用いることができる。
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図１７（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図１７（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
なお、上記においては、２種類の電荷をノードＦＧに保持する例について示したが、本発明に係る半導体装置はこれに限られるものではない。例えば、半導体装置のノードＦＧに３種類以上の電荷をノードに保持できる構成としてもよい。このような構成とすることにより、当該半導体装置を多値化して記憶容量の増大を図ることができる。
＜記憶装置２＞
図１７（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図１７（Ａ）に示した半導体装置と異なる。この場合も図１７（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図１７（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
＜記憶装置３＞
図１７（Ａ）に示す半導体装置（記憶装置）の変形例について、図１８に示す回路図を用いて説明する。
図１８に示す半導体装置は、トランジスタ４１００乃至トランジスタ４４００と、容量素子４５００及び容量素子４６００と、を有する。ここでトランジスタ４１００は、上述のトランジスタ３２００と同様のトランジスタを用いることができ、トランジスタ４２００乃至４４００は、上述のトランジスタ３３００と同様のトランジスタを用いることができる。なお、図１８に示す半導体装置は、図１８では図示を省略したが、マトリクス状に複数設けられる。図１８に示す半導体装置は、配線４００１、配線４００３、配線４００５乃至４００９に与える信号又は電位に従って、データ電圧の書き込み、読み出しを制御することができる。
トランジスタ４１００のソース又はドレインの一方は、配線４００３に接続される。トランジスタ４１００のソース又はドレインの他方は、配線４００１に接続される。なお図１８では、トランジスタ４１００の導電型をｐチャネル型として示すが、ｎチャネル型でもよい。
図１８に示す半導体装置は、２つのデータ保持部を有する。例えば第１のデータ保持部は、ノードＦＧ１に接続されるトランジスタ４４００のソース又はドレインの一方、容量素子４６００の一方の電極、及びトランジスタ４２００のソース又はドレインの一方の間で電荷を保持する。また、第２のデータ保持部は、ノードＦＧ２に接続されるトランジスタ４１００のゲート、トランジスタ４２００のソース又はドレインの他方、トランジスタ４３００のソース又はドレインの一方、及び容量素子４５００の一方の電極の間で電荷を保持する。
トランジスタ４３００のソース又はドレインの他方は、配線４００３に接続される。トランジスタ４４００のソース又はドレインの他方は、配線４００１に接続される。トランジスタ４４００のゲートは、配線４００５に接続される。トランジスタ４２００のゲートは、配線４００６に接続される。トランジスタ４３００のゲートは、配線４００７に接続される。容量素子４６００の他方の電極は、配線４００８に接続される。容量素子４５００の他方の電極は、配線４００９に接続される。
トランジスタ４２００乃至４４００は、データ電圧の書き込みと電荷の保持を制御するスイッチとしての機能を有する。なおトランジスタ４２００乃至４４００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ電流が低い、シリコンを有するトランジスタと重ねて作製できる等の利点がある。なお図１８では、トランジスタ４２００乃至１４の導電型をｎチャネル型として示すが、ｐチャネル型でもよい。
トランジスタ４２００及びトランジスタ４３００と、トランジスタ４４００とは、酸化物半導体を用いたトランジスタであっても別層に設けることが好ましい。すなわち、図１８に示す半導体装置は、図１８に示すように、トランジスタ４１００を有する第１の層４０２１と、トランジスタ４２００及びトランジスタ４３００を有する第２の層４０２２と、トランジスタ４４００を有する第３の層４０２３と、で構成されることが好ましい。トランジスタを有する層を積層して設けることで、回路面積を縮小することができ、半導体装置の小型化を図ることができる。
次いで、図１８に示す半導体装置への情報の書き込み動作について説明する。
最初に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作１とよぶ。）について説明する。なお、以下において、ノードＦＧ１に接続されるデータ保持部に書きこむデータ電圧をＶＤ１とし、トランジスタ４１００の閾値電圧をＶｔｈとする。
書き込み動作１では、配線４００３をＶＤ１とし、配線４００１を接地電位とした後に、電気的に浮遊状態とする。また配線４００５、４００６をハイレベルにする。また配線４００７乃至４００９をローレベルにする。すると、電気的に浮遊状態にあるノードＦＧ２の電位が上昇し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００１の電位が上昇する。またトランジスタ４４００、トランジスタ４２００が導通状態となる。そのため、配線４００１の電位の上昇につれて、ノードＦＧ１、ＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でゲートとソースとの間の電圧（Ｖｇｓ）がトランジスタ４１００の閾値電圧Ｖｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００１、ノードＦＧ１、ＦＧ２の電位の上昇は止まり、ＶＤ１からＶｔｈだけ下がった「ＶＤ１−Ｖｔｈ」で一定となる。
つまり、配線４００３に与えたＶＤ１は、トランジスタ４１００に電流が流れることで、配線４００１に与えられ、ノードＦＧ１、ＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ１−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。
次に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作２とよぶ。）について説明する。なお、ノードＦＧ２に接続されるデータ保持部に書きこむデータ電圧をＶＤ２として説明する。
書き込み動作２では、配線４００１をＶＤ２とし、配線４００３を接地電位とした後に、電気的に浮遊状態とする。また配線４００７をハイレベルにする。また配線４００５、４００６、４００８、４００９をローレベルにする。トランジスタ４３００を導通状態として配線４００３をローレベルにする。そのため、ノードＦＧ２の電位もローレベルにまで低下し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００３の電位が上昇する。またトランジスタ４３００が導通状態となる。そのため、配線４００３の電位の上昇につれて、ノードＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００３、ＦＧ２の電位の上昇は止まり、ＶＤ２からＶｔｈだけ下がった「ＶＤ２−Ｖｔｈ」で一定となる。
つまり、配線４００１に与えたＶＤ２は、トランジスタ４１００に電流が流れることで、配線４００３に与えられ、ノードＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ２−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。このとき、ノードＦＧ１の電位は、トランジスタ４２００、４４００共に非導通状態であり、書き込み動作１で書きこんだ「ＶＤ１−Ｖｔｈ」が保持される。
図１８に示す半導体装置では、複数のデータ保持部にデータ電圧を書きこんだのち、配線４００９をハイレベルにして、ノードＦＧ１、ＦＧ２の電位を上昇させる。そして、各トランジスタを非導通状態として、電荷の移動をなくし、書きこんだデータ電圧を保持する。
以上説明したノードＦＧ１、ＦＧ２へのデータ電圧の書き込み動作によって、複数のデータ保持部にデータ電圧を保持させることができる。なお書きこまれる電位として、「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を一例として挙げて説明したが、これらは多値のデータに対応するデータ電圧である。そのため、それぞれのデータ保持部で４ビットのデータを保持する場合、１６値の「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を取り得る。
次いで、図１８に示す半導体装置からの情報の読み出し動作について説明する。
最初に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作１とよぶ。）について説明する。
読み出し動作１では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９をローレベルとして、電気的に浮遊状態にあるノードＦＧ２の電位を「ＶＤ２−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ２−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ２」となる。この配線４００３の電位は、ノードＦＧ２に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ２に接続されるデータ保持部のデータを取得する。
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ２」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作２で書きこんだ「ＶＤ２」が読み出される。
ノードＦＧ２に接続されるデータ保持部のデータを取得したら、トランジスタ４３００を導通状態として、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」を放電させる。
次に、ノードＦＧ１に保持される電荷をノードＦＧ２に分配し、ノードＦＧ１に接続されるデータ保持部のデータ電圧を、ノードＦＧ２に接続されるデータ保持部に移す。ここで、配線４００１、４００３をローレベルとする。配線４００６をハイレベルにする。また、配線４００５、配線４００７乃至４００９をローレベルにする。トランジスタ４２００が導通状態となることで、ノードＦＧ１の電荷が、ノードＦＧ２との間で分配される。
ここで、電荷の分配後の電位は、書きこんだ電位「ＶＤ１−Ｖｔｈ」から低下する。そのため、容量素子４６００の容量値は、容量素子４５００の容量値よりも大きくしておくことが好ましい。あるいは、ノードＦＧ１に書きこむ電位「ＶＤ１−Ｖｔｈ」は、同じデータを表す電位「ＶＤ２−Ｖｔｈ」よりも大きくすることが好ましい。このように、容量値の比を変えること、予め書きこむ電位を大きくしておくことで、電荷の分配後の電位の低下を抑制することができる。電荷の分配による電位の変動については、後述する。
次に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作２とよぶ。）について説明する。
読み出し動作２では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９は、プリチャージ時にハイレベルとして、その後ローレベルとする。配線４００９をローレベルとすることで、電気的に浮遊状態にあるノードＦＧ２を電位「ＶＤ１−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ１−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ１」となる。この配線４００３の電位は、ノードＦＧ１に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ１に接続されるデータ保持部のデータを取得する。以上が、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作である。
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低して「ＶＤ１」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ１−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作１で書きこんだ「ＶＤ１」が読み出される。
以上説明したノードＦＧ１、ＦＧ２からのデータ電圧の読み出し動作によって、複数のデータ保持部からデータ電圧を読み出すことができる。例えば、ノードＦＧ１及びノードＦＧ２にそれぞれ４ビット（１６値）のデータを保持することで計８ビット（２５６値）のデータを保持することができる。また、図１８においては、第１の層４０２１乃至第３の層４０２３からなる構成としたが、さらに層を形成することによって、半導体装置の面積を増大させず記憶容量の増加を図ることができる。
なお読み出される電位は、書きこんだデータ電圧よりＶｔｈだけ大きい電圧として読み出すことができる。そのため、書き込み動作で書きこんだ「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」のＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセルあたりの記憶容量を向上させるとともに、読み出されるデータを正しいデータに近づけることができるため、データの信頼性に優れたものとすることができる。
＜記憶装置４＞
図１７（Ｃ）に示す半導体装置は、トランジスタ３５００、第６の配線３００６を有する点で図１７（Ａ）に示した半導体装置と異なる。この場合も図１７（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。また、トランジスタ３５００としては上記のトランジスタ３２００と同様のトランジスタを用いればよい。
第６の配線３００６は、トランジスタ３５００のゲートと電気的に接続され、トランジスタ３５００のソース、ドレインの一方はトランジスタ３２００のドレインと電気的に接続され、トランジスタ３５００のソース、ドレインの他方は第３の配線３００３と電気的に接続される。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを適用可能な回路構成の一例について、図１９乃至図２２を用いて説明する。
図１９（Ａ）にインバータの回路図を示す。インバータ８００は、入力端子ＩＮの論理を反転した信号を出力端子ＯＵＴに出力する。インバータ８００は、複数のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。
図１９（Ｂ）は、インバータ８００の一例となる回路図である。インバータ８００は、ＯＳトランジスタ８１０、およびＯＳトランジスタ８２０を有する。インバータ８００は、ｎチャネル型トランジスタで作製することができるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でインバータ（ＣＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。
なおＯＳトランジスタを有するインバータ８００は、Ｓｉトランジスタで構成されるＣＭＯＳ上に配置することもできる。インバータ８００は、ＣＭＯＳの回路構成に重ねて配置できるため、インバータ８００を追加する分の回路面積の増加を抑えることができる。
ＯＳトランジスタ８１０、８２０は、フロントゲートとして機能する第１ゲートと、バックゲートとして機能する第２ゲートと、ソースまたはドレインの一方として機能する第１端子、ソースまたはドレインの他方として機能する第２端子を有する。
ＯＳトランジスタ８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ８１０の第２ゲートは、信号ＳＢＧを供給する配線に接続される。ＯＳトランジスタ８１０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ８１０の第２端子は、出力端子ＯＵＴに接続される。
ＯＳトランジスタ８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ８２０の第２端子は、電圧ＶＳＳを与える配線に接続される。
図１９（Ｃ）は、インバータ８００の動作を説明するためのタイミングチャートである。図１９（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ８１０（ＦＥＴ８１０）の閾値電圧の変化について示している。
信号ＳＢＧはＯＳトランジスタ８１０の第２ゲートに与えることで、ＯＳトランジスタ８１０の閾値電圧を制御することができる。
信号ＳＢＧは、閾値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、閾値電圧をプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えることで、ＯＳトランジスタ８１０は閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることができる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ８１０は閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
前述の説明を可視化するために、図２０（Ａ）には、トランジスタの電気特性の一つである、Ｖｇ−Ｉｄカーブを示す。
上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａのように大きくすることで、図２０（Ａ）中の破線８４０で表される曲線にシフトさせることができる。また、上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図２０（Ａ）中の実線８４１で表される曲線にシフトさせることができる。図２０（Ａ）に示すように、ＯＳトランジスタ８１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えることで、閾値電圧をプラスシフトあるいはマイナスシフトさせることができる。
閾値電圧を閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができる。図２０（Ｂ）には、この状態を可視化して示す。図２０（Ｂ）に図示するように、ＯＳトランジスタ８１０に流れる電流ＩＢを極めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧を急峻に下降させることができる。
図２０（Ｂ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れにくい状態とすることができるため、図１９（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３１を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
また、閾値電圧を閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができる。図２０（Ｃ）には、この状態を可視化して示す。図２０（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
図２０（Ｃ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れやすい状態とすることができるため、図１９（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３２を急峻に変化させることができる。
なお、信号ＳＢＧによるＯＳトランジスタ８１０の閾値電圧の制御は、ＯＳトランジスタ８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好ましい。例えば、図１９（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ１よりも前に、閾値電圧ＶＴＨ＿Ａから閾値電圧ＶＴＨ＿ＢにＯＳトランジスタ８１０の閾値電圧を切り替えることが好ましい。また、図１９（Ｃ）に図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、閾値電圧ＶＴＨ＿Ｂから閾値電圧ＶＴＨ＿ＡにＯＳトランジスタ８１０の閾値電圧を切り替えることが好ましい。
なお図１９（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。たとえば閾値電圧を制御するための電圧は、フローティング状態としたＯＳトランジスタ８１０の第２ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図２１（Ａ）に示す。
図２１（Ａ）では、図１９（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ８５０を有する。ＯＳトランジスタ８５０の第１端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。またＯＳトランジスタ８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ８５０の第１ゲートは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ８５０の第２ゲートは、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
図２１（Ａ）の動作について、図２１（Ｂ）のタイミングチャートを用いて説明する。
ＯＳトランジスタ８１０の閾値電圧を制御するための電圧は、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ８１０の第２ゲートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ８５０をオン状態とし、ノードＮＢＧに閾値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ８５０をオフ状態とする。ＯＳトランジスタ８５０は、オフ電流が極めて小さいため、オフ状態にし続けることで、一旦ノードＮＢＧに保持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため、ＯＳトランジスタ８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。
なお図１９（Ｂ）および図２１（Ａ）の回路構成では、ＯＳトランジスタ８１０の第２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成としてもよい。たとえば閾値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生成し、ＯＳトランジスタ８１０の第２ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図２２（Ａ）に示す。
図２２（Ａ）では、図１９（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトランジスタ８１０の第２ゲートとの間にＣＭＯＳインバータ８６０を有する。ＣＭＯＳインバータ８６０の入力端子は、入力端子ＩＮに接続さえる。ＣＭＯＳインバータ８６０の出力端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。
図２２（Ａ）の動作について、図２２（Ｂ）のタイミングチャートを用いて説明する。図２２（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、ＣＭＯＳインバータ８６０の出力波形ＩＮ＿Ｂ、およびＯＳトランジスタ８１０（ＦＥＴ８１０）の閾値電圧の変化について示している。
入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトランジスタ８１０の閾値電圧を制御する信号とすることができる。したがって、図２０（Ａ）乃至（Ｃ）で説明したように、ＯＳトランジスタ８１０の閾値電圧を制御できる。例えば、図２２（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができ、出力端子ＯＵＴの電圧を急峻に下降させることができる。
また図２２（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができ、出力端子ＯＵＴの電圧のを急峻に上昇させることができる。
以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータにおける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該構成とすることで、ＯＳトランジスタの閾値電圧を制御することができる。ＯＳトランジスタの閾値電圧の制御を入力端子ＩＮに与える信号によって制御することで、出力端子ＯＵＴの電圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。
（実施の形態５）
本実施の形態においては、本発明の一態様に係るトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵの一例について説明する。
＜ＣＰＵの構成＞
図２３は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図２３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２３に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図２３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図２３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図２４は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２４では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図２４では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図２４において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図２４における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した電子機器について説明する。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２５に示す。
図２５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図２５（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図２５（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図２５（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図２５（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図２５（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
なお、本実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態などでは、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
本実施例では、本発明の一態様に係るトランジスタについてデバイスシミュレーションを行い、トランジスタの電気特性の確認を行った。
本実施例では、上記実施の形態で示した、トランジスタ１０に対応させてモデル１１を作成し、モデル１１に対してデバイスシミュレーションを行う。図２６（Ａ）（Ｂ）にモデル１１の断面図を示す。図２６（Ａ）は上記実施の形態に示す図１（Ｂ）に対応しており、モデル１１のチャネル長方向の断面図である。また、図２６（Ｂ）は上記実施の形態に示す図１（Ｃ）に対応しており、モデル１１のチャネル長方向に垂直な断面図である。
ただし、トランジスタ１０とは異なり、図２６（Ａ）に示すように、半導体１０６ｂのチャネル長方向の両端に低抵抗領域１０６ｃ及び低抵抗領域１０６ｄが設けられており、さらに低抵抗領域１０６ｃの外側に導電体１０８ａが設けられ、低抵抗領域１０６ｄの外側に導電体１０８ｂが設けられている。また、絶縁体１１２は、図２６（Ｂ）に示すように、導電体１１４の内側及び外側に連続して設けられており、導電体１１４の内側に設けられた部分は導電体１１４及び導電体１０２に対するゲート絶縁膜として機能する。
ここで、絶縁体１０６ａはＩＧＺＯ（１３４）を想定し、半導体１０６ｂはＩＧＺＯ（１１１）を想定した。また、低抵抗領域１０６ｃ及び低抵抗領域１０６ｄは半導体にドナーを添加してドナー密度１．０×１０１９／ｃｍ３としたものを想定した。
計算は、Ｓｉｌｖａｃｏ社デバイスシミュレータＡＴＬＡＳ３Ｄを用いた。主な計算条件としては、チャネル長Ｌ（図２６に示す導電体１１４の幅）を３０ｎｍとし、半導体１０６ｂの半径を１０ｎｍとし、絶縁体１０６ａの膜厚を５ｎｍとし、導電体１１４の膜厚を１０ｎｍとし、導電体１０２の膜厚を２ｎｍとした。また、絶縁体１１２において、絶縁体１０６ａと導電体１１４の間の膜厚は１２ｎｍとし、絶縁体１０６ａと導電体１０２の間の膜厚は５ｎｍとし、導電体１１４より外側の膜厚は１０ｎｍとした。また、以下の表１に、計算に用いた詳細なパラメータを示す。なお、表１において、伝導帯状態密度（Ｎｃ）は伝導帯下端における状態密度を示し、価電子帯状態密度（Ｎｃ）は価電子帯上端における状態密度を示す。
Figure 0006698649
モデル１１は、トランジスタ１０と同様に、半導体１０６ｂ、絶縁体１０６ａ、絶縁体１１２、導電体１０２、導電体１１４、導電体１０８ａ及び導電体１０８ｂを有する。ここで、半導体１０６ｂは活性層として機能し、絶縁体１１２は導電体１０４及び導電体１０２に対するゲート絶縁膜として機能し、導電体１１４はゲート電極として機能し、導電体１０２はバックゲート電極として機能し、導電体１０８ａはソース電極として機能し、導電体１０８ｂはドレイン電極として機能する。
デバイスシミュレーションを行って得たＩｄ−Ｖｇ特性（ドレイン電流−ゲート電圧特性）を図２７に示す。図２７において、横軸にゲート電圧Ｖｇ［Ｖ］、縦軸にドレイン電流Ｉｄ［Ａ］をとる。Ｉｄ−Ｖｇ特性の計算は、バックゲート電圧Ｖｂｇを−３Ｖにした場合と、Ｖｂｇを０Ｖにした場合について行った。それぞれにおいて、ドレイン電圧を０．１Ｖとし、ゲート電圧を−３．０Ｖから３．０Ｖまで掃引させている。
図２７に示すように、バックゲート電圧を印加していない（Ｖｂｇ＝０Ｖ）ときは、Ｖｇ＝０Ｖにおいてトランジスタが導通状態となっているが、Ｖｂｇ＝−３Ｖにしたときは、Ｖｇ＝０Ｖにおいてトランジスタが非導通状態となっている。このように、バックゲート電圧を印加することにより、ノーマリーオフ型のＩｄ−Ｖｇ特性が得られることが示された。
このように、半導体１０６ｂを囲むようにゲート電極としての機能を有する導電体１１４を設け、バックゲートとして機能する導電体１０２を設けることにより、チャネル長が短い構造のトランジスタにおいても、ノーマリーオフの電気特性を与えることができる。
１０ トランジスタ
１０ａ トランジスタ
１０ｂ トランジスタ
１０ｃ トランジスタ
１０ｄ トランジスタ
１０ｅ トランジスタ
１１ モデル
１４ トランジスタ
５０ トランジスタ
５０ａ トランジスタ
１０２ 導電体
１０４ 導電体
１０６ａ 絶縁体
１０６ｂ 半導体
１０６ｃ 低抵抗領域
１０６ｄ 低抵抗領域
１０８ａ 導電体
１０８ｂ 導電体
１１２ 絶縁体
１１４ 導電体
１５０ 基板
１５１ 絶縁体
１５２ 導電体
１５６ａ 絶縁体
１５６ｂ 半導体
１５６ｃ 絶縁体
１５６ｄ 絶縁体
１５６ｅ 絶縁体
１５６ｆ 絶縁体
１５７ 絶縁体
１５８ａ 導電体
１５８ｂ 導電体
１５８ｃ 導電体
１５８ｄ 導電体
１５８ｅ 導電体
１５８ｆ 導電体
１６２ 絶縁体
１６２ａ 絶縁体
１６２ｂ 絶縁体
１６２ｃ 絶縁体
１６２ｄ 絶縁体
１６２ｅ 絶縁体
１６２ｆ 絶縁体
１６２ｇ 絶縁体
１６２ｈ 絶縁体
１６４ａ 導電体
１６４ｂ 導電体
１６７ 絶縁体
８００ インバータ
８１０ ＯＳトランジスタ
８２０ ＯＳトランジスタ
８３１ 信号波形
８３２ 信号波形
８４０ 破線
８４１ 実線
８５０ ＯＳトランジスタ
８６０ ＣＭＯＳインバータ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３００６ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
３５００ トランジスタ
４００１ 配線
４００３ 配線
４００５ 配線
４００６ 配線
４００７ 配線
４００８ 配線
４００９ 配線
４０２１ 層
４０２２ 層
４０２３ 層
４１００ トランジスタ
４２００ トランジスタ
４３００ トランジスタ
４４００ トランジスタ
４５００ 容量素子
４６００ 容量素子

Claims (10)

  1. 環状に設けられた第１の導電体と、
    前記第１の導電体の環の内側を通して伸長した領域を有する酸化物半導体と、
    前記第１の導電体と、前記酸化物半導体との間に設けられた第１の絶縁体と、
    前記第１の導電体と、前記第１の絶縁体との間に設けられた第２の絶縁体と、
    前記第１の導電体の環の内側を通して設けられた第２の導電体と、を有し、
    前記第２の導電体は、前記第２の絶縁体中に設けられる半導体装置。
  2. 請求項１において、
    前記酸化物半導体に接して、前記第１の導電体を間に挟んで設けられた第３の導電体及び第４の導電体と、をさらに有し、
    前記第３の導電体と前記第４の導電体の間の距離は２ｎｍ以上３０ｎｍ以下であることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記酸化物半導体の伸長方向に略垂直な面における断面形状は、略円形状であることを特徴とする半導体装置。
  4. 請求項１または請求項２において、
    前記酸化物半導体の伸長方向に略垂直な面における断面形状は、略多角形状であることを特徴とする半導体装置。
  5. 請求項１または請求項２において、
    前記半導体装置は、基板上に設けられており、
    前記基板の上面は、前記酸化物半導体の伸長方向に略平行であることを特徴とする半導体装置。
  6. 請求項１または請求項２において、
    前記半導体装置は、基板上に設けられており、
    前記基板の上面は、前記酸化物半導体の伸長方向に略垂直であることを特徴とする半導体装置。
  7. 請求項１または請求項２において、
    前記第１の絶縁体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）及び亜鉛のうち少なくとも一以上を有することを特徴とする半導体装置。
  8. 基板上に、第１の方向に伸長して設けられた第１の導電体と、
    前記第１の導電体上に設けられた第１の絶縁体と、
    前記第１の絶縁体上に設けられた、開口を有する第２の絶縁体と、
    前記第２の絶縁体に形成された開口の中に、前記第１の方向に略垂直である第２の方向に伸長して設けられた第２の導電体と
    前記第２の絶縁体及び前記第２の導電体上に設けられた第３の絶縁体と、
    前記第３の絶縁体上に設けられた第４の絶縁体と、
    前記第３の絶縁体上に、前記第４の絶縁体を間に挟んで設けられた第３の導電体及び第４の導電体と、
    前記第４の絶縁体、前記第３の導電体及び前記第４の導電体の上面に接して、第２の方向に伸長して設けられた酸化物半導体と、
    前記酸化物半導体の上面及び側面と、前記第３の導電体の側面に接して、第５の絶縁体を間に挟んで第６の導電体と対向して設けられた第５の導電体と、
    前記酸化物半導体の上面及び側面と、前記第４の導電体の側面に接して、第５の絶縁体を間に挟んで前記第５導電体と対向して設けられた前記第６の導電体と、
    前記第５の導電体及び前記第６の導電体上に設けられ、前記第５の導電体と前記第６の導電体の間に開口を有する第６の絶縁体と、
    前記酸化物半導体の上面、前記第５の導電体及び前記第６の導電体の側面、前記第６の絶縁体の側面と接して設けられた前記第５の絶縁体と、
    前記第５の絶縁体の上面に接して設けられた第７の絶縁体と、
    前記第７の絶縁体の上面に接して設けられた第７の導電体と、を有し、
    前記第１の方向に略垂直な面の断面において、
    前記第４の絶縁体と前記第５の絶縁体は、前記酸化物半導体を囲むように設けられ、
    前記第３の絶縁体と前記第７の絶縁体は、前記第４の絶縁体、前記酸化物半導体及び前記第５の絶縁体を囲むように設けられ、
    前記第１の導電体と前記第７の導電体は、前記第１乃至第３の絶縁体及び前記第７の絶縁体を囲むように設けられることを特徴とする半導体装置。
  9. 請求項８において、
    前記第４の絶縁体及び前記第５の絶縁体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）及び亜鉛のうち少なくとも一以上を有することを特徴とする半導体装置。
  10. 請求項１、請求項２、請求項８及び請求項９のいずれか一において、
    前記酸化物半導体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有することを特徴とする半導体装置。
JP2017524138A 2015-06-18 2016-06-07 半導体装置 Active JP6698649B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015122732 2015-06-18
JP2015122732 2015-06-18
PCT/IB2016/053315 WO2016203341A1 (ja) 2015-06-18 2016-06-07 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2016203341A1 JPWO2016203341A1 (ja) 2018-06-14
JP6698649B2 true JP6698649B2 (ja) 2020-05-27

Family

ID=57545466

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017524138A Active JP6698649B2 (ja) 2015-06-18 2016-06-07 半導体装置

Country Status (2)

Country Link
JP (1) JP6698649B2 (ja)
WO (1) WO2016203341A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017050537A (ja) 2015-08-31 2017-03-09 株式会社半導体エネルギー研究所 半導体装置
KR20240007728A (ko) * 2017-06-05 2024-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US11495691B2 (en) 2018-06-08 2022-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261386A (ja) * 2005-03-17 2006-09-28 Matsushita Electric Ind Co Ltd 電磁波発生素子
KR20080107667A (ko) * 2007-06-07 2008-12-11 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
US8399879B2 (en) * 2008-06-09 2013-03-19 National Institute Of Advanced Industrial Science And Technology Nano-wire field effect transistor, method for manufacturing the transistor, and integrated circuit including the transistor
JP2013179274A (ja) * 2012-02-09 2013-09-09 Nippon Telegr & Teleph Corp <Ntt> 電界効果トランジスタおよびその製造方法
TWI669824B (zh) * 2013-05-16 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置
US9859439B2 (en) * 2013-09-18 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
JPWO2016203341A1 (ja) 2018-06-14
WO2016203341A1 (ja) 2016-12-22

Similar Documents

Publication Publication Date Title
JP7528163B2 (ja) 半導体装置
US11972790B2 (en) Semiconductor device and method for driving semiconductor device
US9660100B2 (en) Semiconductor device and method for manufacturing the same
US9847431B2 (en) Semiconductor device, module, and electronic device
JP2023065473A (ja) 半導体装置
US11777005B2 (en) Semiconductor device
US20160211266A1 (en) Memory device and electronic device
KR20160114511A (ko) 반도체 장치의 제작 방법
US9543295B2 (en) Semiconductor device
JP7133056B2 (ja) 半導体装置
JP2022172229A (ja) 金属酸化物膜及びトランジスタ
JP6698649B2 (ja) 半導体装置
US20150294990A1 (en) Semiconductor device and electronic device
US20150349128A1 (en) Semiconductor device and method for manufacturing the same
JP2017085093A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200407

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200428

R150 Certificate of patent or registration of utility model

Ref document number: 6698649

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250