JP2013179274A - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

【課題】ナノワイヤを用いたＦＥＴの相互コンダクタンスやＯＮ電流の低下が抑制できるようにする。
【解決手段】第１下部ゲート電極１２２ａおよび第２下部ゲート電極１２２ｂの上に交差して半導体ナノワイヤ１０１を備え、また、半導体ナノワイヤ１０１の上に交差して上部ゲート電極１２４を備える。第１下部ゲート電極１２２ａは、ゲート長方向の長さをソース電極１２５とドレイン電極１２６との間隔より長く形成する。また、上部ゲート電極１２４も、ゲート長方向の長さをソース電極１２５とドレイン電極１２６との間隔より長く形成する。
【選択図】 図１Ｉ

Description

本発明は、半導体ナノワイアを用いた電界効果トランジスタおよびその製造方法に関する。

結晶成長によってボトムアップ的に得られる、高品質な半導体ナノワイアを１次元伝導チャネルとして用いる電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）が、次世代デバイスとして有望視されている。基板とナノワイアが平行な横型ＦＥＴの場合、絶縁膜で覆われた導電性基板全体をゲート電極とするＦＥＴ、および、ナノワイアの上に絶縁膜を介してゲート電極を配置したＦＥＴが作製されている。ただし、これらは、主に片側のみからゲート電界が作用するため、ゲート特性を最適化するのは難しい。

これに対して、ナノワイアを覆う絶縁膜を介し、ナノワイアの周囲を取り巻いて設けたゲートを用いたＦＥＴが提案されている（非特許文献１および非特許文献２参照）。これらは、「ｇａｔｅ−ａｌｌ−ａｒｏｕｎｄ（ＧＡＡ）ＦＥＴ」などと呼ばれており、上記ゲート電極は、「ｗｒａｐ−ａｒｏｕｎｄ ｇａｔｅ」，「ｓｕｒｒｏｕｎｄ ｇａｔｅ」などと呼ばれている。これらのＦＥＴによれば、大きな相互コンダクタンスを有し、ショートチャネル効果（short channel effect）を抑制し、Ｓ値（subthreshold slope）やＯＮ／ＯＦＦ比などの特性が改善できるという特徴を有している。

T. Tanaka et al. , "Vertical Surrounding Gate Transistors Using Single InAs Nanowires Grown on Si Substrates", Applied Physics Express, vol.3, 025003, 2010. K. Storm et al. , "Realizing Lateral Wrap-Gated Nanowire FETs: Controlling Gate Length with Chemistry Rather than Lithography", Nano Letters, dx.doi.org/10.1021/nl104403g, 2011. S.A.Dayeh et al. , "III-V Nanowire Growth Mechanism: V/III Ratio and Temperature Effects",NANO LETTERS, vol.7, no.8, pp.2486-2490, 2007. E. Lind et al. , "Improved Subthreshold Slope in an InAs Nanowire Heterostructure Field-Effect Transistor", NANO LETTERS, Vol.6, no.9, pp.1842-1846, 2006.

しかしながら、上述した技術による「ＧＡＡ ＦＥＴ」では、ゲート電極がナノワイアを部分的に覆って形成されているため、ソース電極とゲート電極およびドレイン電極とゲート電極の間に、ゲートで覆われていない領域が存在する。この領域は、直列寄生抵抗成分になり、相互コンダクタンスやＯＮ電流の低下の原因となる。

本発明は、以上のような問題点を解消するためになされたものであり、ナノワイアを用いたＦＥＴの相互コンダクタンスやＯＮ電流の低下が抑制できるようにすることを目的とする。

本発明に係る電界効果トランジスタは、基板の上のゲート電極形成領域の上に形成された第１下部ゲート電極と、第１下部ゲート電極の上に接触して形成された第２下部ゲート電極と、第２下部ゲート電極の上に交差して配置され、第２下部ゲート電極との交差部の側面が第１絶縁層で被覆された半導体ナノワイアと、半導体ナノワイアを配置した基板のゲート電極形成領域の上に、半導体ナノワイアに第１絶縁層を介して交差して第１下部ゲート電極に重なる状態に形成された上部ゲート電極と、第２下部ゲート電極が形成されている領域を挟む状態に半導体ナノワイアの両端部に各々接続して形成されたソース電極およびドレイン電極と、ソース電極およびドレイン電極の上に形成された第２絶縁層および第３絶縁層とを少なくとも備え、第２下部ゲート電極のゲート長方向の長さは、ソース電極とドレイン電極との間隔より短く形成され、第１下部ゲート電極および上部ゲート電極のゲート長方向の長さは、ソース電極とドレイン電極との間隔より長く形成されている。なお、上部ゲート電極は、ソース電極とドレイン電極との間の半導体ナノワイアの側部周面を、第１絶縁層を介して被覆する状態に形成されているとよい。

上記電界効果トランジスタにおいて、ソース電極およびドレイン電極と半導体ナノワイアとの間に、ソース電極およびドレイン電極を構成する電極材料と半導体ナノワイアを構成する半導体との混晶から構成された混晶領域を備えるようにしてもよい。

また、本発明に係る電界効果トランジスタの製造方法は、半導体ナノワイアを形成する工程と、半導体ナノワイアの側面を覆う第１絶縁層を形成して第１絶縁層で被覆された被覆ナノワイアを形成する工程と、基板の上のゲート電極形成領域の上に第１下部ゲート電極および第１下部ゲート電極の上面に接触する第２下部ゲート電極を形成する工程と、第２下部ゲート電極の上に被覆ナノワイアを交差させて配置する工程と、被覆ナノワイアの両端部の第１絶縁層を除去する工程と、第１絶縁層を除去することで露出した半導体ナノワイアの両端部に各々接続されたソース電極およびドレイン電極を形成する工程と、ソース電極およびドレイン電極の上に第２絶縁層および第３絶縁層を形成する工程と、被覆ナノワイアを配置した基板のゲート電極形成領域の上に、被覆ナノワイアに交差して第１下部ゲート電極に重なる上部ゲート電極を形成する工程とを少なくとも備え、第２下部ゲート電極のゲート長方向の長さは、ソース電極とドレイン電極との間隔より短く形成し、第１下部ゲート電極および上部ゲート電極のゲート長方向の長さは、ソース電極とドレイン電極との間隔より長く形成する。なお、上部ゲート電極は、ソース電極とドレイン電極との間の半導体ナノワイアの側部周面を、第１絶縁層を介して被覆する状態に形成すればよい。

上記電界効果トランジスタの製造方法において、ソース電極およびドレイン電極を形成した後で加熱処理を行い、ソース電極およびドレイン電極と半導体ナノワイアの界面に混晶領域を形成する工程を備えるようにしてもよい。混晶領域は、ソース電極およびドレイン電極を構成する電極材料と半導体ナノワイアを構成する半導体との混晶から構成されている。

以上説明したことにより、本発明によれば、ナノワイアを用いたＦＥＴの相互コンダクタンスやＯＮ電流の低下が抑制できるようになるという優れた効果が得られる。

図１Ａは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図１Ｂは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図１Ｃは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図１Ｄは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図１Ｅは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図１Ｆは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図１Ｇは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図１Ｈは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図１Ｉは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図１Ｊは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図１Ｋは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図１Ｌは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図１Ｍは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図１Ｎは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図１Ｏは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。 図２は、本発明の実施の形態における電界効果トランジスタの構成を示す斜視図である。 図３は、実際に作製したＦＥＴを走査電子顕微鏡で観察した写真である。 図４Ａは、実際に作製したＦＥＴにおけるドレイン電流のゲート電圧依存性を測定した結果を示す特性図である。 図４Ｂは、実際に作製したＦＥＴにおける熱処理前後のドレイン電流のゲート電圧依存性（転送特性）を測定した結果を示す特性図である。 図４Ｃは、実際に作製したＦＥＴのソース・ドレイン電極部におけるナノワイアに垂直な断面をＴＥＭ分析した結果を示す写真である。 図４Ｄは、図４Ｃの点線に沿って調べたＥＤＳ組成分析結果を説明するための説明図であり、（ａ）は図４Ｃの一部を拡大して示す写真、（ｂ）に組成分析結果を示す特性図である。 図５Ａは、第１下部ゲート電極および第２下部ゲート電極の他の作製例について説明するための各工程における状態を示す構成図である。 図５Ｂは、第１下部ゲート電極および第２下部ゲート電極の他の作製例について説明するための各工程における状態を示す構成図である。 図５Ｃは、第１下部ゲート電極および第２下部ゲート電極の他の作製例について説明するための各工程における状態を示す構成図である。 図６Ａは、第１下部ゲート電極および第２下部ゲート電極の他の作製例について説明するための各工程における状態を示す構成図である。 図６Ｂは、第１下部ゲート電極および第２下部ゲート電極の他の作製例について説明するための各工程における状態を示す構成図である。 図６Ｃは、第１下部ゲート電極および第２下部ゲート電極の他の作製例について説明するための各工程における状態を示す構成図である。 図７Ａは、第１下部ゲート電極および第２下部ゲート電極の他の作製例について説明するための各工程における状態を示す構成図である。 図７Ｂは、第１下部ゲート電極および第２下部ゲート電極の他の作製例について説明するための各工程における状態を示す構成図である。 図７Ｃは、第１下部ゲート電極および第２下部ゲート電極の他の作製例について説明するための各工程における状態を示す構成図である。 図７Ｄは、第１下部ゲート電極および第２下部ゲート電極の他の作製例について説明するための各工程における状態を示す構成図である。

以下、本発明の実施の形態について図を参照して説明する。図１Ａ〜図１Ｏは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。図１Ａ，図１Ｃ，図１Ｅ，図１Ｆ，図１Ｇ，図１Ｈ，図１Ｉ，図１Ｊは、斜視図であり、図１Ｂ，図１Ｄ，図１Ｋ，図１Ｌ，図１Ｍ，図１Ｎ，図１Ｏは、一部断面図である。

まず、図１Ａに示すように、半導体ナノワイア１０１を形成する。例えば、ＩｎＡｓからなる成長基板１５１の上に、径が数１０ｎｍのＡｕなどの金属微粒子触媒（不図示）を配置し、ここに、トリメチルインジウム（ＴＭＩｎ）およびアルシン（ＡｓＨ₃）を供給し、ＶＬＳ（Vapor-liquid-solid）法などを用いることで、ＩｎＡｓからなる半導体ナノワイア１０１が形成できる（非特許文献３参照）。また、金属微粒子触媒を使用することなく、パターニングした酸化膜を用いて選択成長を行うなど、別の手法を用いて半導体ナノワイアを形成してもよい（非特許文献１参照）。

次に、図１Ｂに示すように、半導体ナノワイア１０１の側面（周面）を覆う絶縁層（第１絶縁層）１０２を形成して絶縁層１０２で被覆された被覆ナノワイア１０３を形成する。例えば、前述したように、成長基板１５１にＩｎＡｓからなる半導体ナノワイア１０１が形成されている状態で、原子層堆積（Atomic Layer Deposition:ＡＬＤ）法を用い、ゲート特性の向上に適した高誘電率を有するＡｌ₂Ｏ₃、ＨｆＯ₂などの絶縁層１０２を、半導体ナノワイア１０１を覆って形成すればよい。

よく知られているように、ＡＬＤ法は、原料となる有機化合物の１分子層を形成対象の表面に吸着させることによる成膜方法であり、均一な厚さの層を三次元形状の表面に形成することが可能である。このＡＬＤ法によれば、半導体ナノワイア１０１の全ての側面に絶縁層１０２を形成することが容易である。なお、ＡＬＤ法に限るものではなく、スパッタ法を用いることで、半導体ナノワイア１０１の側面を覆う状態に絶縁層１０２を形成することも可能である。

次に、図１Ｃおよび図１Ｄに示すように、基板１２１の上のゲート電極形成領域の上に第１下部ゲート電極１２２ａおよび第２下部ゲート電極１２２ｂを形成する。なお、図１Ｄは、図１のｄｄ線の断面を示している。第１下部ゲート電極１２２ａおよび第２下部ゲート電極１２２ｂは、一方向に延在する短冊状に形成すればよい。図１Ｃでは、第２下部ゲート電極１２２ｂとともに、第２下部ゲート電極１２２ｂに接続する端子１２３を同時に形成した状態を示している。基板１２１は、例えば、表面に酸化シリコンなどの絶縁膜が形成されたシリコン基板を用いればよい。基板１２１は、必ずしも導電性を備えている必要はない。

ここで、第２下部ゲート電極１２２ｂは、第１下部ゲート電極１２２ａの上に接して形成する。また、第１下部ゲート電極１２２ａのゲート長方向の長さは、第２下部ゲート電極１２２ｂのゲート長方向の長さより長く形成する。第１下部ゲート電極１２２ａのゲート長方向の長さは、後述するソース・ドレイン間より長く形成し、ゲート長方向の両端が、ソース領域およびドレイン領域に重なる状態とすることが重要である。ここで、ゲート長方向とは、よく知られているように、ソースとドレインとが配列されている方向のことである。なお、第２下部ゲート電極１２２ｂのゲート長方向の長さは、後述するソース・ドレイン間より短く形成し、ソース領域およびドレイン領域には重ならない状態とする。また、第１下部ゲート電極１２２ａの第２下部ゲート電極１２２ｂよりはみ出ている領域は、絶縁層１２１ａにより覆われた状態に形成する。

第１下部ゲート電極１２２ａおよび第２下部ゲート電極１２２ｂの形成は、公知のリソグラフィー技術とリフトオフとにより行えばよい。例えば、基板１２１の上に、電子ビーム露光により電極形成部に開口を備えるレジストパターンを形成し、この上に、層厚１０ｎｍ程度にＴｉ層およびＡｕ層を堆積する。この後、先に形成してあるレジストパターンを除去すれば、第１下部ゲート電極１２２ａが形成できる。

ここで、ゲート電極形成領域との相対的な位置関係が既知の合わせマーク（不図示）を、基板１２１に形成しておき、この合わせマークを基準とし、基板１２１の平面上で設計された箇所（ゲート電極形成領域）に、上述したレジストパターンを形成すればよい。このようにすることで、ゲート電極形成領域に合わせて第１下部ゲート電極１２２ａが形成できる。これは、リソグラフィー技術の露光において、一般に用いられている方法である。第２下部ゲート電極１２２ｂおよび端子１２３の形成においても同様である。また、絶縁層１２１ａは、例えば、酸化シリコンをよく知られたＣＶＤ法により堆積することで形成できる。

次に、図１Ｅに示すように、第２下部ゲート電極１２２ｂの上に被覆ナノワイア１０３を交差させて配置する。例えば、被覆ナノワイア１０３が形成されている成長基板１５１を、第２下部ゲート電極１２２ｂが形成されている基板１２１に押し付け、成長基板１５１上の被覆ナノワイア１０３を、基板１２１に転写することで、被覆ナノワイア１０３を基板１２１の上に配置すればよい。また、複数の被覆ナノワイア１０３を成長基板１５１より分離し、これらをアルコールなどの溶媒中に入れ、ここに超音波を印加することで分散させた分散液を作製し、この分散液を基板１２１に滴下し、溶媒を蒸発させることで、被覆ナノワイア１０３を基板１２１の上に配置してもよい。このように基板１２１の上に配置した複数の被覆ナノワイア１０３のいずれかが、第２下部ゲート電極１２２ｂの上に交差して配置されるようになる。なお、図１Ｅでは、基板１２１の上の他の領域に配置されているナノワイアについては省略して図示していない。

次に、図１Ｆに示すように、被覆ナノワイア１０３の両端部の絶縁層１０２を除去し、半導体ナノワイア１０１を露出させる。露出させる領域以外を覆うレジストパターンを基板１２１の上に形成し、この状態で、被覆ナノワイア１０３の両端部の絶縁層１０２をエッチング除去すればよい。例えば、アルカリ性のエッチング液を用いることで、Ａｌ₂Ｏ₃からなる絶縁層１０２を選択的にエッチングできる。また、アルゴンイオンスパッタリングなどのドライエッチングにより絶縁層１０２を除去してもよい。

次に、図１Ｇに示すように、絶縁層１０２を除去することで露出した半導体ナノワイア１０１の両端部にソース電極１２５およびドレイン電極１２６を接続（オーミックコンタクト）して形成する。例えば、上述した一部の絶縁層１０２の除去に用いたレジストパターンを除去せずに、この上より金属材料としてＡｌを蒸着し、この後、レジストパターンをリフトオフすれば、ソース電極１２５およびドレイン電極１２６が形成できる。

次に、図１Ｈに示すように、ソース電極１２５およびドレイン電極１２６の表面に絶縁層（第２絶縁層）１２７，絶縁層（第３絶縁層）１２８を形成する。例えば、ソース電極１２５およびドレイン電極１２６の表面を酸化することで、Ａｌ₂Ｏ₃からなる絶縁層１２７および絶縁層１２８を形成すればよい。このようにして絶縁層１２７，絶縁層１２８を形成した後、一部の第１下部ゲート電極１２２ａに到達する開口１３１を、絶縁層１２１ａに形成する。開口１３１は、被覆ナノワイア１０３の両脇の領域、かつ、絶縁層１２７が形成されているソース電極１２５と第２下部ゲート電極１２２ｂの間、かつ絶縁層１２８が形成されているドレイン電極１２６と第２下部ゲート電極１２２ｂの間に形成する。

例えば、ＣＨＦ₃ガスを用いたリアクティブイオンエッチングにより、酸化シリコンからなる絶縁層１２１ａを選択的にエッチングすることで、開口１３１を形成すればよい。被覆ナノワイア１０３の側およびソース電極１２５，ドレイン電極１２６の側は、上述した処理ではエッチングされないＡｌ₂Ｏ₃で覆われており、この領域では、自己整合的に開口１３１が形成される。

次に、図１Ｉ，図１Ｊに示すように、被覆ナノワイア１０３を配置した基板１２１のゲート電極形成領域の上に、被覆ナノワイア１０３に交差して第１下部ゲート電極１２２ａに重なる上部ゲート電極１２４を形成する。図１Ｍの断面図に示すように、上部ゲート電極１２４は、ゲート長方向の長さをソース電極１２５とドレイン電極１２６との間隔より長く形成することが重要である。なお、図１Ｍは、図１Ｊのｌｌ線の断面を示している。

このように形成することで、上部ゲート電極１２４のゲート長方向の両端部は、ソース電極１２５，ドレイン電極１２６の領域に、絶縁層１２７，絶縁層１２８を介して重なって形成されることになる。ソース電極１２５，ドレイン電極１２６は、絶縁層１２７，絶縁層１２８により覆われているので、上述したように重なっても、ソース電極１２５，ドレイン電極１２６と上部ゲート電極１２４とは絶縁分離した状態が維持される。このように上部ゲート電極１２４を形成することで、半導体ナノワイア１０１は、ソース電極１２５およびドレイン電極１２６の間の全域が、ゲート電極を構成する材料で覆われた状態となる。

この後、例えば赤外線高速加熱炉を用いて不活性ガス雰囲気中で２５０℃から３００℃程度の温度で１分ほど熱処理を追加することにより、図１Ｎに示すように、ソース電極１２５と半導体ナノワイア１０１との間に混晶領域１２９を形成し、ドレイン電極１２６と半導体ナノワイア１０１との間に混晶領域１３０を形成する。混晶領域１２９，１３０は、ソース電極１２５およびドレイン電極１２６を構成する電極材料と、半導体ナノワイア１０１を構成する半導体との混晶から構成されている。混晶領域１２９，混晶領域１３０は、高抵抗な領域となる。なお、図１Ｎは、図１Ｊのｌｌ線の断面を示している。

ただし、半導体ナノワイア１０１を構成する材料がＩｎＡｓであり、ソース電極１２５およびドレイン電極１２６の電極材料がＡｌの場合は、高抵抗な混晶ＩｎＡｌＡｓによる混晶領域１２９，混晶領域１３０が形成されるが、材料の組み合わせによっては、必ずしも高抵抗にはならない。ここで、混晶領域１２９，混晶領域１３０は、形成される混晶領域１２９，混晶領域１３０は、形成されるＦＥＴのＯＮ電流を著しく低下させない程度に、高抵抗な薄い混晶層とすればよい。また、混晶領域１２９，混晶領域１３０の形成（熱処理）は、少なくともソース電極１２５，ドレイン電極１２６が形成された後で行えばよい。また、混晶領域１２９，混晶領域１３０は、形成しなくてもよい。

ところで、図１Ｋの断面図に示すように、第２下部ゲート電極１２２ｂおよび上部ゲート電極１２４に対して被覆ナノワイア１０３が交差する交差領域では、半導体ナノワイア１０１の側部周面が絶縁層１０２で覆われている。なお、図１Ｋは、図１Ｊのｊｊ線の断面を示している。従って、ソース電極１２５とドレイン電極１２６との間において、第２下部ゲート電極１２２ｂおよび上部ゲート電極１２４は、絶縁層１０２を介して半導体ナノワイア１０１と交差している。

また、図１Ｌの断面図に示すように、上部ゲート電極１２４は、絶縁層１２１ａに形成した開口１３１を介し、第１下部ゲート電極１２２ａと接触している。なお、図１Ｌは、図１Ｊのｋｋ線の断面を示している。上部ゲート電極１２４は、一部の第２下部ゲート電極１２２ｂの上面と接触して形成されており、図１Ｏの断面図に示すように、上部ゲート電極１２４は、第１下部ゲート電極１２２ａおよび第２下部ゲート電極１２２ｂの両者に接触して形成されている。なお、図１Ｏは、図１Ｊのｍｍ線の断面を示している。

以上の製造過程により、第１下部ゲート電極１２２ａ，第２下部ゲート電極１２２ｂ，および上部ゲート電極１２４よりなる単一のゲート電極を、半導体ナノワイア１０１に対してＧＡＡ構造とした横型のＦＥＴが得られる。また、半導体ナノワイア１０１を取り巻くように形成されるゲート電極は、ソース・ドレイン間の領域で、全ての半導体ナノワイア１０１を覆うように形成される。

また、図２に示すように、ソース接続端子１４１およびドレイン接続端子１４２を予め形成しておくとよい。このＦＥＴは、第１下部ゲート電極（不図示），第２下部ゲート電極（不図示），端子１２３，ソース接続端子１４１，およびドレイン接続端子１４２を形成した基板１２１（絶縁層１２１ａ）の上に、半導体ナノワイアを転写し、上述した方法により製造している。ソース接続端子１４１およびドレイン接続端子１４２は、Ｔｉ／Ａｕなどの材料から構成すればよい。

例えば、ソース電極１２５およびドレイン電極１２６の形成時に、Ａｌなどの金属材料を、ソース接続端子１４１の配線部およびドレイン接続端子１４２の配線部にまたがるように蒸着し、この金属膜をパターニングしてソース電極１２５およびドレイン電極１２６を形成すればよい。このようにすることで、ソース電極１２５は、この下部がソース接続端子１４１の配線部に接触し、ドレイン電極１２６は、この下部がドレイン接続端子１４２の配線部に接触して形成されることになる。この結果、ソース電極１２５，ドレイン電極１２６の表面を酸化しても、ソース電極１２５はソース接続端子１４１に接続し、ドレイン電極１２６はドレイン接続端子１４２に接続した状態が維持される。

上述した実施の形態によるＦＥＴは、基板１２１の上のゲート電極形成領域の上に形成された第１下部ゲート電極１２２ａと、第１下部ゲート電極１２２ａの上に接触して形成された第２下部ゲート電極１２２ｂと、第２下部ゲート電極１２２ｂの上に交差して配置され、第２下部ゲート電極１２２ｂとの交差部の側面が絶縁層１０２で被覆された半導体ナノワイア１０１と、半導体ナノワイア１０１を配置した基板１２１のゲート電極形成領域の上に、半導体ナノワイア１０１に絶縁層１０２を介して交差して第１下部ゲート電極１２２ａに重なる状態に形成された上部ゲート電極１２４と、第２下部ゲート電極１２２ｂが形成されている領域を挟む状態に半導体ナノワイア１０１の両端部に各々接続して形成されたソース電極１２５およびドレイン電極１２６とを少なくとも備える。

加えて、このＦＥＴは、第２下部ゲート電極１２２ｂのゲート長方向の長さは、ソース電極１２５とドレイン電極１２６との間隔より短く形成され、第１下部ゲート電極１２２ａおよび上部ゲート電極１２４のゲート長方向の長さは、ソース電極１２５とドレイン電極１２６との間隔より長く形成されている。また、ソース電極１２５およびドレイン電極１２６と半導体ナノワイア１０１との間に、ソース電極１２５およびドレイン電極１２６を構成する電極材料と半導体ナノワイア１０１を構成する半導体との混晶から構成された混晶領域１２９，混晶領域１３０を備える。

このＦＥＴでは、ソース・ドレイン電極間に一定のドレイン電圧を印加してドレイン電流を流しておき、ゲート電極にゲート電圧を印加することにより、ドレイン電流を変調するＦＥＴ動作が可能となる。ゲート電極をＧＡＡ構造にしているため、ドレイン電流が０に近づくピンチオフ領域近傍で、ゲート電圧の変化に対して急峻にドレイン電流が変化する。

加えて、本実施の形態によれば、熱処理によって形成された高抵抗な混晶領域１２９，混晶領域１３０を備えるようにしたので、これらの働きにより、熱処理前よりも更に急峻にドレイン電流が変化する。

また、チャネル形成領域の全域において、半導体ナノワイアの周囲が金属で覆われており、移動度低下の原因となるイオン化不純物散乱が抑制されるため、ソース・ドレイン電極間にドレイン電圧を印加することによって流れるドレイン電流は、従来の構造よりも大きな値をとることが可能となる。また、チャネル全体がゲート電極で覆われていて直列寄生抵抗成分が発生しないため、相互コンダクタンスの低下も起こらない。特に、上述した移動度の増大と相俟って、電流が増加する側にゲート電圧をバイアスした際には従来の構造よりも大幅にドレイン電流が増大する。

本実施の形態により作製した実際のＦＥＴについて説明する。図３は、実際に作製したＦＥＴを走査電子顕微鏡で観察した写真である。図３に示すように、ナノワイア３０１と交差して上部ゲート電極３０２が形成され、また、上部ゲート電極３０２のゲート長方向の長さは、ソース電極３０３およびドレイン電極３０４の間隔より長く形成されている。

このＦＥＴについてドレイン電流のゲート電圧依存性（転送特性）を測定すると、図４Ａに示すように変化した。図４Ａに示されているように、非特許文献１および非特許文献２に示されたＦＥＴに比較して、本実施の形態によるＦＥＴでは、ゲート電圧が正の領域で一桁以上大きな電流が流れている。

このＦＥＴについて熱処理前後でドレイン電流のゲート電圧依存性（転送特性）を測定したものを比較すると、図４Ｂに示すように熱処理前（ｂ）に比べ、熱処理後（ａ）においてはＳ値がより小さくなり、非特許文献４と同様の効果が確認された。このように、熱処理により、オフ特性が向上している。

図４Ｃは、図４Ｂに示した熱処理後のＦＥＴのソース・ドレイン電極部におけるナノワイアに垂直な断面をＴＥＭ分析した結果を示す写真である。破線はもともとのナノワイアの形状である。しかしながら、アルゴンイオンドライエッチングにより、よりくらい色の箇所に示されているように、ナノワイアの断面形状は三角形状になっている。ここで、図４Ｃの写真に示すように、ＩｎＡｓナノワイアとＡｌ電極の界面にＩｎＡｌＡｓ混晶と思われる灰色の層が見えている。なお、図中点線で示すＥＤＳ組成分析箇所については、以下に説明する。

図４Ｄは、図４Ｃの点線に沿って調べたＥＤＳ組成分析結果を説明するための説明図である。図４Ｄの（ａ）に、図４Ｃの一部を拡大して示し、図４Ｄの（ｂ）に組成分析結果を示す特性図を示している。図４Ｄの（ａ）の写真中に示す直線が、ＥＤＳ組成分析箇所である。Ａｌ電極と接していない左側のナノワイア表面においては、Ｉｎ（点線）とＡｓ（実線）のスペクトル強度が重なりながら変化している。これに対し、右側のＡｌ電極との界面においては、ＡｓよりもＩｎの強度が先に低下すると同時にＡｌ（破線）の強度が増大している。これらのことから、ナノワイアとＡｌ電極との間の灰色の領域には、連続的にＡｌの含有率が変化しているＩｎＡｌＡｓ混晶が形成されていると考えられる。

以上に説明したように、本発明によれば、まず、ＧＡＡ構造としているため、相互コンダクタンスやＳ値などの特性が優れている。加えて、本発明によれば、半導体ナノワイアのチャネルとなる全域がゲート金属で覆われているようにしたので、従来問題になっていたナノワイア表面のイオン化不純物散乱を抑制できる。

例えば、ナノワイア材料としてよく用いられるＩｎＡｓのナノワイアＦＥＴにおいては、ゲート電極構造によらずバルクのＩｎＡｓよりも移動度が大幅に低下するという問題があった。これは、ナノワイアにおいては表面／体積比が大きく、特にＩｎＡｓは表面に電子が局在する傾向があり、表面の不純物散乱を大きく受けるためと理解されている。本発明によれば、このイオン化不純物散乱が抑制できるので、ＩｎＡｓなどの材料を用いる場合であっても、高移動度が実現可能で、かつ寄生抵抗成分がないことから、大きなＯＮ電流を実現できる。

また、「ＧＡＡ ＦＥＴ」構造になっていても、実際には界面準位などの影響によって理想的な値（室温で６０ ｍＶ／ｄｅｃ）よりも大幅にＳ値が大きくなってしまい、ＯＮ／ＯＦＦ比の劣化を招いていた。これに対し、前述したように、熱処理により高抵抗な混晶の領域を形成することで、ＯＦＦ特性も改善できるようになる。

ここで、第１下部ゲート電極および第２下部ゲート電極の他の作製例について説明する。例えば、図５Ａに示すように、基板１２１の上に、金属パターン１２２を形成する。金属パターン１２２は、基板１２１の上に金属膜を蒸着することで形成した後、この金属膜を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで形成すればよい。ここで、金属パターン１２２は、ゲート長方向の長さを、この後に形成するソース電極およびドレイン電極の間隔より長く形成しておく。

次に、膜厚方向に途中まで、金属パターン１２２の一部をエッチング除去し、図５Ｂに示すように、第１下部ゲート電極１２２ａおよび第２下部ゲート電極１２２ｂを形成する。この後、酸化シリコンをスパッタ法により堆積することなどにより、第２下部ゲート電極１２２ｂの上面が露出して平坦化された状態に、絶縁層１２１ａを形成する。

また、次に示すように、第１下部ゲート電極および第２下部ゲート電極を形成してもよい。まず、図６Ａに示すように、基板１２１の上に、第１下部ゲート電極１２２ａを形成する。第１下部ゲート電極１２２ａは、第１下部ゲート電極１２２ａ形成領域に開口を有するレジストパターンを基板１２１の上に形成し、この上から蒸着することで金属膜を形成した後、上記レジストパターンをリフトオフすることで形成すればよい。ここで、第１下部ゲート電極１２２ａは、ゲート長方向の長さを、この後に形成するソース電極およびドレイン電極の間隔より長く形成する。

次に、図６Ｂに示すように、第１下部ゲート電極１２２ａの上に第２下部ゲート電極１２２ｂを形成する。第２下部ゲート電極１２２ｂの形成においても、基板１２１および第１下部ゲート電極１２２ａの上に第２下部ゲート電極１２２ｂ形成領域に開口を有するレジストパターンを形成し、この上から蒸着することで金属膜を形成した後、上記レジストパターンをリフトオフすることで形成すればよい。この後、酸化シリコンをスパッタ法により堆積することなどにより、第２下部ゲート電極１２２ｂの上面が露出して平坦化された状態に、絶縁層１２１ａを形成する。

また、以下に示すように、第１下部ゲート電極および第２下部ゲート電極を形成してもよい。まず、図７Ａに示すように、基板１２１の上に、第１下部ゲート電極１２２ａを形成する。第１下部ゲート電極１２２ａは、第１下部ゲート電極１２２ａ形成領域に開口を有するレジストパターンを基板１２１の上に形成し、この上から蒸着することで金属膜を形成した後、上記レジストパターンをリフトオフすることで形成すればよい。ここで、第１下部ゲート電極１２２ａは、ゲート長方向の長さを、この後に形成するソース電極およびドレイン電極の間隔より長く形成する。

次に、図７Ｂに示すように、酸化シリコンをＣＶＤ法などで堆積することにより、第１下部ゲート電極１２２ａを覆って表面が平坦化された状態に、絶縁層１２１ａを形成する。次に、図７Ｃに示すように、第２下部ゲート電極１２２ｂが形成される領域の絶縁層１２１ａに、開口領域６０１を形成する。公知のフォトリソグラフィー技術により形成したレジストパターンをマスクとし、選択的に絶縁層１２１ａを形成すれば、開口領域６０１が形成できる。

この後、開口領域６０１に開口部を備えるレジストパターンを絶縁層１２１ａの上に形成し、この上から蒸着することで金属膜を形成した後、上記レジストパターンをリフトオフすることで、図７Ｄに示すように、開口領域６０１において、第１下部ゲート電極１２２ａの上に配置された第２下部ゲート電極１２２ｂが形成できる。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、ゲート電極の形成において、蒸着法に限るものではなく、スパッタ法により電極材料を堆積するようにしてもよい。

また、下部ゲート電極と上部ゲート電極とは、同じ材料から構成してもよく、異なる材料から構成してもよい。また、上述した実施の形態では、半導体ナノワイアとしてＩｎＡｓを用いるようにしたが、これに限るものではない。上述した本発明による効果は、ナノワイアおよびＧＡＡ構造とした形状に起因するものであり、他の半導体を用いるようにしても同様である。また、半導体ナノワイアを成長させる基板は、ＩｎＡｓに限るものではなく、ＧａＰ，Ｓｉなど他の材料から構成してもよい。

１０１…半導体ナノワイア、１０２…絶縁層（第１絶縁層）、１０３…被覆ナノワイア、１２１…基板、１２１ａ…絶縁層、１２２ａ…第１下部ゲート電極、１２２ｂ…第２下部ゲート電極、１２３…端子、１２４…上部ゲート電極、１２５…ソース電極、１２６…ドレイン電極、１２７…絶縁層（第２絶縁層）、１２８…絶縁層（第３絶縁層）、１２９，１３０…混晶領域、１３１…開口、１４１…ソース接続端子、１４２…ドレイン接続端子、１５１…成長基板。

Claims (6)

1. 半導体ナノワイアを形成する工程と、
   前記半導体ナノワイアの側面を覆う第１絶縁層を形成して前記第１絶縁層で被覆された被覆ナノワイアを形成する工程と、
   基板の上のゲート電極形成領域の上に第１下部ゲート電極および前記第１下部ゲート電極の上面に接触する第２下部ゲート電極を形成する工程と、
   前記第２下部ゲート電極の上に前記被覆ナノワイアを交差させて配置する工程と、
   前記被覆ナノワイアの両端部の前記第１絶縁層を除去する工程と、
   前記第１絶縁層を除去することで露出した前記半導体ナノワイアの両端部に各々接続されたソース電極およびドレイン電極を形成する工程と、
   前記ソース電極および前記ドレイン電極の上に第２絶縁層および第３絶縁層を形成する工程と、
   前記被覆ナノワイアを配置した前記基板の前記ゲート電極形成領域の上に、前記被覆ナノワイアに交差して前記第１下部ゲート電極に重なる上部ゲート電極を形成する工程と
   を少なくとも備え、
   前記第２下部ゲート電極のゲート長方向の長さは、前記ソース電極と前記ドレイン電極との間隔より短く形成し、
   前記第１下部ゲート電極および前記上部ゲート電極のゲート長方向の長さは、前記ソース電極と前記ドレイン電極との間隔より長く形成することを特徴とする電界効果トランジスタの製造方法。
2. 請求項１記載の電界効果トランジスタの製造方法において、
   前記上部ゲート電極は、前記ソース電極と前記ドレイン電極との間の前記半導体ナノワイアの側部周面を前記第１絶縁層を介して被覆する状態に形成することを特徴とする電界効果トランジスタの製造方法。
3. 請求項１または２記載の電界効果トランジスタの製造方法において、
   前記ソース電極および前記ドレイン電極を形成した後で加熱処理を行い、前記ソース電極および前記ドレイン電極と前記半導体ナノワイアの界面に混晶領域を形成する工程を備え、
   前記混晶領域は、前記ソース電極および前記ドレイン電極を構成する電極材料と前記半導体ナノワイアを構成する半導体との混晶から構成されていることを特徴とする電界効果トランジスタの製造方法。
4. 基板の上のゲート電極形成領域の上に形成された第１下部ゲート電極と、
   前記第１下部ゲート電極の上に接触して形成された第２下部ゲート電極と、
   前記第２下部ゲート電極の上に交差して配置され、前記第２下部ゲート電極との交差部の側面が第１絶縁層で被覆された半導体ナノワイアと、
   前記半導体ナノワイアを配置した前記基板の前記ゲート電極形成領域の上に、前記半導体ナノワイアに前記第１絶縁層を介して交差して前記第１下部ゲート電極に重なる状態に形成された上部ゲート電極と、
   前記第２下部ゲート電極が形成されている領域を挟む状態に前記半導体ナノワイアの両端部に各々接続して形成されたソース電極およびドレイン電極と、
   前記ソース電極および前記ドレイン電極の上に形成された第２絶縁層および第３絶縁層と
   を少なくとも備え、
   前記第２下部ゲート電極のゲート長方向の長さは、前記ソース電極と前記ドレイン電極との間隔より短く形成され、
   前記第１下部ゲート電極および前記上部ゲート電極のゲート長方向の長さは、前記ソース電極と前記ドレイン電極との間隔より長く形成されていることを特徴とする電界効果トランジスタ。
5. 請求項４記載の電界効果トランジスタにおいて、
   前記上部ゲート電極は、前記ソース電極と前記ドレイン電極との間の前記半導体ナノワイアの側部周面を前記第１絶縁層を介して被覆する状態に形成されていることを特徴とする電界効果トランジスタ。
6. 請求項４または５記載の電界効果トランジスタにおいて、
   前記ソース電極および前記ドレイン電極と前記半導体ナノワイアとの間に前記ソース電極および前記ドレイン電極を構成する電極材料と前記半導体ナノワイアを構成する半導体との混晶から構成された混晶領域を備えることを特徴とする電界効果トランジスタ。