JP6692574B2 - Temporary storage buffer device - Google Patents
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Description
この発明は、ディジタルデータをアナログデータとして一時記憶し、記憶したアナログデータを再びディジタルデータに戻して出力する一時記憶バッファ装置に関するものである。 The present invention relates to a temporary storage buffer device that temporarily stores digital data as analog data, converts the stored analog data back into digital data, and outputs the digital data.
従来、データをアナログ形式で記憶し、ディジタル出力する装置が知られている。例えば、アレイにマルチレベルあるいはアナログ情報を記憶することが特許文献１の特に図５に開示されている。また、特許文献２には、サンプリングゲート１０８の出力をアナログメモリセル１１０に記憶することが開示されている。この特許文献２においては、アナログメモリセル１１０は図５の読み出しＩＣ６４において実装され、アナログメモリセル１１０の出力はアナログ／ディジタル変換器６２によりＡ／Ｄ変換されて用いられる。 2. Description of the Related Art Conventionally, there is known a device that stores data in an analog format and digitally outputs it. For example, storing multi-level or analog information in an array is disclosed in US Pat. Further, Patent Document 2 discloses that the output of the sampling gate 108 is stored in the analog memory cell 110. In Patent Document 2, the analog memory cell 110 is mounted in the read IC 64 of FIG. 5, and the output of the analog memory cell 110 is A / D converted by the analog / digital converter 62 and used.
更に、特許文献３の特に請求項３には、特許文献４の特に請求項１１には、特許文献５の特に請求項５には、信号をアナログ信号として記憶することが開示され、これらは、ディジタル化されて使用される。 Further, in Patent Document 3, particularly in Claim 3, in Patent Document 4, especially in Claim 11, and in Patent Document 5, especially in Claim 5, it is disclosed that a signal is stored as an analog signal. It is digitized and used.
上記のように従来の一時記憶バッファ装置としてはアナログデータとして一時記憶することは行われているものの、それに付随するＡ／Ｄ変換器やＤ／Ａ変換器は大型であり、装置全体が大きくならざるを得なかった。従来のＡ／Ｄ変換器とＤ／Ａ変換器の特徴をまとめて表形式としたものを図１、図２に示す。 As described above, although temporary storage as a conventional temporary storage buffer device is performed temporarily as analog data, the A / D converter and D / A converter associated with it are large in size, and if the entire device is large. I had no choice. The characteristics of the conventional A / D converter and D / A converter are summarized in a tabular form in FIGS. 1 and 2.
本発明は、上記のような従来の一時記憶バッファ装置が有する問題点に鑑みてなされたもので、その目的は、比較的小型で高速な一時記憶バッファ装置を提供することである。 The present invention has been made in view of the problems of the conventional temporary storage buffer device described above, and an object thereof is to provide a relatively small-sized and high-speed temporary storage buffer device.
本発明に係る一時記憶バッファ装置は、アナログデータに対してテント写像関数による演算を行って得られる演算結果を、所定閾値と比較して所定ビットを得る処理ステップを繰り返し実行して得られるビット数のグレイコードについて、上記繰り返しの各処理ステップと逆の処理を行ってアナログデータを得るＤ／Ａ変換部と、
前記Ｄ／Ａ変換部により得られたアナログデータを一時記憶するアナログメモリ部と、
前記アナログメモリ部からアナログデータを取り出し前記処理ステップを繰り返し実行してディジタルデータを得るＡ／Ｄ変換部とを具備することを特徴とする。
The temporary storage buffer device according to the present invention is the number of bits obtained by repeatedly executing a processing step of comparing an operation result obtained by performing an operation with a tent mapping function on analog data with a predetermined threshold value to obtain a predetermined bit. A D / A conversion unit for performing analog processing on the Gray code of 1.
An analog memory section for temporarily storing the analog data obtained by the D / A conversion section;
And an A / D converter for obtaining analog data by extracting analog data from the analog memory unit and repeating the processing steps.
本発明に係る一時記憶バッファ装置では、前記Ａ／Ｄ変換部は、
Ａ／Ｄ変換の対象信号をサンプルホールドするサンプルホールド手段と、
サンプルホールドされた信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力する演算手段と、
前記演算手段により得られるグレイコードをバイナリコードに変換する変換手段と
を具備することを特徴とする。
In the temporary storage buffer device according to the present invention, the A / D conversion unit is
Sample-hold means for sample-holding a signal to be A / D converted,
Computation means for performing a gray-code analog operation on the sample-held signal and providing a gray code with a comparator for comparing the initial value and the computation result with a threshold value according to the number of bits of the gray code,
Conversion means for converting the gray code obtained by the arithmetic means into a binary code.
本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
前記演算手段を、テント写像のアナログ演算を１回分行う１回分演算部を複数カスケード接続して構成し、
上流側に位置する１回分演算部の演算結果を次段の１回分演算部へ順送りして演算を行い、
各１回分演算部の出力に基づき所定ビットのＡ／Ｄ変換出力を得ることを特徴とする。
In the temporary storage buffer device according to the present invention, in the A / D conversion unit,
The arithmetic means is configured by cascade-connecting a plurality of one-time arithmetic units for performing one analog arithmetic operation of the tent map,
The calculation result of the one-time calculation unit located on the upstream side is sequentially sent to the one-time calculation unit of the next stage to perform the calculation,
It is characterized in that an A / D conversion output of a predetermined bit is obtained based on the output of each one-time operation unit.
本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
前記演算手段を、テント写像のアナログ演算を１回分行う１回分演算部と、該１回分演算部の出力を入力へフィードバックする経路により構成し、
前記１回分演算部の１回演算毎の出力を蓄積するバッファを設け、
前記演算手段において、前記１回分演算部により演算を所定回繰り返して行い、前記バッファから所定ビットのＡ／Ｄ変換出力を得ることを特徴とする。
In the temporary storage buffer device according to the present invention, in the A / D conversion unit,
The calculation means is configured by a one-time calculation unit that performs one analog calculation of the tent map and a path that feeds back the output of the one-time calculation unit to an input.
A buffer for accumulating the output for each operation of the one-time operation unit is provided,
In the calculation means, the one-time calculation unit repeats the calculation a predetermined number of times to obtain an A / D conversion output of a predetermined bit from the buffer.
本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
前記１回分演算部は、１ビットまたは２ビット以上の所定ビットを出力することを特徴とする。
In the temporary storage buffer device according to the present invention, in the A / D conversion unit,
The one-time operation unit may output a predetermined bit of 1 bit or 2 bits or more.
本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
テント写像関数が一次式に定数を掛ける形式の関数であり、
前記１回分演算部には、
前記定数を掛ける演算を行う第１の演算回路と、
前記一次式の演算を行う第２の演算回路と、
前記１回分演算部へ入力された信号を、前記第１の演算回路へ直接導くか、または、前記第２の演算回路を介して前記第１の演算回路へ導くか、経路を切り換えるスイッチ群と、
前記１回分演算部へ入力された信号の大きさに基づき前記スイッチ群のオンオフを制御する制御部と
を備えることを特徴とする。
In the temporary storage buffer device according to the present invention, in the A / D conversion unit,
The tent mapping function is a function of the form in which a constant is multiplied by a linear expression,
In the one-time operation unit,
A first arithmetic circuit for performing an arithmetic operation for multiplying the constant;
A second arithmetic circuit for performing the operation of the linear equation,
A switch group for switching a path, whether the signal input to the one-time arithmetic unit is directly guided to the first arithmetic circuit or is guided to the first arithmetic circuit via the second arithmetic circuit; ,
A control unit for controlling ON / OFF of the switch group based on the magnitude of a signal input to the one-time operation unit.
本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
第１の演算回路と第２の演算回路は、オペアンプ或いはＮＭＯＳトランジスタにより構成されていることを特徴とする。
In the temporary storage buffer device according to the present invention, in the A / D conversion unit,
The first arithmetic circuit and the second arithmetic circuit are characterized by being configured by an operational amplifier or an NMOS transistor.
本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
第１の演算回路と第２の演算回路は、オペアンプ或いはＰＭＯＳトランジスタにより構成されていることを特徴とする。
In the temporary storage buffer device according to the present invention, in the A / D conversion unit,
The first arithmetic circuit and the second arithmetic circuit are characterized by being configured by an operational amplifier or a PMOS transistor.
本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
前記１回分演算部には、
所定数を減算する第３の演算回路が備えられていることを特徴とする。
In the temporary storage buffer device according to the present invention, in the A / D conversion unit,
In the one-time operation unit,
A third arithmetic circuit for subtracting a predetermined number is provided.
本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
制御部は、比較器を含んで構成されることを特徴とする。
In the temporary storage buffer device according to the present invention, in the A / D conversion unit,
The control unit is configured to include a comparator.
本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部は、
アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換部であり、
前記演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う制御手段と、
前記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う逆演算手段と
を具備し、
前記制御手段は、最終段から初段に向かって順次に関数を特定し、
前記逆演算手段は、前記制御手段により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、前記制御手段により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御することを特徴とする。
In the temporary storage buffer device according to the present invention, the D / A conversion unit is
The gray code generated by A / D conversion in which a gray code is generated at a predetermined stage in accordance with the magnitude relation between a calculation result obtained by performing calculation of analog data by a tent mapping function and a predetermined threshold is A D / A converter that converts data,
Control means for performing a function specifying process for specifying each function used when generating the gray code, based on the gray code generated for each operation,
An inverse operation means for performing an inverse operation on the operation result of each stage based on the function specified by the control means, and performing an inverse operation process to obtain an operation result of the preceding stage,
The control means sequentially identifies the function from the final stage to the first stage,
When the function is first identified by the control unit, the inverse operation unit performs the inverse operation of the first stage on the operation result of the final stage based on the identified function to obtain the inverse operation result of the previous stage. Then, when a function is next specified by the control means, a second-stage inverse operation based on the specified function is applied to the first-stage inverse operation result to obtain a further previous-stage inverse operation result. Then, the inverse calculation process is repeated in the same manner, and the finally obtained result of the inverse calculation process is controlled to be output as analog data.
本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部では、
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行い、
前記逆演算手段は、前記第ｎ段目演算結果、ｎ−１、・・・、１段目の逆演算結果を前記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目逆演算結果を得るようにする逆演算処理を行う
ことを特徴とする。
In the temporary storage buffer device according to the present invention, in the D / A conversion unit,
The control means is generated from the n-th (integer of 1 or more), n-1, ... , N-th, n-1 used when the first-stage gray code is generated based on the first-stage gray code. , ... Performs the function identification process that identifies the first-stage function,
The inverse calculation means performs the inverse calculation based on the n-th, n-1, ..., First-stage function with the n-th stage calculation result, n-1, ..., The first-stage inverse calculation result. The inverse operation processing is performed so as to obtain the first stage inverse operation result.
本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部では、
前記逆演算手段は、前記テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に、前記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成されており、
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、前記Ｎ個の逆演算回路のいずれかを選択して、前記第ｎ、ｎ−１、・・・、１段目演算結果を前記選択した逆演算回路に適用することにより第ｎ−１、ｎ−２、・・・、１段目演算結果を得るように制御すると共に、この第ｎ−１、ｎ−２、・・・、１段目演算結果を前記Ｎ個の逆演算回路へ入力し、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで繰り返し演算制御を行う制御手段を構成し、
最終的に得られた逆演算処理の結果をアナログデータとして出力することを特徴とする。
In the temporary storage buffer device according to the present invention, in the D / A conversion unit,
When the tent mapping function is composed of N (integer of 2 or more) functions, the inverse operation means uses N inverse operation circuits that perform an operation reverse to the operation by the N functions. Is configured,
The control means is generated from the n-th (integer of 1 or more), n-1, ... The nth, n-1, ..., The first stage is selected by selecting one of the N inverse operation circuits based on the first stage Gray code. By applying the calculation result to the selected inverse calculation circuit, control is performed so as to obtain the calculation result of the first stage n−1, n−2, ... .... A control means for inputting the operation result of the first stage to the N inverse operation circuits and repeatedly performing operation control until the number of operations n performed during the A / D conversion is configured.
It is characterized in that the finally obtained result of the inverse calculation processing is output as analog data.
本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路の出力を、最終出力とするか、前記Ｎ個の逆演算回路の入力へフィードバックするかを切り換えるスイッチを備え、
前記制御手段が前記スイッチを切り換えることにより、前記Ａ／Ｄ変換の際に行われた演算回数ｎだけ繰り返し演算制御を行うことを特徴とする。
In the temporary storage buffer device according to the present invention, in the D / A conversion unit,
A switch for switching the output of the N inverse operation circuits to the final output or feeding back to the input of the N inverse operation circuits;
It is characterized in that the control means performs the repetitive arithmetic control for the number of arithmetic operations n performed in the A / D conversion by switching the switch.
本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路がｎ段カスケード接続され、
前記制御手段は、各ｎ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｎ段間の信号の送出制御とを行うことを特徴とする。
In the temporary storage buffer device according to the present invention, in the D / A conversion unit,
The N inverse operation circuits are cascade-connected in n stages,
It is characterized in that the control means performs control to select any one of the N inverse operation circuits in the N inverse operation circuits of each n stages and a signal transmission control between the n stages. ..
本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路がｋ（ｎ＝ｋ×ｍ：ｋ，ｍは、整数）段カスケード接続され、
第ｋ段目の前記Ｎ個の逆演算回路の出力を、最終出力とするか、第１段目の前記Ｎ個の逆演算回路の入力へフィードバックするか、を切り換えるスイッチを備え、
前記制御手段は、各ｋ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｋ段間の信号の送出制御とを行うと共に、前記スイッチを切り換えることにより、前記ｋ段カスケード接続された前記Ｎ個の逆演算回路においてｍ回の繰り返し演算が行われるように制御を行うことを特徴とする。
In the temporary storage buffer device according to the present invention, in the D / A conversion unit,
The N inverse operation circuits are cascade-connected in k (n = k × m: k, m is an integer) stages,
A switch for switching the output of the N number of inverse operation circuits of the kth stage to the final output or feeding back to the input of the N number of inverse operation circuits of the first stage,
The control means controls which of the N inverse operation circuits is to be selected among the N inverse operation circuits of each k stage, and controls the transmission of a signal between k stages, and the switch is turned on. By switching, the control is performed so that the N number of inverse operation circuits cascade-connected in the k-stage are repeated m times.
本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部では、
Ｎが２であり、
一方の逆演算回路がＸｉ＝Ｘｉ＋１／２の計算を行う回路であり、
他方の逆演算回路がＸｉ＝１−（Ｘｉ＋１／２）の計算を行う回路であることを特徴とする。
In the temporary storage buffer device according to the present invention, in the D / A conversion unit,
N is 2,
One of the inverse operation circuits is a circuit that calculates X i = X i + 1/2 ,
The other inverse operation circuit is a circuit that performs a calculation of X i = 1− (X i + 1/2).
本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路の出力端には、サンプルホールドアンプまたはコンデンサが設けられていることを特徴とする。
In the temporary storage buffer device according to the present invention, in the D / A conversion unit,
A sample hold amplifier or a capacitor is provided at the output terminals of the N inverse operation circuits.
本発明によれば、テント写像の演算とテント写像を逆に遡る演算により比較的簡単な構成によって、高速な一時記憶バッファ装置を得ることができる。 According to the present invention, it is possible to obtain a high-speed temporary storage buffer device with a relatively simple configuration by performing the calculation of the tent map and the calculation of tracing back the tent map.
以下添付図面を参照して本発明に係る一時記憶バッファ装置の実施形態を説明する。各図において同一の構成要素には、同一の符号を付して重複する説明を省略する。図３に、一時記憶バッファ装置に係る実施形態の構成図を示す。この一時記憶バッファ装置は、Ｄ／Ａ変換部１００とアナログメモリ部２００とＡ／Ｄ変換部３００とを備える。 An embodiment of a temporary storage buffer device according to the present invention will be described below with reference to the accompanying drawings. In each drawing, the same constituent elements are designated by the same reference numerals, and duplicate description will be omitted. FIG. 3 shows a block diagram of an embodiment of the temporary storage buffer device. This temporary storage buffer device includes a D / A conversion unit 100, an analog memory unit 200, and an A / D conversion unit 300.
Ｄ／Ａ変換部１００は、アナログデータに対してテント写像関数による演算を行って得られる演算結果を、所定閾値と比較して所定ビットを得る処理ステップを繰り返し実行して得られるビット数のグレイコードについて、上記繰り返しの各処理ステップと逆の処理を行ってアナログデータを得るものである。 The D / A conversion unit 100 compares the calculation result obtained by performing the calculation using the tent mapping function with respect to the analog data with a predetermined threshold value, and repeatedly executes the processing steps for obtaining a predetermined bit. The code is subjected to a process reverse to the above-mentioned repeated processing steps to obtain analog data.
アナログメモリ部２００は、上記Ｄ／Ａ変換部により得られたアナログデータを一時記憶するものである。Ａ／Ｄ変換部３００は、上記アナログメモリ部２００からアナログデータを取り出し上記処理ステップを繰り返し実行してディジタルデータを得るものである。 The analog memory unit 200 temporarily stores the analog data obtained by the D / A conversion unit. The A / D conversion unit 300 takes out analog data from the analog memory unit 200 and repeatedly executes the above processing steps to obtain digital data.
本実施形態では、一例として、一次元の反復写像として知られるテント写像の演算をオペアンプにて行い、アナログ電圧値をディジタル値として変換するＡ／Ｄ（アナログ→ディジタル）変換部３００を実現する。 In the present embodiment, as an example, the operation of a tent map known as a one-dimensional iterative map is performed by an operational amplifier to realize an A / D (analog → digital) converter 300 that converts an analog voltage value into a digital value.
テント写像はカオス的性質を持つものとして、一般的に知られている。例えば、傾き２のテント写像において、ある初期値からテント写像演算を行い、写像が０．５以上の値を採ったときにビット”１”を取得し、０．５未満ではビット”０”を取得するものとする。このような取り決めの下で、取りうる初期値の範囲を均等に等分し、初期値を上記等分された各範囲内から始めてビット値を取得すると、各範囲に応じたグレイコードを出力することが知られている（例えば、「奥富秀俊、“テント写像から得られた疑似ランダムビット列に対する初期値推定法の性質について”、２０１２年１月３０日発行、２０１２年暗号と情報セキュリティシンポジウム（ＳＣＩＳ２０１２）、予稿集ＣＤ−ＲＯＭ［２Ｆ３−６］」）。 Tent maps are generally known to have chaotic properties. For example, in a tent mapping with an inclination of 2, a tent mapping operation is performed from a certain initial value, and when the mapping takes a value of 0.5 or more, bit "1" is acquired, and when it is less than 0.5, bit "0" is acquired. Shall be acquired. Under such an agreement, the range of possible initial values is evenly divided, and when the initial value is obtained from each of the equally divided ranges and the bit value is acquired, a gray code corresponding to each range is output. It is known that, for example, "Hidetoshi Okutomi," On the property of the initial value estimation method for a pseudo-random bit string obtained from a tent map ", issued January 30, 2012, 2012 Symposium on Cryptography and Information Security (SCIS2012). ), Proceedings CD-ROM [2F3-6] ").
本実施形態では、テント写像の初期値をサンプリングするアナログ電圧値とし、テント写像の演算をオペアンプによるアナログ演算で行い、コンパレータによるビット抽出を行ってグレイコードを取得する。更に、取得したグレイコードに対してバイナリ変換を行い、アナログ電圧値に相当するＡ／Ｄ変換値を得るように構成しても良い。 In this embodiment, the initial value of the tent map is set as an analog voltage value to be sampled, the tent map calculation is performed by the analog calculation by the operational amplifier, and the bit extraction is performed by the comparator to obtain the gray code. Further, the obtained gray code may be subjected to binary conversion to obtain an A / D converted value corresponding to an analog voltage value.
本実施形態のテント写像によるＡ／Ｄ変換部３００では、回路規模を大きくすることなく並列型（フラッシュ型）のような一括変換を実現でき、アナログ演算と同時にエンコードを行う構成となるため、エンコード回路は不要となる。また、本実施形態のテント写像によるＡ／Ｄ変換部３００は、逐次比較型Ａ／Ｄ変換回路のようにサンプリングした電圧値を保持しておく必要がなく、Ｄ／Ａ変換回路も不要であるなどの様々な優位性を備えている。更に、本実施形態のＡ／Ｄ変換部３００の回路規模はテント写像の反復演算を行う構成で主に決定され、より理想的な計算精度をもつアナログ演算回路を採用すれば、高い分解能を持つことができる。即ち、本実施形態によって小規模で高速なＡ／Ｄ変換部３００を得ることができる。 The tent mapping A / D conversion unit 300 according to this embodiment can realize parallel conversion (flash type) batch conversion without increasing the circuit scale, and has a configuration that performs encoding at the same time as analog calculation. No circuit is needed. Further, the tent mapping A / D conversion unit 300 of the present embodiment does not need to hold the sampled voltage value unlike the successive approximation A / D conversion circuit, and does not require the D / A conversion circuit. It has various advantages such as. Further, the circuit scale of the A / D conversion unit 300 of the present embodiment is mainly determined by the configuration for performing the iterative calculation of the tent map, and if an analog calculation circuit having more ideal calculation accuracy is adopted, it has a high resolution. be able to. That is, according to this embodiment, it is possible to obtain a small-scale and high-speed A / D conversion unit 300.
まず、実施形態に係るＡ／Ｄ変換の原理を説明する。
［Ｉ］テント写像について
テント写像は以下の式（１）で定義される。
First, the principle of A / D conversion according to the embodiment will be described.
[I] Tent mapping The tent mapping is defined by the following equation (1).
テント写像のリターンマップを図４に示し、更に、式（１）のｒを横軸とし、Ｘｒ＋１を縦軸とした時系列を図５に示す。図４はテント写像の幾何学的イメージであり、Ｘｒが０．５未満の場合、２Ｘｒ の演算を実行し、０．５以上の場合、２（１−Ｘｒ）の演算を実行し、値域となる区間［０，１］を反復して写像を行うことによって得られる。図４は、初期値Ｘ０＝０．１２３とした場合であり、Ｘ４＝０．０３２までの例を載せている。 FIG. 4 shows a return map of the tent map, and FIG. 5 shows a time series in which r is the horizontal axis and X r + 1 is the vertical axis in the equation (1). FIG. 4 is a geometrical image of a tent map. When X r is less than 0.5, 2X r is executed, and when it is 0.5 or more, 2 (1-X r ) is executed. , The range [0, 1] which is the range is iteratively obtained. FIG. 4 shows the case where the initial value is X 0 = 0.123, and examples of up to X 4 = 0.032 are shown.
本実施形態では、式（１）の演算を実行するアナログ演算回路を用い、Ａ／Ｄ変換部３００を構成する。Ａ／Ｄ変換のディジタル値は図５に示すように、０．５未満の場合にはビット”０”を、０．５以上の場合にはビット”１”を抽出する処理を継続する。 In the present embodiment, the A / D conversion unit 300 is configured using an analog arithmetic circuit that executes the arithmetic operation of Expression (1). As shown in FIG. 5, when the digital value of A / D conversion is less than 0.5, the bit "0" is extracted, and when it is 0.5 or more, the bit "1" is extracted.
［ＩＩ］グレイコードの生成について
グレイコードは２進数において、前後に隣接する符合のハミング距離が常に１となる特徴をもつ、ディジタル回路用の数値符号として知られている。
グレイコードは以下の式（２）により変換する。ここで”ｂ”は２進数ビット列になる。
[II] Generation of Gray Code The Gray code is known as a numerical code for a digital circuit, which has a characteristic that the Hamming distance between adjacent codes in the binary number is always 1.
Gray code is converted by the following equation (2). Here, "b" is a binary bit string.
式（２）よる４ビットのグレイコードを図６に示す。 FIG. 6 shows a 4-bit Gray code according to equation (2).
次に、テント写像によるグレイコードの生成について説明する。
テント写像において採り得る初期値の領域を均等に分割し、各領域内の値であれば、どれでもよく初期値を決め、テント写像演算を行い、写像が０．５以上の値を採ったときにビット”１”を取得し、０．５未満の値を採ったときにビット”０”を取得し、取得されたビット値を連続してビット列を取得すると、各範囲に対応するグレイコードが出力される。
Next, generation of a gray code by tent mapping will be described.
When the area of the initial value that can be taken in the tent map is evenly divided and the initial value is determined for any value within each area, the tent map calculation is performed, and the map takes a value of 0.5 or more. When the bit “1” is acquired in the, the bit “0” is acquired when the value less than 0.5 is acquired, and the acquired bit value is continuously acquired as the bit string, the gray code corresponding to each range is Is output.
ここで例として、初期値 Ｘ０ の領域を１６分割し、各領域内より初期値Ｘ０を選択し、上記のルールにてテント写像からビット列を４ビット分取り出す場合のテントマップイメージが、図７になる。図７に対応する、各初期値Ｘ０の範囲の値を図８に示す。図８に示すように、各初期値Ｘ０の範囲からテント写像の最上位ビットを連続して取った場合、式（２）によるグレイコードと同じコードが出力される。 As an example here, the initial value region 16 split X 0, select the initial value X 0 from the respective regions, the tent map image when taking out 4 bits of the bit string from the tent map in the above rules, Fig. Become 7. Values in the range of each initial value X 0 corresponding to FIG. 7 are shown in FIG. As shown in FIG. 8, when the most significant bits of the tent map are consecutively taken from the range of each initial value X 0 , the same code as the Gray code according to the equation (2) is output.
初期値Ｘ０は、図８で示した範囲内ならばどの値をとってもよく、各範囲に応じたグレイコードをテント写像の反復を行うことで出力できる。グレイコードをバイナリ変換することによって、元のバイナリのビット列を得ることができる。グレイコードをバイナリ変換する回路を図９に示す。グレイコードとバイナリ変換のビット列の関係は図６になる。 The initial value X 0 may take any value within the range shown in FIG. 8, and a Gray code corresponding to each range can be output by repeating the tent mapping. The original binary bit string can be obtained by performing the binary conversion of the Gray code. FIG. 9 shows a circuit for binary conversion of the Gray code. The relationship between the Gray code and the bit string for binary conversion is shown in FIG.
ここで、テント写像の演算により得られたビット列がグレイコードと一致しているかを、式を追跡して確かめることにする。
グレイコードに変換する前の任意のｎビット分のビット列
Here, the equation is traced to confirm whether the bit string obtained by the calculation of the tent map matches the Gray code.
Any bit string for n bits before conversion to Gray code
を与える。ｉは各ビット桁とする。
グレイコードのビット列をＧｉとすると式（２）より、グレイコードの各ビット桁は
give. i is each bit digit.
Assuming that the bit string of the Gray code is G i , from Equation (2), each bit digit of the Gray code is
で表現される。
テント写像Ｘｒのビット列を、写像の回数（ラウンド）をｒ、ビット桁をｉとしてＴｒ，ｉとする。
テント写像から得られる写像毎の最上位ビット桁Ｔｒ，ｎの値は、以下のようにグレイコードと等価に
It is expressed by.
The bit string of the tent map X r is represented by T r, i where r is the number of mappings (round) and i is the bit digit.
The value of the most significant bit digit T r, n for each map obtained from the tent map is equivalent to the Gray code as follows.
となるはずであるが、写像毎の最上位ビット桁Ｔｒ，ｎと、グレイコードの各ビット桁Ｇｉが等しくなっているかを確かめる。 However, it is confirmed whether the most significant bit digit T r, n for each mapping is equal to each bit digit G i of the Gray code.
初期値Ｘ０は、図８に示した各範囲の中間の値から取得した場合を考えて（例えば “ｎ＝４”において、テント写像では図７の第１番目の区間の場合、中間の値は“０．０３１２５（０．００００１）２“となる）、初期値Ｘ０とすると、任意の初期値Ｘ０小数点以下のビット列は Considering the case where the initial value X 0 is obtained from the intermediate value of each range shown in FIG. 8 (for example, in the case of “n = 4”, in the case of the first section of FIG. 7 in the tent map, the intermediate value X 0) . a is "0.03125 (0.00001) 2"), when the initial value X 0, an arbitrary initial value X 0 decimal bit string
以外（
)は (3)と同じビット列である。
以下より、テント写像の１回ずつの演算結果Ｘｒについて、各最上位ビットＴr,nについて検証する。
Other than (
) Is the same bit string as (3).
From the following, for each operation result X r of the tent mapping, the most significant bit T r, n will be verified.
初期値Ｘ ０ （ｒ＝０）
初期値Ｘ０の最上位ビットは
Initial value X 0 (r = 0)
The most significant bit of the initial value X 0 is
となり、グレイコードの最上位ビットＧｎと一致する。 And matches the most significant bit G n of the Gray code.
１回の写像Ｘ １ （ｒ＝１）
写像Ｘｒが０．５以上の場合の計算結果を考慮すると、最上位ビットｂｎが”１”の場合は１−Ｘｒの操作を行う必要がある。その場合は１の補数（ビット反転）に１を加える操作を行う。
反転を考慮したビット列をα１，ｉとすると、
One mapping X 1 (r = 1)
Considering the calculation result when the mapping X r is 0.5 or more, when the most significant bit b n is “1”, it is necessary to perform the operation of 1−X r . In that case, an operation of adding 1 to the complement of 1 (bit inversion) is performed.
If the bit string considering inversion is α 1, i ,
となる。
最後に、２Ｘｒ或いは２（１−Ｘｒ）の演算はβ１，ｉを１ビット右シフトするため、１回目のテント写像を行ったＸのビットの並びＴ１，ｉは
Becomes
Finally, since the operation of 2X r or 2 (1-X r ) shifts β 1, i right by 1 bit, the bit sequence T 1, i of X on which the first tent mapping is performed is
となり、式（５）が成り立ち、１回のテント写像の最上位ビットはグレイコードの最上位から２つ目のビットと等しくなることがわかる。 Therefore, the equation (5) is established, and it can be seen that the most significant bit of one tent map is equal to the second most significant bit of the Gray code.
２回の写像Ｘ ２ （ｒ＝２）
Ｔ１，ｉ（最上位ビット）が１の場合、反転を考慮したビット列をα２，ｉとすると
Two mappings X 2 (r = 2)
If T 1, i (most significant bit) is 1, and α 2 is the bit string considering inversion,
となり、ラウンドごとに下位ビットは左１ビットずつシフトしてゆく構造となる。
これらからテント写像より出力された最上位ビットの列は、グレイコード変換したビット列と同じであることが確かめられ、以下の関係にあることが導かれる。
Therefore, the lower bit is shifted left one bit for each round.
It is confirmed that the most significant bit sequence output from these tent maps is the same as the Gray code converted bit sequence, and the following relationship is derived.
任意の値Ｘ０（ｂ０，ｉ）から、テント写像の最上位ビット“Ｔｒ，ｎ”を順番に出力したものと、グレイコードによって変換された値は一致する。 The output of the most significant bit "T r, n " of the tent map in order from an arbitrary value X 0 (b 0, i ) and the value converted by the Gray code match.
以上はディジタル演算で確かめたが、本実施形態では、ディジタルサンプリングするアナログ電圧値をテント写像の初期値Ｘ０とし、アナログ演算回路によりテント写像の計算を行い、コンパレータでグレイコードを取り出して図９に示す回路によりバイナリ変換を行うことで、ディジタル値を取得する。 Although the above has been confirmed by digital calculation, in the present embodiment, the analog voltage value to be digitally sampled is set to the initial value X 0 of the tent map, the tent map is calculated by the analog calculation circuit, and the gray code is extracted by the comparator to obtain the gray code shown in FIG. A digital value is obtained by performing binary conversion by the circuit shown in.
［ＩＩＩ］テント写像の演算を行うアナログ演算回路
テント写像の演算は、オペアンプを使用したアナログ演算で行う。
写像Ｘｒを電圧値として、０．５［Ｖ］未満の場合には、図１０に示したオペアンプ３０による非反転増幅回路のアナログ演算にて、Ｘｒ＋１＝２Ｘｒの演算を行い、Ｘｒが０．５［Ｖ］以上の場合には図１１のオペアンプ３１による反転増幅回路で、１−Ｘｒの計算を実行した後、図１０の非反転増幅回路にてＸｒ＋１＝２（１−Ｘｒ）の演算を行う。ここで図１１のオペアンプ３１による反転増幅回路は抵抗の比が１対１（増幅率は１）となっており、レファレンス電圧は０．５［Ｖ］のため、０．５［Ｖ］を境に折り返すようにして、１−Ｘｒの演算を行う。注意点として、反転増幅回路は負帰還型であり、前の回路に電流が生じることで影響を及ぼすため、抵抗素子の抵抗値（Ω）を高抵抗にすることが望ましい。
[III] Analog arithmetic circuit for calculating tent map The calculation of the tent map is performed by analog calculation using an operational amplifier.
The mapping X r as a voltage value, in the case of less than 0.5 [V], at analog operation of the non-inverting amplifier circuit according to an operational amplifier 30 shown in FIG. 10, performs calculation of X r + 1 = 2X r, X r Is 0.5 [V] or more, the inverting amplifier circuit by the operational amplifier 31 in FIG. 11 calculates 1−X r , and then X r + 1 = 2 (1− X r ) is calculated. Here, the inverting amplifier circuit by the operational amplifier 31 of FIG. 11 has a resistance ratio of 1: 1 (amplification factor is 1), and since the reference voltage is 0.5 [V], 0.5 [V] is the boundary. The calculation of 1−X r is performed by returning to. It should be noted that the inverting amplifier circuit is of a negative feedback type, and influences the current generated in the previous circuit, so that it is desirable to make the resistance value (Ω) of the resistance element high.
図１２に、式（１）のテント写像の１回分の演算を行う回路図を示す。図１２に示すように、始めにＸｒの電圧値が、０．５［Ｖ］未満か或いは０．５［Ｖ］以上かによってコンパレータ２４がＬｏｗあるいはＨｉｇｈレベルを出力し、クロック信号がＨｉｇｈ状態となったとき、どちらも入力がＨｉｇｈ状態となるＡＮＤ回路の出力がＨｉｇｈになり、アナログスイッチＳＷ１かＳＷ２が選択され、どちらかの導通を行う。この図１２の回路については、後に詳細に説明する。 FIG. 12 shows a circuit diagram for performing a single operation of the tent map of Expression (1). As shown in FIG. 12, first, the comparator 24 outputs Low or High level depending on whether the voltage value of X r is less than 0.5 [V] or is 0.5 [V] or more, and the clock signal is in the High state. Then, the output of the AND circuit whose inputs are in the High state becomes High, the analog switch SW1 or SW2 is selected, and either one of them becomes conductive. The circuit of FIG. 12 will be described in detail later.
スイッチＳＷ１が選択された場合、Ｘｒ＋１＝２Ｘｒの演算が行われ、電圧レベルＸｒ＋１を出力する。スイッチＳＷ２が選択された場合は、１−Ｘｒの演算を反転増幅回路（図１１）によって行い、その後、非反転増幅回路（図１０）にてＸｒ＋１＝２（１−Ｘｒ）の演算を行い、電圧レベルＸｒ＋１を出力する。出力された電位レベルが、テント写像１回の演算結果となり、この演算結果の電位レベルを再び入力値として、テント写像の反復演算（図１２）を継続する。 When the switch SW1 is selected, the calculation of X r + 1 = 2X r is performed and the voltage level X r + 1 is output. When the switch SW2 is selected, the calculation of 1-X r is performed by the inverting amplification circuit (FIG. 11), and then the calculation of X r + 1 = 2 (1-X r ) is performed by the non-inverting amplification circuit (FIG. 10). And outputs the voltage level X r + 1 . The output potential level becomes the calculation result of one tent mapping, and the potential level of this calculation result is used as the input value again to continue the repeated calculation of the tent mapping (FIG. 12).
図１３に本発明の第１の実施形態に係るＡ／Ｄ変換部３００の構成図を示す。このＡ／Ｄ変換回路は、サンプルホールド手段１１、演算手段１２、変換手段１３を備える。サンプルホールド手段１１は、Ａ／Ｄ変換の対象信号（アナログ信号）をサンプルホールドするものである。演算手段１２は、サンプルホールドされた信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力するものである。既に説明した通り、アナログ信号の初期値に対しテント写像のアナログ演算を行い、演算結果が採り得る値（上記例では、「１」）の１／２である「０．５」を閾値として比較器により比較を行うことでグレイコードが得られる。変換手段１３は、演算手段により得られるグレイコードをバイナリコードに変換するものであり、適宜採用される。この第１の実施形態によって、アナログ信号を適切にディジタル信号に変換することができる。 FIG. 13 shows a configuration diagram of the A / D conversion unit 300 according to the first embodiment of the present invention. This A / D conversion circuit includes a sample hold means 11, a calculation means 12, and a conversion means 13. The sample hold means 11 samples and holds a target signal (analog signal) for A / D conversion. The calculating means 12 performs analog calculation of the tent map on the sampled and held signal and includes a comparator for comparing the initial value and the calculation result with a threshold value corresponding to the number of bits of the gray code and outputs the gray code. .. As described above, analog calculation of the tent map is performed on the initial value of the analog signal, and "0.5" which is 1/2 of the value ("1" in the above example) that can be obtained as the calculation result is used as the threshold value for comparison. The gray code is obtained by performing a comparison with the instrument. The conversion unit 13 converts the Gray code obtained by the calculation unit into a binary code, and is appropriately adopted. According to the first embodiment, it is possible to properly convert an analog signal into a digital signal.
図１４に、第２の実施形態に係るＡ／Ｄ変換部３００の構成図を示す。この第２の実施形態は、一括型と称することができ、クロック信号のＨｉｇｈエッジをトリガとしてＨｉｇｈエッジを受けるたびに、一括でＡ／Ｄ変換（標本化・量子化・符号化）を行う回路構成となっている。このＡ／Ｄ変換部３００は、４ビットの分解能を有するために、テント写像のアナログ演算を１回分行う１回分演算部であるテント写像演算回路１（１−１〜１−３）を３回路カスケード接続して構成される。１回分演算部であるテント写像演算回路１の数は、分解能に応じて変更される。最終段のテント写像演算回路１−３の出力は比較器ＣＭＰに与えられる。 FIG. 14 shows a configuration diagram of the A / D conversion unit 300 according to the second embodiment. This second embodiment can be referred to as a batch type, and a circuit that performs A / D conversion (sampling / quantization / encoding) at once every time a high edge of a clock signal is received as a trigger and receives the high edge. It is composed. Since this A / D conversion unit 300 has a resolution of 4 bits, three tent map calculation circuits 1 (1-1 to 1-3), which are one-time calculation units that perform one analog calculation of the tent map, are provided. It is configured by cascade connection. The number of tent map calculation circuits 1 that are one-time calculation units is changed according to the resolution. The output of the tent mapping operation circuit 1-3 at the final stage is given to the comparator CMP.
テント写像演算回路１−１〜１−３のグレイコード端子Ｇからの出力と比較器ＣＭＰの出力は、バイナリ変換回路３へ与えられて、バイナリ変換回路３ではグレイコードをバイナリコードへ変換する処理が行われる。バイナリ変換回路３の出力は出力バッファ４に保持されて、ここから出力される。バイナリ変換回路３と出力バッファ４は、必要に応じて採用されるもので、必須の構成でないことは前述の通りである。 The outputs from the gray code terminals G of the tent mapping operation circuits 1-1 to 1-3 and the output of the comparator CMP are given to the binary conversion circuit 3, and the binary conversion circuit 3 converts the gray code into a binary code. Is done. The output of the binary conversion circuit 3 is held in the output buffer 4 and output from here. As described above, the binary conversion circuit 3 and the output buffer 4 are adopted as necessary and are not essential configurations.
１回分演算部であるテント写像演算回路１は、図１２に示すように構成される。即ち、テント写像演算回路１は、制御部２１、第１の演算回路であるアナログ演算回路２２、第２の演算回路であるアナログ演算回路２３、スイッチ群である（アナログ）スイッチＳＷ１、ＳＷ２を備えている。スイッチ群であるスイッチＳＷ１、ＳＷ２は、上記１回分演算部へ入力された信号を、上記第１の演算回路へ直接導くか、または、上記第２の演算回路であるアナログ演算回路２３を介して上記第１の演算回路であるアナログ演算回路２２へ導くか、経路を切り換えるスイッチ群である。 The tent mapping calculation circuit 1 which is a one-time calculation unit is configured as shown in FIG. That is, the tent mapping arithmetic circuit 1 includes a control unit 21, an analog arithmetic circuit 22 which is a first arithmetic circuit, an analog arithmetic circuit 23 which is a second arithmetic circuit, and (analog) switches SW1 and SW2 which are switch groups. ing. The switches SW1 and SW2, which are a switch group, directly lead the signal input to the one-time arithmetic unit to the first arithmetic circuit, or via the analog arithmetic circuit 23, which is the second arithmetic circuit. A switch group that leads to the analog arithmetic circuit 22 which is the first arithmetic circuit or switches the path.
制御部２１は、上記１回分演算部へ入力された信号の大きさに基づき上記スイッチ群のオンオフを制御するものである。制御部２１には、入力信号をグレイコード（１ビット）に変換するコンパレータ（比較器）２４と、コンパレータ２４の出力に基づきスイッチＳＷ１、ＳＷ２を制御する制御信号を作成する論理回路２５により構成される。ここでは、論理回路２５は、インバータ２５ａ、ＡＮＤゲート２５ｂ、２５ｃ、ＯＲゲート２５ｄにより構成されている。スイッチＳＷ１、ＳＷ２の切り替えタイミングはコンパレータ２４の出力がＨｉｇｈかＬｏｗに確定した後に行うため、入力クロック信号に遅延回路を設けることで切り替えの同期を取ることができる。 The control unit 21 controls ON / OFF of the switch group based on the magnitude of the signal input to the one-time operation unit. The control unit 21 includes a comparator (comparator) 24 that converts an input signal into a gray code (1 bit), and a logic circuit 25 that creates a control signal that controls the switches SW1 and SW2 based on the output of the comparator 24. It Here, the logic circuit 25 is composed of an inverter 25a, AND gates 25b and 25c, and an OR gate 25d. Since the switching timing of the switches SW1 and SW2 is performed after the output of the comparator 24 is fixed to High or Low, switching can be synchronized by providing a delay circuit for the input clock signal.
本実施形態では、テント写像関数が一次式に定数を掛ける形式の関数であるため、アナログ演算回路２２を、上記定数を掛ける演算を行う第１の演算回路として構成し、アナログ演算回路２３を、上記一次式の演算を行う第２の演算回路として構成している。 In the present embodiment, since the tent mapping function is a function of a form in which a constant is multiplied by a linear expression, the analog calculation circuit 22 is configured as a first calculation circuit that performs calculation by multiplying the constant, and the analog calculation circuit 23 is It is configured as a second arithmetic circuit that performs the operation of the above-mentioned linear expression.
アナログ演算回路（第１の演算回路）２２は、図１０に示したオペアンプ３０による非反転増幅回路のアナログ演算にて入力信号Ｘｒまたは１−Ｘｒに定数２を掛ける演算を行う。 The analog operation circuit (first operation circuit) 22 performs an operation of multiplying the input signal X r or 1-X r by a constant 2 by analog operation of the non-inverting amplifier circuit by the operational amplifier 30 shown in FIG. 10.
アナログ演算回路（第２の演算回路）２３は、反転増幅回路であり、抵抗の比が１対１（増幅率は１）となっており、入力信号Ｘｒを１−Ｘｒとする一次式の計算を行う。 The analog arithmetic circuit (second arithmetic circuit) 23 is an inverting amplifier circuit, has a resistance ratio of 1: 1 (amplification factor is 1), and is a linear expression that sets the input signal X r to 1-X r. Calculate.
以上の通りに構成された第２の実施形態に係るＡ／Ｄ変換部３００は、次の通りに動作する。変換対象のアナログ信号は、スイッチＳＷ１を介してサンプルホールドアンプ２へ与えられる。また、サンプルホールドアンプ２の出力は、スイッチＳＷ２を介してテント写像演算回路１−１へ与えられている。クロック信号がＬｏｗ状態にあるとき、スイッチＳＷ１が導通状態、スイッチＳＷ２が非導通状態にあり、サンプルホールドの出力の電圧レベルは入力のアナログ信号と常に同期している。次にクロック信号がＨｉｇｈ状態になることで、スイッチＳＷ１が非導通状態に遷移され、その時の電圧レベルがサンプリングされ保持される。 The A / D conversion unit 300 according to the second embodiment configured as described above operates as follows. The analog signal to be converted is given to the sample hold amplifier 2 via the switch SW1. The output of the sample and hold amplifier 2 is given to the tent mapping calculation circuit 1-1 via the switch SW2. When the clock signal is in the low state, the switch SW1 is in the conducting state and the switch SW2 is in the non-conducting state, and the voltage level of the output of the sample hold is always synchronized with the input analog signal. Next, when the clock signal goes to the High state, the switch SW1 is brought into the non-conducting state, and the voltage level at that time is sampled and held.
サンプルホールドアンプ２によりサンプリングされた電圧レベルは、スイッチＳＷ２が導通状態になると、テント写像の初期値Ｘ０として、テント写像演算回路１−１に与えられ、演算結果Ｘ１が出力される。演算結果Ｘ１は入力値として、次のテント写像演算回路１−２に与えられる。一方、テント写像演算回路１−１のコンパレータ２４によって、０．５以上かまたは０．５未満かの判別により得られた信号が論理回路２５へ出力され、ＯＲゲート２５ｄの出力クロック信号のＨｉｇｈ状態がテント写像演算回路１−２へ送られる。このような繰り返しの動作が分解能のビット分のテント写像演算回路１−１〜１−３において行われ、テント写像の演算が行われていく。 Voltage level sampled by the sample and hold amplifier 2, the switch SW2 is turned on, an initial value X 0 of the tent map, given the tent map calculation circuit 1-1, the operation result X 1 is outputted. The calculation result X 1 is given as an input value to the next tent mapping calculation circuit 1-2. On the other hand, a signal obtained by the comparator 24 of the tent mapping calculation circuit 1-1 discriminating between 0.5 and less than 0.5 is output to the logic circuit 25, and the output clock signal of the OR gate 25d is in the high state. Is sent to the tent mapping arithmetic circuit 1-2. Such a repetitive operation is performed in the tent map calculation circuits 1-1 to 1-3 for the resolution bits, and the tent map calculation is performed.
テント写像演算回路１−１〜１−３による演算結果の各Ｘｒ＋１は、それぞれが内蔵する０．５以上か０．５未満の判別を行うコンパレータ２４によって１か０かに分別されることで、グレイコードが生成される最終段のテント写像演算回路１−３の出力は比較器ＣＭＰに与えられ、閾値０．５［Ｖ］と比較されてグレイコードとされる。グレイコードはバイナリ変換回路３を介してバイナリコードとされ、最終的に出力バッファ４からディジタル値を得ることができる。 Each X r + 1 of the calculation result by the tent mapping calculation circuits 1-1 to 1-3 is sorted into 1 or 0 by the comparator 24 which is included in each and determines whether it is 0.5 or more or less than 0.5. The output of the tent mapping operation circuit 1-3 at the final stage where the Gray code is generated is given to the comparator CMP and compared with the threshold value 0.5 [V] to obtain the Gray code. The Gray code is converted into a binary code via the binary conversion circuit 3, and finally a digital value can be obtained from the output buffer 4.
バイナリ変換回路３は、図９に示すように３つの排他的論理和回路により構成される。最上位側の排他的論理和回路は、ＭＳＢと第２桁目の排他的演算を行い、２番目の排他的論理和回路は、最上位側の排他的論理和回路の出力と第３桁目の排他的演算を行い、３番目の排他的論理和回路は、２番目の排他的論理和回路の出力と第３桁目の排他的演算を行う。 The binary conversion circuit 3 is composed of three exclusive OR circuits as shown in FIG. The exclusive OR circuit on the uppermost side performs an exclusive operation on the second digit with the MSB, and the second exclusive OR circuit outputs the output of the exclusive OR circuit on the uppermost side and the third digit. Of the second exclusive OR circuit, and the third exclusive OR circuit performs the exclusive operation of the third digit with the output of the second exclusive OR circuit.
図１５は、図１４に示した第２の実施形態に係るＡ／Ｄ変換部３００の動作時における各部の信号波形の遷移を示すタイミングチャートである。クロック信号のＨｉｇｈエッジを受けるたびに、その時点のアナログ信号の電圧値をテント写像の初期値Ｘ０として、サンプルホールドアンプ２により取り込まれ、テント写像演算回路１−１〜１−３においてテント写像の演算が一括で行われる。演算の結果、テント写像演算回路１−１〜１−３のＶｏｕｔからアナログ電圧値として出力された各電圧レベルをＸ１，Ｘ２，Ｘ３として示している。 FIG. 15 is a timing chart showing transitions of signal waveforms of various parts during operation of the A / D conversion part 300 according to the second embodiment shown in FIG. Each time the High edge of the clock signal is received, the voltage value of the analog signal at that time is taken as the initial value X 0 of the tent map by the sample and hold amplifier 2, and the tent map calculation circuits 1-1 to 1-3 take the tent map. The calculation of is performed collectively. Each voltage level output as an analog voltage value from Vout of the tent mapping calculation circuits 1-1 to 1-3 as the result of the calculation is shown as X 1 , X 2 , and X 3 .
各アナログ電圧値Ｘ０，Ｘ１，Ｘ２，Ｘ３は、テント写像演算回路１−１〜１−３内のコンパレータ２４と図１４に示すコンパレータＣＭＰにより０．５［Ｖ］以上か０．５［Ｖ］未満かにより１と０とに峻別されたグレイコードとして出力され、バイナリ変換回路３によるバイナリ変換を経て、最終的に図１４と図１５にＯＵＴ０，ＯＵＴ１，ＯＵＴ２，ＯＵＴ３として示したディジタル値とされて出力される。 Each of the analog voltage values X 0 , X 1 , X 2 , X 3 is 0.5 [V] or more by the comparator 24 in the tent mapping operation circuits 1-1 to 1-3 and the comparator CMP shown in FIG. It is output as a gray code which is discriminated into 1 and 0 depending on whether it is less than 5 [V], undergoes binary conversion by the binary conversion circuit 3, and is finally shown as OUT0, OUT1, OUT2, OUT3 in FIG. 14 and FIG. It is output as a digital value.
図１５では、１回目のクロック信号のＨｉｇｈエッジによる一連のＡ／Ｄ変換が、テント写像の初期値Ｘ０＝０．１５［Ｖ］によって実行された例を示している。テント写像演算回路１−１〜１−３によるテント写像の結果として、Ｘ０＝０．１５［Ｖ］，Ｘ１＝０．３０［Ｖ］，Ｘ２＝０．６０［Ｖ］，Ｘ３＝０．８０［Ｖ］の電圧レベルが出力されている。この電圧レベルを受けて、テント写像演算回路１−１〜１−３内のコンパレータ２４と図１４に示すコンパレータＣＭＰによりグレイコード（０ ０ １ １）が出力され、図９のバイナリ変換回路３により、最終的にディジタル出力（００１０）が出力されている。 FIG. 15 shows an example in which a series of A / D conversions by the High edge of the first clock signal is executed by the initial value X 0 = 0.15 [V] of the tent mapping. As a result of the tent mapping by the tent mapping arithmetic circuits 1-1 to 1-3, X 0 = 0.15 [V], X 1 = 0.30 [V], X 2 = 0.60 [V], X 3 The voltage level of = 0.80 [V] is output. In response to this voltage level, the gray code (0 0 1 1) is output by the comparator 24 in the tent mapping operation circuits 1-1 to 1-3 and the comparator CMP shown in FIG. 14, and the binary conversion circuit 3 in FIG. Finally, the digital output (0010) is output.
２回目のクロック信号のＨｉｇｈエッジによる一連のＡ／Ｄ変換においては、テント写像の初期値Ｘ０＝０．４８［Ｖ］が取り込まれ、３回目のクロック信号のＨｉｇｈエッジによる一連のＡ／Ｄ変換においては、テント写像の初期値Ｘ０＝０．７９［Ｖ］が取り込まれ、２回目のクロック信号のＨｉｇｈエッジによる一連のＡ／Ｄ変換においては、テント写像の初期値Ｘ０＝０．６３［Ｖ］が取り込まれ、それぞれの回において前述の通りの動作によりグレイコードが得られ、更にバイナリコードが得られることが図１５により示されている。 In the series of A / D conversions by the high edge of the clock signal for the second time, the initial value X 0 = 0.48 [V] of the tent map is taken in, and the series of A / Ds by the high edge of the clock signal for the third time are taken. In the conversion, the initial value X 0 = 0.79 [V] of the tent map is taken in, and in the series of A / D conversions by the High edge of the second clock signal, the initial value X 0 of the tent map X 0 = 0. It is shown in FIG. 15 that 63 [V] is fetched, and the gray code and the binary code are obtained by the above-described operation at each time.
図１５中に示されている”遅延”は、図１２のサンプリングするクロックが遅延回路により遅延された時間に該当している。クロック信号がＬｏｗになった場合は、全てのスイッチＳＷ１、ＳＷ２が非導通状態とされるため、各電圧レベルＸｒ＋１（図１４と図１５に示したＸ０，Ｘ１，Ｘ２，Ｘ３）は、リセットされた状態になる。 The "delay" shown in FIG. 15 corresponds to the time when the sampling clock of FIG. 12 is delayed by the delay circuit. When the clock signal goes low, all the switches SW1 and SW2 are turned off, so that each voltage level X r + 1 (X 0 , X 1 , X 2 , X 3 shown in FIGS. 14 and 15). ) Is in a reset state.
なお、ここでは基準電圧を１［Ｖ］としているが、例えば基準電圧を１０［Ｖ］とした場合、コンパレータの閾値は５［Ｖ］となり、５［Ｖ］以上か未満で判定がされることになる。このように、基準電圧やコンパレータの閾値は、実装環境によって基準電圧を任意に設定してよい。 Although the reference voltage is set to 1 [V] here, for example, when the reference voltage is set to 10 [V], the threshold value of the comparator is 5 [V], and the determination is made at 5 [V] or more or less. become. As described above, the reference voltage and the threshold value of the comparator may be set arbitrarily according to the mounting environment.
この一括型の第２の実施形態に係るＡ／Ｄ変換部３００は、１回のクロックでＡ／Ｄ変換を終了させるといった点で、従来のＡ／Ｄ変換回路として並列型（フラッシュ型）、またはパイプライン型に相当する。従来の並列型（フラッシュ型）では分解能が２５６階調の８ビットの場合、コンパレータ（オペアンプ）を２５５（＝２８−１）個必要とする。これに対して、第２の実施形態に係るＡ／Ｄ変換部３００では、図１４に示す４ビットで段数に応じてテント写像演算回路１が３個であるので、８ビットではテント写像演算回路１が７個で済むことが分かる。１つのテント写像演算回路１にはオペアンプが３個含まれており、８ビット分の回路設計には、３ｘ７＝２１個のオペアンプに、サンプルホールドと最後のコンパレータの２個を追加すると実質２３個となることが分かる。 The batch type A / D conversion unit 300 according to the second embodiment is a parallel type (flash type) as a conventional A / D conversion circuit in that the A / D conversion is completed by one clock. Or it corresponds to the pipeline type. The conventional parallel type (flash type) requires 255 (= 2 8 −1) comparators (op amps) when the resolution is 8 bits with 256 gradations. On the other hand, in the A / D conversion unit 300 according to the second embodiment, there are three tent mapping operation circuits 1 in 4 bits according to the number of stages shown in FIG. You can see that 1 is enough. One tent map operation circuit 1 includes three operational amplifiers, and for the circuit design for 8 bits, if 2 of the sample hold and the last comparator are added to 3x7 = 21 operational amplifiers, the total of 23 operational amplifiers. It turns out that
更に分解能１６ビットの回路を考えると、従来の並列型（フラッシュ型）は必要とするコンパレータ（オペアンプ）が６５５３５（＝２１６−１）個になるのに対し、本実施形態による構成では１５段となるため、３ｘ１５＋２＝４７個程度で一括変換が構成可能であることが分かる。また、並列型（フラッシュ型）Ａ／Ｄ変換回路では、各抵抗による分圧が閾値電圧として入力され、アナログ入力の電圧レベルとの区分けによるコンパレータ群による量子化後に、符号化のためのエンコード回路が必要であるが、テント写像による方式では、０．５以上か、０．５未満かでコンパレータによる１／０ビット抽出を行い、アナログ演算と同時にエンコードを行える性質のため、エンコード回路は不要となる。 Further, considering a circuit having a resolution of 16 bits, the conventional parallel type (flash type) requires 65535 (= 2 16 −1) comparators (op amps), whereas the configuration according to this embodiment has 15 stages. Therefore, it is understood that the batch conversion can be configured with about 3 × 15 + 2 = 47 pieces. Further, in the parallel type (flash type) A / D conversion circuit, the voltage division by each resistor is input as the threshold voltage, and the encoding circuit for encoding after the quantization by the comparator group according to the division from the voltage level of the analog input. However, the tent mapping method does not require an encoding circuit because of the property that 1/0 bit extraction is performed by a comparator at a value of 0.5 or more and less than 0.5, and encoding can be performed simultaneously with analog operation. Become.
図１６に、第３の実施形態に係るＡ／Ｄ変換部３００の構成図を示す。この第３の実施形態は、反復型と称することができ、クロック信号のＨｉｇｈエッジを受け、１回のテント写像の演算を行い、Ｌｏｗエッジにより演算結果の電圧レベルをサンプルホールドアンプ３８で保持し、次のクロック信号のＨｉｇｈエッジを受けて２回目のテント写像の演算を行う。以下同様にクロック信号のＨｉｇｈエッジを受けてテント写像の演算を行うもので、１クロックに１ビットずつ繰り返し連続してグレイコードを抽出するタイプである。 FIG. 16 shows a configuration diagram of the A / D conversion unit 300 according to the third embodiment. This third embodiment can be called an iterative type, receives a High edge of a clock signal, performs one tent mapping operation, and holds the voltage level of the operation result in the sample hold amplifier 38 by the Low edge. , The second tent mapping operation is performed in response to the High edge of the next clock signal. Similarly, a tent mapping operation is performed in response to a high edge of a clock signal, and the gray code is continuously extracted one bit at a time in a clock.
第３の実施形態に係るＡ／Ｄ変換部３００は、サンプルホールドアンプ３８、テント写像演算回路１、レジスタ３２、スイッチＳＷ０、ＳＷ１、ＳＷ２、制御部５を備えている。スイッチＳＷ０は、Ａ／Ｄ変換対象のアナログ入力信号をサンプルホールドアンプ３８の入力端子に導く経路に設けられ、スイッチＳＷ１は、サンプルホールドアンプ３８の出力をテント写像演算回路１の入力端子に導く経路に設けられ、スイッチＳＷ２は、テント写像演算回路１の出力信号をサンプルホールドアンプ３８の入力端子に導く経路に設けられる。 The A / D conversion unit 300 according to the third embodiment includes a sample hold amplifier 38, a tent mapping calculation circuit 1, a register 32, switches SW0, SW1 and SW2, and a control unit 5. The switch SW0 is provided in a path for guiding an analog input signal to be A / D converted to the input terminal of the sample and hold amplifier 38, and the switch SW1 is for a path for guiding the output of the sample and hold amplifier 38 to the input terminal of the tent mapping operation circuit 1. The switch SW2 is provided in a path that guides the output signal of the tent mapping calculation circuit 1 to the input terminal of the sample hold amplifier 38.
制御部５は、スイッチＳＷ０、ＳＷ１、ＳＷ２の開閉制御を行う制御部である。制御部５は、第３の実施形態に係るＡ／Ｄ変換回路の分解能をＮビットとした場合、最初のアナログ信号のサンプリングは、クロック信号のＬｏｗエッジを受けてスイッチＳＷ０を導通状態とし、アナログ信号をサンプルホールドアンプ３８へ取り込む。次に制御部５は、クロック信号のＨｉｇｈエッジでスイッチＳＷ０を非導通状態とし、スイッチＳＷ１を導通状態として、サンプルホールドされた電圧レベルを、テント写像演算回路１へ転送する。クロック信号における２回目からは、そのＬｏｗエッジでスイッチＳＷ２を導通状態（スイッチＳＷ１は非導通状態）とし、ＨｉｇｈエッジでスイッチＳＷ１を導通状態（スイッチＳＷ２は非導通状態）とする制御を行い、テント写像演算回路１によるテント写像の演算結果の電圧レベルをサンプルホールドアンプ３８に送り、以降”Ｎ−１“回繰り返しテント写像演算回路１においてテント写像の演算を行う。また、テント写像演算回路１内のコンパレータ２４によって抽出されグレイコード端子Ｇから出力されたグレイコードは１ビットずつレジスタ３２に蓄積されて、Ｎビット分蓄えられた時点で、バイナリ変換回路３へと転送されて変換がなされ、出力バッファ４を介し、最終的にディジタル値を得るように制御が行われる。このような動作を１セットとして繰り返し動作が行われ、Ｎビットずつの取得が可能である。 The control unit 5 is a control unit that controls opening / closing of the switches SW0, SW1, and SW2. When the resolution of the A / D conversion circuit according to the third embodiment is set to N bits, the control unit 5 receives the Low edge of the clock signal to make the switch SW0 conductive by sampling the analog signal for the first time. The signal is taken into the sample hold amplifier 38. Next, the control unit 5 sets the switch SW0 to the non-conductive state and the switch SW1 to the conductive state at the High edge of the clock signal, and transfers the sampled and held voltage level to the tent mapping operation circuit 1. From the second time in the clock signal, control is performed to bring the switch SW2 into the conducting state (the switch SW1 is non-conducting state) at the Low edge and to bring the switch SW1 into the conducting state (the switch SW2 is non-conducting state) at the High edge. The voltage level of the calculation result of the tent map by the map calculation circuit 1 is sent to the sample hold amplifier 38, and thereafter, the tent map calculation circuit 1 repeats "N-1" times to calculate the tent map. Further, the gray code extracted by the comparator 24 in the tent mapping operation circuit 1 and output from the gray code terminal G is accumulated in the register 32 bit by bit, and when N bits are accumulated, the gray code is transferred to the binary conversion circuit 3. After being transferred and converted, the output buffer 4 is controlled so as to finally obtain a digital value. Such an operation is set as one set, and the operation is repeated to obtain N bits each.
この第３の実施形態に係るＡ／Ｄ変換部３００は、第２の実施形態に係るＡ／Ｄ変換部３００（一括型）に比べて時間を要するが、１回分のテント写像回路（テント写像演算回路１）が１つで済むため、オペアンプの個数としては４個となり、面積削減になる。回数の点では逐次比較型に近くなる。 The A / D conversion unit 300 according to the third embodiment requires more time than the A / D conversion unit 300 (collective type) according to the second embodiment, but one tent mapping circuit (tent mapping). Since only one arithmetic circuit 1) is required, the number of operational amplifiers is four, which reduces the area. The number of times is close to that of the successive approximation type.
従来の逐次比較型ではＤ／Ａ変換回路を搭載するため、分解能を大きくするほど回路規模も大きくなる、といった問題があった。逐次比較型との違いとして、この第３の実施形態に係るＡ／Ｄ変換部３００は、一連のディジタル変換が終了するまで、初期電圧値をサンプルホールドアンプ３８で保つ必要がなく、Ｄ／Ａ変換回路がいらない（コンパレータのレファレンス電圧が０．５［Ｖ］のみでよい）ことが利点である。 Since the conventional successive approximation type is equipped with a D / A conversion circuit, there is a problem that the circuit scale increases as the resolution increases. The difference from the successive approximation type is that the A / D conversion unit 300 according to the third embodiment does not need to maintain the initial voltage value by the sample hold amplifier 38 until the series of digital conversions is completed, and the D / A conversion is performed. The advantage is that no conversion circuit is required (the reference voltage of the comparator need only be 0.5 [V]).
図３の一次記憶バッファ装置の実施形態に用いられるＤ／Ａ変換部１００は、テント写像の演算より出力される上記グレイコードの値を基にして、逆に写像をたどることで初期値Ｘ０の範囲を求める構成とすることができる。 The D / A conversion unit 100 used in the embodiment of the primary storage buffer device of FIG. 3 reversely traces the mapping based on the value of the Gray code output from the calculation of the tent mapping, and thus the initial value X 0. The range can be obtained.
Ｄ／Ａ変換部１００の実施形態では、例として、テント写像から生成された４ビット分のビット列のグレイコードが、“０１１０”であったとする。ここで取得したビット列からテント写像の計算過程は、図１７のようである。 In the embodiment of the D / A conversion unit 100, as an example, it is assumed that the gray code of the 4-bit bit string generated from the tent map is “0110”. The calculation process of the tent map from the bit string acquired here is as shown in FIG.
テント写像から生成される上記グレイコードビット列が図１７における右側の矢印に示すように、上から順に生成されたとする。そのときに選択された写像式は、“○”と“×”で表した、“○”側の式を必ず実行して遷移していることが分かる。テント写像の最後の解 “Ｘ４”から考えると写像Ｘｉの値域は閉区間［０，１］のため、“０≦Ｘ４≦１”の範囲のいずれかに必ず含まれている。 It is assumed that the gray code bit strings generated from the tent map are sequentially generated from the top as shown by the arrow on the right side in FIG. It can be seen that the mapping formula selected at that time is always executed by executing the formula on the “◯” side represented by “◯” and “×”. Considering from the last solution “X 4 ” of the tent map, the range of the map X i is a closed interval [0,1], so that it is always included in any of the ranges of “0 ≦ X 4 ≦ 1”.
即ち、Ａ／Ｄ変換は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係の不等式を用いてグレイコードを発生させるようにしたものである。そして、本実施形態のＤ／Ａ変換装置は、Ａ／Ｄ変換によって発生される上記グレイコードを、アナログデータに変換するものである。 That is, in the A / D conversion, the gray code is generated by using the inequality of the magnitude relationship between the calculation result obtained by calculating the analog data by the tent mapping function and the predetermined threshold value. The D / A converter of this embodiment converts the Gray code generated by A / D conversion into analog data.
“Ｘ４ ”を生成した式（関数）は、グレイコードのビット列が“０”であることから、関数“Ｘ４＝２Ｘ３”が実行されていることが特定され、“Ｘ３”はどの範囲であるのか、不等式を得ると、
次に“Ｘ３”について考察すると、グレイコードのビット列が“１”であるから、関数“Ｘ３＝２（１−Ｘ２）”が選択されたことが分かる。これを不等式“０≦Ｘ３≦０．５”に代入すると、
同様にして、次のグレイコードのビット列が“１”であるから、関数“Ｘ２＝２（１−Ｘ１）”が選択されたことが特定され、“Ｘ１”の範囲は、
最後に初期値“Ｘ０”の範囲は、グレイコードのビット列“０”より、関数“Ｘ１＝２Ｘ０ ”が選択されたことが特定され、“Ｘ０”の範囲は、
以上により、初期値“Ｘ０”は０．２５から０．３１２５の範囲内のいずれから始まっていたことが分かり、これは図８の「丸５」の範囲に該当し、この範囲内の初期値“Ｘ０”について、テント写像式（１）を実行しグレイコードを生成すると必ず、“０１１０”が得られることを示している。なお、初期値Ｘ０の境界については、厳密には上限の値を含まず、図８の「丸５」のように“０．２５≦Ｘ０＜０．３１２５”となる。Ｄ／Ａ変換装置として、不等式の範囲の値をアナログデータとして出力することになる。 From the above, it can be seen that the initial value “X 0 ” has started from anywhere within the range of 0.25 to 0.3125, which corresponds to the range of “Circle 5” in FIG. It is shown that when the tent mapping equation (1) is executed and the Gray code is generated for the value “X 0 ”, “0110” is always obtained. The boundary of the initial value X 0 strictly does not include the upper limit value, and “0.25 ≦ X 0 <0.3125” as in “circle 5” in FIG. As a D / A converter, the value in the range of the inequality is output as analog data.
上記の通り、第１の本実施形態のＤ／Ａ変換装置は、まず、第ｎ（１以上の整数であり、この実施形態では４である。）段目の演算より得られた第ｎ段目演算結果から発生された第ｎ段目グレイコードに基づき、当該第ｎ段目グレイコードを発生させる際に用いた第ｎ段目関数を特定する関数特定処理（図１８のＡ１）を行う。 As described above, the D / A conversion apparatus according to the first exemplary embodiment first has the n-th stage obtained by the calculation of the n-th stage (an integer of 1 or more and 4 in this embodiment). Based on the n-th stage Gray code generated from the result of the eye calculation, a function specifying process (A1 in FIG. 18) for specifying the n-th stage function used when generating the n-th stage Gray code is performed.
次に、上記第ｎ段目演算結果を上記第ｎ段目関数に基づく逆演算に適用することにより第ｎ−１段目演算結果を得ると共に、上記第ｎ段目演算結果が満たすべき不等式に基づき、上記第ｎ−１段目演算結果が満たすべき不等式を得るようにする不等式検出処理（図１８のＡ２）を行う。 Next, the n-th stage operation result is applied to the inverse operation based on the n-th stage function to obtain the (n-1) -th stage operation result, and at the same time, the inequality to be satisfied by the n-th stage operation result is obtained. Based on this, the inequality detection process (A2 in FIG. 18) is performed so as to obtain the inequality that should be satisfied by the (n-1) th stage operation result.
次に、第ｎ−１段目の演算より得られた第ｎ−１段目演算結果から発生された第ｎ−１段目グレイコードに基づき、当該第ｎ−１段目グレイコードを発生させる際に用いた第ｎ−１段目関数を特定する関数特定処理（図１８のＡ３）を行う。 Next, based on the n−1th stage gray code generated from the n−1th stage calculation result obtained from the n−1th stage calculation, the n−1th stage gray code is generated. Function specifying processing (A3 in FIG. 18) for specifying the (n-1) th stage function used at that time is performed.
更に、上記第ｎ−１段目演算結果を上記第ｎ−１段目関数に基づく逆演算に適用することにより第ｎ−２段目演算結果を得ると共に、上記不等式検出処理に得られた不等式に基づき、上記第ｎ−１段目演算結果が満たすべき不等式を得るようにする不等式検出処理（図１８のＡ４）を行う。 Further, by applying the n-1th stage operation result to the inverse operation based on the n-1th stage function, the n-2nd stage operation result is obtained and the inequality obtained in the inequality detection process is obtained. Based on the above, the inequality detection process (A4 in FIG. 18) for obtaining the inequality to be satisfied by the calculation result of the (n-1) th stage is performed.
以下、上記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と不等式検出処理とを繰り返して、最終的に得られた不等式の範囲の値をアナログデータとして出力（図１８のＡ５）する。 Hereinafter, the function identification process and the inequality detection process are repeated until the number of operations n performed during the A / D conversion is completed, and the value of the finally obtained inequality range is output as analog data (see FIG. 18 A5).
上記の実施形態を、式（１１）の写像関数の逆演算という考え方による実施形態として説明する。
｛ｂ０，ｂ１，…，ｂｉ，…，ｂｎ−１｝として、以下の式（１２）で表現できる。
ここで、グレイコードのビット数はｎで、“Ｘｎ”の最小値と最大値は“０≦Ｘｎ≦１”から始められるため、最初（ｉ＝ｎ−１）で、上記不等式の“Ｘｎ ”の右辺は“Ｘｎ＝１ ”とし、左辺は“Ｘｎ＝０ ”として別々に計算を行ってゆき最終的に“Ｘ０ ”の最小値と最大値の範囲として算出できる。 Here, the number of bits of the Gray code is n, because the minimum and maximum values of "X n" is initiated from the "0 ≦ X n ≦ 1" , the first (i = n-1), the inequality " The right side of X n ″ is set to “X n = 1” and the left side is set to “X n = 0”, and calculation is performed separately, and finally the range of the minimum value and the maximum value of “X 0 ” can be calculated.
Ｄ／Ａ変換として式（１２）の演算をアナログ演算回路で行うことを考えた場合、最終的な“Ｘ０”の最小値と最大値の中間値を出力すればＤ／Ａ変換後のアナログ電圧値とすることができるが、あらかじめ最大値“１．０”と最小値“０．０”の中間値である“０．５”から始めれば別々に演算を行うことなく中間の値を得ることができる。 Considering that the operation of the equation (12) is performed as the D / A conversion in the analog operation circuit, if the final intermediate value between the minimum value and the maximum value of “X 0 ” is output, the analog after the D / A conversion is output. It can be a voltage value, but if you start with “0.5”, which is an intermediate value between the maximum value “1.0” and the minimum value “0.0”, you can obtain an intermediate value without performing separate calculations. be able to.
本実施形態では、上記グレイコードのビット列４ビット分“０１１０”を考え、
“Ｘ４＝０．５“から始めてグレイコードのビット列“０”の情報から関数“Ｘ４＝２Ｘ３”が実行されているため“Ｘ３”は
Since the function “X 4 = 2X 3 ” is executed from the information of the bit string “0” of the Gray code, starting from “X 4 = 0.5”, “X 3 ” is
次に“Ｘ３”を考えると、グレイコードのビット列“１”の情報から、関数“Ｘ３＝２（１−Ｘ２）”が選択されたことが分かるため、これを“Ｘ３＝０．２５”に代入することにより、
以下、同様にして、グレイコードのビット列“１”のため、関数“Ｘ２＝２（１−Ｘ１）”が選択されたことが分かるため、“Ｘ１”は
最後に、グレイコードのビット列“０”より、関数“Ｘ１＝２Ｘ０”が選択されたことが分かるため、初期値“Ｘ０”は
式（１２）の処理は、ディジタル値としてグレイコードを基にし、アナログ演算回路を構成して行うことでアナログ電圧値として出力させることができる。 The processing of formula (12) can be output as an analog voltage value by configuring an analog operation circuit based on the Gray code as a digital value.
本実施形態に係るＤ／Ａ変換部１００は、以上の説明から明らかなように、グレイコードを、アナログデータに変換するＤ／Ａ変換装置である。グレイコードは、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを発生させるようにしたＡ／Ｄ変換によって発生させることができる。本実施形態に係るＤ／Ａ変換部１００は、上記グレイコードを、アナログデータに変換するＤ／Ａ変換装置であり、次のように構成されている。 As is clear from the above description, the D / A conversion unit 100 according to the present embodiment is a D / A conversion device that converts a gray code into analog data. The gray code can be generated by A / D conversion so that the gray code is generated according to the magnitude relation between the calculation result obtained by calculating the analog data by the tent mapping function and the predetermined threshold value. The D / A conversion unit 100 according to the present embodiment is a D / A conversion device that converts the Gray code into analog data, and is configured as follows.
本実施形態に係るＤ／Ａ変換装置は、まず、第ｎ（１以上の整数）段目の演算より得られた第ｎ段目演算結果から発生された第ｎ段目グレイコードに基づき、当該第ｎ段目グレイコードを発生させる際に用いた第ｎ段目関数を特定する関数特定処理（図１９のＡ１１）を行う。 The D / A conversion apparatus according to the present embodiment, based on the n-th stage Gray code generated from the n-th stage operation result obtained from the n-th (integer of 1 or more) stage operation, Function specifying processing (A11 in FIG. 19) for specifying the n-th stage function used when generating the n-th stage Gray code is performed.
次に、上記第ｎ段目演算結果を上記第ｎ段目関数に基づく逆演算により第ｎ−１段目演算結果を得るようにする逆演算処理（図１９のＡ１２）を行う。 Next, inverse calculation processing (A12 in FIG. 19) is performed to obtain the n-1th stage calculation result by performing the inverse calculation based on the nth stage function on the nth stage calculation result.
次に、第ｎ−１段目の演算より得られた第ｎ−１段目演算結果から発生された第ｎ−１段目グレイコードに基づき、当該第ｎ−１段目グレイコードを発生させる際に用いた第ｎ−１段目関数を特定する関数特定処理（図１９のＡ１３）を行う。 Next, based on the n−1th stage gray code generated from the n−1th stage calculation result obtained from the n−1th stage calculation, the n−1th stage gray code is generated. Function specifying processing (A13 in FIG. 19) for specifying the (n-1) th stage function used at that time is performed.
更に、上記第ｎ−１段目演算結果を上記第ｎ−１段目関数に基づく逆演算により第ｎ−２段目演算結果を得るようにする逆演算処理（図１９のＡ１４）を行う。 Further, inverse calculation processing (A14 in FIG. 19) is performed to obtain the n-2nd stage calculation result by performing the inverse calculation based on the n-1st stage function on the n-1st stage calculation result.
以下、上記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理とを繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力（図１９のＡ１５）する。 Hereinafter, the function specifying process and the inverse operation process are repeated until the number of operations n performed during the A / D conversion is performed, and the finally obtained result of the inverse operation process is output as analog data (see FIG. 19 A15).
また、Ｄ／Ａ変換対象とするディジタル値がバイナリコードである場合、変換対象とするディジタル値のバイナリコードをグレイコード変換してから、式（１２）の手続きを行えば良い。 When the digital value to be D / A converted is a binary code, the binary code of the digital value to be converted may be Gray code converted, and then the procedure of Expression (12) may be performed.
グレイコードは、以下の式（１３）によりバイナリコードを変換することにより得ることができる。ここでディジタル値とする“ｂ”は２進数ビット列である。
次に、式（１２）を実現する逆演算回路を用いた第３の実施形態に係るＤ／Ａ変換部１００の構成図を図２１に示す。この実施形態のＤ／Ａ変換部１００は、関数特定処理を行う制御手段１４０と、逆演算処理を行う逆演算手段１２０とを主な構成要素としている。本実施形態では、制御手段１４０のグレイコード入力端子１１３に、図２０に示したＢ／Ｇ変換回路１１０の出力を接続しているが、グレイコードを用いた処理を行っている回路からグレイコードを直接に取り込む構成であれば、上記Ｂ／Ｇ変換回路１１０は不要である。 Next, FIG. 21 shows a configuration diagram of the D / A conversion unit 100 according to the third embodiment using an inverse operation circuit that realizes the expression (12). The D / A conversion unit 100 of this embodiment mainly includes a control unit 140 that performs a function specifying process and an inverse calculation unit 120 that performs an inverse calculation process. In the present embodiment, the output of the B / G conversion circuit 110 shown in FIG. 20 is connected to the gray code input terminal 113 of the control means 140. The B / G conversion circuit 110 is not necessary if it is configured to directly take in.
このＤ／Ａ変換部１００は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換する。 The D / A conversion unit 100 is generated by A / D conversion that generates a gray code according to the magnitude relationship between the calculation result obtained by calculating the analog data by the tent mapping function and a predetermined threshold value. The Gray code is converted into analog data.
制御手段１４０は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行う。 The control means 140 is generated from the nth (n is an integer greater than or equal to 1), n-1, ... , N-th, n-1 used when the first-stage gray code is generated based on the first-stage gray code. ... Performs a function specifying process for specifying the first stage function.
逆演算手段１２０は、上記第ｎ、ｎ−１、・・・、１段目演算結果を上記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目演算結果を得るようにする逆演算処理を行う。 The inverse calculation means 120 performs the inverse calculation based on the n-th, n-1, ..., The first-stage function on the n-th, n-1, ... n−2, ... Inverse calculation processing for obtaining the first stage calculation result is performed.
制御手段１４０は、第ｎ段目グレイコードに基づく処理のときには、第ｎ段目関数を特定すると共に、上記第ｎ段目演算結果を上記第ｎ段目関数に基づく逆演算により第ｎ−１段目演算結果を得るように逆演算手段を制御し、第ｎ−１段目グレイコードに基づく処理のときには、第ｎ−１段目関数を特定すると共に、上記第ｎ−１段目演算結果を上記第ｎ−１段目関数に基づく逆演算により第ｎ−２段目演算結果を得るように逆演算手段を制御し、以下、上記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理の制御を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御する。 In the processing based on the nth stage Gray code, the control means 140 specifies the nth stage function, and the nth stage operation result is inversely calculated based on the nth stage function by the n−1th stage. The inverse operation means is controlled so as to obtain the stage operation result, and in the case of the processing based on the n-1 stage gray code, the n-1 stage function is specified and the n-1 stage operation result is obtained. Is controlled by the inverse operation means so as to obtain the operation result of the (n−2) th stage by the inverse operation based on the (n−1) th stage function. Until then, the control of the function specifying process and the inverse calculation process is repeated, and the finally obtained result of the inverse calculation process is controlled to be output as analog data.
図２２に、逆演算手段１２０の具体的な構成を示す。逆演算手段１２０は、テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に上記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成される。この逆演算手段１２０は、式（１２）を実現するものであるため、Ｎ＝２である。 FIG. 22 shows a specific configuration of the inverse calculation means 120. The inverse operation means 120 is composed of N inverse operation circuits that perform an operation opposite to the operation by the N functions when the tent mapping function is composed of N (integer of 2 or more) functions. It Since the inverse operation means 120 realizes the equation (12), N = 2.
グレイコードが“１”でも“０”でも、“Ｘｉ＋１／２ ”の計算が必ず行われるため、電圧レベル“Ｘｉ＋１”を抵抗素子Ｒ１、Ｒ２で半分に分圧する構成を採用しており、この部分が１個目の逆演算回路である。電圧レベル“Ｘｉ＋１”の最大は１．０［Ｖ］のため、抵抗素子で分圧された後は必ず“（Ｘｉ＋１／２）≦０．５”になる。 But Gray code is "1" or "0", since the calculation of "X i + 1/2" is always performed, employs a configuration which divides in half the voltage level "X i + 1" by the resistance element R1, R2, This part is the first inverse operation circuit. Since the maximum of the voltage level "X i + 1 " is 1.0 [V], it is always "(X i + 1 /2)≤0.5" after being divided by the resistance element.
グレイコードが“１”の場合、 “１−（Ｘｉ＋１／２）”が選択されるため、これについては電圧レベル“Ｘｉ＋１”［Ｖ］に対して、上記抵抗素子Ｒ１、Ｒ２にて半分に分圧された電圧値“Ｘｉ＋１／２ ”を引き算する回路を２つのＮＭＯＳトランジスタで構成された逆演算回路１２１により行う。この部分が２個目の逆演算回路である。 When the Gray code is "1", "1- (X i + 1/2)" is selected. Therefore, the voltage level "X i + 1 " [V] is reduced by half with the resistance elements R1 and R2. A circuit for subtracting the voltage value "X i + 1/2" divided into two is performed by the inverse operation circuit 121 composed of two NMOS transistors. This part is the second inverse operation circuit.
逆演算回路１２１は、図２３に示すように、同じサイズのＮＭＯＳトランジスタでダイオード接続したＮＭＯＳトランジスタ１２２ａ、１２２ｂから構成される。ＮＭＯＳトランジスタ１２２ａのゲートとソースの接続部の電圧値をＶｇｓとした場合、出力Ｖｏｕｔの電圧レベルは、ゲートがＶｉｎに接続され、ソースがＶｓに接続されたＮＭＯＳトランジスタ１２２ｂのＶｉｎとＶｓに対して、“Ｖｏｕｔ＝Ｖｇｓ−Ｖｉｎ＋Ｖｓ（但し、Ｖｉｎ≦Ｖｇｓ／２）”の関係にある。 As shown in FIG. 23, the inverse operation circuit 121 is composed of NMOS transistors 122a and 122b diode-connected by NMOS transistors of the same size. When the voltage value of the connection between the gate and the source of the NMOS transistor 122a is Vgs, the voltage level of the output Vout is the voltage level of Vin and Vs of the NMOS transistor 122b whose gate is connected to Vin and whose source is connected to Vs. , “Vout = Vgs−Vin + Vs (where Vin ≦ Vgs / 2)”.
図２４は、図２３の２つのＮＭＯＳトランジスタ１２２ａ、１２２ｂにより構成される逆演算回路１２１のＤＣ解析を行った結果である。この図２４では、Ｖｉｎを０．０［Ｖ］〜１．０［Ｖ］まで変化させた場合のＶｏｕｔの電圧レベルを示している。“Ｖｉｎ≦Ｖｇｓ／２（＝０．５［Ｖ］）”の範囲（ＮＭＯＳトランジスタ１２２ａ、１２２ｂの静特性五極管（飽和）領域）では、Ｖｏｕｔは０．５［Ｖ］を境に、Ｖｉｎの電圧レベルに対して、リニアにＶｇｓ＝１．０［Ｖ］からの引き算を行っている。なお、ＤＣ解析の電圧条件についてＶｇｓ＝１．０［Ｖ］、Ｖｓ＝０．０［Ｖ］としている。 FIG. 24 shows the result of DC analysis of the inverse operation circuit 121 composed of the two NMOS transistors 122a and 122b shown in FIG. In FIG. 24, the voltage level of Vout when Vin is changed from 0.0 [V] to 1.0 [V] is shown. In the range of “Vin ≦ Vgs / 2 (= 0.5 [V])” (the static characteristic pentode (saturation) region of the NMOS transistors 122 a and 122 b), Vout is 0.5 [V] and Vin is the boundary. Vss = 1.0 [V] is linearly subtracted from the voltage level of. The DC analysis voltage conditions are Vgs = 1.0 [V] and Vs = 0.0 [V].
図２２に示すように、抵抗素子Ｒ１、Ｒ２の接続点はスイッチＳＷ０を介してサンプルホールドアンプ１２３の非反転端子へ接続されている。また、逆演算回路１２１の出力端子ＶｏｕｔはスイッチＳＷ１を介してサンプルホールドアンプ１２３の非反転端子へ接続されている。スイッチＳＷ０、ＳＷ１はグレイコードに基づき関数特定を行う制御手段１４０によりオンオフ制御される。すなわち、グレイコードが“０”の場合、スイッチＳＷ０がオン（導通）状態に、スイッチＳＷ１がオフ（断線）状態とされる。グレイコードが“１”の場合はスイッチＳＷ０がオフ（断線）状態に、スイッチＳＷ１がオン（導通）状態にされる。これによりグレイコードに応じ、式（１２）がアナログ演算にて１回分実行される。 As shown in FIG. 22, the connection point of the resistance elements R1 and R2 is connected to the non-inverting terminal of the sample hold amplifier 123 via the switch SW0. The output terminal Vout of the inverse calculation circuit 121 is connected to the non-inverting terminal of the sample hold amplifier 123 via the switch SW1. The switches SW0 and SW1 are on / off controlled by the control unit 140 that specifies a function based on the Gray code. That is, when the gray code is "0", the switch SW0 is turned on (conducting) and the switch SW1 is turned off (disconnected). When the Gray code is "1", the switch SW0 is turned off (broken) and the switch SW1 is turned on (conductive). As a result, the equation (12) is executed once by analog calculation according to the gray code.
このようにＤ／Ａ変換部１００は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される上記グレイコードを、アナログデータに変換する。上記制御手段１４０は、Ａ／Ｄ変換を行う場合のテント写像関数による演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う。また、逆演算手段１２０は、上記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う。 As described above, the D / A conversion unit 100 is configured to generate the gray code at a predetermined stage according to the magnitude relationship between the calculation result obtained by calculating the analog data by the tent mapping function and the predetermined threshold. The Gray code generated by the conversion is converted into analog data. The control means 140 performs a function specifying process for specifying each function used when generating the gray code, based on the gray code generated for each calculation by the tent mapping function when performing A / D conversion. To do. Further, the inverse operation means 120 performs inverse operation processing on the operation result of each stage described above based on the function specified by the control means to obtain the operation result of the preceding stage.
スイッチＳＷ０またはスイッチＳＷ１を介して出力された電圧値のレベルはサンプルホールドアンプ１２３で保存され、再び図２２と同一の回路に入力されることで式（１２）の反復演算が行われる。つまり、Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理の制御を繰り返す。演算回数ｎの繰り返しは分解能分行うことを意味し、最終的にはサンプルホールドアンプ１２３がＤ／Ａ変換結果のアナログ電圧として出力する。 The level of the voltage value output via the switch SW0 or the switch SW1 is stored in the sample and hold amplifier 123, and is input to the same circuit as in FIG. 22 again, so that the iterative calculation of Expression (12) is performed. That is, the control of the function specifying process and the inverse calculation process is repeated until the number of calculations n performed during the A / D conversion is reached. The repetition of the number of calculations n means that the resolution is performed, and finally the sample hold amplifier 123 outputs the analog voltage as the D / A conversion result.
別言するならば、上記制御手段１４０は、最終段から初段に向かって順次に関数を特定し、上記逆演算手段１２０は、上記制御手段１４０により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、次に、上記制御手段１４０により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御する。 In other words, the control means 140 sequentially specifies the function from the final stage to the first step, and the inverse calculation means 120 specifies that the function is first specified by the control means 140. Based on the function, the inverse operation of the first stage is applied to the operation result of the final stage to obtain the inverse operation result of the previous stage, and then the function is next identified by the control means 140. The inverse operation of the second stage based on the function is applied to the inverse operation result of the first stage to obtain the inverse operation result of the previous stage, and the inverse operation process is repeated in the same manner, and finally obtained. Control is performed so that the result of the inverse calculation process is output as analog data.
図２５に第４の実施形態に係るＤ／Ａ変換部１００の構成を示す。このＤ／Ａ変換部１００は、１クロックに同期して式（１２）の演算を１回ずつ行う反復型の装置である。本Ｄ／Ａ変換部１００は、上記Ｎ個の逆演算回路の出力を、最終出力とするか、上記Ｎ個の逆演算回路の入力へフィードバックするかを切り換えるスイッチＳＷｎｅｘｔ、ＳＷｏｕｔを備え、上記制御手段１４０の制御回路１４１が上記スイッチＳＷｎｅｘｔ、ＳＷｏｕｔを切り換えることにより、上記Ａ／Ｄ変換の際に行われた演算回数ｎだけ繰り返し演算制御を行う。 FIG. 25 shows the configuration of the D / A conversion unit 100 according to the fourth embodiment. The D / A conversion unit 100 is an iterative device that performs the calculation of Expression (12) once each in synchronization with one clock. The D / A conversion unit 100 includes switches SWnext and SWout for switching between the final outputs of the N inverse operation circuits and the feedback to the inputs of the N inverse operation circuits, and the above control The control circuit 141 of the means 140 switches the switches SWnext and SWout to repeatedly perform the arithmetic control for the number of arithmetic operations n performed in the A / D conversion.
フィードバックの経路には、サンプルホールドアンプ１４２が設けられている。このサンプルホールドアンプ１４２の非反転端子にはスイッチＳＷｉｎを介して定常電圧０．５Ｖが与えられる。スイッチＳＷｉｎは制御手段１４０の制御回路１４１がオンオフ制御する。この反復型Ｄ／Ａ変換部１００は、制御回路１４１からの分解能分のクロックパルス回数を与えることで１回分のＤ／Ａ変換処理を行う。図２２に示した逆演算手段１２０を１つだけ備えて１回の演算結果を再び入力電圧として与え反復して演算し、分解能分の回数（Ａ／Ｄ変換の際に行われた演算回数ｎ）を演算した後に最終的にアナログ電圧として出力を行う。 A sample hold amplifier 142 is provided in the feedback path. A steady voltage of 0.5 V is applied to the non-inverting terminal of the sample hold amplifier 142 via the switch SWin. The switch SWin is turned on and off by the control circuit 141 of the control means 140. The iterative D / A conversion unit 100 performs one D / A conversion process by giving the number of clock pulses for the resolution from the control circuit 141. Only one inverse operation means 120 shown in FIG. 22 is provided, and the result of one operation is again given as an input voltage to perform repeated operation, and the number of times corresponding to the resolution (the number of times n of operations performed during A / D conversion is n ) Is finally calculated and output as an analog voltage.
演算の開始の際には、スイッチＳＷｉｎがオン状態とされ、サンプルホールドアンプ１４２に０．５［Ｖ］が与えられて電圧値が保持される。次に、制御回路１４１からクロックＣＬＫｇｒａｙがＨｉｇｈ状態で与えられることで関数特定処理が可能状態となり、最初のグレイコードの情報によりＡＮＤ回路を介して図２２のスイッチＳＷ０かスイッチＳＷ１がオンとされ、逆演算手段１２０において式（１２）の演算が行われ、図２２のサンプルホールドアンプ１２３に逆演算結果が電圧値として保持される。この電圧値は図２５の出力“Ｘｉ”となり、グレイコードが“０”である場合に式（１２）の関数は“Ｘｉ＋１／２”であり、その演算結果は０．２５［Ｖ］となる。 At the start of the calculation, the switch SWin is turned on, 0.5 [V] is applied to the sample hold amplifier 142, and the voltage value is held. Next, the control circuit 141 supplies the clock CLKgray in the High state to enable the function specifying process, and the switch SW0 or the switch SW1 of FIG. 22 is turned on via the AND circuit according to the information of the first Gray code. Equation (12) is calculated in the inverse calculation means 120, and the inverse calculation result is held as a voltage value in the sample hold amplifier 123 of FIG. This voltage value becomes the output “X i ” in FIG. 25, and when the Gray code is “0”, the function of the equation (12) is “X i + 1/2”, and the calculation result is 0.25 [V]. Becomes
図２６に、上記Ｄ／Ａ変換部１００の構成にて分解能４ビットでＤ／Ａ変換のシミュレーションを行った結果の波形を示す。図２５に示されている信号Ｇｒａｙが図２６における最上位欄の値として示されている。即ち、Ｄ／Ａ変換対象とするディジタル値としてグレイコードがシリアルに入力されていることを示している。上記第１段目の演算で得られた演算結果である０．２５［Ｖ］は、図２６の波形ではＸｉとして示されている。 FIG. 26 shows a waveform as a result of a simulation of D / A conversion with a resolution of 4 bits in the configuration of the D / A conversion unit 100. The signal Gray shown in FIG. 25 is shown as the value in the highest column in FIG. That is, it indicates that the gray code is serially input as the digital value to be D / A converted. The calculation result 0.25 [V] obtained by the calculation of the first stage is shown as X i in the waveform of FIG.
次に、制御回路１４１からクロックＣＬＫｇｒａｙがＬｏｗ状態で出力され、スイッチＳＷ０とスイッチＳＷ１がオフとされた僅かの時間差後に、スイッチＳＷｎｅｘｔにＨｉｇｈの信号ＣＬＫｎｅｘｔが与えられてオン状態とされる。このとき、スイッチＳＷｉｎを制御する信号ＣＬＫｉｎは、ＬｏｗでスイッチＳＷｉｎはオフ状態である。この結果、０．２５［Ｖ］が図２５のサンプルホールドアンプ１４２へ転送保持される。 Next, the control circuit 141 outputs the clock CLKgray in the Low state, and after a slight time difference between the switch SW0 and the switch SW1 being turned off, the high signal CLKnext is given to the switch SWnext to turn it on. At this time, the signal CLKin controlling the switch SWin is Low, and the switch SWin is in the off state. As a result, 0.25 [V] is transferred and held in the sample hold amplifier 142 of FIG.
再びクロックＣＬＫｇｒａｙがＨｉｇｈ状態とされ、次のグレイコードの情報によってＡＮＤ回路を介してスイッチＳＷ０とスイッチＳＷ１が制御される。ここで、グレイコードが“１”であるため、式（１２）の関数“１−（Ｘｉ＋１／２）”を演算する逆演算回路１２１が選択されて逆演算が行われ、その演算結果である電圧値０．８７５［Ｖ］が図２２のサンプルホールドアンプ１２３に保持される。 The clock CLKgray is brought to a high state again, and the switches SW0 and SW1 are controlled via the AND circuit by the information of the next gray code. Here, since the Gray code is "1", the inverse operation circuit 121 that operates the function "1- (X i + 1/2)" of the equation (12) is selected and the inverse operation is performed. A certain voltage value of 0.875 [V] is held in the sample hold amplifier 123 of FIG.
また、スイッチＳＷｎｅｘｔに対する制御信号ＣＬＫｎｅｘｔがＨｉｇｈとされて、スイッチＳＷｎｅｘｔがオン状態になり、サンプルホールドアンプ１２３に保持された電圧値は、図２５のサンプルホールドアンプ１４２に転送される。このような動作が繰り返されることで所望の分解能ビット回数（Ａ／Ｄ変換の際に行われた演算回数ｎ）の演算が行われ、最終的にスイッチＳＷｏｕｔに対する制御信号ＣＬＫｏｕｔがＨｉｇｈにされてスイッチＳＷｏｕｔがオン状態になることによりアナログ電圧が出力される。 Further, the control signal CLKnext to the switch SWnext becomes High, the switch SWnext is turned on, and the voltage value held in the sample hold amplifier 123 is transferred to the sample hold amplifier 142 in FIG. 25. By repeating such an operation, a desired number of resolution bits (the number of operations n performed during A / D conversion) is calculated, and finally the control signal CLKout for the switch SWout is set to High and the switch SWout is set to High. An analog voltage is output when SWout is turned on.
図２６の波形に示すように、スイッチＳＷｏｕｔに対し制御信号ＣＬＫｏｕｔがＨｉｇｈ状態とされて出力され、同時にスイッチＳＷｉｎに対する制御信号ＣＬＫｉｎもＨｉｇｈ状態とされると、図２５に示すサンプルホールドアンプ１４２に次のラウンドとなる式（１２）の演算を行うための初期電圧値０．５［Ｖ］がセットされ、ここから再び前述の通りの処理が繰り返されてＤ／Ａ変換が進行される。 As shown in the waveform of FIG. 26, when the control signal CLKout is set to the High state and output to the switch SWout, and at the same time the control signal CLKin to the switch SWin is also set to the High state, the sample-hold amplifier 142 shown in FIG. The initial voltage value of 0.5 [V] for performing the calculation of Expression (12), which is the round of, is set, and the processing as described above is repeated from here to proceed the D / A conversion.
図２６では、２サンプルの処理を示しており、第１ラウンドでグレイコード列“０１１０”の処理を行い、第２ラウンドではグレイコード列“１１０１”の処理を行っている。それぞれの計算結果であるテント写像の初期値Ｘ０に相当する電圧レベル“０．２８１２５［Ｖ］”と“０．８４３７５［Ｖ］”がそれぞれ出力されている。なお、シミュレーションはフリーのアナログ回路シミュレータとして知られるリニアテクノロジー社が提供する“LTspice IV”を用いた。 In FIG. 26, processing of two samples is shown. The gray code string “0110” is processed in the first round, and the gray code string “1101” is processed in the second round. The voltage levels “0.28125 [V]” and “0.84375 [V]” corresponding to the initial value X 0 of the tent map, which are the respective calculation results, are output. The simulation used "LTspice IV" provided by Linear Technology Co., which is known as a free analog circuit simulator.
次に、第５の実施形態として、一括型のＤ／Ａ変換部１００を図２７に示す。本実施形態に係るＤ／Ａ変換部は、図２２に示した逆演算手段１２０を、必要な分解能に応じた数だけ直列にカスケード接続して構成したもので、それぞれが逆演算手段１２０と同一構成の逆演算手段１２０−１〜１２０−４が備えられている。また、逆演算手段１２０−１〜１２０−４のそれぞれに、２つのＡＮＤ回路とインバータにより構成される回路を制御手段１４０内に備え、これらを制御回路１４１Ａにより制御することで、図２５に示した制御手段１４０の機能（関数特定の機能）を実現する。このＤ／Ａ変換部は、第４の実施形態として示した反復型のＤ／Ａ変換部よりも高速にＤ／Ａ変換を実現することが可能である。 Next, as a fifth embodiment, a collective type D / A conversion unit 100 is shown in FIG. The D / A conversion unit according to the present embodiment is configured by cascade-connecting the inverse calculation means 120 shown in FIG. Inverse operation means 120-1 to 120-4 of the configuration are provided. In addition, each of the inverse operation means 120-1 to 120-4 is provided with a circuit composed of two AND circuits and an inverter in the control means 140, and these are controlled by the control circuit 141A, whereby the circuit shown in FIG. The function of the control means 140 (function specific function) is realized. This D / A conversion unit can realize D / A conversion at a higher speed than the iterative D / A conversion unit shown as the fourth embodiment.
この第５の実施形態に係るＤ／Ａ変換部では、制御回路１４１Ａから同期信号ＧＣＴＲＬがＨｉｇｈレベルとして出力されるとき、Ｄ／Ａ変換の対象とするグレイコードの情報が２つのＡＮＤ回路とインバータにより構成される回路により論理演算される。論理演算の結果は、逆演算手段１２０−１〜１２０−４のそれぞれ対応するスイッチＳＷ０とスイッチＳＷ１にパラレルにオンオフ制御信号として伝達される。逆演算手段１２０−１〜１２０−４は、前段から送られる信号に対し式（１２）の演算を行う。これにより、所要の分解能分が一括で計算される。この計算の後、制御回路１４１ＡからスイッチＳＷＯＵＴに対する制御信号がＨｉｇｈレベルとして出力される。これにより、最終段の逆演算手段１２０−４で生成されたアナログ電圧レベルを出力し、１個のクロックパルスでＤ／Ａ変換を行う。反復型のＤ／Ａ変換部と比較して素子数は増加するが、高速にＤ／Ａ変換できるというメリットがある。 In the D / A conversion unit according to the fifth embodiment, when the synchronization signal GCTRL is output as a high level from the control circuit 141A, the information about the gray code to be D / A converted is two AND circuits and an inverter. A logical operation is performed by the circuit configured by. The result of the logical operation is transmitted as an on / off control signal in parallel to the corresponding switches SW0 and SW1 of the inverse operation means 120-1 to 120-4. The inverse calculation means 120-1 to 120-4 perform the calculation of Expression (12) on the signal sent from the preceding stage. As a result, the required resolution is collectively calculated. After this calculation, the control circuit 141A outputs a control signal for the switch SWOUT as a high level. As a result, the analog voltage level generated by the inverse operation means 120-4 at the final stage is output, and D / A conversion is performed with one clock pulse. Although the number of elements is increased as compared with the repetitive D / A conversion unit, there is an advantage that D / A conversion can be performed at high speed.
次に、第６の実施形態として反復型と一括型の組み合わせに係るＤ／Ａ変換部を図２８に示す。本実施形態に係るＤ／Ａ変換部は、図２２に示した逆演算手段１２０を、所要数（ここでは２）だけ直列にカスケード接続して構成したもので、逆演算手段１２０−１、１２０−２が備えられている。また、逆演算手段１２０−１、１２０−２のそれぞれに、２つのＡＮＤ回路とインバータにより構成される図２７と同様の機能を有する回路を備え、これらを制御回路１４１Ｂにより制御することで、図２５に示した制御手段１４０の機能を実現する。 Next, FIG. 28 shows a D / A conversion unit relating to a combination of a repetitive type and a batch type as a sixth embodiment. The D / A conversion unit according to the present embodiment is configured by cascade-connecting the required number (here, 2) of the inverse calculation means 120 shown in FIG. 22, and the inverse calculation means 120-1 and 120. -2 is provided. In addition, each of the inverse calculation means 120-1 and 120-2 is provided with a circuit having the same function as in FIG. 27, which is configured by two AND circuits and an inverter, and these are controlled by the control circuit 141B. The function of the control means 140 shown in 25 is realized.
更に、逆演算手段１２０−２の出力信号Ｘｉを初段の逆演算手段１２０−１の入力信号Ｘｉ＋１としてフィードバックする経路を備えている。このフィードバック経路には、逆演算手段１２０−２の出力信号Ｘｉを保持してフィードバックするためのサンプルホールドアンプ１２５が設けられている。逆演算手段１２０−２の出力とサンプルホールドアンプ１２５の間には、フィードバックするか所定分解能のＤ／Ａ変換結果のアナログ信号として出力するかを選択するスイッチＳＷｎｅｘｔ、ＳＷｏｕｔが備えられ、これらのスイッチＳＷｎｅｘｔ、ＳＷｏｕｔは制御回路１４１Ｂによりオンオフ制御される。 Further, there is provided a path for feeding back the output signal X i of the inverse calculation means 120-2 as the input signal X i + 1 of the first stage inverse calculation means 120-1. A sample hold amplifier 125 for holding and feeding back the output signal X i of the inverse calculation means 120-2 is provided in this feedback path. Between the output of the inverse calculation means 120-2 and the sample hold amplifier 125, switches SWnext and SWout for selecting whether to feed back or output as an analog signal of a D / A conversion result of a predetermined resolution are provided, and these switches are provided. SWnext and SWout are on / off controlled by the control circuit 141B.
この実施形態は、一般的には、Ｎ個の逆演算回路がｎ段カスケード接続され、上記制御手段は、各ｎ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｎ段間の信号の送出制御とを行うものである。本実施形態は、１個のクロックパルスで２ビットのＤ／Ａ変換を行う。反復型では分解能４ビットのＤ／Ａ変換の場合にクロックパルス数を４個必要とするのに対し、２つカスケード接続した本実施形態ではクロックパルス数が２個で済む。このため応答時間（レイテンシ）が速くなるといったメリットがある。このように反復型と一括型を組み合わせた本実施形態のＤ／Ａ変換部は、回路面積と変換速度に合わせることが可能なトレードオフな構成が選択できる。 In this embodiment, generally, N inverse operation circuits are cascade-connected in n stages, and the control means is arranged so that each of the N inverse operation circuits has one of the N inverse operation circuits. It controls whether to select and controls transmission of signals between n stages. In this embodiment, 2-bit D / A conversion is performed with one clock pulse. In the repetitive type, four clock pulses are required in the case of D / A conversion with a resolution of 4 bits, whereas in the present embodiment in which two cascade connections are made, the number of clock pulses is two. Therefore, there is an advantage that the response time (latency) becomes faster. As described above, the D / A conversion unit of the present embodiment, which is a combination of the repetitive type and the collective type, can select a trade-off configuration that can match the circuit area and the conversion speed.
図２２に示した逆演算手段１２０は、式（１２）の結果をサンプルホールドアンプ１２３に与えて電圧レベルを保持する構成を備えている。これに対し、図２９に示すように電圧レベルを保持するサンプルホールドアンプ１２３を、コンデンサ１２８に保持するタイプの逆演算手段１２０Ａに置き換えることができる。 The inverse operation means 120 shown in FIG. 22 is provided with a configuration for applying the result of the equation (12) to the sample hold amplifier 123 and holding the voltage level. On the other hand, as shown in FIG. 29, the sample-hold amplifier 123 that holds the voltage level can be replaced with an inverse operation means 120A of the type that holds the capacitor 128.
図３０に、図２５の逆演算手段１２０を、上記図２９の逆演算手段１２０Ａに置き換えて、図２６に示したものと同じグレイコード（ディジタル値）のパターンでシミュレーションした結果を示す。 FIG. 30 shows a result of simulating with the same gray code (digital value) pattern as that shown in FIG. 26 by replacing the inverse operation means 120 of FIG. 25 with the inverse operation means 120A of FIG.
コンデンサは時間経過により電荷漏れが生じてしまうため、図２９の逆演算手段１２０Ａにおいては、ＣＲ（容量・抵抗）時定数と電荷漏れを考慮したスイッチング素子の切り替えや、サンプルホールドアンプ１２３の代用とするコンデンサ１２８の静電容量を大きくし、その他のコンデンサは影響を軽減させるため静電容量を小さくするなどのチューニングを行う。シミュレーションでは図２５のコンデンサＣｏｕｔの静電容量は２０ｆ［Ｆ］、コンデンサＣｓａｍｐｌｅの静電容量は０．５ｐ［Ｆ］としている。ここに、ｆはフェムト（１０−１５）であり、ｐはピコ（１０−１２）を表している。 Since charge leakage occurs in the capacitor with the passage of time, in the inverse calculation means 120A of FIG. 29, switching of switching elements in consideration of CR (capacitance / resistance) time constant and charge leakage, or substitution of the sample hold amplifier 123 is performed. The capacitance of the capacitor 128 is increased, and the other capacitors are tuned to reduce the electrostatic capacitance in order to reduce the influence. In the simulation, the capacitance of the capacitor Cout in FIG. 25 is 20f [F] and the capacitance of the capacitor Csample is 0.5p [F]. Here, f represents femto (10 −15 ) and p represents pico (10 −12 ).
サンプルホールドアンプ１２３を図２９のようにコンデンサ１２８に置き換える構成の逆演算手段１２０Ａは、図２２のようにサンプルホールドアンプ１２３で電圧レベルを保持する構成と比較してＤ／Ａ変換の精度が落ちるといったデメリットがある。しかしながら、この構成の逆演算手段１２０Ａは、サンプルホールドアンプ１２３を用いなくともよいため、簡単な回路構成となり回路面積を縮小できるといったメリットがある。 The inverse operation means 120A having a configuration in which the sample-hold amplifier 123 is replaced with the capacitor 128 as shown in FIG. 29 has lower accuracy of D / A conversion than the configuration in which the sample-hold amplifier 123 holds the voltage level as shown in FIG. There are such disadvantages. However, since the inverse operation means 120A of this configuration does not need to use the sample hold amplifier 123, there is an advantage that the circuit area is reduced and the circuit area can be reduced.
以上説明した式（１２）を実行することでＤ／Ａ変換を実現する反復型のＤ／Ａ変換部１００は、所定値の抵抗素子や容量素子を複数用意しなくとも、固定の素子数で反復回数を多くすることで分解能を変更してＤ／Ａ変換が行えるため小さい回路面積でも高い分解能のＤ／Ａ変換部を実現できる。また、同じ物理条件の抵抗とトランジスタなどによる回路を反復使用する構成であるため、素子ばらつきの影響が少ない高精度なＤ／Ａ変換が期待できる。 The iterative D / A conversion unit 100 that realizes D / A conversion by executing the equation (12) described above has a fixed number of elements without preparing a plurality of resistive elements or capacitive elements having a predetermined value. Since the resolution can be changed and the D / A conversion can be performed by increasing the number of iterations, it is possible to realize the D / A conversion unit having a high resolution even with a small circuit area. In addition, since the circuit including the resistance and the transistor under the same physical condition is repeatedly used, highly accurate D / A conversion with less influence of element variation can be expected.
従来のＤ／Ａ変換装置は分解能を変更したい場合には素子を変更・追加するなどハードウェア上での変更が必要であったのに対し、本実施形態に係るＤ／Ａ変換装置では素子の変更は不要であるため、反復回数の制御というソフト的手法により柔軟に変更が可能である。 In the conventional D / A conversion apparatus, when it is desired to change the resolution, it is necessary to change or add an element on the hardware, whereas in the D / A conversion apparatus according to the present embodiment, the element is changed. Since the change is unnecessary, it can be flexibly changed by a software method of controlling the number of iterations.
本実施形態に係るＤ／Ａ変換部は、グレイコードをＤ／Ａ変換する構成であるため、ディジタルデータとしてグレイコードを採用し処理を行っているシステム等に適用する場合には、バイナリ変換の構成が不要であり、回路規模を大きくすることなくＤ／Ａ変換が行える利点がある。 Since the D / A conversion unit according to the present embodiment is configured to perform D / A conversion of a gray code, when applied to a system that employs a gray code as digital data and performs processing, a binary conversion is performed. There is an advantage that the configuration is unnecessary and D / A conversion can be performed without increasing the circuit scale.
アナログ回路設計において必要な中間電位を生成したい場合、抵抗ストリング型で分圧して所望の参照電圧を生成し、アナログ回路に供給するシーンがある。本実施形態に係るＤ／Ａ変換装置では必要最小限な素子を用いて制御回路から制御パルスを与えることで所望の分解能にて参照電圧を生成できるため、このようなシーンに好適である。 When it is desired to generate an intermediate potential required in analog circuit design, there is a scene in which the voltage is divided by a resistor string type to generate a desired reference voltage and the voltage is supplied to the analog circuit. The D / A conversion device according to the present embodiment is suitable for such a scene because the reference voltage can be generated with a desired resolution by applying a control pulse from the control circuit using the minimum necessary elements.
次に説明を行う、第４の実施形態に係るＡ／Ｄ変換部は、図３のＡ／Ｄ変換部３００として用いることができる。この実施形態に係るＡ／Ｄ変換部は、１回の写像につき、複数ビット出力する。１回の写像演算につき、２ビット分の出力を行う場合、以下の式（７）を使用する。 The A / D conversion unit according to the fourth embodiment described below can be used as the A / D conversion unit 300 in FIG. The A / D converter according to this embodiment outputs a plurality of bits for each mapping. When outputting 2 bits per mapping operation, the following equation (7) is used.
式（７）のテント写像マップの幾何学的イメージは図３１に示すように、２つの山を持つようなテント写像になる。
Ｘｒの範囲が、
The geometrical image of the tent map of the expression (7) is a tent map having two mountains as shown in FIG.
The range of X r is
というように、式（７）の演算１回につき、ビット列を２ビット分出力して、分解能ビット数分を連続して、グレイコード（ディジタル値）を取得する構成を備えている。 As described above, a configuration is provided in which a bit string of 2 bits is output and the gray code (digital value) is acquired continuously for the number of resolution bits for each operation of the equation (7).
例えば、４ビットの分解能を有する構成とする場合には、図８に対応した初期値Ｘ０の１６種の範囲から、はじめに初期値 Ｘ０ から２ビット分を出力し、次に初期値 Ｘ０を用いて式（７）の演算を実行して得られたＸ１ から２ビット分を得て、合わせて４ビット分のグレイコード（ディジタル値）が得られるため、写像の演算は１回分を行うことで済む構成となっている。 For example, in the case of a configuration having a 4-bit resolution, first, two bits are output from the initial value X 0 from the 16 types of initial value X 0 corresponding to FIG. 8, and then the initial value X 0 is output. 2 bits are obtained from X 1 obtained by executing the operation of Expression (7) using, and a gray code (digital value) of 4 bits is obtained in total, so the mapping operation is performed once. It is configured so that it can be done.
図３２に、第４の実施形態に係るＡ／Ｄ変換部の構成図を示す。このＡ／Ｄ変換部は、制御部４１、アナログ演算回路４２、４３、４４及びスイッチＳＷ１〜ＳＷ６を備えている。制御部４１は、スイッチＳＷ１〜ＳＷ６のオンオフを制御する制御信号を作成すると共に、入力端子４０から到来する初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力するものである。 FIG. 32 shows a configuration diagram of the A / D conversion unit according to the fourth embodiment. The A / D conversion unit includes a control unit 41, analog arithmetic circuits 42, 43, 44 and switches SW1 to SW6. The control unit 41 includes a comparator that generates a control signal for controlling ON / OFF of the switches SW1 to SW6, and includes a comparator that compares the initial value and the operation result coming from the input terminal 40 with a threshold value according to the number of bits of the gray code. It outputs the code.
スイッチＳＷ１は、入力端子４０とアナログ演算回路４２との間の経路に設けられ、スイッチＳＷ２はアナログ演算回路４３の出力端子とアナログ演算回路４２の入力端子の間に設けられている。更に、スイッチＳＷ３は、アナログ演算回路４２の出力端子と出力端子４９との間の経路に設けられ、スイッチＳＷ４はアナログ演算回路４２の出力端子とアナログ演算回路４４の入力端子の間に設けられている。また、スイッチＳＷ５は、アナログ演算回路４３へレファレンス電圧０．７５［Ｖ］を与えるためのスイッチであり、スイッチＳＷ６は、アナログ演算回路４３へレファレンス電圧０．２５［Ｖ］を与えるためのスイッチである。 The switch SW1 is provided in the path between the input terminal 40 and the analog operation circuit 42, and the switch SW2 is provided between the output terminal of the analog operation circuit 43 and the input terminal of the analog operation circuit 42. Further, the switch SW3 is provided in the path between the output terminal of the analog operation circuit 42 and the output terminal 49, and the switch SW4 is provided between the output terminal of the analog operation circuit 42 and the input terminal of the analog operation circuit 44. There is. The switch SW5 is a switch for applying a reference voltage 0.75 [V] to the analog operation circuit 43, and the switch SW6 is a switch for applying a reference voltage 0.25 [V] to the analog operation circuit 43. is there.
アナログ演算回路４２は、入力された信号を４倍する回路であり、アナログ演算回路４３は入力信号Ｘｒ（Ｖｉｎ）を０．５ − Ｘｒ ｏｒ １．５ − Ｘｒとする一次式の計算を行う回路であり、アナログ演算回路４４は２を引く引き算を行う回路である。アナログ演算回路４４は、ダイオード接続したＮＭＯＳトランジスタ４４ａのドレインにＮＭＯＳトランジスタ４４ｂのドレインを接続し、この接続点を出力端子とした回路である。また、ＮＭＯＳトランジスタ４４ａのソースとゲートの接続点にスイッチＳＷ４が接続されて入力信号を取込可能とされている。ＮＭＯＳトランジスタ４４ｂのゲートには０．０［Ｖ］が与えられ、ＮＭＯＳトランジスタ４４ｂのソースには−２．０［Ｖ］が与えられている。 The analog operation circuit 42 is a circuit that multiplies the input signal by four, and the analog operation circuit 43 calculates a linear expression that sets the input signal X r (Vin) to 0.5 −X r or 1.5 −X r. The analog operation circuit 44 is a circuit for performing subtraction by subtracting 2. The analog operation circuit 44 is a circuit in which the drain of the NMOS transistor 44b is connected to the drain of the diode-connected NMOS transistor 44a, and this connection point is used as an output terminal. The switch SW4 is connected to the connection point between the source and the gate of the NMOS transistor 44a so that the input signal can be taken in. The gate of the NMOS transistor 44b is supplied with 0.0 [V], and the source of the NMOS transistor 44b is supplied with -2.0 [V].
制御部４１には、コンパレータＣＭＰ５１〜５３が備えられている。コンパレータＣＭＰ５１は、入力信号と閾値０．２５［Ｖ］とを比較するもので、その出力をインバータ４１ａにより反転させて“−０２５Ａ”を作成する。コンパレータＣＭＰ５２は、入力信号と閾値０．５［Ｖ］とを比較するもので、その出力“Ｈｉｇｈ０５”を作成する。“Ｈｉｇｈ０５”はスイッチＳＷ４に対する制御信号であり、“Ｈｉｇｈ０５”がＨレベルのときＳＷ４が閉成される。“Ｈｉｇｈ０５”をインバータ４１ｂにより反転させて“Ｌｏｗ０５”を作成する。“Ｌｏｗ０５”はスイッチＳＷ３に対する制御信号であり、“Ｌｏｗ０５”がＨレベルのときＳＷ３が閉成される。 The control unit 41 includes comparators CMP51 to 53. The comparator CMP51 compares the input signal with a threshold value of 0.25 [V], and the output thereof is inverted by the inverter 41a to create "-025A". The comparator CMP52 compares an input signal with a threshold value of 0.5 [V], and produces its output “High05”. "High05" is a control signal for the switch SW4, and when "High05" is at H level, SW4 is closed. "High05" is inverted by the inverter 41b to create "Low05". "Low05" is a control signal for the switch SW3, and when "Low05" is at H level, SW3 is closed.
コンパレータＣＭＰ５３は、入力信号と閾値０．７５［Ｖ］とを比較するもので、その出力“０７５−Ｄ”を作成する。“０７５−Ｄ”はスイッチＳＷ５に対する制御信号であり、“０７５−Ｄ”がＨレベルのときＳＷ５が閉成される。“Ｌｏｗ０５”とコンパレータＣＭＰ５１の出力をＡＮＤゲートにより論理積演算して“０２５−０５Ｂ”を作成する。“０２５−０５Ｂ”はスイッチＳＷ６に対する制御信号であり、“０２５−０５ＢがＨレベルのときＳＷ６が閉成される。 The comparator CMP53 compares an input signal with a threshold value of 0.75 [V], and produces its output "075-D". "075-D" is a control signal for the switch SW5, and when "075-D" is at H level, SW5 is closed. "Low05" and the output of the comparator CMP51 are AND-operated by the AND gate to generate "025-05B". “025-05B” is a control signal for the switch SW6, and when “025-05B is at H level, SW6 is closed.
コンパレータＣＭＰ５３の出力“０７５−Ｄ”とＡＮＤゲート４１ｃの出力信号“０２５−０５Ｂ”はＯＲゲート４１ｅにより論理和演算され、この論理和信号はＡＮＤゲート４１ｆによりクロック信号と論理積演算されスイッチＳＷ２の制御信号が作成される。スイッチＳＷ２の制御信号がＨレベルのときにスイッチＳＷ２が閉成される。 The output "075-D" of the comparator CMP53 and the output signal "025-05B" of the AND gate 41c are logically ORed by the OR gate 41e, and this logical OR signal is logically ANDed with the clock signal by the AND gate 41f. A control signal is created. When the control signal of the switch SW2 is at H level, the switch SW2 is closed.
また、ＡＮＤゲート４１ｄにより作成された信号“０５−０７５Ｃ”とインバータ４１ａの出力は、ＯＲゲート４１ｇにより論理和演算され、この論理和信号はＡＮＤゲート４１ｈによりクロック信号と論理積演算されスイッチＳＷ１の制御信号が作成される。スイッチＳＷ１の制御信号がＨレベルのときにスイッチＳＷ１が閉成される。 Further, the signal "05-075C" generated by the AND gate 41d and the output of the inverter 41a are logically ORed by the OR gate 41g, and this logical OR signal is logically ANDed with the clock signal by the AND gate 41h. A control signal is created. When the control signal of the switch SW1 is at H level, the switch SW1 is closed.
また制御部４１には、それぞれの一方の入力端子が接続されたＯＲゲート４１ｉ、４１ｊが備えられている。ＯＲゲート４１ｉに信号“０７５−Ｄ”と信号“０５−０７５Ｃ”とを与えてグレイコードの１ビット目の信号Ｇ１を得ると共に、ＯＲゲート４１ｊに信号“０２５−０５Ｂ”と信号“０５−０７５Ｃ”とを与えてグレイコードの２ビット目の信号Ｇ２を得るように構成されている。 Further, the control unit 41 is provided with OR gates 41i and 41j to which one of the input terminals is connected. The signal "075-D" and the signal "05-075C" are given to the OR gate 41i to obtain the signal G1 of the first bit of the gray code, and the signal "025-05B" and the signal "05-075C" are given to the OR gate 41j. Is given to obtain the second-bit signal G2 of the Gray code.
以上の通りに構成された第４の実施形態に係るＡ／Ｄ変換回路においては、入力端子４０へ入力される入力信号Ｘｒ（Ｖｉｎ）が、Ｘｒ＜０．２５のとき、スイッチＳＷ１、ＳＷ３が閉成されてＸｒ＋１＝４Ｘｒの写像演算が実行される。また、入力端子４０へ入力される入力信号Ｘｒ（Ｖｉｎ）が、０．２５≦Ｘｒ＜０．５のとき、スイッチＳＷ２、ＳＷ３、ＳＷ６が閉成されてＸｒ＋１＝２−４Ｘｒの写像演算が実行される。 In the A / D conversion circuit according to the fourth embodiment configured as described above, when the input signal X r (V in ) input to the input terminal 40 is X r <0.25, the switch SW1 , SW3 are closed and the mapping operation of X r + 1 = 4X r is executed. When the input signal X r (V in ) input to the input terminal 40 is 0.25 ≦ X r <0.5, the switches SW2, SW3, and SW6 are closed, and X r + 1 = 2−4X r. Is performed.
更に、入力端子４０へ入力される入力信号Ｘｒ（Ｖｉｎ）が、０．５≦Ｘｒ＜０．７５のとき、スイッチＳＷ１、ＳＷ４が閉成されてＸｒ＋１＝４Ｘｒ−２の写像演算が実行される。また、入力端子４０へ入力される入力信号Ｘｒ（Ｖｉｎ）が、０．７５≦Ｘｒのとき、スイッチＳＷ２、ＳＷ４、ＳＷ５が閉成されてＸｒ＋１＝４−４Ｘｒの写像演算が実行される。 Further, when the input signal X r (V in ) input to the input terminal 40 is 0.5 ≦ X r <0.75, the switches SW1 and SW4 are closed and X r + 1 = 4X r −2 is mapped. The calculation is executed. When the input signal X r (V in ) input to the input terminal 40 is 0.75 ≦ X r , the switches SW2, SW4, and SW5 are closed, and the mapping operation of X r + 1 = 4−4X r is performed. Executed.
第３の実施形態に係るＡ／Ｄ変換部では写像の反復毎に１ビットずつ出力しているが、式（７）を使用する本第４の実施形態に係るＡ／Ｄ変換部によれば、反復毎に２ビットずつ出力できるため、分解能のビット数が４とした場合、必要なクロック数は２でよい。第３の実施形態にあってはＡ／Ｄ変換に必要なクロック数が４であるのに対し、少ないクロックで済むことが分かる。 The A / D conversion unit according to the third embodiment outputs one bit for each iteration of mapping, but according to the A / D conversion unit according to the fourth embodiment using Expression (7). , 2 bits can be output for each iteration, so that when the number of resolution bits is 4, the required number of clocks is 2. In the third embodiment, the number of clocks required for A / D conversion is four, but it can be seen that a small number of clocks is sufficient.
本第４の実施形態に係るＡ／Ｄ変換部は、従来例に係るＡ／Ｄ変換回路が用いていたＤ／Ａ変換を使用せず、従来のパイプライン型Ａ／Ｄ変換回路が採用していた残差アンプや１ビット出力毎のサンプルホールドアンプを使用しない特徴を有している。更に本第４の実施形態に係るＡ／Ｄ変換部は、テント写像によるＡ／Ｄ変換において１回の写像で数ビットを出力できる写像関数を用意するので、フラッシュ型とパイプライン型を合わせたサブレンジ型のような、変換速度と回路面積、分解能精度のトレードオフ的な構成をとることが可能である。 The A / D conversion unit according to the fourth embodiment does not use the D / A conversion used in the A / D conversion circuit according to the conventional example, but employs the conventional pipeline type A / D conversion circuit. The feature is that the residual amplifier and the sample hold amplifier for each 1-bit output are not used. Further, the A / D conversion unit according to the fourth embodiment prepares a mapping function capable of outputting several bits in one mapping in the A / D conversion by the tent mapping, so that the flash type and the pipeline type are combined. It is possible to adopt a trade-off configuration of conversion speed, circuit area, and resolution accuracy like the subrange type.
また、本第４の実施形態に係るＡ／Ｄ変換部を用いて、例えば、分解能８ビットのＡ／Ｄ変換を行う装置を、図１４に示した第２の実施形態のような構成によって実現することができる。即ち、図１４に示すテント写像演算回路１−１〜１−３のそれぞれを図３２に記載の本実施形態に係るＡ／Ｄ変換部によって置換し、図１４のコンパレータＣＭＰを図３２に示す制御部４１によって置換することになる。すると、本実施形態に係るＡ／Ｄ変換部は、１つのＡ／Ｄ変換部のコンパレータ（オペアンプ）を５個含むから、テント写像演算回路１−１〜１−３の３回路で、合計５×３＝１５個である。また、制御部４１には、３個のコンパレータ（オペアンプ）が含まれるから１５＋３＝１８個となり、サンプルホールド１個を含めると合計１９個である。これに対し並列型（フラッシュ型）で同様の分解能が８ビット回路を作成する場合にはコンパレータを２５５個必要とすることから、本実施形態が遥かに少ない部品点数で同じ分解能の回路を実現することが可能である。 Further, by using the A / D conversion unit according to the fourth embodiment, for example, an apparatus for performing A / D conversion with 8-bit resolution is realized by the configuration like the second embodiment shown in FIG. can do. That is, each of the tent mapping operation circuits 1-1 to 1-3 shown in FIG. 14 is replaced by the A / D converter according to the present embodiment shown in FIG. 32, and the comparator CMP shown in FIG. 14 is controlled as shown in FIG. It will be replaced by the part 41. Then, since the A / D conversion unit according to the present embodiment includes five comparators (opamps) of one A / D conversion unit, there are three circuits of the tent mapping calculation circuits 1-1 to 1-3, and a total of five. × 3 = 15. Further, since the control unit 41 includes three comparators (opamps), the number is 15 + 3 = 18, and when one sample hold is included, the total is 19. On the other hand, in the case of forming a parallel type (flash type) 8-bit circuit with the same resolution, 255 comparators are required. Therefore, this embodiment realizes a circuit with the same resolution with a much smaller number of parts. It is possible.
なお、上記第４の実施形態に係るＡ／Ｄ変換部を用いる場合には、一度の演算で２ビットのグレイコードに基づき関数特定を行い、テント写像関数が４個の関数から構成されている場合であり、上記４個の関数による演算とは逆の演算を行う４個の逆演算回路により逆演算手段が構成されるＤ／Ａ変換部１００を用いることになる。即ち、上記第４の実施形態に係るＡ／Ｄ変換部に対応するＤ／Ａ変換部１００を構成し、これを用いればよい。 When the A / D converter according to the fourth embodiment is used, the function is specified based on the 2-bit Gray code by one operation, and the tent mapping function is composed of four functions. This is the case, and the D / A conversion unit 100 in which the inverse operation means is composed of four inverse operation circuits that perform the inverse operation of the operation by the above four functions is used. That is, the D / A conversion unit 100 corresponding to the A / D conversion unit according to the fourth embodiment may be configured and used.
次に、第５の実施形態に係るＡ／Ｄ変換部３００に適用される１回分演算部の説明を行う。式（１）の写像を１回分行う１回分演算部であるテント写像演算回路１を、既に図１２に示した。この図１２に示す反転増幅回路は負帰還型であり、“１ − Ｘｒ”を実行するが、応答時間（レイテンシ）が遅くなるという懸念と、複数段のカスケード接続を行う場合に、前段の回路に電流が生じることで演算精度に影響を及ぼす懸念を有している。そのため、上記反転増幅回路を例えばＮＭＯＳトランジスタを用いて構成することで、応答時間（レイテンシ）向上や演算精度向上、更に回路面積削減といった効果を上げることが期待できる。そこで、本実施形態のＡ／Ｄ変換回路では、テント写像式として、以下の式（８）を使用することができる。 Next, the one-time operation unit applied to the A / D conversion unit 300 according to the fifth embodiment will be described. FIG. 12 has already shown the tent mapping operation circuit 1 which is a one-time operation unit for performing one time of the mapping of the formula (1). The inverting amplifier circuit shown in FIG. 12 is a negative feedback type and executes “1-X r ”, but there is a concern that the response time (latency) will be delayed, and when a cascade connection of a plurality of stages is performed, There is a concern that calculation accuracy will be affected by the generation of current in the circuit. Therefore, by constructing the inverting amplifier circuit using, for example, an NMOS transistor, it is expected that the response time (latency) is improved, the calculation accuracy is improved, and the circuit area is reduced. Therefore, in the A / D conversion circuit of this embodiment, the following equation (8) can be used as the tent mapping equation.
図３３に、上記式（８）のテント写像マップの幾何学的イメージを示す。このテント写像マップはＶ字型のテント写像になり、値域［１，２］を反復する。Ｘｒの範囲が、
Ｘｒ＜１．５の時 ビット列 “１“
１．５≦Ｘｒの時 ビット列 “０“
を取得する。
FIG. 33 shows a geometric image of the tent map of the above formula (8). This tent map becomes a V-shaped tent map, and the range [1, 2] is repeated. The range of X r is
Bit string “1” when X r <1.5
When 1.5 ≦ X r Bit string “0”
To get.
式（８）を実現する場合、図３４に示す各初期値Ｘ０の範囲から写像を行い、グレイコードを生成し、バイナリ変換を行うことで、最終的なディジタル値を取得する。ところが、式（８）により上記のルールによってビット列を取得すると、図３４に示すように、バイナリ変換した値が降順（初期値Ｘ０の昇順と逆）に生成されてしまう。このため、最後にバイナリ変換した値を反転することで、最終的に適正なディジタル値（昇順）を得ることができる。 When Expression (8) is realized, mapping is performed from the range of each initial value X 0 shown in FIG. 34, a gray code is generated, and binary conversion is performed to obtain a final digital value. However, when the bit string is acquired by the above-mentioned rule by the equation (8), the binary-converted values are generated in descending order (the reverse order of the ascending order of the initial value X 0 ) as shown in FIG. 34. Therefore, by inverting the last binary-converted value, a proper digital value (ascending order) can be finally obtained.
図１２に示した反転増幅回路を、ＮＭＯＳトランジスタに置き換えて構成したテント写像演算回路５０を図３５に示す。この図３５に示すテント写像演算回路５０は、式（８）を実現する１回分演算部である。即ち、テント写像演算回路５０は、制御部５１、第１の演算回路であるアナログ演算回路５２、第２の演算回路であるアナログ演算回路５３、第３の演算回路であるアナログ演算回路５４、スイッチ群である（アナログ）スイッチＳＷ１、ＳＷ２を備えている。 FIG. 35 shows a tent mapping calculation circuit 50 configured by replacing the inverting amplifier circuit shown in FIG. 12 with an NMOS transistor. The tent mapping calculation circuit 50 shown in FIG. 35 is a one-time calculation unit that realizes Expression (8). That is, the tent mapping arithmetic circuit 50 includes a control unit 51, an analog arithmetic circuit 52 which is a first arithmetic circuit, an analog arithmetic circuit 53 which is a second arithmetic circuit, an analog arithmetic circuit 54 which is a third arithmetic circuit, and a switch. The group includes (analog) switches SW1 and SW2.
スイッチ群であるスイッチＳＷ１、ＳＷ２は、上記１回分演算部へ入力された信号を、上記第１の演算回路へ直接導くか、または、上記第２の演算回路を介して上記第１の演算回路へ導くか、経路を切り換えるスイッチ群である。 The switches SW1 and SW2, which are a group of switches, directly lead the signal input to the one-time arithmetic unit to the first arithmetic circuit, or the first arithmetic circuit via the second arithmetic circuit. It is a switch group that leads to or switches the route.
制御部５１は、上記１回分演算部へ入力された信号の大きさに基づき上記スイッチ群のオンオフを制御するものである。制御部５１には、入力信号をグレイコード（１ビット）に変換するコンパレータ（比較器）５６及びインバータ５１ａと、コンパレータ５６の出力に基づきスイッチＳＷ１、ＳＷ２を制御する制御信号を作成する論理回路５５により構成される。ここでは、論理回路５５は、ＡＮＤゲート５５ｂ、５５ｃ、ＯＲゲート５５ｄにより構成されている。論理回路５５の出力は、図１４に示したカスケード接続を利用する場合の次段へ送るクロック信号となる。 The control unit 51 controls ON / OFF of the switch group based on the magnitude of the signal input to the one-time operation unit. The control unit 51 includes a comparator (comparator) 56 that converts an input signal into a gray code (1 bit) and an inverter 51a, and a logic circuit 55 that creates a control signal that controls the switches SW1 and SW2 based on the output of the comparator 56. It is composed of Here, the logic circuit 55 is composed of AND gates 55b and 55c and an OR gate 55d. The output of the logic circuit 55 becomes a clock signal sent to the next stage when the cascade connection shown in FIG. 14 is used.
本実施形態では、テント写像関数が一次式に第１の定数を掛け、更に第２の定数を引く形式の関数であるため、アナログ演算回路５２を、上記第１の定数を掛ける演算を行う第１の演算回路として構成し、アナログ演算回路５３を、上記一次式の演算を行う第２の演算回路として構成し、更にアナログ演算回路５４を、上記第２の定数を引く演算を行う第３の演算回路として構成している。 In the present embodiment, the tent mapping function is a function of a form in which the first constant is multiplied by the linear expression and the second constant is further subtracted. Therefore, the analog arithmetic circuit 52 performs the operation of multiplying by the first constant. 1 as an arithmetic circuit, the analog arithmetic circuit 53 as a second arithmetic circuit for performing the operation of the above-described linear equation, and the analog arithmetic circuit 54 as a third arithmetic circuit for performing the operation of subtracting the second constant. It is configured as an arithmetic circuit.
アナログ演算回路（第１の演算回路）５２は、図１０に示したオペアンプ３０による非反転増幅回路のアナログ演算にて入力信号Ｘｒまたは３−Ｘｒに定数２を掛ける演算を行う。 The analog operation circuit (first operation circuit) 52 performs an operation of multiplying the input signal X r or 3-X r by a constant 2 by analog operation of the non-inverting amplifier circuit by the operational amplifier 30 shown in FIG. 10.
アナログ演算回路（第２の演算回路）５３は、Ｘｒ＜１．５の場合に、図３３に示す”１．５”を折り返すようにして、”３−Ｘｒ”の演算を、ＮＭＯＳトランジスタ５３ａ、５３ｂで構成した引き算回路で行うものである。ここでアナログ演算回路（第２の演算回路）５３は、図３６に示すように、ダイオード接続したＮＭＯＳトランジスタ５３ａのドレインに別のＮＭＯＳトランジスタ５３ｂを接続して構成される。ダイオード接続したＮＭＯＳトランジスタ５３ａのゲートとソースの接続点に電圧値Ｖｇｓが与えられている。上記別のＮＭＯＳトランジスタ５３ｂではゲートがＶｉｎに接続され、ソースがＶｓに接続されている。２つのＮＭＯＳトランジスタ５３ａ、５３ｂの接続点は出力端子であり、出力Ｖｏｕｔの電圧レベルは、“Ｖｏｕｔ＝Ｖｇｓ−Ｖｉｎ＋Ｖｓ（但しＶｉｎ≦Ｖｇｓ／２）”の関係にある。 When X r <1.5, the analog arithmetic circuit (second arithmetic circuit) 53 folds back “1.5” shown in FIG. 33 to perform the operation of “3-X r ” by the NMOS transistor. The subtraction circuit is composed of 53a and 53b. Here, the analog arithmetic circuit (second arithmetic circuit) 53 is configured by connecting another NMOS transistor 53b to the drain of the diode-connected NMOS transistor 53a, as shown in FIG. The voltage value Vgs is applied to the connection point between the gate and the source of the diode-connected NMOS transistor 53a. In the other NMOS transistor 53b, the gate is connected to Vin and the source is connected to Vs. The connection point between the two NMOS transistors 53a and 53b is an output terminal, and the voltage level of the output Vout has a relationship of “Vout = Vgs−Vin + Vs (where Vin ≦ Vgs / 2)”.
図３７に、図３６に示したＮＭＯＳトランジスタ５３ａ、５３ｂによる回路のＤＣ解析を行った結果を示す。この図３７では、Ｖｉｎを０．０［Ｖ］〜３．０［Ｖ］まで変化させた場合のＶｏｕｔの電圧レベルを示している。”Ｖｉｎ≦Ｖｇｓ／２（＝１．５［Ｖ］）”の範囲では、Ｖｏｕｔは１．５［Ｖ］を境にＶｉｎの電圧レベルに対して、Ｖｇｓ＝３．０［Ｖ］からの引き算を行った値が、図３７にリニアに現れている。なお、ＤＣ解析の電圧条件については、Ｖｇｓ＝３．０［Ｖ］、Ｖｓ＝０．０［Ｖ］である。 FIG. 37 shows the result of DC analysis of the circuit using the NMOS transistors 53a and 53b shown in FIG. In FIG. 37, the voltage level of Vout when Vin is changed from 0.0 [V] to 3.0 [V] is shown. In the range of “Vin ≦ Vgs / 2 (= 1.5 [V])”, Vout is a subtraction from Vgs = 3.0 [V] with respect to the voltage level of Vin at the boundary of 1.5 [V]. The value obtained by performing is shown linearly in FIG. The voltage conditions for DC analysis are Vgs = 3.0 [V] and Vs = 0.0 [V].
アナログ演算回路（第３の演算回路）５４は、アナログ演算回路（第２の演算回路）５３と構成は同じである。アナログ演算回路（第３の演算回路）５４では、アナログ演算回路（第１の演算回路）５２の出力信号を、ダイオード接続したＮＭＯＳトランジスタのゲートとソースの接続点に入力している。この構成により、アナログ演算回路（第３の演算回路）５４は入力から２を引く回路として機能する。 The analog arithmetic circuit (third arithmetic circuit) 54 has the same configuration as the analog arithmetic circuit (second arithmetic circuit) 53. In the analog arithmetic circuit (third arithmetic circuit) 54, the output signal of the analog arithmetic circuit (first arithmetic circuit) 52 is input to the connection point between the gate and the source of the diode-connected NMOS transistor. With this configuration, the analog arithmetic circuit (third arithmetic circuit) 54 functions as a circuit that subtracts 2 from the input.
図３５において電圧レベル入力Ｖｉｎに相当する“Ｘｒ”が、Ｘｒ＜１．５のとき制御部５１によりスイッチＳＷ２が閉成され、１．５≦Ｘｒのとき、スイッチＳＷ１が閉成される。以上の構成により、１．５≦Ｘｒのとき制御部５１によりスイッチＳＷ１が閉成（ＳＷ２は開放）され、アナログ演算回路５２とアナログ演算回路５４とが接続されて、Ｘｒ＋１＝“２Ｘｒ−２”の演算を行う回路が構成され、Ｘｒ＋１が得られる。一方、Ｘｒ＜１．５のとき制御部５１によりスイッチＳＷ２が閉成（ＳＷ１は開放）され、アナログ演算回路５３とアナログ演算回路５２とアナログ演算回路５４が接続されて、Ｘｒ＋１＝“２（３−Ｘｒ）−２（＝４−２Ｘｒ）”の演算を行う回路が構成され、Ｘｒ＋１が得られる。 In FIG. 35, when “X r ” corresponding to the voltage level input Vin is X r <1.5, the control unit 51 closes the switch SW2, and when 1.5 ≦ X r , the switch SW1 is closed. It With the above configuration, when 1.5 ≦ X r , the control unit 51 closes the switch SW1 (opens SW2), connects the analog operation circuit 52 and the analog operation circuit 54, and X r + 1 = “2X r A circuit for performing the operation of −2 ″ is configured, and X r + 1 is obtained. On the other hand, when X r <1.5, the switch SW2 is closed (SW1 is opened) by the control unit 51, the analog arithmetic circuit 53, the analog arithmetic circuit 52, and the analog arithmetic circuit 54 are connected, and X r + 1 = “2 A circuit that performs an operation of (3-X r ) -2 (= 4-2X r ) "is configured, and X r + 1 is obtained.
図３５に示した、第５の実施形態に係るＡ／Ｄ変換部に適用される１回分演算部は、図１２に示した１回分演算部と比較して、図１２の反転増幅回路により構成されるアナログ演算回路２３をＮＭＯＳトランジスタにより構成されるアナログ演算回路５３へ置き換えることで、応答時間（レイテンシ）向上、演算精度向上、また回路面積削減、といった効果が期待される。 The one-time operation unit applied to the A / D conversion unit according to the fifth embodiment shown in FIG. 35 is configured by the inverting amplifier circuit of FIG. 12 as compared with the one-time operation unit shown in FIG. By substituting the analog operation circuit 23 that is configured with the analog operation circuit 53 configured by an NMOS transistor, it is expected that the response time (latency) is improved, the operation accuracy is improved, and the circuit area is reduced.
次に、第６の実施形態に係るＡ／Ｄ変換部３００に適用される１回分演算部の説明を行う。図３８に、第６の実施形態に係るＡ／Ｄ変換部３００に適用される１回分演算部であるテント写像演算回路であるテント写像演算回路２０の回路図を示す。この１回分演算部であるテント写像演算回路２０は、図１２に示した１回分演算部に対して、図１２の反転増幅回路により構成されるアナログ演算回路２３をＰＭＯＳトランジスタ６３ａ、６３ｂによる構成で置き換えたものである。この１回分演算部であるテント写像演算回路２０は、式（１）の写像演算を行うものである。 Next, the one-time operation unit applied to the A / D conversion unit 300 according to the sixth embodiment will be described. FIG. 38 shows a circuit diagram of a tent mapping calculation circuit 20 which is a tent mapping calculation circuit which is a one-time calculation unit applied to the A / D conversion unit 300 according to the sixth embodiment. The tent mapping operation circuit 20 which is the one-time operation unit is different from the one-time operation unit shown in FIG. 12 in that the analog operation circuit 23 configured by the inverting amplifier circuit of FIG. 12 is configured by PMOS transistors 63a and 63b. It has been replaced. The tent mapping calculation circuit 20, which is the one-time calculation unit, performs the mapping calculation of Expression (1).
図１２のアナログ演算回路２３を、ＰＭＯＳトランジスタ６３ａ、６３ｂによる構成で置き換えたアナログ演算回路６３は、”１−Ｘｒ”を実行する引き算回路であり、図３９に示すように２個のＰＭＯＳトランジスタで構成される。図の下側に示されるＰＭＯＳトランジスタ６３ｂはソースとゲートがＶｓ＝０．０［Ｖ］に接続されている。このＰＭＯＳトランジスタ６３ｂのドレインには別のＰＭＯＳトランジスタ６３ａのドレインが接続されている。上記別のＰＭＯＳトランジスタ６３ａのソースから電源がＶｄｄ＝１．０［Ｖ］が供給され、そのＰＭＯＳトランジスタ６３ａのゲートに演算対象である入力電位レベルＶｉｎがＸｒとして供給されている。ソースとゲートがＶｓ＝０．０［Ｖ］に接続されたＰＭＯＳトランジスタ６３ｂのドレインからの出力電圧Ｖｏｕｔは、”Ｖｏｕｔ＝Ｖｄｄ−Ｖｉｎ（但しＶｄｄ／２≦Ｖｉｎ）“の関係である。 The analog operation circuit 63 in which the analog operation circuit 23 of FIG. 12 is replaced with a configuration of PMOS transistors 63a and 63b is a subtraction circuit that executes “1-X r ”, and as shown in FIG. Composed of. The PMOS transistor 63b shown on the lower side of the drawing has a source and a gate connected to Vs = 0.0 [V]. The drain of this PMOS transistor 63b is connected to the drain of another PMOS transistor 63a. Vdd = 1.0 [V] is supplied as the power source from the source of the another PMOS transistor 63a, and the input potential level Vin to be operated is supplied to the gate of the PMOS transistor 63a as X r . The output voltage Vout from the drain of the PMOS transistor 63b whose source and gate are connected to Vs = 0.0 [V] has a relationship of “Vout = Vdd−Vin (where Vdd / 2 ≦ Vin)”.
図４０に、図３９のＰＭＯＳトランジスタ６３ａ、６３ｂにより構成される回路のＤＣ解析を行った結果を示す。図４０には、入力電位レベルＶｉｎを０．０［Ｖ］〜１．０［Ｖ］まで変化させた場合における、出力電圧レベルＶｏｕｔの変化が示されている。”Ｖｄｄ／２（＝０．５［Ｖ］）≦Ｖｉｎ”の範囲では、Ｖｏｕｔは０．５［Ｖ］を境にＶｉｎの電圧レベルに対して、Ｖｄｄ＝１．０［Ｖ］からの引き算を行った値が、図４０にリニアに現れている。 FIG. 40 shows the result of DC analysis of the circuit composed of the PMOS transistors 63a and 63b in FIG. FIG. 40 shows a change in the output voltage level Vout when the input potential level Vin is changed from 0.0 [V] to 1.0 [V]. In the range of “Vdd / 2 (= 0.5 [V]) ≦ Vin”, Vout is a subtraction from Vdd = 1.0 [V] with respect to the voltage level of Vin with 0.5 [V] as a boundary. The value obtained by performing is shown linearly in FIG.
この第６の実施形態によれば、図３５に示した、第５の実施形態に係るＡ／Ｄ変換部３００に適用される１回分演算部同様に、図１２に示した１回分演算部に対して、図１２の反転増幅回路により構成されるアナログ演算回路２３をＰＭＯＳトランジスタ６３ａ、６３ｂによる構成で置き換え構成することで、応答時間（レイテンシ）向上や演算精度向上、また回路面積削減といった効果を上げることができる。 According to the sixth embodiment, similar to the one-time operation unit applied to the A / D conversion unit 300 according to the fifth embodiment shown in FIG. 35, the one-time operation unit shown in FIG. On the other hand, by replacing the analog operation circuit 23 including the inverting amplifier circuit of FIG. 12 with the configuration including the PMOS transistors 63a and 63b, it is possible to improve the response time (latency), the operation accuracy, and the circuit area. Can be raised.
なお、上記第５、第６の実施形態に係るＡ／Ｄ変換部を用いる場合には、一度の演算で１ビットのグレイコードに基づき関数特定を行い、テント写像関数が２個の関数から構成されている場合であり、上記２個の関数による演算とは逆の演算を行う２個の逆演算回路により逆演算手段が構成されるＤ／Ａ変換部１００を用いることになる。即ち、上記第５、第６の実施形態に係るＡ／Ｄ変換部に対応するＤ／Ａ変換部１００を構成し、これを用いればよい。 When the A / D converters according to the fifth and sixth embodiments are used, the function is specified based on the 1-bit Gray code by one operation, and the tent mapping function is composed of two functions. In this case, the D / A conversion unit 100 is used, which has an inverse operation means composed of two inverse operation circuits that perform an operation opposite to the operation by the above two functions. That is, the D / A converter 100 corresponding to the A / D converters according to the fifth and sixth embodiments may be configured and used.
以上に説明した各実施形態に係るＤ／Ａ変換部１００とＡ／Ｄ変換部３００のいずれを用いる場合においても、アナログメモリ部２００は図３に示したサンプルホールドアンプを用いることができる。このアナログメモリ部２００は、出力端子を反転入力端子へフィードバック接続したサンプルホールドアンプ２０１により構成され、そのサンプルホールドアンプ２０１の非反転入力端子にはＤ／Ａ変換部１００の出力信号が与えられる。また、サンプルホールドアンプ２０１の非反転入力端子とグラウンドの間にはコンデンサが接続されている。更に、サンプルホールドアンプ２０１の出力はスイッチＳＷを介してＡ／Ｄ変換部３００に接続されている。 In either case of using the D / A conversion unit 100 or the A / D conversion unit 300 according to each embodiment described above, the analog memory unit 200 can use the sample hold amplifier shown in FIG. The analog memory unit 200 is composed of a sample hold amplifier 201 whose output terminal is feedback-connected to an inverting input terminal, and an output signal of the D / A conversion unit 100 is given to a non-inverting input terminal of the sample hold amplifier 201. Further, a capacitor is connected between the non-inverting input terminal of the sample hold amplifier 201 and the ground. Further, the output of the sample hold amplifier 201 is connected to the A / D conversion unit 300 via the switch SW.
上記のサンプルホールドアンプ２０１によりＮビット分のデータを記憶保持する場合は、保持する電圧の最小振れのΔＶを、Ｄ／Ａ変換により得られたアナログ電圧値を中央値として、Δ１／２Ｎ＋１前後の振れとなるように設定すると好適である。この振れの範囲内に測定限界が保証できる電圧値を収めることにより、正確なデータ読み出しが可能である。 When N bits of data are stored and held by the sample hold amplifier 201, ΔV of the minimum fluctuation of the voltage to be held is about Δ1 / 2 N + 1 with the analog voltage value obtained by D / A conversion as the median value. It is preferable to set so as to cause the fluctuation of. Accurate data reading is possible by keeping the voltage value that can guarantee the measurement limit within the range of this fluctuation.
サンプルホールドアンプ２０１を、ＭＯＳトランジスタを用いて構成したものを、図４１に示す。ＰＭＯＳを４つとＮＭＯＳを６つで構成することができ、ＭＯＳトランジスタの合計は１０個になる。 FIG. 41 shows a configuration of the sample hold amplifier 201 using MOS transistors. Four PMOSs and six NMOSs can be configured, and the total number of MOS transistors is 10.
一方、ディジタルによる記憶保持で例えば８ビット分記憶する構成としては、８個分のＤフリップフロップ（レジスタ）を用意する必要がある。図４２に、一般的なＤフリップフロップにより構成した１ビット分を記憶保持する回路を示す。１ビット分を記憶保持するために、ＮＡＮＤ回路が８つ、インバータが２つ必要である。 On the other hand, in order to store, for example, 8 bits by digital storage, it is necessary to prepare 8 D flip-flops (registers). FIG. 42 shows a circuit configured to store and hold one bit constituted by a general D flip-flop. To store and hold one bit, eight NAND circuits and two inverters are required.
これを、ＭＯＳトランジスタレベルに分解すると、ＮＡＮＤはＰＭＯＳ２つとＮＭＯＳ２つで構成され、インバータはＰＭＯＳ１つとＮＭＯＳ１で構成される。従って、ＭＯＳトランジスタの数は、８ｘ４＋２ｘ２＝３６個となり、８ビット保存する構成では、３６ｘ８＝２８８個のＭＯＳトランジスタで構成する必要がある。またレジスタに保存して取り出す動作について、より大きい記憶容量と高速動作が要求される場合、制御する回路も大がかりになりタイミングを合わせるチューニングコストが大きくなる。 When decomposed into MOS transistor levels, the NAND is composed of two PMOSs and two NMOSs, and the inverter is composed of one PMOS and one NMOS1. Therefore, the number of MOS transistors is 8x4 + 2x2 = 36, and in the configuration of storing 8 bits, it is necessary to configure with 36x8 = 288 MOS transistors. Further, when a larger storage capacity and a high-speed operation are required for the operation of storing and retrieving in the register, the circuit for controlling becomes large and the tuning cost for timing adjustment becomes large.
これに対し、サンプルホールドアンプ２０１による構成では、サンプルホールドアンプ２０１を１つ用意すれば８ビット分をＤ／Ａ変換後にアナログ電圧値として記憶できるため、トランジスタ数を大幅に削減できる効果が考えられる。また、ＭＯＳトランジスタのＷ／Ｌ［ｕｍ］サイズを設定する必要はあるが、８ビットの情報量を保存したい場合、数の面ではサンプルホールドアンプ２０１によるアナログ量で保存する構成が記憶素子部の素子数を少なくできる。 On the other hand, in the configuration of the sample-hold amplifier 201, if one sample-hold amplifier 201 is prepared, 8 bits can be stored as an analog voltage value after D / A conversion, so that the number of transistors can be significantly reduced. .. In addition, although it is necessary to set the W / L [um] size of the MOS transistor, when it is desired to store an 8-bit information amount, the number of bits of the sample-hold amplifier 201 is an analog amount in the storage element section. The number of elements can be reduced.
しかしながらサンプルホールドアンプ２０１は、時間経過に伴って電圧レベルが電荷漏れにより変化する性質があるため、ある時間内に電圧レベルの揺れがΔ１／２Ｎ＋１前後以内を保証できるといった一時的にデータを保存する用途に好適である。 However, since the sample-hold amplifier 201 has a property that the voltage level changes due to charge leakage with the passage of time, the fluctuation of the voltage level can be guaranteed within Δ1 / 2 N + 1 within a certain time, and the data is temporarily stored. Suitable for use in
本実施形態に係る一時記憶バッファ装置は、例えばキャッシュレジスタを備える半導体メモリシステムに適用すると好適である。係る半導体メモリシステムは、リードクロック信号が出力開始となってからデータが出力されるまでの応答時間（レイテンシ）を良くするために次の通りの工夫がされている。具体的には、リードコマンドとアドレスの入力時に内部クロックを生成させて、上記アドレスで指定された所望のデータを記憶保持するセル部からキャッシュレジスタへ予め読み込んでおく。即ち、実際にリードクロック信号が出力開始となったときに、上記キャッシュレジスタから即座に上記所望のデータを出力できるように、一時的にデータをキャッシュレジスタ保存しておくものである。 The temporary storage buffer device according to this embodiment is suitable for application to, for example, a semiconductor memory system including a cash register. Such a semiconductor memory system is devised as follows in order to improve the response time (latency) from the start of output of the read clock signal to the output of data. Specifically, an internal clock is generated at the time of inputting a read command and an address, and the desired data designated by the address is read in advance from the cell unit that stores and holds it into the cache register. That is, the data is temporarily stored in the cache register so that the desired data can be immediately output from the cache register when the output of the read clock signal is actually started.
具体例として図４３に上記構成を採用した半導体メモリシステムの構成図を示し、図４４にデータのリード時の各信号のタイミングダイアグラムを示す。ＴＷ１によってリードコマンド信号が出力されるとき（こと）を示し、ＴＷ２によって読み出すべき所望のデータの保存アドレス（保存先アドレス）を指定入力されるとき（こと）を示す。このＴＷ１とＴＷ２とをトリガとして、制御回路がＴＷ３により示すように内部クロックを生成して、図４３のメモリセル部からデータレジスタへデータを読み出し、更に、キャッシュレジスタへ転送しておく。つまり、ＴＷ１とＴＷ２のときに、後に生じるリードクロック信号の出力開始のタイミングを受けて即座にデータを外部Ｉ／Ｏピンに出力させることを可能とするための処理が行われる。 As a specific example, FIG. 43 shows a configuration diagram of a semiconductor memory system adopting the above configuration, and FIG. 44 shows a timing diagram of each signal at the time of reading data. This indicates when the read command signal is output by TW1 and when the storage address (storage destination address) of the desired data to be read is input by TW2. Using the TW1 and TW2 as a trigger, the control circuit generates an internal clock as indicated by TW3, reads the data from the memory cell portion of FIG. 43 to the data register, and further transfers the data to the cache register. That is, at the time of TW1 and TW2, a process for enabling the data to be immediately output to the external I / O pin at the timing of the output start of the read clock signal that occurs later is performed.
図４３において、データの内部バス配線がＴＷ３により指示されているＤ１，Ｄ２，Ｄ３，Ｄ４に対応し、図４４ではＴＷ３により指示される連続した６ビット分のデータがそれぞれの内部バス配線へ出力されることを示している。即ち、バス配線は４本であり、各６ビットであるため、合計２４ビット分のデータが図４３のキャッシュレジスタに一時記憶される例となっている。最終的には、図４３と図４４におけるＴＷ４によって示されるリードクロック信号の出力開始を受けて、キャッシュレジスタから外部Ｉ／Ｏにデータが出力（データリード）される（図４４の”ａ”）。 In FIG. 43, internal bus lines for data correspond to D1, D2, D3 and D4 designated by TW3, and in FIG. 44, continuous 6-bit data designated by TW3 is output to each internal bus line. Is shown to be done. That is, since there are four bus lines and each has 6 bits, a total of 24 bits of data is temporarily stored in the cache register of FIG. 43. Finally, in response to the output start of the read clock signal indicated by TW4 in FIGS. 43 and 44, the data is output (data read) from the cache register to the external I / O (“a” in FIG. 44). ..
また、リードクロック信号が出力開始されると、同時に次に読み出すべきデータをデータレジスタからキャッシュレジスタに読み込む（図４４の”ｂ”）。つまり、リードクロック信号の出力開始を受けて、キャッシュレジスタから外部Ｉ／Ｏにデータが出力されているタイミングでは同時に、外部Ｉ／Ｏに出力済みのキャッシュレジスタ部分は新しいデータに書き換えがなされている。このようにして図４３のシステムでは、緩衝記憶としてキャッシュレジスタが入力と出力を同時に行う処理に用いられる。 Further, when the output of the read clock signal is started, at the same time, the data to be read next is read from the data register into the cache register (“b” in FIG. 44). That is, at the timing at which data is output from the cache register to the external I / O in response to the start of output of the read clock signal, the cache register portion already output to the external I / O is rewritten with new data. .. In this way, in the system of FIG. 43, the cache register is used as a buffer memory for the process of simultaneously performing input and output.
上記のメモリシステムに本発明の実施形態の一次記憶バッファ装置を次のように適用することができる。即ち、図４３のキャッシュレジスタを、図３に示したＤ／Ａ変換部１００とアナログメモリ部２００とＡ／Ｄ変換部３００により構成される一次記憶バッファ装置に置き換える。具体的には、図４３における内部バス配線Ｄ１，Ｄ２，Ｄ３，Ｄ４の各々に対応して図３に示す装置がそれぞれ１基ずつ割り当てられる。つまり、合計４基の一次記憶バッファ装置がキャッシュレジスタ部に設置される。 The primary storage buffer device of the embodiment of the present invention can be applied to the above memory system as follows. That is, the cash register in FIG. 43 is replaced with the primary storage buffer device including the D / A conversion unit 100, the analog memory unit 200, and the A / D conversion unit 300 shown in FIG. Specifically, one device shown in FIG. 3 is assigned to each of the internal bus wirings D1, D2, D3, D4 in FIG. That is, a total of four primary storage buffer devices are installed in the cash register unit.
図４４のＴＷ３のように連続したビット列が６ビット分を反復型Ｄ／Ａ変換部１００（図２５）によりアナログ電圧に変換し、サンプルホールドアンプ２０１に、キャッシュレジスタへ記憶した６ビット分の情報をアナログ信号として保持させる。図４３と図４４のＴＷ４により指示されるように、リードクロック信号を受けて、Ａ／Ｄ変換部３００（図１２）によりディジタルデータを外部Ｉ／Ｏに出力する。 As in TW3 in FIG. 44, a 6-bit continuous bit string is converted into an analog voltage by the repetitive D / A conversion unit 100 (FIG. 25), and the sample hold amplifier 201 stores the 6-bit information stored in the cash register. Is held as an analog signal. As indicated by TW4 in FIGS. 43 and 44, the read clock signal is received and the A / D conversion unit 300 (FIG. 12) outputs digital data to the external I / O.
この場合において注意すべきポイントを指摘する。テント写像型Ｄ／Ａ変換では最後にＤ／Ａ変換を行ったビット値から、Ａ／Ｄ変換部３００より出力されるため、Ｄ／Ａ変換時には、最終的に始めに出力すべきデータが最後に出力されるようにＬＩＦＯ（Ｌａｓｔ ｉｎ Ｆａｓｔ ｏｕｔ）にする。図４４の例では、内部バス配線Ｄ１では始めの６ビットは”０１０１０１”の順番でＤ／Ａ変換し、Ａ／Ｄ変換出力すると”１０１０１０”の順番で外部出力のＩＯ＜１＞まで出力される。 In this case, points to be noted are pointed out. In the tent mapping type D / A conversion, since the bit value that has been finally D / A converted is output from the A / D conversion unit 300, the data that should be output at the beginning is the last data when the D / A conversion is performed. To LIFO (Last in Fast out). In the example of FIG. 44, in the internal bus wiring D1, the first 6 bits are D / A converted in the order of “010101”, and when A / D converted and output, the IO <1> of the external output is output in the order of “101010”. It
リードクロック信号が入力されると、Ａ／Ｄ変換部３００からデータを出力と同時に、データキャッシュから新しいデータがキャッシュレジスタに入力されてくるが、Ａ／Ｄ変換出力と同時に新しい入力データをＤ／Ａ変換にて計算する。図４４の例においては、６ビット分をアナログ電圧レベルに変換し、記憶保持部のサンプルホールドアンプ２０１に渡す。Ａ／Ｄ変換の出力とＤ／Ａ変換の入力処理を任意のビット量分の単位で並列処理することで、データが途切れることなく連続したビット列の緩衝記憶バッファとして使用することができる。 When the read clock signal is input, new data is input from the data cache to the cache register at the same time as the data is output from the A / D conversion unit 300. Calculate by A conversion. In the example of FIG. 44, 6 bits are converted into an analog voltage level and passed to the sample hold amplifier 201 of the memory holding unit. By parallelly processing the output of the A / D conversion and the input processing of the D / A conversion in units of arbitrary bit amounts, the data can be used as a buffer storage buffer of a continuous bit string without interruption.
以上の例で示したようにテント写像型Ａ／Ｄ変換とＤ／Ａ変換では、反復演算によりＡ／Ｄ変換とＤ／Ａ変換を行うため、少ない記憶素子数で、連続したデータの緩衝記憶に好適である。また電圧レベルのみでなく磁力や抵抗などを利用したアナログ量に対して、本実施形態に係る一時記憶バッファ装置を適用することで記憶領域の面積、また消費電流を低減させることが期待できる。 As shown in the above example, in the tent mapping type A / D conversion and D / A conversion, since A / D conversion and D / A conversion are performed by iterative operations, buffer storage of continuous data is performed with a small number of storage elements. Suitable for Further, by applying the temporary storage buffer device according to the present embodiment to an analog amount using not only the voltage level but also magnetic force, resistance, etc., it can be expected to reduce the area of the storage region and the current consumption.
１ テント写像演算回路
２ サンプルホールドアンプ
３ バイナリ変換回路
４ 出力バッファ
５ 制御部
１１ サンプルホールド手段
１２ 演算手段
１３ 変換手段
２０ テント写像演算回路
２１ 制御部
２２、２３ アナログ演算回路
２４ コンパレータ
２５ 論理回路
３０、３１ オペアンプ
３２ レジスタ
３８ サンプルホールドアンプ
４１、５１ 制御部
４２、４３、４４ アナログ演算回路
５０ テント写像演算回路
５２、５３、５４ アナログ演算回路
１００ Ａ／Ｄ変換部
１１０ Ｂ／Ｇ変換回路
１２０、１２０Ａ 逆演算手段
１２１ 逆演算回路
１２３、１２５ サンプルホールドアンプ
１４０ 制御手段
１４１、１４１Ａ、１４１Ｂ 制御回路
１４２ サンプルホールドアンプ
２００ アナログメモリ部
２０１ サンプルホールドアンプ
３００ Ｄ／Ａ変換部
DESCRIPTION OF SYMBOLS 1 tent map calculation circuit 2 sample hold amplifier 3 binary conversion circuit 4 output buffer 5 control part 11 sample hold means 12 calculation means 13 conversion means 20 tent map calculation circuit 21 control parts 22, 23 analog calculation circuit 24 comparator 25 logic circuit 30, 31 operational amplifier 32 register 38 sample hold amplifier 41, 51 control unit 42, 43, 44 analog operation circuit 50 tent mapping operation circuit 52, 53, 54 analog operation circuit 100 A / D conversion unit 110 B / G conversion circuit 120, 120A reverse Operation means 121 Inverse operation circuits 123 and 125 Sample and hold amplifier 140 Control means 141, 141A and 141B Control circuit 142 Sample and hold amplifier 200 Analog memory section 201 Sample and hold amplifier 300 D / A conversion section
Claims (18)
前記Ｄ／Ａ変換部により得られたアナログデータを一時記憶するアナログメモリ部と、
前記アナログメモリ部からアナログデータを取り出し前記処理ステップを繰り返し実行してディジタルデータを得るＡ／Ｄ変換部と
を具備することを特徴とする一時記憶バッファ装置。 Each operation of the above repetition is performed for the gray code of the number of bits obtained by repeatedly executing the processing step of comparing the operation result obtained by performing the operation of the tent mapping function on the analog data with the predetermined threshold value to obtain the predetermined bit. A D / A conversion unit that performs analog processing by performing processing reverse to the steps;
An analog memory section for temporarily storing the analog data obtained by the D / A conversion section;
A temporary storage buffer device, comprising: an analog-to-digital conversion unit that extracts analog data from the analog memory unit and repeatedly executes the processing steps to obtain digital data.
Ａ／Ｄ変換の対象信号をサンプルホールドするサンプルホールド手段と、
サンプルホールドされた信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力する演算手段と、
前記演算手段により得られるグレイコードをバイナリコードに変換する変換手段と
を具備することを特徴とする請求項１に記載の一時記憶バッファ装置。 The A / D converter is
Sample-hold means for sample-holding a signal to be A / D converted,
Computation means for performing a gray-code analog operation on the sample-held signal and providing a gray code with a comparator for comparing the initial value and the computation result with a threshold value according to the number of bits of the gray code,
The temporary storage buffer device according to claim 1, further comprising: a conversion unit that converts the Gray code obtained by the calculation unit into a binary code.
前記演算手段を、テント写像のアナログ演算を１回分行う１回分演算部を複数カスケード接続して構成し、
上流側に位置する１回分演算部の演算結果を次段の１回分演算部へ順送りして演算を行い、
各１回分演算部の出力に基づき所定ビットのＡ／Ｄ変換出力を得ることを特徴とする請求項２に記載の一時記憶バッファ装置。 In the A / D converter,
The arithmetic means is configured by cascade-connecting a plurality of one-time arithmetic units for performing one analog arithmetic operation of the tent map,
The calculation result of the one-time calculation unit located on the upstream side is sequentially sent to the one-time calculation unit of the next stage to perform the calculation,
The temporary storage buffer device according to claim 2, wherein an A / D conversion output of a predetermined bit is obtained based on the output of each one-time operation unit.
前記演算手段を、テント写像のアナログ演算を１回分行う１回分演算部と、該１回分演算部の出力を入力へフィードバックする経路により構成し、
前記１回分演算部の１回演算毎の出力を蓄積するバッファを設け、
前記演算手段において、前記１回分演算部により演算を所定回繰り返して行い、前記バッファから所定ビットのＡ／Ｄ変換出力を得ることを特徴とする請求項２に記載の一時記憶バッファ装置。 In the A / D converter,
The calculation means is configured by a one-time calculation unit that performs one analog calculation of the tent map and a path that feeds back the output of the one-time calculation unit to an input.
A buffer for accumulating the output for each operation of the one-time operation unit is provided,
3. The temporary storage buffer device according to claim 2, wherein in the operation means, the one-time operation unit repeatedly performs an operation a predetermined number of times to obtain an A / D conversion output of a predetermined bit from the buffer.
前記１回分演算部は、１ビットまたは２ビット以上の所定ビットを出力することを特徴とする請求項３または４に記載の一時記憶バッファ装置。 In the A / D converter,
The temporary storage buffer device according to claim 3 or 4, wherein the one-time operation unit outputs one bit or a predetermined bit of two or more bits.
テント写像関数が一次式に定数を掛ける形式の関数であり、
前記１回分演算部には、
前記定数を掛ける演算を行う第１の演算回路と、
前記一次式の演算を行う第２の演算回路と、
前記１回分演算部へ入力された信号を、前記第１の演算回路へ直接導くか、または、前記第２の演算回路を介して前記第１の演算回路へ導くか、経路を切り換えるスイッチ群と、
前記１回分演算部へ入力された信号の大きさに基づき前記スイッチ群のオンオフを制御する制御部と
を備えることを特徴とする請求項３乃至５のいずれか１項に記載の一時記憶バッファ装
置。 In the A / D converter,
The tent mapping function is a function of the form in which a constant is multiplied by a linear expression,
In the one-time operation unit,
A first arithmetic circuit for performing an arithmetic operation for multiplying the constant;
A second arithmetic circuit for performing the operation of the linear equation,
A switch group for switching a path, whether the signal input to the one-time arithmetic unit is directly guided to the first arithmetic circuit or is guided to the first arithmetic circuit via the second arithmetic circuit; ,
6. The temporary storage buffer device according to claim 3, further comprising: a control unit that controls ON / OFF of the switch group based on a magnitude of a signal input to the one-time operation unit. ..
第１の演算回路と第２の演算回路は、オペアンプ或いはＮＭＯＳトランジスタにより構成されていることを特徴とする請求項６に記載の一時記憶バッファ装置。 In the A / D converter,
The temporary storage buffer device according to claim 6, wherein the first arithmetic circuit and the second arithmetic circuit are configured by operational amplifiers or NMOS transistors.
第１の演算回路と第２の演算回路は、オペアンプ或いはＰＭＯＳトランジスタにより構成されていることを特徴とする請求項６に記載の一時記憶バッファ装置。 In the A / D converter,
The temporary storage buffer device according to claim 6, wherein the first arithmetic circuit and the second arithmetic circuit are configured by operational amplifiers or PMOS transistors.
前記１回分演算部には、
所定数を減算する第３の演算回路が備えられていることを特徴とする請求項６乃至８のいずれか１項記載の一時記憶バッファ装置。 In the A / D converter,
In the one-time operation unit,
9. The temporary storage buffer device according to claim 6, further comprising a third arithmetic circuit that subtracts a predetermined number.
制御部は、比較器を含んで構成されることを特徴とする請求項６乃至９のいずれか１項に記載の一時記憶バッファ装置。 In the A / D converter,
10. The temporary storage buffer device according to claim 6, wherein the control unit is configured to include a comparator.
アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換部であり、
前記演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う制御手段と、
前記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う逆演算手段と
を具備し、
前記制御手段は、最終段から初段に向かって順次に関数を特定し、
前記逆演算手段は、前記制御手段により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、前記制御手段により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御することを特徴とする請求項１乃至１０のいずれか１項に記載の一時記憶バッファ装置。 The D / A converter is
The gray code generated by A / D conversion in which a gray code is generated at a predetermined stage in accordance with the magnitude relation between a calculation result obtained by performing calculation of analog data by a tent mapping function and a predetermined threshold is A D / A converter that converts data,
Control means for performing a function specifying process for specifying each function used when generating the gray code, based on the gray code generated for each operation,
An inverse operation means for performing an inverse operation on the operation result of each stage based on the function specified by the control means, and performing an inverse operation process to obtain an operation result of the preceding stage,
The control means sequentially identifies the function from the final stage to the first stage,
When the function is first identified by the control unit, the inverse operation unit performs the inverse operation of the first stage on the operation result of the final stage based on the identified function to obtain the inverse operation result of the previous stage. Then, when a function is next specified by the control means, a second-stage inverse operation based on the specified function is applied to the first-stage inverse operation result to obtain a further previous-stage inverse operation result. 11. Then, the inverse calculation process is repeated in the same manner as described above, and control is performed so that the finally obtained result of the inverse calculation process is output as analog data. Temporary storage buffer device.
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行い、
前記逆演算手段は、前記第ｎ段目演算結果、ｎ−１、・・・、１段目の逆演算結果を前記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目逆演算結果を得るようにする逆演算処理を行う
ことを特徴とする請求項１１に記載の一時記憶バッファ装置。 In the D / A converter,
The control means is generated from the n-th (integer of 1 or more), n-1, ... , N-th, n-1 used when the first-stage gray code is generated based on the first-stage gray code. , ... Performs the function identification process that identifies the first-stage function,
The inverse calculation means performs the inverse calculation based on the n-th, n-1, ..., First-stage function with the n-th stage calculation result, n-1, ..., The first-stage inverse calculation result. 12. The temporary storage buffer device according to claim 11, wherein the inverse operation processing is performed so as to obtain the first-stage inverse operation result by the n-1, n-2, ...
前記逆演算手段は、前記テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に、前記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成
されており、
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、前記Ｎ個の逆演算回路のいずれかを選択して、前記第ｎ、ｎ−１、・・・、１段目演算結果を前記選択した逆演算回路に適用することにより第ｎ−１、ｎ−２、・・・、１段目演算結果を得るように制御すると共に、この第ｎ−１、ｎ−２、・・・、１段目演算結果を前記Ｎ個の逆演算回路へ入力し、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで繰り返し演算制御を行う制御手段を構成し、
最終的に得られた逆演算処理の結果をアナログデータとして出力することを特徴とする請求項１２に記載の一時記憶バッファ装置。 In the D / A converter,
When the tent mapping function is composed of N (integer of 2 or more) functions, the inverse operation means uses N inverse operation circuits that perform an operation reverse to the operation by the N functions. Is configured,
The control means is generated from the n-th (integer of 1 or more), n-1, ... , Nth, n-1, ..., 1st stage based on the gray code of the 1st stage By applying the calculation result to the selected inverse calculation circuit, control is performed so as to obtain the calculation result of the first stage n−1, n−2, ... .... The control means for inputting the operation result of the first stage to the N inverse operation circuits and repeatedly performing operation control until the number of operations n performed during the A / D conversion is configured.
The temporary storage buffer device according to claim 12, wherein the finally obtained result of the inverse calculation process is output as analog data.
前記Ｎ個の逆演算回路の出力を、最終出力とするか、前記Ｎ個の逆演算回路の入力へフィードバックするかを切り換えるスイッチを備え、
前記制御手段が前記スイッチを切り換えることにより、前記Ａ／Ｄ変換の際に行われた演算回数ｎだけ繰り返し演算制御を行うことを特徴とする請求項１３に記載の一時記憶バッファ装置。 In the D / A converter,
A switch for switching the output of the N inverse operation circuits to the final output or feeding back to the input of the N inverse operation circuits;
14. The temporary storage buffer device according to claim 13, wherein the control unit switches the switch to perform repeated calculation control for the number of calculations n performed in the A / D conversion.
前記Ｎ個の逆演算回路がｎ段カスケード接続され、
前記制御手段は、各ｎ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｎ段間の信号の送出制御とを行うことを特徴とする請求項１３に記載の一時記憶バッファ装置。 In the D / A converter,
The N inverse operation circuits are cascade-connected in n stages,
It is characterized in that the control means performs control to select any one of the N inverse operation circuits in the N inverse operation circuits of each n stages and a signal transmission control between the n stages. The temporary storage buffer device according to claim 13.
前記Ｎ個の逆演算回路がｋ（ｎ＝ｋ×ｍ：ｋ，ｍは、整数）段カスケード接続され、
第ｋ段目の前記Ｎ個の逆演算回路の出力を、最終出力とするか、第１段目の前記Ｎ個の逆演算回路の入力へフィードバックするか、を切り換えるスイッチを備え、
前記制御手段は、各ｋ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｋ段間の信号の送出制御とを行うと共に、前記スイッチを切り換えることにより、前記ｋ段カスケード接続された前記Ｎ個の逆演算回路においてｍ回の繰り返し演算が行われるように制御を行うことを特徴とする請求項１３に記載の一時記憶バッファ装置。 In the D / A converter,
The N inverse operation circuits are cascade-connected in k (n = k × m: k, m is an integer) stages,
A switch for switching the output of the N number of inverse operation circuits of the kth stage to the final output or feeding back to the input of the N number of inverse operation circuits of the first stage,
The control means controls which of the N inverse operation circuits is to be selected among the N inverse operation circuits of each k stage, and controls the transmission of a signal between k stages, and the switch is turned on. 14. The temporary storage buffer device according to claim 13, wherein the temporary storage buffer device is controlled by performing switching so that m number of repetitive operations are performed in the N inverse operation circuits cascade-connected to the k stages.
Ｎが２であり、
一方の逆演算回路がＸｉ＝Ｘｉ＋１／２の計算を行う回路であり、
他方の逆演算回路がＸｉ＝１−（Ｘｉ＋１／２）の計算を行う回路であることを特徴とする請求項１４乃至１６のいずれか１項に記載の一時記憶バッファ装置。 In the D / A converter,
N is 2,
One of the inverse operation circuits is a circuit that calculates Xi = Xi + 1/2,
The temporary storage buffer device according to any one of claims 14 to 16, wherein the other inverse operation circuit is a circuit that performs a calculation of Xi = 1- (Xi + 1/2).
前記Ｎ個の逆演算回路の出力端には、サンプルホールドアンプまたはコンデンサが設けられていることを特徴とする請求項１４乃至１７のいずれか１項に記載の一時記憶バッファ装置。
In the D / A converter,
18. The temporary storage buffer device according to claim 14, wherein a sample hold amplifier or a capacitor is provided at an output terminal of each of the N inverse calculation circuits.
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