JP6689450B2 - 電流再利用型電界効果トランジスタ増幅器 - Google Patents

Description

本発明は、デプレションモードの電界効果トランジスタ（ＦＥＴ）を用いた電流再利用型ＦＥＴ増幅器におけるバイアス電流制御に関するものである。

近年，自動車の自動運転や衝突時の衝撃緩和を目的として、マイクロ波帯・ミリ波帯を用いた車載レーダの需要が増加している。この車載レーダの遠方監視には、直進性が良好で、かつ比較的雨天でも減衰しにくい７７ＧＨｚ帯のミリ波が使われている。そのレーダの信号の電力増幅や周波数変換を担う回路には、高周波での高出力・高利得特性に優れたＧａＡｓ系電界効果トランジスタ（以下電界効果トランジスタをＦＥＴと呼ぶ）を用いた電力増幅器がしばしば利用されている。（例えば特許文献１（Ｐ．４、図１）、或いは非特許文献１（Ｆｉｇ．９）参照）

特開２０１２−１１９７９４号 2011 Proc. Of the 6th European Microwave Integrated Circuits Conference, pp. 29-32, "E-Band Radio Link Communication Chipset in Cost Effective Wafer Level Chip Size Package (WLCSP) Technology" 2005 IEEE Journal of Solid-State Circuits, pp. 1288-1295, "A 1.8-V Operation 5-GHz-Band CMOS Frequency Doubler Using Current-Reuse Circuit Design Technique"

特許文献１及び非特許文献１には、ＧａＡｓ系ＦＥＴを用いた電力増幅器の例が示されている。当該文献に示すように、車載という制約から車内で一般に利用可能な、５Ｖの単一電源で動作可能な回路構成が選択されており、その代表例が電流再利用型の回路構成となっている。図６に、ＧａＡｓ系ＦＥＴを用いた電流再利用型増幅器の回路構成を示す。図で、１１、１２はデプレションモード（ノーマリオン）のＧａＡｓ系ＦＥＴ（通常は高電子移動度トランジスタと呼ばれるＨＥＭＴが使われる）、３１〜３３は抵抗、２１〜２６は容量、５１〜５４はインダクタンスと同様の役割を担う伝送線路、１はＲＦ信号の入力端子、２はＲＦ信号の出力端子、３は増幅部の電源端子、ＩｄｄはＦＥＴ１２を流れるドレイン電流である。２２、２４はＦＥＴ１１と１２のソースをＲＦ的に接地するための容量で、容量２１は入力のＤＣ阻止容量である。容量２３と伝送線路５１と５２は段間整合回路を形成し、容量２５、２６と伝送線路５３と５４は出力整合回路とＦＥＴ１２のドレイン給電回路を形成している。また、抵抗３１はＦＥＴ１１のゲート電位をＤＣ的に０Ｖに固定する役割を担い、抵抗３２、３３は自己バイアス用の抵抗である。

次にバイアスに関して説明する。ＦＥＴ１２を流れるドレイン電流Ｉｄｄは、抵抗３３を流れ、その後ＦＥＴ１１のドレイン電流として再度流れ、最後に抵抗３２を通過して接地に流れる。ＦＥＴ１１のゲートバイアス（ゲート・ソース間電圧）は、抵抗３２によってゲート電圧が抵抗３１により０Ｖに固定されているため、抵抗３２と電流Ｉｄｄの積の電圧によって、ＦＥＴ１１のゲート・ソース間電圧は負に自己バイアスされる。ＦＥＴ１２のゲート・ソース間電位も同様に、抵抗３３と電流Ｉｄｄの積により負に自己バイアスされる。

ＦＥＴ１２を流れた電流Ｉｄｄが再度ＦＥＴ１１にも流れるため、本回路構成は電流再利用型と呼ばれる。ＦＥＴ１１と１２はＲＦ増幅の役割も担い、容量２２及び２４によってＦＥＴ １１及び１２はＲＦ的にソース接地されているので、図５の回路は、ソース接地の２段増幅器と等価である。しかし、電流に関しては同じＩｄｄがＦＥＴ１１と１２を共通に流れるため、電源Ｖｄｄから消費される電流はＩｄｄだけですむ。

一方、電源電圧Ｖｄｄ／２がＦＥＴ１１及び１２のドレイン端子に各々印加される通常のソース接地型２段増幅器の場合、ＦＥＴ Ｆ１及びＦ２に電流Ｉｄｄが流れるとすると、電源電圧Ｖｄｄ／２から消費される電流は２・Ｉｄｄとなり、電流再利用型の２倍になる。バッテリ駆動の製品では主にバッテリの電流容量が制限されるので、電流再利用型の回路を採用することで、消費電流を削減できる場合が多い。

車載レーダ用のＲＦ増幅部に電流再利用回路が適用される理由は、この電流削減効果よりもむしろＧａＡｓ系ＦＥＴの耐圧制約に関係するところが大きい。ミリ波帯で適用可能なＦＥＴは０．２μｍ以下の短ゲート長のため、ＤＣ的なドレイン・ソース間耐圧が４Ｖ以下の場合が多く、場合によっては３Ｖ程度の場合もある。そのため、自動車に搭載される標準電源電圧５Ｖを直接印加できない場合が多い。図６に示す電流再利用回路の場合、ＦＥＴ１段当たりのＤＣ印加電圧は５Ｖの半分である２．５Ｖとなり、４Ｖの耐圧よりも十分低く設定できるので、電源電圧５Ｖを増幅器の電源として利用できる。

しかし、ＧａＡｓ系ＦＥＴは通常デプレッションモードであるため、エンハンスメントモードのＣＭＯＳ系やバイポーラ系デバイスに比べて、プロセスばらつき変動に依存せずに一定のドレイン電流を供給できるバイアス回路を構成することが一般に難しい。例えば、非特許文献２に記載の電流再利用回路はエンハンスメントモードのｎＭＯＳであるため、プロセスばらつきに強いカレントミラー型のバイアス回路を適用できる。

図７は、図６の回路において、ＦＥＴのＩｄｓｓ（ゲート・ソース間電圧０Ｖ時のＦＥＴのドレイン電流）の変動に対する回路のドレイン電流Ｉｄｄの変動のシミュレーション結果を示す。電源電圧は５Ｖ、ＦＥＴはゲート長０．１ｕｍのＧａＡｓ系ＨＥＭＴを使用した。図には、抵抗３２、３３の値が小さい場合の特性３０１と大きい場合の特性３０２がプロットされている。図中のＡ１〜Ａ４は点線の交点を示す。図より、Ｉｄｓｓの変化に対して、特性３０１のドレイン電流Ｉｄｄの変化は特性３０２に比べて大きい。Ｉｄｓｓの±２０％の変動に対して、特性３０１では２４ｍＡ〜３１．５ｍＡ（Ｉｄｓｓの変動無時のドレイン電流２７．５ｍＡに対しての２７％変化）と大きく変動するのが、特性３０２では１８ｍＡ〜２１ｍＡ（Ｉｄｓｓの変動無時のドレイン電流１９．５ｍＡに対して１５％の変化）と変動は小さい。また、特性３０２のドレイン電流は、電流変化は小さいが、抵抗値が大きいためＩｄｓｓ変動無時のドレイン電流値自身が低くなってしまう。

ミリ波帯の場合、ＦＥＴの持つ利得を最大限に引き出すために、ゲート電圧０Ｖより少し低い電圧（例えば−０．０５Ｖ〜−０．１５Ｖ）に設定することが多いため、抵抗３２、３２の値は小さい。その結果、図７の特性３０１に示すように自己バイアス回路だけでは大きなドレイン電流の変化を伴う。バイアス電流の大きな変化は、増幅器の利得特性を大きく変動させるので、その抑制が課題であった。負の電源を利用したＩｄｓｓの変化を抑制するバイアス回路に関する報告はこれまでもあったが、本願で扱う、正の単一電源で動作可能なバイアス回路の提供とＩｄｓｓのプロセス変動に対してドレイン電流の変化を抑制できる回路の提供が課題であった。

本発明に係る電流再利用型ＦＥＴ増幅器は、ＲＦ信号が入力される第１のゲートと、第１のソースと、第１のドレインを有する第１の電界効果トランジスタと、第１のソースと接地用端子の間に接続された第１の抵抗と、第２のソースと、第２のゲートと、電源用端子に接続され且つ増幅されたＲＦ信号を出力する第２のドレインとを有する第２の電界効果トランジスタと、第１のドレインと第２のソースとの間に接続された第２の抵抗と、第１のドレインと第２のゲートとの間に接続された容量と、第３のソース、電源用端子に接続された第３のドレイン、及び接地用端子に接続された第３ゲートを有する第３の電界効果トランジスタと、第４のソースと、第４のドレインと、第３のソースに接続された第４ゲートとを有する第４の電界効果トランジスタと、第４のソースと接地用端子との間に接続された第１のダイオードと、電源端子と第４のドレインとの間に接続された第３の抵抗と、第４のドレインと第１のゲートとの間に接続された第４の抵抗と、第４のドレインと前記第２のゲートとの間に接続された第５の抵抗とを備える。

本発明に係る電流再利用型ＦＥＴ増幅器は、ＦＥＴの飽和電流Ｉｄｓｓのプロセスばらつきに応じて、増幅用ＦＥＴのゲート電圧或いは増幅用ＦＥＴの自己バイアス用の抵抗値を変化させるので、増幅器のドレイン電流の変化を抑制する効果を有する。さらに、初段のＦＥＴのドレイン電圧の変動も抑制できるので、Ｉｄｓｓのプロセスばらつきに対してＦＥＴのドレイン・ソース間ＤＣ耐圧を超える状態を回避できる。

実施の形態１に係る電流再利用型ＦＥＴ増幅器の回路構成。 実施の形態１に係る電流再利用型ＦＥＴ増幅器と比較するための別の回路構成。 実施の形態１に係る電流再利用型ＦＥＴ増幅器の回路構成のＩｄｓｓの変動に対するドレイン電流Ｉｄｄのシミュレーション結果。 実施の形態１に係る電流再利用型ＦＥＴ増幅器の回路構成のＩｄｓｓの変動に対するＦＥＴ１１のドレイン電圧のシミュレーション結果。 実施の形態２に係る電流再利用型ＦＥＴ増幅器の回路構成。 比較のための電流再利用型ＦＥＴ増幅器全体の回路構成。 比較のための電流再利用型ＦＥＴ増幅器の回路構成のＩｄｓｓの変動に対するドレイン電流Ｉｄｄのシミュレーション結果。

本発明の実施の形態に係る電流再利用型ＦＥＴ増幅器について図面を参照して説明する。既に述べた図面も含めて、同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。以下に、ＧａＡｓ系デプレッションモードＦＥＴ（高電子移動度トランジスタのＨＥＭＴを含む）を例に説明する

［実施の形態１］
（構成の説明）
図１に、本発明の実施の形態１に係る電流再利用型ＦＥＴ増幅器の増幅部１０１の回路構成と制御回路部１０２の回路構成を示す。図１では図面簡便化のために、伝送線路等を省略し、主にＤＣ的に寄与する素子だけを示している。図６と同様に、ＦＥＴ１１のソースと接地の間に抵抗３２と容量２２を並列に接続し、ＤＣ動作上の直流負帰還とＲＦ動作上のソース接地を構成している。ドレイン電流Ｉｄｄは、ＦＥＴ１２を流れた後、ＦＥＴ１１のドレイン電流としても流れるので、図１の回路は図６の回路と同様に電流再利用回路である。
入力端子１に入力されたＲＦ信号はＦＥＴ１１で増幅され、さらに容量２７を介してＦＥＴ１２のゲートに入力される。ＦＥＴ１２で増幅されたＲＦ信号は、ＦＥＴ１ ２のドレインから容量２５を介して出力される。

制御回路部１０２において、ＦＥＴ１３は、ゲートが接地され、ソース負荷として抵抗３５、ドレイン負荷として抵抗３６を有する。ＦＥＴ１４は、ゲートがＦＥＴ １３のソースに接続され、ダイオード６１のソース負荷、抵抗３７のドレイン負荷を有する。ＦＥＴ１２のドレインと接地の間には、ダイオード６２、６３、抵抗３８、３９が直列に接続された負荷が接続されている。ドレイン抵抗負荷３６、３７は電源端子４に接続されている。尚、制御回路部１０２の電源端子４は、増幅部１０１の電源端子３と共通にしてもよい。

制御回路１０２と増幅部１０１は、２つの制御信号で接続されている。第１の制御信号は、制御回路部１０２の抵抗３８と３９の接続点とＦＥＴ１１のゲート間に接続した抵抗３４を介して、ＦＥＴ１１のゲートに与えられる。第２の制御信号は、制御回路部１０２のダイオード６２と６３の接続点とＦＥＴ１２のゲートの間に接続された抵抗４０を介して、ＦＥＴ１２のゲートに与えられる。
図１のダイオードは、ＦＥＴと同じ工程で作製可能なＧａＡｓ系ショットキー接合ダイオードを想定しているが、ｐｎ整合ダイオードでも同等の動作を実現できる。

（動作の説明）
図１のドレイン電流Ｉｄｄの変化を、プロセスばらつきによるＦＥＴの飽和電流Ｉｄｓｓの変化に対してできるだけ抑制するには、Ｉｄｓｓが所定の値よりも高くなった時にはＦＥＴ１１のゲート電圧を低下させ、逆にＩｄｓｓが所定の値よりも低くなった時にはＦＥＴ１１のゲート電圧を増加させればよい。さらに、ドレイン電流Ｉｄｄの変動の抑制に加えて、ＦＥＴ１１のドレイン電圧の変動を抑制するには、図１に示すように、ＦＥＴ１２のゲート電圧をＦＥＴ１１のドレイン電圧から容量２７を用いて分離し、ＦＥＴ１２のゲート電圧をＩｄｄのプロセス変動に応じて適切に制御すればよい。

制御回路部１０２のＦＥＴ１４のソース電位の変化は、ソース負荷のダイオード６１によりＦＥＴ１４のソース電流変化に対して小さく抑制される。ここで、ＦＥＴ １４の閾値電圧に応じて、ダイオード６１の直列接続段数を複数個にしてもよい。
一方、ＦＥＴ１３のソース負荷は抵抗３５のため、Ｉｄｓｓの増加と共にＦＥＴ１３のソース電圧も増加する。そのため、ＦＥＴ１４のゲート・ソース間電圧はＩｄｓｓの増加と共に増加し、ＦＥＴ１４のドレイン電流も増加する。その結果、ドレイン負荷抵抗３７の電圧降下の増大し、ＦＥＴ１４のドレイン電圧は減少する。このドレイン電圧の減少は、１つはダイオード６２でレベルシフトされ、抵抗４０を介してＦＥＴ１２のゲートに伝達され、もう一つはダイオード６２、６３でレベルシフトされた後、抵抗３８と３９で分圧され、抵抗３４を介してＦＥＴ１１のゲートに伝達される。

実施の形態１に係る電流再利用ＦＥＴ増幅器は、ＦＥＴ１１のゲート電圧とＦＥＴ１２のゲート電圧をＩｄｓｓのプロセス変動に応じて独立に制御できるため、ドレイン電流Ｉｄｄの変動を抑制するだけでなく、ＦＥＴ１１のドレイン電圧の変動も抑制できる。その結果、Ｉｄｓｓのプロセス変動に対する利得の変動を抑制できるだけでなく、ドレイン・ソース間のＤＣ耐圧が電源電圧の１／２の電圧に対して余裕がない場合でも、耐圧超過に起因した故障を起こさず、安定な動作が期待できる。

（比較回路との違いの説明）
次に実施の形態１に係る回路と比較回路との効果の違いを説明する。比較回路の回路構成を図２に示す。図１の回路との主要な違いは、図２の比較回路では図６と同様にＦＥＴ１１のドレイン電圧とＦＥＴ１２のゲート電圧を分離する容量２７がなく直結されていること、抵抗３３の代わりに可変抵抗として機能するＦＥＴ１５とゲート抵抗４１が設けられていることである。ＦＥＴ１５の可変抵抗値はそのゲート電圧を制御回路部１０２のＦＥＴ１４のドレイン電圧から抵抗４１を介して制御される。

図３に図１と図２の回路のＩｄｓｓ変動に対するドレイン電流Ｉｄｄのシミュレーション結果を、図４に図１と図２の回路のＩｄｓｓ変動に対するＦＥＴ１１のドレイン電圧のシミュレーション結果を示す。図３、図４において、特性４０１及び特性４０３が図１の回路のシミュレーション結果を、特性４０２及び特性４０４が図２の比較回路のシミュレーション結果を示す。またＢ１〜Ｂ４、Ｃ１〜Ｃ４は、±２０％のＩｄｓｓの変動に対する特性との交点を示す。

図３に示すように、図１と図２の回路のドレイン電流Ｉｄｄの変化はかなり近く、どちらの回路構成でもドレイン電流Ｉｄｄの変動をかなり抑制できる。
一方、図４に示すように、特性４０３の電圧変化は、点Ｂ３の２．８Ｖから点Ｂ４の２Ｖの０．８Ｖの変化に対して、特性４０４の電圧変化は、点Ｃ３の０．７Ｖから点Ｃ４の４．０Ｖの３．３Ｖ変化となっている。ＦＥＴ１１とＦＥＴ１２のドレイン・ソース間耐圧が３Ｖの場合、Ｉｄｓｓが２０％増加すると、ＦＥＴ１１に４Ｖ印加されることになり、耐圧を超えてしまう。これに対して、特性４０３の電圧変化は最大２．８Ｖ、最低２．０Ｖのため、３Ｖの耐圧の範囲内で動作可能になる。

ゲート長の短縮化による高周波領域での利得向上を図る場合、ドレイン・ソース間耐圧も必然的に低下するので、図４に示すようにドレイン電圧変化が小さい回路構成を実現することは、実使用では重要である。尚、特性４０３と４０４の違いは、ＦＥＴ１２に対してゲート電圧を制御回路部１０２から印加しているか、していないかの違いが主要因である。

（実施の形態１の効果）
以上述べたように、実施の形態１に係る電流再利用型ＦＥＴ増幅器は、ＦＥＴの飽和電流Ｉｄｓｓのプロセスばらつきに応じて、増幅用ＦＥＴのゲート電圧或いは増幅用ＦＥＴの自己バイアス用の抵抗値を変化させるので、増幅器のドレイン電流の変化を抑制する効果を有する。さらに、初段のＦＥＴのドレイン電圧の変動も抑制できるので、Ｉｄｓｓのプロセスばらつきに対してＦＥＴのドレイン・ソース間ＤＣ耐圧を超える状態を回避できる。また、ここで述べた回路構成はデプレッションモードのＦＥＴを用いた電流再利用増幅器におけるドレイン電流と初段のドレイン電圧の変動の抑制を正の単一電源で実現できる効果も有する。

［実施の形態２］
図５は、本発明の実施の形態２に係る電流再利用型ＦＥＴ増幅器の回路構成で、実施の形態１の変形例である。実施の形態１の図１との違いは、図１の抵抗３３をＦＥＴ１５と抵抗４１で構成される可変抵抗に変更していること、その可変抵抗の制御ために、抵抗４２、ＦＥＴ１６、ダイオード６４で構成される制御回路が制御回路部１０２に追加されていることである。ＦＥＴ１６のゲートはＦＥＴ１３のソースに接続され、ＦＥＴ１６のドレインが抵抗４１を経由してＦＥＴ１５のゲートに接続され、ＦＥＴ１５のドレイン・ソース間抵抗値を可変できるようにしている。

実施の形態１で述べたように、Ｉｄｓｓが増加した場合、制御回路部１０２のＦＥＴ１３のソース電圧が上昇し、ＦＥＴ１６のドレイン電流を増加させる。ドレイン電流の増加は抵抗４２の電圧降下を増大させるので、ＦＥＴ１５のゲート電圧を低下させる。これにより、ＦＥＴ１５のドレイン・ソース間抵抗が増大され、ＦＥＴ１２のソース電位を上昇させ、ＦＥＴ１２のドレイン電流を減少させる。その結果、実施の形態１のＩｄｓｓの変動に対するドレイン電流の変動よりも抑制されることが期待できる。ＦＥＴ１１のドレイン電圧の変動に関しては、ＦＥＴ１２のゲート電圧制御回路が同じであるため、実施の形態１と同等の効果が得られる。

尚、図５では、ＦＥＴ１６、抵抗４２、ダイオード６４で構成される制御回路が、ＦＥＴ１５のゲート電圧を制御するために新たに追加されているが、これは設計の自由度を持たせるためで、回路定数の設定次第では、抵抗４１の一端をＦＥＴ１４のドレイン、あるいはダイオード６２と６３の接続点、あるいはダイオード６３と抵抗３８との接続点に接続することも可能である。

尚、以上述べた実施の形態はＧａＡｓ系デプレッションモードＦＥＴ（高電子移動度トランジスタのＨＥＭＴを含む）を例に説明したが、ｎ型チャネルのデプレッションモードＦＥＴであれば、ＩｎＰ系ＦＥＴでもＧａＮ系ＦＥＴでもＳｉ系ＭＯＳＦＥＴでも同様の効果が得られることを付記しておく。
特に、エンハンスメントモードが通常のＳｉ系ＭＯＳＦＥＴと異なり、ＧａＡｓ系ＦＥＴ、ＩｎＰ系ＦＥＴ、ＧａＮ系ＦＥＴの場合、そのほとんどの製品においてデプレッションモードのＦＥＴが用いられるため、本発明によるドレイン電流変動の抑制は実用上重要である。

１：ＲＦ入力端子
２：ＲＦ出力端子
３：増幅部のドレイン電源端子
４：制御回路部のドレイン電源端子
１１〜１６：デプレッションモードのＧａＡｓ系ＦＥＴ
２１〜２７：容量
３１〜４１：抵抗
５１〜５４：伝送線路
６１〜６４：ダイオード
１０１：増幅部
１０２：制御回路部
３０１、３０２：比較回路のＩｄｓｓ変動に対するドレイン電流
４０１：実施の形態１のＩｄｓｓ変動に対するドレイン電流
４０２：比較回路のＩｄｓｓ変動に対するドレイン電流
４０３：実施の形態１のＩｄｓｓ変動に対するドレイン電圧
４０４：比較回路のＩｄｓｓ変動に対するドレイン電圧

Claims (6)

1. ＲＦ信号が入力される第１のゲートと、第１のソースと、第１のドレインを有する第１の電界効果トランジスタと、
   前記第１のソースと接地用端子の間に接続された第１の抵抗と、
   第２のソースと、第２のゲートと、第１の電源用端子に接続され且つ増幅されたＲＦ信号を出力する第２のドレインとを有する第２の電界効果トランジスタと、
   前記第１のドレインと前記第２のソースとの間に接続された第２の抵抗と、
   前記第１のドレインと前記第２のゲートとの間に接続された容量と、
   第３のソース、第２の電源用端子に接続された第３のドレイン、及び前記接地用端子に接続された第３ゲートを有する第３の電界効果トランジスタと、
   第４のソースと、第４のドレインと、前記第３のソースに接続された第４ゲートとを有する第４の電界効果トランジスタと、
   前記第４のソースと前記接地用端子との間に接続された第１のダイオードと、
   前記第２の電源用端子と前記第４のドレインとの間に接続された第３の抵抗と、
   前記第４のドレインと前記第１のゲートとの間に接続された第４の抵抗と、
   前記第４のドレインと前記第２のゲートとの間に接続された第５の抵抗と、
   を備え、
   前記第１乃至第４の電界効果トランジスタがデプレッションモードであることを特徴とする電流再利用型電界効果トランジスタ増幅器。
2. 第５のゲートと、前記第２のソースに接続された第５のドレインと、前記第１のドレインに接続された第５のソースを有する、前記第２の抵抗の代わりに設けられたデプレションモードの第５の電界効果トランジスタ、
   を備え、
   前記第５のゲートが前記第４のドレインに接続されていること、を特徴とする請求項１に記載の電流再利用型電界効果トランジスタ増幅器。
3. 前記第２の電源用端子が前記第１の電源用端子に接続され、共通化されていることを特徴とする請求項１または２のいずれか１項に記載の電流再利用型電界効果トランジスタ増幅器。
4. 前記第１乃至第４の電界効果トランジスタがＧａＡｓ系あるいはＩｎＰ系あるいはＧａＮ系のいずれかの化合物半導体電界効果トランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の電流再利用型電界効果トランジスタ増幅器。
5. 第５のゲートと、前記第２のソースに接続された第５のドレインと、前記第１のドレインに接続された第５のソースを有する、前記第２の抵抗の代わりに設けられた第５の電界効果トランジスタと、
   第６のソースと、第６のドレインと、前記第３のソースに接続された第６ゲートとを有する第６の電界効果トランジスタと、
   前記第６のソースと前記接地用端子との間に接続された第２のダイオードと、
   前記第２の電源端子と前記第６のドレインとの間に接続された第６の抵抗と、
   を備え、
   前記第１乃至第６の電界効果トランジスタがデプレッションモードであることを特徴とする請求項１、３および４のいずれか１項に記載の電流再利用型電界効果トランジスタ増幅器。
6. 前記第１乃至第６の電界効果トランジスタがＧａＡｓ系あるいはＩｎＰ系あるいはＧａＮ系のいずれかの化合物半導体電界効果トランジスタであることを特徴とする請求項５に記載の電流再利用型電界効果トランジスタ増幅器。

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