JP6689450B2 - 電流再利用型電界効果トランジスタ増幅器 - Google Patents
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Description
(構成の説明)
図1に、本発明の実施の形態1に係る電流再利用型FET増幅器の増幅部101の回路構成と制御回路部102の回路構成を示す。図1では図面簡便化のために、伝送線路等を省略し、主にDC的に寄与する素子だけを示している。図6と同様に、FET11のソースと接地の間に抵抗32と容量22を並列に接続し、DC動作上の直流負帰還とRF動作上のソース接地を構成している。ドレイン電流Iddは、FET12を流れた後、FET11のドレイン電流としても流れるので、図1の回路は図6の回路と同様に電流再利用回路である。
入力端子1に入力されたRF信号はFET11で増幅され、さらに容量27を介してFET12のゲートに入力される。FET12で増幅されたRF信号は、FET1 2のドレインから容量25を介して出力される。
図1のダイオードは、FETと同じ工程で作製可能なGaAs系ショットキー接合ダイオードを想定しているが、pn整合ダイオードでも同等の動作を実現できる。
図1のドレイン電流Iddの変化を、プロセスばらつきによるFETの飽和電流Idssの変化に対してできるだけ抑制するには、Idssが所定の値よりも高くなった時にはFET11のゲート電圧を低下させ、逆にIdssが所定の値よりも低くなった時にはFET11のゲート電圧を増加させればよい。さらに、ドレイン電流Iddの変動の抑制に加えて、FET11のドレイン電圧の変動を抑制するには、図1に示すように、FET12のゲート電圧をFET11のドレイン電圧から容量27を用いて分離し、FET12のゲート電圧をIddのプロセス変動に応じて適切に制御すればよい。
一方、FET13のソース負荷は抵抗35のため、Idssの増加と共にFET13のソース電圧も増加する。そのため、FET14のゲート・ソース間電圧はIdssの増加と共に増加し、FET14のドレイン電流も増加する。その結果、ドレイン負荷抵抗37の電圧降下の増大し、FET14のドレイン電圧は減少する。このドレイン電圧の減少は、1つはダイオード62でレベルシフトされ、抵抗40を介してFET12のゲートに伝達され、もう一つはダイオード62、63でレベルシフトされた後、抵抗38と39で分圧され、抵抗34を介してFET11のゲートに伝達される。
次に実施の形態1に係る回路と比較回路との効果の違いを説明する。比較回路の回路構成を図2に示す。図1の回路との主要な違いは、図2の比較回路では図6と同様にFET11のドレイン電圧とFET12のゲート電圧を分離する容量27がなく直結されていること、抵抗33の代わりに可変抵抗として機能するFET15とゲート抵抗41が設けられていることである。FET15の可変抵抗値はそのゲート電圧を制御回路部102のFET14のドレイン電圧から抵抗41を介して制御される。
一方、図4に示すように、特性403の電圧変化は、点B3の2.8Vから点B4の2Vの0.8Vの変化に対して、特性404の電圧変化は、点C3の0.7Vから点C4の4.0Vの3.3V変化となっている。FET11とFET12のドレイン・ソース間耐圧が3Vの場合、Idssが20%増加すると、FET11に4V印加されることになり、耐圧を超えてしまう。これに対して、特性403の電圧変化は最大2.8V、最低2.0Vのため、3Vの耐圧の範囲内で動作可能になる。
以上述べたように、実施の形態1に係る電流再利用型FET増幅器は、FETの飽和電流Idssのプロセスばらつきに応じて、増幅用FETのゲート電圧或いは増幅用FETの自己バイアス用の抵抗値を変化させるので、増幅器のドレイン電流の変化を抑制する効果を有する。さらに、初段のFETのドレイン電圧の変動も抑制できるので、Idssのプロセスばらつきに対してFETのドレイン・ソース間DC耐圧を超える状態を回避できる。また、ここで述べた回路構成はデプレッションモードのFETを用いた電流再利用増幅器におけるドレイン電流と初段のドレイン電圧の変動の抑制を正の単一電源で実現できる効果も有する。
図5は、本発明の実施の形態2に係る電流再利用型FET増幅器の回路構成で、実施の形態1の変形例である。実施の形態1の図1との違いは、図1の抵抗33をFET15と抵抗41で構成される可変抵抗に変更していること、その可変抵抗の制御ために、抵抗42、FET16、ダイオード64で構成される制御回路が制御回路部102に追加されていることである。FET16のゲートはFET13のソースに接続され、FET16のドレインが抵抗41を経由してFET15のゲートに接続され、FET15のドレイン・ソース間抵抗値を可変できるようにしている。
特に、エンハンスメントモードが通常のSi系MOSFETと異なり、GaAs系FET、InP系FET、GaN系FETの場合、そのほとんどの製品においてデプレッションモードのFETが用いられるため、本発明によるドレイン電流変動の抑制は実用上重要である。
2:RF出力端子
3:増幅部のドレイン電源端子
4:制御回路部のドレイン電源端子
11〜16:デプレッションモードのGaAs系FET
21〜27:容量
31〜41:抵抗
51〜54:伝送線路
61〜64:ダイオード
101:増幅部
102:制御回路部
301、302:比較回路のIdss変動に対するドレイン電流
401:実施の形態1のIdss変動に対するドレイン電流
402:比較回路のIdss変動に対するドレイン電流
403:実施の形態1のIdss変動に対するドレイン電圧
404:比較回路のIdss変動に対するドレイン電圧
Claims (6)
- RF信号が入力される第1のゲートと、第1のソースと、第1のドレインを有する第1の電界効果トランジスタと、
前記第1のソースと接地用端子の間に接続された第1の抵抗と、
第2のソースと、第2のゲートと、第1の電源用端子に接続され且つ増幅されたRF信号を出力する第2のドレインとを有する第2の電界効果トランジスタと、
前記第1のドレインと前記第2のソースとの間に接続された第2の抵抗と、
前記第1のドレインと前記第2のゲートとの間に接続された容量と、
第3のソース、第2の電源用端子に接続された第3のドレイン、及び前記接地用端子に接続された第3ゲートを有する第3の電界効果トランジスタと、
第4のソースと、第4のドレインと、前記第3のソースに接続された第4ゲートとを有する第4の電界効果トランジスタと、
前記第4のソースと前記接地用端子との間に接続された第1のダイオードと、
前記第2の電源用端子と前記第4のドレインとの間に接続された第3の抵抗と、
前記第4のドレインと前記第1のゲートとの間に接続された第4の抵抗と、
前記第4のドレインと前記第2のゲートとの間に接続された第5の抵抗と、
を備え、
前記第1乃至第4の電界効果トランジスタがデプレッションモードであることを特徴とする電流再利用型電界効果トランジスタ増幅器。 - 第5のゲートと、前記第2のソースに接続された第5のドレインと、前記第1のドレインに接続された第5のソースを有する、前記第2の抵抗の代わりに設けられたデプレションモードの第5の電界効果トランジスタ、
を備え、
前記第5のゲートが前記第4のドレインに接続されていること、を特徴とする請求項1に記載の電流再利用型電界効果トランジスタ増幅器。 - 前記第2の電源用端子が前記第1の電源用端子に接続され、共通化されていることを特徴とする請求項1または2のいずれか1項に記載の電流再利用型電界効果トランジスタ増幅器。
- 前記第1乃至第4の電界効果トランジスタがGaAs系あるいはInP系あるいはGaN系のいずれかの化合物半導体電界効果トランジスタであることを特徴とする請求項1乃至3のいずれか1項に記載の電流再利用型電界効果トランジスタ増幅器。
- 第5のゲートと、前記第2のソースに接続された第5のドレインと、前記第1のドレインに接続された第5のソースを有する、前記第2の抵抗の代わりに設けられた第5の電界効果トランジスタと、
第6のソースと、第6のドレインと、前記第3のソースに接続された第6ゲートとを有する第6の電界効果トランジスタと、
前記第6のソースと前記接地用端子との間に接続された第2のダイオードと、
前記第2の電源端子と前記第6のドレインとの間に接続された第6の抵抗と、
を備え、
前記第1乃至第6の電界効果トランジスタがデプレッションモードであることを特徴とする請求項1、3および4のいずれか1項に記載の電流再利用型電界効果トランジスタ増幅器。 - 前記第1乃至第6の電界効果トランジスタがGaAs系あるいはInP系あるいはGaN系のいずれかの化合物半導体電界効果トランジスタであることを特徴とする請求項5に記載の電流再利用型電界効果トランジスタ増幅器。
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