JP6668695B2 - 回路装置、発振器、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、発振器、電子機器及び移動体等に関する。

従来より、ＴＣＸＯ（temperature compensated crystal oscillator）と呼ばれる温度補償型発振器が知られている。このＴＣＸＯは、例えば携帯通信端末、ＧＰＳ関連機器、ウェアラブル機器、又は車載機器などにおける基準信号源等として用いられている。

このＴＣＸＯには、アナログ方式の温度補償型発振器であるＡＴＣＸＯと、デジタル方式の温度補償型発振器であるＤＴＣＸＯがある。ＡＴＣＸＯの従来技術としては特許文献１に開示される技術が知られている。ＤＴＣＸＯの従来技術としては特許文献２に開示される技術が知られている。

特開２０１２−１９９６３１号公報 特開昭６４−８２８０９号公報

ＤＴＣＸＯ等のデジタル方式の発振器は、デジタル信号処理により温度補償を行う処理部を含んでいる。このような発振器では、処理部のデジタル信号処理によるノイズが例えば基板等を介して発振回路に伝搬し、発振信号の特性（例えば位相ノイズ特性等）に悪影響を与えるという課題がある。

また、上記のようなデジタル信号処理によるノイズの影響を低下させると共に、回路間の接続関係を考慮した効率的なレイアウトが望まれる。

本発明の幾つかの態様によれば、ＤＴＣＸＯ等のデジタル方式の発振器において、処理部のデジタル信号処理によるノイズの影響を低下させることができる回路装置、発振器、電子機器及び移動体等を提供できる。

本発明の一態様は、温度センサー部からの温度検出電圧のＡ／Ｄ変換を行い、温度検出データを出力するＡ／Ｄ変換部と、前記温度検出データに基づいて発振周波数の温度補償処理を行い、前記発振周波数の周波数制御データを出力する処理部と、前記処理部からの前記周波数制御データと振動子を用いて、前記周波数制御データにより設定される前記発振周波数の発振信号を生成する発振信号生成回路と、を含み、前記発振信号生成回路は、前記処理部からの前記周波数制御データのＤ／Ａ変換を行うＤ／Ａ変換部と、前記Ｄ／Ａ変換部の出力電圧と前記振動子を用いて、前記発振信号を生成する発振回路と、を有し、前記Ｄ／Ａ変換部は、前記Ａ／Ｄ変換部の第１方向側に配置され、前記第１方向に交差する方向を第２方向とした場合に、前記処理部は、前記Ａ／Ｄ変換部及び前記Ｄ／Ａ変換部の前記第２方向側に配置され、前記第２方向の反対方向を第３方向とした場合に、前記発振回路は、前記Ｄ／Ａ変換部の前記第３方向側又は前記第１方向側に配置される回路装置に関係する。

本発明の一態様によれば、発振回路がＤ／Ａ変換部の第３方向側に配置され、処理部が、Ｄ／Ａ変換部の第２方向側に配置される。この場合、第３方向と第２方向は反対方向なので、Ｄ／Ａ変換部を間にして発振回路と処理部を配置できる。又は、発振回路がＤ／Ａ変換部の第１方向側に配置され、処理部が、Ｄ／Ａ変換部の第２方向側に配置される。即ち、Ｄ／Ａ変換部から見ると発振回路と処理部を、交差する第１方向と第２方向に配置できる。これらのようにして、発振回路と処理部を離して配置することが可能となり、ＤＴＣＸＯ等のデジタル方式の発振器において、処理部のデジタル信号処理によるノイズの影響を低下させることができる。

また本発明の一態様では、回路装置は、前記温度補償処理の近似Ｎ次関数の係数データ（ゲイン係数データ）を記憶し、前記係数データを前記処理部に供給するメモリー部を含み、前記メモリー部は、前記処理部の前記第２方向側に配置されてもよい。

本発明の一態様によれば、Ｄ／Ａ変換部がＡ／Ｄ変換部の第１方向側に配置され、処理部がＡ／Ｄ変換部及びＤ／Ａ変換部の第２方向側に配置される。即ち、Ｄ／Ａ変換部及びＡ／Ｄ変換部と、処理部と、メモリー部とが順に、第２方向に配置されることになる。これにより、Ｄ／Ａ変換部及びＡ／Ｄ変換部と処理部との間、メモリー部と処理部との間を、効率よく配線することが可能となる。また、デジタル信号配線の引き回しが少なくなるので、デジタル信号配線から拡散するノイズが減少し、ＤＴＣＸＯ等のデジタル方式の発振器において発振信号の特性を向上できる。

また本発明の一態様では、前記処理部及び前記メモリー部は、長辺方向が前記第１方向に沿うように配置されてもよい。

本発明の一態様によれば、メモリー部が処理部の第２方向側に配置されると共に、処理部及びメモリー部の長辺方向が第１方向に沿うことで、処理部及びメモリー部の長辺方向が同じ方向になる。メモリー部から処理部へは、温度補償処理の近似Ｎ次関数の係数データが供給されるので、その多数の信号線を、対向した長辺の間に配線できる。

また本発明の一態様では、回路装置は、前記発振回路の発振信号をバッファリングするバッファー回路を含み、前記第１方向の反対方向を第４方向とし、前記発振回路が前記Ｄ／Ａ変換部の前記第３方向側に配置される場合に、前記バッファー回路は、前記発振回路の前記第４方向側に配置されてもよい。

本発明の一態様によれば、発振回路から見てＤ／Ａ変換部とバッファー回路を、互いに交差する第３方向と第４方向に配置できる。これにより、発振回路、Ｄ／Ａ変換部、処理部の位置関係を維持してノイズに対応しつつ、バッファー回路を効率的に配置できる。

また本発明の一態様では、回路装置は、前記発振回路の発振信号をバッファリングするバッファー回路を含み、前記発振回路が前記Ｄ／Ａ変換部の前記第１方向側に配置される場合に、前記バッファー回路は前記発振回路の第２方向側に配置されてもよい。

本発明の一態様によれば、発振回路から見てＤ／Ａ変換部とバッファー回路を、互いに交差する第１方向と第２方向に配置できる。このようにしても、発振回路、Ｄ／Ａ変換部、処理部の位置関係を維持してノイズに対応しつつ、バッファー回路を効率的に配置できる。

また本発明の一態様では、前記発振回路は、前記Ｄ／Ａ変換部の前記第３方向側又は前記第１方向側に隣り合って配置されてもよい。

本発明の一態様によれば、発振回路とＤ／Ａ変換部が隣り合って配置されるので、Ｄ／Ａ変換部からの周波数制御電圧を短い配線で発振回路に入力できる。これにより、発振信号の特性に影響を与える周波数制御電圧への外乱（ノイズ）を低減できる。

また本発明の一態様では、回路装置は、外部電源が供給され、トランジスターの仕事関数差に基づき生成された基準電圧を生成する少なくとも１つの基準電圧生成回路を含み、前記少なくとも１つの前記基準電圧生成回路は、パッドが配置されるパッド領域に配置されてもよい。

本発明の一態様によれば、トランジスターの仕事関数差に基づいて基準電圧が生成される。これにより、その基準電圧を電源電圧としてＡ／Ｄ変換部や処理部、Ｄ／Ａ変換部、発振回路に供給することが可能となる。トランジスターの仕事関数差に基づいて基準電圧を生成することで、例えばバンドギャップリファレンス回路等を用いる場合に比べて消費電流を低下させつつ、高いＰＳＲＲを維持できる。これにより、電源の低消費電力化が可能なＤＴＣＸＯ等のデジタル方式の発振器を実現できる。

また本発明の一態様では、回路装置は、前記少なくとも１つの前記基準電圧生成回路として、前記仕事関数差に基づき生成された第１の基準電圧を、第１の電源電圧として前記Ａ／Ｄ変換部に供給する第１の基準電圧発生回路と、前記仕事関数差に基づき生成された第２の基準電圧を、第２の電源電圧として前記処理部に供給する第２の基準電圧発生回路と、前記仕事関数差に基づき生成された第３の基準電圧を、第３の電源電圧として前記Ｄ／Ａ変換部に供給する第３の基準電圧発生回路のうちの、少なくとも１つを含んでもよい。

本発明の一態様によれば、Ａ／Ｄ変換部、処理部、Ｄ／Ａ変換部のそれぞれに対応する第１の基準電圧生成回路、第２の基準電圧生成回路、第３の基準電圧生成回路のうち少なくとも１つの基準電流生成回路が設けられる。これにより、各部の電源ラインを分離できるので、電源ラインを介したノイズの伝搬を抑制し、発振信号の精度（例えば位相ノイズ特性）を向上できる。また本発明の一態様では、デジタル温度補償発振回路により温度補償を行うので、電源の温度特性が発振周波数の温度特性に与える影響を含めて温度補償できる。

また本発明の一態様では、回路装置は、前記基準電圧に基づいて基準電流を生成する基準電流生成回路を含み、前記発振回路は、前記基準電流に基づく駆動電流により前記振動子を発振させてもよい。

本発明の一態様によれば、発振回路に対応して基準電流生成回路が設けられる。これにより、処理部等の他の回路の電源ラインから発振回路を分離できるので、電源ラインを介したノイズの伝搬を抑制し、発振信号の精度（例えば位相ノイズ特性）を向上できる。また本発明の一態様では、デジタル温度補償発振回路により温度補償を行うので、電源の温度特性が発振周波数の温度特性に与える影響を含めて温度補償できる。

また本発明の一態様では、回路装置は、前記発振回路の発振信号に基づく信号を出力する出力端子と、前記振動子が接続される第１の振動子用端子及び第２の振動子用端子と、電源電圧が供給される第１の電源端子及び第２の電源端子と、イネーブル端子と、を含み、前記出力端子と前記第１の振動子用端子と前記第１の電源端子は、回路装置の第１の辺に沿った第１のパッド領域に配置され、前記第２の電源端子と前記第２の振動子用端子と前記イネーブル端子は、前記回路装置の前記第１の辺に対向する第２の辺に沿った第２のパッド領域に配置され、前記第１のパッド領域及び前記第２のパッド領域の長辺方向は、前記第３方向又は前記第１方向であってもよい。

このようにすれば、第１の辺と、それに対向する第２の辺に第１のパッド領域と第２のパッド領域を設け、その第１のパッド領域と第２のパッド領域の間に発振回路やＤ／Ａ変換部、Ａ／Ｄ変換部、処理部を配置できる。

また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記振動子と、を含む発振器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載された回路装置を含む電子機器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。

回路装置の構成例。 回路装置の第１のレイアウト構成例。 回路装置の第２のレイアウト構成例。 回路装置の第１の詳細な構成例。 図５Ａは、発振周波数の温度依存性の例。図５Ｂは、処理部の入力データと処理部の出力データとの間の関係の例。 回路装置、電源回路の変形構成例。 基準電圧生成回路の詳細な構成例。 基準電流生成回路、発振回路の詳細な構成例。 図９Ａ、図９Ｂ、図９ＣはＤＴＣＸＯの利点や問題点についての説明図。 回路装置の第２の詳細な構成例。 本実施形態の手法の説明図。 図１２Ａ、図１２Ｂは本実施形態の手法の説明図。 Ｄ／Ａ変換部の詳細な構成例。 図１４Ａは、温度センサー部の第１の構成例。図１４Ｂは、温度センサー部の第２の構成例。図１４Ｃは、温度センサー部の温度特性の例。 Ａ／Ｄ変換部の詳細な構成例。 図１６Ａは、発振器の構成例。図１６Ｂは、電子機器の構成例。図１６Ｃは、移動体の例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．構成
図１に本実施形態の回路装置の基本構成例を示す。この回路装置は、ＤＴＣＸＯやＯＣＸＯ（oven controlled crystal oscillator）等のデジタル方式の発振器を実現する回路装置（半導体チップ）である。例えばこの回路装置と振動子ＸＴＡＬをパッケージに収納することで、デジタル方式の発振器が実現される。

図１の回路装置は、Ａ／Ｄ変換部２０、処理部５０、発振信号生成回路１４０を含む。また回路装置は温度センサー部１０、バッファー回路１６０、メモリー部３０を含むことができる。なお回路装置の構成は図１の構成には限定されず、その一部の構成要素（例えば温度センサー部、バッファー回路、Ａ／Ｄ変換部等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

振動子ＸＴＡＬは、例えば水晶振動子等の圧電振動子である。振動子ＸＴＡＬは恒温槽内に設けられるオーブン型振動子（ＯＣＸＯ）であってもよい。振動子ＸＴＡＬは共振器（電気機械的な共振子又は電気的な共振回路）であってもよい。振動子ＸＴＡＬとしては、圧電振動子、ＳＡＷ（Surface Acoustic Wave）共振子、ＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用できる。振動子ＸＴＡＬの基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子ＸＴＡＬの励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。

温度センサー部１０は、温度検出電圧ＶＴＤを出力する。具体的には、環境（回路装置）の温度に応じて変化する温度依存電圧を、温度検出電圧ＶＴＤとして出力する。温度センサー部１０の具体的な構成例については後述する。

Ａ／Ｄ変換部２０は、温度センサー部１０からの温度検出電圧ＶＴＤのＡ／Ｄ変換を行って、温度検出データＤＴＤを出力する。例えば温度検出電圧ＶＴＤのＡ／Ｄ変換結果に対応するデジタルの温度検出データＤＴＤ（Ａ／Ｄ結果データ）を出力する。Ａ／Ｄ変換部２０のＡ／Ｄ変換方式としては、例えば逐次比較方式や逐次比較方式に類似する方式などを採用できる。なおＡ／Ｄ変換方式はこのような方式には限定されず、種々の方式（計数型、並列比較型又は直並列型等）を採用できる。

処理部５０（ＤＳＰ部：デジタル信号処理部）は種々の信号処理を行う。例えば処理部５０（温度補償部）は、温度検出データＤＴＤに基づいて発振周波数（発振信号の周波数）の温度補償処理を行う。そして発振周波数の周波数制御データＤＤＳを出力する。具体的には処理部５０は、温度に応じて変化する温度検出データＤＴＤ（温度依存データ）と、温度補償処理用の係数データ（近似関数の係数のデータ）などに基づいて、温度変化があった場合にも発振周波数を一定にするための温度補償処理を行う。この処理部５０は、ゲートアレイ等のＡＳＩＣ回路により実現してもよいし、プロセッサー（例えばＣＰＵ、ＭＰＵ等）とプロセッサー上で動作するプログラムにより実現してもよい。

発振信号生成回路１４０は発振信号ＳＳＣを生成する。例えば発振信号生成回路１４０は、処理部５０からの周波数制御データＤＤＳと振動子ＸＴＡＬを用いて、周波数制御データＤＤＳにより設定される発振周波数の発振信号ＳＳＣを生成する。一例としては、発振信号生成回路１４０は、周波数制御データＤＤＳにより設定される発振周波数で振動子ＸＴＡＬを発振させて、発振信号ＳＳＣを生成する。

なお発振信号生成回路１４０は、ダイレクト・デジタル・シンセサイザー方式で発振信号ＳＳＣを生成する回路であってもよい。例えば振動子ＸＴＡＬ（固定発振周波数の発振源）の発振信号をリファレンス信号として、周波数制御データＤＤＳで設定される発振周波数の発振信号ＳＳＣをデジタル的に生成してもよい。

発振信号生成回路１４０は、Ｄ／Ａ変換部８０と発振回路１５０を含むことができる。但し発振信号生成回路１４０は、このような構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

Ｄ／Ａ変換部８０は、処理部５０からの周波数制御データＤＤＳ（処理部の出力データ）のＤ／Ａ変換を行う。Ｄ／Ａ変換部８０に入力される周波数制御データＤＤＳは、処理部５０による温度補償処理後の周波数制御データ（周波数制御コード）である。Ｄ／Ａ変換部８０のＤ／Ａ変換方式としては例えば抵抗ストリング型（抵抗分割型）を採用できる。但し、Ｄ／Ａ変換方式はこれには限定されず、抵抗ラダー型（Ｒ−２Ｒラダー型等）、容量アレイ型、又はパルス幅変調型などの種々の方式を採用できる。またＤ／Ａ変換部８０は、Ｄ／Ａ変換器以外にも、その制御回路や変調回路やフィルター回路などを含むことができる。

発振回路１５０は、Ｄ／Ａ変換部８０の出力電圧ＶＱと振動子ＸＴＡＬを用いて、発振信号ＳＳＣを生成する。発振回路１５０は、第１、第２の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬに接続される。例えば発振回路１５０は、振動子ＸＴＡＬ（圧電振動子、共振子等）を発振させることで、発振信号ＳＳＣを生成する。具体的には発振回路１５０は、Ｄ／Ａ変換部８０の出力電圧ＶＱを周波数制御電圧（発振制御電圧）とした発振周波数で、振動子ＸＴＡＬを発振させる。例えば発振回路１５０が、電圧制御により振動子ＸＴＡＬの発振を制御する回路（ＶＣＯ）である場合には、発振回路１５０は、周波数制御電圧に応じて容量値が変化する可変容量キャパシター（バリキャップ等）を含むことできる。

バッファー回路１６０は、発振信号生成回路１４０（発振回路１５０）で生成された発振信号ＳＳＣのバッファリングを行って、バッファリング後の信号ＳＱを出力する。即ち、外部の負荷を十分に駆動できるようにするためのバッファリングを行う。信号ＳＱは例えばクリップドサイン波信号である。但し信号ＳＱは矩形波信号であってもよい。或いはバッファー回路１６０は、信号ＳＱとしてクリップドサイン波信号と矩形波信号の両方の出力が可能な回路であってもよい。

メモリー部３０は、発振周波数の温度特性を補償するための多項式の係数を記憶している。例えば、発振器の出荷前検査等において発振周波数の温度特性をテスト装置により測定し、その測定された温度特性に基づいてテスト装置が多項式の係数を求め、その係数がテスト装置によりメモリー部３０に書き込まれる。多項式は、温度検出データＤＴＤ（Ａ／Ｄ変換部２０の出力データ）と周波数制御データＤＤＳ（Ｄ／Ａ変換部８０の入力データ）を対応付けるものである。メモリー部３０は、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等の不揮発性メモリーである。或いは、ＲＡＭ（Random Access memory）やレジスターであってもよい。処理部５０は、メモリー部３０から係数を読み出し、その係数を適用した多項式に温度検出データＤＴＤを代入し、その多項式の演算結果に基づいて周波数制御データＤＤＳを生成し、その周波数制御データＤＤＳをＤ／Ａ変換部８０に出力する。

２．レイアウト
図２に、本実施形態の回路装置の第１のレイアウト構成例を示し、図３に、本実施形態の回路装置の第２のレイアウト構成例を示す。図２、図３は、回路装置の基板ＫＢＮ（半導体基板、シリコン基板）を厚み方向に見た平面視図である。なお回路装置のレイアウト構成は図２、図３の構成には限定されない。例えば、以下で矩形領域と説明する領域は必ずしも矩形でなくてもよい。

まず図２の第１のレイアウト構成例を説明する。

基板ＫＢＮには、発振回路１５０が配置される領域ＯＳＣと、バッファー回路１６０が配置される領域ＢＵＦと、Ｄ／Ａ変換部８０が配置される領域ＤＡＣと、Ａ／Ｄ変換部２０が配置される領域ＡＤＣと、処理部５０が配置される領域ＤＳＰＬと、メモリー部３０（不揮発性メモリー）が配置される領域ＦＡＭとが設けられる。また基板ＫＢＮには、パッドＶＳ、ＸＯ、ＥＮ（端子）が設けられる第１のパッド領域ＲＹ１と、パッドＣＬＫＯ、ＸＩ、ＶＤ（端子）が設けられる第２のパッド領域ＲＹ２と、が設けられる。また基板ＫＢＮには、電源回路４０（図４、図６の電源回路４０）が配置される領域ＢＳＡ、ＢＳＤや、処理部５０にクロック信号を供給するクロック信号生成回路（例えばＣＲ発振回路）が配置される領域ＴＧや、Ｄ／Ａ変換部８０のキャパシター（例えば図１０のフィルター回路１２０のキャパシター）が配置される領域ＤＣＣを設けることができる。

より具体的には、図６で後述するように、Ａ／Ｄ変換部２０はアナログ部２６、ロジック部２２を含み、Ｄ／Ａ変換部８０はアナログ部８４、ロジック部８２を含む。このとき、領域ＡＤＣにはＡ／Ｄ変換部２０のアナログ部２６が配置され、領域ＤＡＣにはＤ／Ａ変換部８０のアナログ部８４が配置され、領域ＤＳＰＬには、処理部５０とＡ／Ｄ変換部２０のロジック部２２とＤ／Ａ変換部８０のロジック部８２が配置される。

なお、領域ＤＡＣ、ＡＤＣ、ＤＳＰＬ、ＦＡＭ等の「領域」とは、その領域に配置される回路を構成するトランジスター等や、そのトランジスターが処理する信号の配線が配置される領域である。トランジスターは、そのソースやドレインを構成する不純物領域と、ゲートを構成するポリシリコン層を含んでおり、その不純物領域やポリシリコン層、それらに接続される配線が「領域」に配置される。

図２に示すように、第１方向ＤＲ１に交差する方向を第２方向ＤＲ２とし、第２方向ＤＲ２の反対方向を第３方向ＤＲ３とし、第１方向ＤＲ１の反対方向を第４方向ＤＲ４とする。例えば、第２方向ＤＲ２は第１方向ＤＲ１に直交し、第１方向ＤＲ１から時計回りに９０度の方向である。

バッファー回路１６０が配置される領域ＢＵＦは、発振回路１５０が配置される領域ＯＳＣの第１方向ＤＲ１側に隣り合って設けられる。領域ＯＳＣと領域ＢＵＦは、第２方向ＤＲ２（第３方向ＤＲ３）における幅が同じ（略同一を含む）であり、領域ＯＳＣと領域ＢＵＦを合わせて矩形領域となっている。Ａ／Ｄ変換部２０が配置される領域ＡＤＣは、Ｄ／Ａ変換部８０が配置される領域ＤＡＣの第１方向ＤＲ１側に隣り合って設けられる。領域ＤＡＣと領域ＡＤＣは、第２方向ＤＲ２（第３方向ＤＲ３）における幅が同じ（略同一を含む）であり、領域ＤＡＣと領域ＡＤＣを合わせて矩形領域となっている。領域ＤＡＣと領域ＡＤＣを合わせた矩形領域は、領域ＯＳＣと領域ＢＵＦを合わせた矩形領域の第２方向ＤＲ２側に隣り合って設けられる。

なお、「隣り合う」とは、回路ブロックの配置領域の間に他の回路ブロックが設けられないことである。ただし、例えば電源配線や信号配線、ガード領域（ガードバー）、テスト回路（例えば信号線の信号をテスト端子に出力するための回路）等は設けられていてもよい。

処理部５０が設けられる領域ＤＳＬＰは、領域ＤＡＣ及び領域ＡＤＣの第２方向ＤＲ２側に隣り合って設けられる。領域ＤＳＬＰの一部は第１のパッド領域ＲＹ１内に配置されており、領域ＤＳＬＰのうち第１のパッド領域ＲＹ１外の部分は、第１方向ＤＲ１（第４方向ＤＲ４）に沿った辺を長辺とする矩形領域となっている。そして、その長辺の一方が、領域ＤＡＣ及び領域ＡＤＣに隣り合うように、領域ＤＳＬＰが配置されている。

メモリー部３０が設けられる領域ＦＡＭは、領域ＤＳＰＬの第２方向ＤＲ２側に隣り合って設けられる。領域ＦＡＭは、第１方向ＤＲ１（第４方向ＤＲ４）に沿った辺を長辺とする矩形領域となっている。そして、その長辺の一方が、領域ＤＳＬＰ（領域ＤＳＬＰのうち第１のパッド領域ＲＹ１外の部分の矩形領域の長辺の他方）に隣り合うように、領域ＦＡＭが配置されている。

基板ＫＢＮの中央から見て第４方向ＤＲ４、第１方向ＤＲ１、第２方向ＤＲ２、第３方向ＤＲ３側の基板ＫＢＮの辺を、それぞれ第１の辺ＨＮ１、第２の辺ＨＮ２、第３の辺ＨＮ３、第４の辺ＨＮ４とする。

第１のパッド領域ＲＹ１は、領域ＯＳＣ、ＤＡＣ、ＤＳＬＰ、ＦＡＭと第１の辺ＨＮ１との間に設けられており、その長辺が第１の辺ＨＮ１に沿うように設けられている。領域ＴＧの一部は第１のパッド領域ＲＹ１内に配置される。また電源回路４０が配置される領域ＢＳＡ、ＢＳＤは、第１のパッド領域ＲＹ１内に配置される。領域ＢＳＡは、Ｄ／Ａ変換部８０やＡ／Ｄ変換部２０に近い側に設けられ、領域ＢＳＡには、それらアナログ回路への電源回路（図４の基準電圧生成回路４１、４３、図６の基準電圧生成回路４７）が設けられる。また領域ＢＳＤは、処理部５０に近い側に設けられ、領域ＢＳＤには、それらデジタル回路への電源回路（図４、図６の基準電圧生成回路４２）が設けられる。第１のパッド領域ＲＹ１には、その長辺方向（第２方向ＤＲ２）に沿って、パッドＣＬＫＯ（出力端子）、パッドＸＩ（第１の振動子用端子）、パッドＶＤ（第１の電源端子）が順に設けられる。例えばパッドＣＬＫＯは、辺ＨＮ１、ＨＮ４が交差する隅に設けられ、パッドＶＤは、辺ＨＮ１、ＨＮ３が交差する隅に設けられる。パッドＣＬＫＯは、バッファー回路１６０の出力信号ＳＱが出力される出力端子に対応する。パッドＸＩは、振動子ＸＴＡＬの一端が接続される第１の振動子用端子に対応する。パッドＶＤは、回路装置の高電位側電源が供給される第１の電源端子に対応する。

第２のパッド領域ＲＹ２は、領域ＯＳＣ、ＤＡＣ、ＦＡＭと第２の辺ＨＮ２との間に設けられており、その長辺が第２の辺ＨＮ２に沿うように設けられている。領域ＤＳＰＬの一部は第２のパッド領域ＲＹ２内に配置される。またＤ／Ａ変換部８０のキャパシターが配置される領域ＤＣＣは、第２のパッド領域ＲＹ２内に配置される。第２のパッド領域ＲＹ２には、その長辺方向（第２方向ＤＲ２）に沿って、パッドＶＳ（第２の電源端子）、パッドＸＯ（第２の振動子用端子）、パッドＥＮ（イネーブル端子）が順に設けられる。例えばパッドＶＳは、辺ＨＮ２、ＨＮ４が交差する隅に設けられ、パッドＥＮは、辺ＨＮ２、ＨＮ３が交差する隅に設けられる。パッドＶＳは、回路装置の低電位側電源が供給される第２の電源端子に対応する。パッドＸＯは、振動子ＸＴＡＬの他端が接続される第２の振動子用端子に対応する。パッドＥＮは、外部の処理部（例えば図１６Ｂの処理部５２０）からイネーブル信号（回路装置の動作イネーブル、動作ディスエーブルを制御する信号）が入力されるイネーブル端子に対応する。

なお、パッド配置はこれに限定されず、例えばパッドＸＩ、ＸＯが入れ替わってもよいし、或いはパッドＶＤ、ＶＳが入れ替わってもよい。

ここで、パッド領域（Ｉ／Ｏ領域）とは、半導体チップの回路と外部回路を接続するためのパッドが配置される領域である。パッドは、例えば複数のメタル層のうちの最上層のメタル層で構成されており、そのメタル層が保護膜（パッシベーション層）から露出した部分がパッドに相当する。パッド領域には、パッドだけでなく、入出力セル（Ｉ／Ｏセル）が配置されてもよいし、図２のように回路ブロックの一部が配置されてもよい。

次に図３の第２のレイアウト構成例を説明する。

図３では、第２方向ＤＲ２は第１方向ＤＲ１から反時計回りに９０度の方向である（広義には、第１方向ＤＲ１と第２方向ＤＲ２は交差する）。また図３では、電源回路４０が領域ＢＳに設けられる。

バッファー回路１６０が配置される領域ＢＵＦは、発振回路１５０が配置される領域ＯＳＣの第２方向ＤＲ２側に隣り合って設けられる。領域ＯＳＣと領域ＢＵＦは、第４方向ＤＲ４（第１方向ＤＲ１）における幅が同じ（略同一を含む）であり、領域ＯＳＣと領域ＢＵＦを合わせて矩形領域となっている。

Ｄ／Ａ変換部８０が配置される領域ＤＡＣの第４方向ＤＲ４側には、電源回路４０が配置される領域ＢＳが隣り合って設けられる。領域ＢＳの第４方向ＤＲ４側には、Ａ／Ｄ変換部２０が配置される領域ＡＤＣが隣り合って設けられる。領域ＤＡＣと領域ＢＳと領域ＡＤＣは、第２方向ＤＲ２（第３方向ＤＲ３）における幅が同じ（略同一を含む）であり、領域ＤＡＣと領域ＢＳと領域ＡＤＣを合わせて矩形領域となっている。

メモリー部３０が設けられる領域ＦＡＭは、処理部５０が設けられる領域ＤＳＰＬの第２方向ＤＲ２側に隣り合って設けられる。領域ＦＡＭの第４方向ＤＲ４における幅は、領域ＤＳＰＬの第４方向ＤＲ４における幅よりも小さく、領域ＦＡＭの第４方向ＤＲ４側には領域ＤＳＰＬの一部が配置される。領域ＦＡＭは、第１方向ＤＲ１（第４方向ＤＲ４）に沿った辺を長辺とする矩形領域となっている。そして、その長辺の一方と短辺の一方が、領域ＤＳＬＰに隣り合うように、領域ＦＡＭが配置されている。領域ＦＡＭと領域ＤＳＰＬは合わせて矩形領域となっている。

領域ＦＡＭと領域ＤＳＰＬを合わせた矩形領域の第４方向ＤＲ４における幅は、領域ＤＡＣと領域ＢＳと領域ＡＤＣを合わせた矩形領域の第４方向ＤＲ４における幅と同じである。そして、領域ＦＡＭと領域ＤＳＰＬを合わせた矩形領域は、領域ＤＡＣと領域ＢＳと領域ＡＤＣを合わせた矩形領域の第２方向ＤＲ２側に設けられている。これら２つの矩形領域は、領域ＯＳＣと領域ＢＵＦを合わせた矩形領域の第４方向ＤＲ４側に設けられる。

基板ＫＢＮの中央から見て第３方向ＤＲ３、第２方向ＤＲ２、第４方向ＤＲ４、第１方向ＤＲ１側の基板ＫＢＮの辺を、それぞれ第１の辺ＨＮ１、第２の辺ＨＮ２、第３の辺ＨＮ３、第４の辺ＨＮ４とする。

第１のパッド領域ＲＹ１は、領域ＯＳＣ、ＤＡＣ、ＢＳ、ＡＤＣと第１の辺ＨＮ１との間に設けられており、その長辺が第１の辺ＨＮ１に沿うように設けられている。第２のパッド領域ＲＹ２は、領域ＢＵＦ、ＦＡＭ、ＤＳＬＰと第２の辺ＨＮ２との間に設けられており、その長辺が第２の辺ＨＮ２に沿うように設けられている。領域ＴＧは第２のパッド領域ＲＹ２内に配置される。

図２、図３のレイアウト構成例によれば、回路装置は、温度センサー部１０からの温度検出電圧ＶＴＤのＡ／Ｄ変換を行い、温度検出データＤＴＤを出力するＡ／Ｄ変換部２０と、温度検出データＤＴＤに基づいて発振周波数の温度補償処理を行い、発振周波数の周波数制御データＤＤＳを出力する処理部５０と、処理部５０からの周波数制御データＤＤＳと振動子ＸＴＡＬを用いて、周波数制御データＤＤＳにより設定される発振周波数の発振信号ＳＳＣを生成する発振信号生成回路１４０と、を含む。発振信号生成回路１４０は、処理部５０からの周波数制御データＤＤＳのＤ／Ａ変換を行うＤ／Ａ変換部８０と、Ｄ／Ａ変換部８０の出力電圧（例えば周波数制御電圧ＶＱ）と振動子ＸＴＡＬを用いて、発振信号ＳＳＣを生成する発振回路１５０と、を含む。そして、Ｄ／Ａ変換部８０（領域ＤＡＣ）は、Ａ／Ｄ変換部２０（領域ＡＤＣ）の第１方向ＤＲ１側に配置される。処理部５０（領域ＤＳＰＬ）は、Ａ／Ｄ変換部２０及びＤ／Ａ変換部８０の第２方向ＤＲ２側に配置される。発振回路１５０（領域ＯＳＣ）は、Ｄ／Ａ変換部８０の第３方向ＤＲ３側又は第１方向ＤＲ１側に配置される。

図２では、発振回路１５０がＤ／Ａ変換部８０の第３方向ＤＲ３側に配置され、処理部５０が、Ｄ／Ａ変換部８０の第２方向ＤＲ２側に配置される。第３方向ＤＲ３と第２方向ＤＲ２は反対方向なので、Ｄ／Ａ変換部８０を挟んで発振回路１５０と処理部５０が配置されることになり、発振回路１５０と処理部５０を離すことができる。

また図３では、発振回路１５０がＤ／Ａ変換部８０の第１方向ＤＲ１側に配置され、処理部５０が、Ｄ／Ａ変換部８０の第２方向ＤＲ２側に配置される。即ち、Ｄ／Ａ変換部８０から見ると発振回路１５０と処理部５０が、交差する２つの方向ＤＲ１、ＤＲ２に配置される。これにより、発振回路１５０と処理部５０を斜め方向に離すことができる。

このように、図２、図３のレイアウトでは発振回路１５０と処理部５０を離して配置することが可能となるので、処理部５０のデジタル信号処理によるノイズが例えば基板等を介して発振回路１５０に伝搬することを抑制でき、発振信号の特性（例えば位相ノイズ特性等）を向上できる。

また、具体的には発振回路１５０が、Ｄ／Ａ変換部８０の第３方向ＤＲ３側又は第１方向ＤＲ１側に隣り合って配置される。これにより、Ｄ／Ａ変換部８０からの周波数制御電圧ＶＱを短い配線で発振回路１５０に入力できる。周波数制御電圧ＶＱのノイズは発振信号の特性に影響を与えるが、その配線を短くできることで周波数制御電圧ＶＱへの外乱（ノイズ）を低減できる。

また、本実施形態の回路装置は、温度補償処理の近似Ｎ次関数（多項式）の係数データ（ゲイン係数データ）を記憶し、その係数データを処理部５０（領域ＤＳＰＬ）に供給するメモリー部３０（領域ＦＡＭ）を含む。そして、メモリー部３０は、処理部５０の第２方向ＤＲ２側に配置される。

上述のようにＤ／Ａ変換部８０はＡ／Ｄ変換部２０の第１方向ＤＲ１側に配置され、処理部５０はＡ／Ｄ変換部２０及びＤ／Ａ変換部８０の第２方向ＤＲ２側に配置される。即ち、Ｄ／Ａ変換部８０及びＡ／Ｄ変換部２０と、処理部５０と、メモリー部３０とが順に、第２方向ＤＲ２に配置されることになる。これにより、Ｄ／Ａ変換部８０及びＡ／Ｄ変換部２０と処理部５０との間、メモリー部３０と処理部５０との間を、効率よく配線することが可能となる。これらの間は多数のデジタル信号配線で結線されるので、効率のよい配線によってレイアウト面積の削減に貢献する。また、デジタル信号配線の引き回しが少ないことで、デジタル信号配線から拡散するノイズが減少し、ＤＴＣＸＯ等のデジタル方式の発振器において発振信号の特性を向上できる。

また、本実施形態では、処理部５０（領域ＤＳＰＬ）及びメモリー部３０（領域ＦＡＭ）は、長辺方向が第１方向ＤＲ１に沿うように配置される。

具体的には、図２では、第１のパッド領域ＲＹ１外の領域ＤＳＰＬが矩形領域であり、その長辺方向が処理部５０の長辺方向に相当する。或いは、図３では、メモリー部３０（領域ＦＡＭ）の第４方向ＤＲ４側に突き出た部分以外の領域ＤＳＰＬが矩形領域であり、その長辺方向が処理部５０の長辺方向に相当する。

このように、メモリー部３０が処理部５０の第２方向ＤＲ２側に配置されると共に、処理部５０及びメモリー部３０の長辺方向が第１方向ＤＲ１に沿うことで、処理部５０及びメモリー部３０の長辺方向を対向して配置できる。メモリー部３０から処理部５０へは、温度補償処理の近似Ｎ次関数の係数データが供給されるので、その多数の信号線を、対向した長辺の間に配線できる。例えば近似Ｎ次関数が５次関数（Ｎ＝５）であり、係数データが７ビットである場合、係数データを送信する信号線は５×７＝３５本必要である。図９等で後述するように、ＴＤＤ方式の通信への応用等においてＤＴＣＸＯ等のデジタル方式の発振器には高い非常に高い発振周波数精度が要求される。そのため、近似Ｎ次関数の次数や係数データのビット数は、より大きくなる傾向にあり、係数データを送信する信号線は５×７＝３５本よりも増えていくことになる。そうすると、係数データを送信する信号線の配線が難しくなるが、本実施形態では処理部５０及びメモリー部３０の長辺方向が対向することで、この問題を解決できる。

また、本実施形態の回路装置は、発振回路１５０（領域ＯＳＣ）の発振信号ＳＳＣをバッファリングするバッファー回路１６０（領域ＢＵＦ）を含む。図２のように発振回路１５０がＤ／Ａ変換部８０（領域ＤＡＣ）の第３方向ＤＲ３側に配置される場合に、バッファー回路１６０は、発振回路１５０の第４方向ＤＲ４側に配置される。或いは図３のように発振回路１５０がＤ／Ａ変換部８０の第１方向ＤＲ１側に配置される場合に、バッファー回路１６０は、発振回路１５０の第２方向ＤＲ２側に配置される。

このようにすれば、発振回路１５０から見てＤ／Ａ変換部８０とバッファー回路１６０を、交差する第３方向ＤＲ３と第４方向ＤＲ４（図２）又は、交差する第１方向ＤＲ１と第２方向ＤＲ２（図３）に配置できる。これにより、発振回路１５０、Ｄ／Ａ変換部８０、処理部５０の位置関係を維持してノイズに対応しつつ、バッファー回路１６０を効率的に配置できる。バッファー回路１６０は発振回路１５０からの発振信号ＳＳＣをバッファリングするので、発振回路１５０の近くに配置することが望ましいが、本実施形態によればバッファー回路１６０を発振回路１５０に隣り合って配置できる。

また、本実施形態の回路装置は、発振回路１５０の発振信号ＳＳＣに基づく信号ＳＱを出力する出力端子（パッドＣＬＫＯ）と、振動子ＸＴＡＬが接続される第１の振動子用端子（パッドＸＩ）及び第２の振動子用端子（パッドＸＯ）と、電源電圧が供給される第１の電源端子（パッドＶＤ）及び第２の電源端子（パッドＶＳ）と、イネーブル端子（パッドＥＮ）と、を含む。出力端子と第１の振動子用端子と第１の電源端子（パッドＣＬＫＯ、ＸＩ、ＶＤ）は、回路装置の第１の辺ＨＮ１に沿った第１のパッド領域ＲＹ１に配置される。第２の電源端子と第２の振動子用端子とイネーブル端子（パッドＶＳ、ＸＯ、ＥＮ）は、回路装置の第１の辺ＨＮ１に対向する第２の辺ＨＮ２に沿った第２のパッド領域ＲＹ２に配置される。第１のパッド領域ＲＹ１及び第２のパッド領域ＲＹ２の長辺方向は、第３方向ＤＲ３又は第１方向ＤＲ１である。

このようにすれば、第１の辺ＨＮ１と、それに対向する第２の辺ＨＮ２に第１のパッド領域ＲＹ１と第２のパッド領域ＲＹ２を設け、その第１のパッド領域ＲＹ１と第２のパッド領域ＲＹ２の間に回路ブロックを配置できる。

３．電源回路
以下、電源回路について詳細に説明する。図４に、回路装置の第１の詳細な構成例を示す。

本実施形態の回路装置は、電源回路４０と、電源回路４０から電源電圧が供給されて動作するデジタル温度補償発振回路と、を含む。デジタル温度補償発振回路は、Ａ／Ｄ変換部２０と、発振信号生成回路１４０と、を有する。また回路装置は、温度センサー部１０、バッファー回路１６０を含むことができる。そして、電源回路４０には外部電源（電源電圧ＶＤＤ）が供給され、電源回路４０は、トランジスターの仕事関数差に基づき生成された基準電圧を生成する少なくとも１つの基準電圧生成回路を有する。電源回路４０は、基準電圧生成回路により生成された基準電圧を電源電圧として供給する。

本実施形態によれば、トランジスターの仕事関数差に基づいて基準電圧が生成され、その基準電圧が電源電圧としてデジタル温度補償発振回路に供給される。これにより、電源の低消費電力化が可能なＤＴＣＸＯ等のデジタル方式の発振器を実現できる。

従来、基準電圧生成回路として用いられたバンドギャップリファレンス回路は、バンドギャップ電圧の温度依存性をキャンセルするために複数のバイポーラートランジスター（バイポーラートランジスターに含まれるＰＮ接合）を用いており、それらに流すバイアス電流等によって、比較的消費電流が大きい回路となっている。そのため、高いＰＳＲＲを維持しつつ、消費電流を絞ることが難しいという課題がある。電源のノイズ特性は発振信号の精度（例えば位相ノイズ特性）に影響するため、高いＰＳＲＲが必要であり、この点からバンドギャップリファレンス回路を用いた電源回路では低消費電力化に限界がある。

この点、本実施形態ではトランジスターの仕事関数差に基づいて基準電圧を生成することで、バンドギャップリファレンス回路を用いる場合に比べて消費電流を低下させつつ、高いＰＳＲＲを維持できる。例えば図７で後述するように、ゲート電極と基板の間の仕事関数が異なるトランジスターＴＡｃとトランジスターＴＡｄで差動対を構成し、その差動対の出力をトランジスターＴＡｅにより差動対にフィードバックすることで、基準電圧を生成できる。このように、仕事関数差を用いた場合には簡素な構成で基準電圧生成回路を構成できるので、バイアス電流を小さくすることが容易である。

しかしながら、トランジスターの仕事関数差に基づき生成された基準電圧は温度特性（例えば負の温度特性）を有する。このような基準電圧が電源電圧として回路装置の各部に供給された場合、その電源電圧の温度依存性が発振周波数の温度特性に影響を与える（電源電圧に温度依存性が無い場合に比べて、発振周波数の温度特性が変わる）。この点、本実施形態ではデジタル温度補償発振回路により温度補償を行っており、デジタル温度補償発振回路では、電源電圧の温度依存性を含めて包括的に発振周波数を温度補償できる。これにより、トランジスターの仕事関数差に基づき生成された基準電圧を利用することが可能となっている。

そして、低消費電力でありながら高いＰＳＲＲが得られることによって、回路装置に内蔵された電源回路４０を低消費電力化すると共に、位相ノイズが少ない高精度な発振信号が得られる。また、高いＰＳＲＲが得られることから、より上流側の外部電源としてスイッチングレギュレーターを用いることが可能となる。これにより、回路装置の外部電源を低消費電力化できる。以上のように、トランジスターの仕事関数差に基づいて基準電圧を生成し、その基準電圧を電源電圧としてデジタル温度補償発振回路に供給することで、回路装置の内部電源或いは外部電源を含めたシステム全体の電源を低消費電力化できる。

ＤＴＣＸＯ等のデジタル方式の発振器において、電源電圧の温度依存性を含めて包括的に発振周波数を温度補償できる点について、より詳細に説明する。

まず、本実施形態の比較例としてＡＴＣＸＯ等のアナログ方式の発振器を考える。ＡＴＣＸＯは、発振周波数の温度依存性を補償して高精度な発振周波数を得ているが、その温度補償を行う前の発振周波数は、例えば図５Ａに示すような温度依存性を有している。ＡＴＣＸＯでは、恒温槽でいくつかの環境温度を設定し、各環境温度での発振周波数を測定し、その測定された温度依存性をキャンセルする多項式の係数を決定し、その係数を不揮発性メモリー等に書き込んでおく。そして、温度補償の際には不揮発性メモリーから係数を読み出して温度センサーの出力に対応する周波数制御電圧を生成して、発振周波数の温度依存性を補償する。

このように、ＡＴＣＸＯの温度補償では、温度センサーの出力と周波数制御電圧との間の関係が多項式により決定されているが、係数決定の際には、得られる関係は環境温度と発振周波数の間の関係である。そのため、係数決定のアルゴリズムでは、例えば環境温度に対してどのような温度センサーの出力が得られるか、或いは温度センサーの出力に対して関数発生回路がどのような周波数制御電圧を出力するか、は前提として仮定されている。この前提が崩れた場合、アルゴリズムが正確な係数を決定できなくなる。例えば、温度センサーは温度依存性の無い電圧と温度依存性がある電圧との差分で温度を検出しているが、これらの電圧が電源電圧の温度依存性の影響を受けると、環境温度に対して期待したセンサー出力（差分電圧）にならない。しかし、係数決定のアルゴリズムでは、環境温度とセンサー出力の対応が、期待通りの特性になっているという前提で係数を演算している。そのため、環境温度とセンサー出力の対応が変動すると、正確な温度補償ができなくなる。このような理由から、ＡＴＣＸＯでは温度依存性が無い高安定の電源電圧が要求される。

一方、本実施形態のようなＤＴＣＸＯ等のデジタル方式の発振器では、図５Ｂに示すように、温度検出データＤＴＤ（処理部５０の入力データ）と周波数制御データＤＤＳ（処理部５０の出力データ）との間の関係が得られる。例えば、温度検出データＤＴＤと周波数制御データＤＤＳは処理部５０のレジスターに格納されており、不図示のデジタルインターフェースを介して外部から読み出される。温度補償の係数を決定する際には、恒温槽でいくつかの環境温度を設定し、各環境温度での温度検出データＤＴＤと周波数制御データＤＤＳを取得し、多項式によるフィッティングを行って温度補償用の多項式の係数を決定する。

温度補償を行う際には、処理部５０が係数を不図示のメモリー部３０（不揮発性メモリー）から読み出して、温度検出データＤＴＤ（Ａ／Ｄ変換部２０の出力データ）に対応する周波数制御データＤＤＳ（Ｄ／Ａ変換部８０の入力データ）を生成する。即ち、ＤＴＣＸＯ等のデジタル方式の発振器では、係数決定の際にも温度補償の際にも、温度検出データＤＴＤと周波数制御データＤＤＳとの間の関係を使っている。このため、ＡＴＣＸＯのようなアルゴリズムの前提が必要なく、処理部５０の前段或いは後段に温度依存性（例えば電源電圧の温度特性による温度センサーの出力変動）があったとしても、その温度特性は、温度検出データＤＴＤと周波数制御データＤＤＳとの間の関係に包含されている。これにより、振動子の発振周波数の温度特性だけでなく、回路装置の各部の温度依存性を含めて包括的に温度補償を行うことができる。

以下、更に詳細な電源回路４０の構成について説明する。図４に示すように、電源回路４０は、第１〜第６の基準電圧生成回路４１〜４６を含む。また回路装置は基準電流生成回路１７０を含むことができる。

第１の基準電圧生成回路４１は、仕事関数差に基づき生成された第１の基準電圧を、第１の電源電圧ＶＲＡとしてＡ／Ｄ変換部２０に供給する。第２の基準電圧生成回路４２は、仕事関数差に基づき生成された第２の基準電圧を、第２の電源電圧ＶＲＢとして処理部５０に供給する。第３の基準電圧生成回路４３は、仕事関数差に基づき生成された第３の基準電圧を、第３の電源電圧ＶＲＣとしてＤ／Ａ変換部８０に供給する。

なお、電源回路４０は、第１の基準電圧生成回路４１、第２の基準電圧生成回路４２、第３の基準電圧生成回路４３の全てを含む必要はなく、これらのうちいずれか１つ又は２つだけを含んでもよい。

このように、Ａ／Ｄ変換部２０、処理部５０、Ｄ／Ａ変換部８０のそれぞれに対応して第１の基準電圧生成回路４１、第２の基準電圧生成回路４２、第３の基準電圧生成回路４３を設けることで、各部の電源ラインを分離できる。これにより、電源ラインを介したノイズの伝搬を抑制し、発振信号の精度（例えば位相ノイズ特性）を向上できる。

例えば、デジタル回路のノイズは、発振回路１５０による振動子ＸＴＡＬの発振に影響を与え、位相ノイズ特性等を悪化させる。この点、本実施形態では、処理部５０に対応する第２の基準電圧生成回路４２が設けられているので、発振回路１５０の電源ラインから、デジタル回路である処理部５０の電源ラインを分離できる。これにより、発振回路１５０へのデジタル回路のノイズの伝搬を抑制できる。或いは、Ａ／Ｄ変換部２０やＤ／Ａ変換部８０に処理部５０や発振回路１５０からのノイズが入力された場合、そのノイズによりＡ／Ｄ変換部２０の変換精度が低下して温度補償の精度に影響したり、Ｄ／Ａ変換部８０の出力電圧ＶＱのノイズが増加して位相ノイズ特性等が悪化したりする可能性がある。この点、本実施形態では、Ａ／Ｄ変換部２０に対応する第１の基準電圧生成回路４１が設けられ、或いはＤ／Ａ変換部８０に対応する第３の基準電圧生成回路４３が設けられるので、Ａ／Ｄ変換部２０やＤ／Ａ変換部８０へのノイズの伝搬を抑制できる。

また、本実施形態では温度特性を有する仕事関数差を用いて電源電圧ＶＲＡ、ＶＲＢ、ＶＲＣを生成しているが、その影響はデジタル温度補償処理により包括的に補償できる。即ち、電源電圧ＶＲＡ、ＶＲＣが温度特性をもつことによってＡ／Ｄ変換部２０やＤ／Ａ変換部８０の変換結果に温度特性が生じる可能性があるが、この温度特性も含めてデジタル温度補償処理により補償される。

また、図７に示すように、仕事関数差により基準電圧を生成する仕事関数差アンプは、ＭＯＳトランジスターや抵抗で構成することが可能であり、構成も簡素であるため、バイポーラートランジスターを用いるバンドギャップリファレンス回路よりもレイアウト面積が小さい。そのため、各部のそれぞれに基準電圧生成回路を設けてもレイアウト面積の増加が抑えられ、仕事関数差アンプは電源ラインを分離する構成に適している。

基準電流生成回路１７０は、基準電圧に基づいて基準電流を生成する。そして、発振回路１５０は、基準電流に基づく駆動電流により振動子ＸＴＡＬを発振させる。

具体的には、第４の基準電圧生成回路４４が仕事関数差に基づいて基準電圧を生成し、その基準電圧を第４の電源電圧ＶＲＤとして基準電流生成回路１７０に出力する。そして、図８で後述するように、基準電流生成回路１７０は、基準電圧（電源電圧ＶＲＤ）に基づいて基準電流ＩＲＤを生成し、その基準電流ＩＲＤに対応したバイアス電圧ＱＤ１、ＱＤ２を発振回路１５０に出力し、発振回路１５０はバイアス電圧ＱＤ１、ＱＤ２をトランジスターＴＤｄ、ＴＤｅにより駆動電流ＩＢＸに変換し、駆動電流ＩＢＸが供給されたバイポーラートランジスターＴＲＸが振動子ＸＴＡＬを駆動する。

このように、発振回路１５０に対応して基準電流生成回路１７０を設けることで、処理部５０等の他の回路の電源ラインから発振回路１５０を分離できる。これにより、電源ラインを介したノイズの伝搬を抑制し、発振信号の精度（例えば位相ノイズ特性）を向上できる。また、本実施形態では温度特性を有する仕事関数差を用いて基準電圧を生成しているが、その影響はデジタル温度補償処理により包括的に補償できる。即ち、基準電圧が温度特性をもつことによって発振回路１５０の発振周波数特性に温度特性が生じる可能性があるが、この温度特性も含めてデジタル温度補償処理により補償される。

第５の基準電圧生成回路４５は、仕事関数差に基づき生成された第５の基準電圧を、第５の電源電圧ＶＲＥとして温度センサー部１０に供給する。また、第６の基準電圧生成回路４６は、仕事関数差に基づき生成された第６の基準電圧を、第６の電源電圧ＶＲＦとしてバッファー回路１６０に供給する。

このようにすれば、温度センサー部１０やバッファー回路１６０の電源ラインを分離でき、電源ラインを介したノイズの伝搬を抑制できる。また、基準電圧の温度特性が温度センサー部１０のセンサー特性等に影響したとしても、その影響をデジタル温度補償処理により包括的に補償できる。

なお、電源回路４０の構成は図４に限定されず、例えば図６のように構成してもよい。図６に、本実施形態の回路装置、電源回路４０の変形構成例を示す。

図６の回路装置は、電源回路４０、温度センサー部１０、Ａ／Ｄ変換部２０、処理部５０、発振信号生成回路１４０、バッファー回路１６０を含む。

図６では、電源回路４０が、基準電圧生成回路４２、４４、４６、４７を含む。またＡ／Ｄ変換部２０が、アナログ部２６、ロジック部２２を含み、Ｄ／Ａ変換部８０が、ロジック部８２、アナログ部８４を含む。Ａ／Ｄ変換部２０のアナログ部２６、ロジック部２２は、図１５のアナログ部２６、ロジック部２２に対応する。Ｄ／Ａ変換部８０のロジック部８２は、図１０の変調回路９０に対応し、アナログ部８４は、図１０のＤ／Ａ変換器１００とフィルター回路１２０に対応する。

基準電圧生成回路４７は、トランジスターの仕事関数差に基づき生成した基準電圧を電源電圧ＶＲＧとして、温度センサー部１０、Ａ／Ｄ変換部２０のアナログ部２６、Ｄ／Ａ変換部８０のアナログ部８４に供給する。基準電圧生成回路４２は、トランジスターの仕事関数差に基づき生成した基準電圧を電源電圧ＶＲＢとして、Ａ／Ｄ変換部２０のロジック部２２、処理部５０、Ｄ／Ａ変換部８０のロジック部８２に供給する。

４．基準電圧生成回路
図７に、基準電圧生成回路の詳細な構成例を示す。なお、図７の基準電圧生成回路は、基準電圧生成回路４１〜４７のいずれにも適用できる。図７の基準電圧生成回路は、第１の仕事関数差アンプＲＥＧ１、第２の仕事関数差アンプＲＥＧ２を含む。

第１の仕事関数差アンプＲＥＧ１は、トランジスターＴＢａ、ＴＢｂ、ＴＢｃ、ＴＢｄ、ＴＢｅ、抵抗ＲＮＢ、ＲＰＢ、ＲＧＢ（抵抗素子）、キャパシターＣＢ、電流源ＩＧＢを含む。

トランジスターＴＢａとトランジスターＴＢｂは、カレントミラー回路を構成し、トランジスターＴＢｃとトランジスターＴＢｄに電流を供給する。トランジスターＴＢｃとトランジスターＴＢｄは差動対を構成する。電流源ＩＧＢは、差動対にバイアス電流を供給する。トランジスターＴＢａ、ＴＢｂは例えばＰ型トランジスターであり、トランジスターＴＢｃ、ＴＢｄはＮ型トランジスターである。またトランジスターＴＢａ、ＴＢｂ、ＴＢｄはエンハンスメント型のトランジスターであり、トランジスターＴＢｃはデプレッション型のトランジスターである。

トランジスターＴＢａ、ＴＢｂは、高電位側電源ノード（電源電圧ＶＤＤのノード）とノードＮＢａ、ＮＢｂとの間に設けられる。トランジスターＴＢａ、ＴＢｂのソースには電源電圧ＶＤＤが供給され、トランジスターＴＢａ、ＴＢｂのゲート電極はトランジスターＴＢａのドレインのノードＮＢａに接続される。

トランジスターＴＢｃ、ＴＢｄは、ノードＮＢａ、ＮＢｂとノードＮＢｆ、ＮＢｃとの間に設けられる。またノードＮＢｆとノードＮＢｃとの間には抵抗ＲＮＢが設けられる。トランジスターＴＢｃのゲート電極には、電源電圧ＶＳＳが入力される。トランジスターＴＢｄのゲート電極は、ノードＮＢｄに接続される。電流源ＩＧＢは、ノードＮＢｃと電源電圧ＶＳＳのノードとの間に直列に設けられる。

トランジスターＴＢｅはデプレッション型のＮ型トランジスターである。トランジスターＴＢｅは、高電位側電源ノードと出力ノードＮＢｅ（抵抗ＲＰＢの一端）との間に設けられ、そのゲート電極に差動対の出力ノードＮＢｂが接続される。即ち、トランジスターＴＢｅは、トランジスターＴＢｄのドレイン電圧に基づきゲート電圧が制御される。キャパシターＣＢは、ノードＮＢｂと電源電圧ＶＳＳのノードとの間に設けられる。抵抗ＲＰＢは、出力ノードＮＢｅとノードＮＢｄ（トランジスターＴＢｄのゲートノード）の間に設けられ、その一端には、トランジスターＴＢｃ、ＴＢｄの仕事関数差電圧に対応する電圧Ｖｒｅｇが印加される。抵抗ＲＰＢは、その一端の電圧Ｖｒｅｇを第１の仕事関数差アンプＲＥＧ１の電源用ノードＮＤＧに出力する。抵抗ＲＧＢは、ノードＮＢｄと電源電圧ＶＳＳのノードとの間に設けられる。

トランジスターＴＢｄは、トランジスターＴＢｃとはゲート電極の導電性が異なるトランジスターになっている。例えばトランジスターＴＢｃのゲート電極はＮ型であり、トランジスターＴＢｄのゲート電極はＰ型となっている。例えばトランジスターＴＢｃとＴＢｄは、基板の不純物濃度やチャネルの不純物濃度は同じであるが、ゲート電極の導電性が異なっており、ゲート電極の不純物濃度が異なっている。

具体的には、ＭＯＳトランジスターのしきい値電圧は、Ｖｔｈ＝φ_ＭＳ−Ｑ_ＳＳ／Ｃ_ＯＸ＋２φ_Ｆ＋Ｑ_Ｄ／Ｃ_ＯＸと表すことができる。ここでφ_ＭＳは、ゲート電極と基板の仕事関数差であり、Ｑ_ＳＳは酸化膜内の固定電荷であり、Ｃ_ＯＸはゲート酸化膜の単位面積当たりの容量であり、φ_Ｆはフェルミ準位であり、Ｑ_Ｄは空乏層内の電荷である。トランジスターＴＢｃのＮ型ゲート電極の不純物濃度と、トランジスターＴＢｄのＰ型ゲート電極の不純物濃度の設定により、デプレッション型のトランジスターＴＢｃのしきい値電圧ＶＴＮは例えば−０．５２Ｖに設定されており、エンハンスメント型のトランジスターＴＢｄのしきい値電圧ＶＴＰは例えば０．４５Ｖに設定されている。従って、基準電圧生成回路の出力ノードＮＤＧには、ＶＴＰ−ＶＴＮ＝０．９７Ｖの電圧Ｖｒｅｇが出力されるようになる。即ち、電源電圧ＶＤＤが変動した場合にも、一定の電圧Ｖｒｅｇを供給することが可能になる。

第２の仕事関数差アンプＲＥＧ２は、トランジスターＴＡａ、ＴＡｂ、ＴＡｃ、ＴＡｄ、ＴＡｅ、抵抗ＲＮＡ、ＲＰＡ、ＲＧＡ（抵抗素子）、キャパシターＣＡ、電流源ＩＧＡを含む。

第２の仕事関数差アンプＲＥＧ２構成は、第１の仕事関数差アンプＲＥＧ１の構成と同様である。即ち、トランジスターＴＡａ、ＴＡｂ、ＴＡｃ、ＴＡｄ、ＴＡｅ、抵抗ＲＮＡ、ＲＰＡ、ＲＧＡ、キャパシターＣＡ、電流源ＩＧＡが、第１の仕事関数差アンプＲＥＧ１のトランジスターＴＢＢ、ＴＢｂ、ＴＢｃ、ＴＢｄ、ＴＢｅ、抵抗ＲＮＢ、ＲＰＢ、ＲＧＢ、キャパシターＣＢ、電流源ＩＧＢに対応している。そして、トランジスターＴＡｄは、トランジスターＴＡｃとはゲート電極の導電性が異なるトランジスターになっており、トランジスターＴＡｃのしきい値電圧ＶＴＮとトランジスターＴＡｄのしきい値電圧ＶＴＰは異なっている。第２の仕事関数差アンプＲＥＧ２は、例えばＶＴＰ−ＶＴＮ＝０．９Ｖを出力する。即ち、電源電圧ＶＤＤが変動した場合にも、一定電圧の基準電圧ＶＤＯＳを供給することが可能になる。

図７のように、第１の仕事関数差アンプＲＥＧ１と第２の仕事関数差アンプＲＥＧ２を直列に接続することによって、１段の仕事関数差アンプよりも更にＰＳＲＲを向上できる。即ち、２段の仕事関数差アンプの場合、各段のＰＳＲＲが加算されるので、１段の仕事関数差アンプに比べて約２倍のＰＳＲＲが得られる。

また図７において、トランジスターＴＡｅはデプレッション型のトランジスターである。

２段の仕事関数差アンプでは、例えば第１の仕事関数差アンプＲＥＧ１が電圧Ｖｒｅｇ＝０．９７Ｖを出力し、第２の仕事関数差アンプＲＥＧ２が電圧Ｖｒｅｇ＝０．９７Ｖを電源として電圧ＶＤＯＳ＝０．９Ｖを出力する。トランジスターＴＡｅはＮ型トランジスターであり、そのソースは電圧ＶＤＯＳ＝０．９Ｖであることから、非常に小さいゲート−ソース間電圧しか取ることができず、エンハンスメント型のトランジスターではオンさせることができない。この点、本実施形態ではトランジスターＴＡｅがデプレッション型のトランジスターであることで、Ｎ型トランジスターであってもオンさせることが可能となる。

また、図７において、仕事関数差アンプの出力段のトランジスターＴＡｅ、ＴＢｅは、Ｎ型トランジスターである。これにより、Ｐ型トランジスターを採用した場合に比べてＰＳＲＲの向上が期待できる。例えばトランジスターＴＡｅを例にとって説明する。トランジスターＴＡｅにＰ型トランジスターを採用した場合、Ｐ型トランジスターのソースは電源電圧ＶＤＤとなる。そのためゲート−ソース間電圧は電源電圧ＶＤＤのノイズの影響を受けるが、アンプの帯域内ではアンプのゲインによってＰＳＲＲが保たれる。しかしながら、アンプの帯域外の高周波帯域では電源電圧ＶＤＤのノイズの影響を受けてＰＳＲＲが低下する。一方、トランジスターＴＡｅにＮ型トランジスターを採用することによって、トランジスターＴＡｅのソースは出力電圧ＶＤＯＳとなり、ゲート−ソース間電圧は電源電圧ＶＤＤのノイズの影響を受けにくくなる。しかしながら、上述のようにオンさせにくいという問題が生じるので、デプレッション型のトランジスターを用いることによって、これを解決している。

また図７において、キャパシターＣＡが、トランジスターＴＡｅのゲートノードＮＡｂと低電位側電源ノードとの間に設けられる。また、キャパシターＣＢが、トランジスターＴＢｅのゲートノードＮＢｂと低電位側電源ノードとの間に設けられる。

これにより、高周波領域におけるＰＳＲＲを更に向上できる。キャパシターＣＡを設けなかった場合の周波数特性は、低周波領域と高周波領域では、キャパシターＣＡを設けた場合の周波数特性と同じになる。低周波領域では、アンプのＤＣゲインとほぼ同じＰＳＲＲが得られ、高周波領域ではキャパシターＣＡの容量とトランジスターＴＡｅのソース−ドレイン間の寄生容量との比でＰＳＲＲが決まる。キャパシターＣＡを設けなかった場合の周波数特性では、低周波領域と高周波領域の間にＰＳＲＲが非常に低くなる（ゼロになる）周波数が存在する。この周波数ｆＡの付近では、電源のノイズが基準電圧に伝搬するため、位相ノイズ特性の悪化の原因となる。

この点、本実施形態では、キャパシターＣＡ（ＣＢ）を設けることによって、周波数ｆＡ付近でのＰＳＲＲを向上できる。これにより、広い帯域にわたって高いＰＳＲＲを得ることができ、位相ノイズ特性を向上できる。

なお、基準電圧生成回路の構成は図７に限定されない。例えば第２の仕事関数差アンプＲＥＧ２の電源用ノードＮＤＧに電源電圧ＶＤＤを供給し、１段の仕事関数差アンプ（第２の仕事関数差アンプＲＥＧ２）だけで基準電圧を生成してもよい。

５．基準電流生成回路、発振回路
図８に、基準電流生成回路１７０、発振回路１５０の詳細な構成例を示す。基準電流生成回路１７０は、トランジスターＴＤａ、ＴＤｂ、ＴＤｃ、演算増幅器ＡＭＤ１、ＡＭＤ２、抵抗ＲＤを含む。

トランジスターＴＤａは、高電位側電源ノード（電源電圧ＶＲＤのノード）と第１のノードＮＤｃの間に設けられる。トランジスターＴＤｂは、第１のノードＮＤｃと第２のノードＮＤｂの間に設けられる。トランジスターＴＤａ、ＴＤｂは、例えばエンハンスメント型のＰ型トランジスターである。

演算増幅器ＡＭＤ１の第１の入力ノードＮＤａ（正極性入力ノード、非反転入力ノード）には、電源電圧ＶＲＤが入力され、演算増幅器ＡＭＤ１の第２の入力ノード（負極性入力ノード、反転入力ノード）は、第２のノードＮＤｂに接続され、演算増幅器ＡＭＤ１の出力ノードＮＤｆは、トランジスターＴＤａのゲートに接続される。

演算増幅器ＡＭＤ２の第１の入力ノードＮＤｄ（正極性入力ノード、非反転入力ノード）には、第１のノードＮＤｃの電圧ＶＮＤｃを設定するための所定電圧ＶＶＤが入力され、演算増幅器ＡＭＤ２の第２の入力ノード（負極性入力ノード、反転入力ノード）は、第１のノードＮＤｃに接続され、演算増幅器ＡＭＤ２の出力ノードＮＤｇは、トランジスターＴＤｂのゲートに接続される。

トランジスターＴＤｃは、ノードＮＤｂとノードＮＤｈの間に設けられ、そのゲートには電源電圧ＶＳＳが入力される。トランジスターＴＤｃは、例えばデプレッション型のＮ型トランジスターである。抵抗ＲＤは、ノードＮＤｈと低電位側電源ノードの間に設けられる。抵抗ＲＤは可変抵抗であり、例えばスイッチによりタップを選択することで抵抗値が可変に制御できるラダー抵抗等で構成できる。トランジスターＴＤｃと抵抗ＲＤは、トランジスターＴＤａ、ＴＤｂにバイアス電流を供給する電流源である。抵抗ＲＤの抵抗値を調整することで、基準電流ＩＲＤが調整できる。

所定電圧ＶＶＤは、例えばＶＶＤ＝ＶＲＤ−０．２Ｖに設定され、演算増幅器ＡＭＤ２のフィードバック制御により、第１のノードＮＤｃの電圧はＶＮＤｃ＝ＶＶＤ＝ＶＲＤ−０．２Ｖとなる。また、演算増幅器ＡＭＤ１のフィードバック制御により、第２のノードＮＤｂの電圧はＶＮＤｂ＝ＶＲＤとなる。このように第１のノードＮＤｃの電圧ＶＮＤｃと第２のノードＮＤｂの電圧ＶＮＤｂが固定されることによって、高電位側電源（電源電圧ＶＲＤ）の変動の影響を受けにくくなり、高安定な基準電流ＩＲＤを生成することができる。

発振回路１５０は、トランジスターＴＤｄ、ＴＤｅ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、可変容量キャパシターＣＸ１、キャパシターＣＸ２、ＣＸ３を含む。

トランジスターＴＤｄ、ＴＤｅには、基準電流生成回路１７０のトランジスターＴＤａ、ＴＤｂのゲート電圧（バイアス電圧ＱＤ１、ＱＤ２）が入力される。即ち、トランジスターＴＤｄ、ＴＤｅは、基準電流ＩＲＤを所定比でミラーし、バイポーラートランジスターＴＲＸのコレクターに駆動電流ＩＢＸ（バイアス電流）を供給する。抵抗ＲＸは、バイポーラートランジスターＴＲＸのコレクターとベースの間に設けられる。

容量が可変である可変容量キャパシターＣＸ１の一端は、振動子ＸＴＡＬの一端に接続される。具体的には、可変容量キャパシターＣＸ１の一端は、回路装置の第１の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬの一端に接続される。キャパシターＣＸ２の一端は、振動子ＸＴＡＬの他端に接続される。具体的には、キャパシターＣＸ２の一端は、回路装置の第２の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬの他端に接続される。キャパシターＣＸ３は、その一端が振動子ＸＴＡＬの一端に接続され、その他端がバイポーラートランジスターＴＲＸのコレクターに接続される。

バイポーラートランジスターＴＲＸには、振動子ＸＴＡＬの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、バイポーラートランジスターＴＲＸのコレクター・エミッター間電流が増加し、駆動電流ＩＢＸのうち抵抗ＲＸに分岐するバイアス電流が減少するので、コレクター電圧ＶＣＸが低下する。一方、バイポーラートランジスターＴＲＸのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、駆動電流ＩＢＸのうち抵抗ＲＸに分岐するバイアス電流が増加するので、コレクター電圧ＶＣＸが上昇する。このコレクター電圧ＶＣＸはキャパシターＣＸ３を介して振動子ＸＴＡＬにフィードバックされる。

振動子ＸＴＡＬの発振周波数は温度特性（例えば図５Ａ、図５Ｂの温度特性）を有しており、この温度特性は、Ｄ／Ａ変換部８０の出力電圧ＶＱ（周波数制御電圧）により補償される。即ち、出力電圧ＶＱは可変容量キャパシターＣＸ１に入力され、出力電圧ＶＱにより可変容量キャパシターＣＸ１の容量値が制御される。可変容量キャパシターＣＸ１の容量値が変化すると、発振ループの共振周波数が変化するので、振動子ＸＴＡＬの温度特性による発振周波数の変動が補償される。可変容量キャパシターＣＸ１は、例えば可変容量ダイオード（バラクター）などにより実現される。

なお、本実施形態の発振回路１５０は、図８の構成に限定されず、種々の変形実施が可能である。例えば図８ではＣＸ１を可変容量キャパシターとする場合を例に説明したが、ＣＸ２又はＣＸ３を、出力電圧ＶＱで制御される可変容量キャパシターとしてもよい。また、ＣＸ１〜ＣＸ３のうち複数を、ＶＱで制御される可変容量キャパシターとしてもよい。

６．周波数ドリフト
温度補償型発振器であるＴＣＸＯでは、周波数精度の向上と低消費電力化への要求がある。例えばＧＰＳ内蔵の時計や脈波等の生体情報の測定機器などのウェアラブル機器では、バッテリーによる動作継続時間を長くする必要がある。このため、基準信号源となるＴＣＸＯに対しては、周波数精度を確保しながら、より低消費電力であることが要求される。

また通信端末と基地局との通信方式としては種々の方式が提案されている。例えばＴＤＤ（Time Division Duplex）方式では、各機器は割り当てられたタイムスロットにおいてデータを送信する。そしてタイムスロット（上がり回線スロット、下り回線スロット）の間にガードタイムが設定されることで、タイムスロットが重なるのが防止される。次世代の通信システムでは、例えば１つの周波数帯域（例えば５０ＧＨｚ）を用いて、ＴＤＤ方式でデータ通信することが提案されている。

しかしながら、このようなＴＤＤ方式を採用した場合には、各機器において時刻同期を行う必要があり、正確な絶対時刻の計時が要求される。このような要求を実現するために、例えば各機器に、基準信号源として原子時計（原子発振器）を設ける手法も考えられるが、機器の高コスト化を招いたり、機器が大型化するなどの問題が生じる。

またＴＣＸＯには、アナログ方式の温度補償型発振器であるＡＴＣＸＯと、デジタル方式の温度補償型発振器であるＤＴＣＸＯがある。

そして基準信号源としてＡＴＣＸＯを用いた場合に、周波数精度を高精度化しようとすると、図９Ａに示すように回路装置のチップサイズが増加してしまい、低コスト化や低消費電力化の実現が難しくなる。

一方、ＤＴＣＸＯでは、図９Ａに示すように、回路装置のチップサイズをそれほど大きくすることなく、周波数精度の高精度化を実現できるという利点がある。

しかしながら、ＤＴＣＸＯ等のデジタル方式の発振器では、その発振周波数の周波数ドリフトが原因で、発振器が組み込まれた通信装置において通信エラー等が発生してしまうという問題がある。例えばデジタル方式の発振器では、温度センサー部からの温度検出電圧をＡ／Ｄ変換し、得られた温度検出データに基づいて周波数制御データの温度補償処理を行い、当該周波数制御データに基づいて発振信号を生成する。この場合に、温度変化により周波数制御データの値が大きく変化すると、これが原因で周波数ホッピングの問題が生じることが判明した。このような周波数ホッピングが生じると、ＧＰＳ関連の通信装置を例にとれば、ＧＰＳのロックが外れてしまうなどの問題が発生してしまう。

このため、ＤＴＣＸＯ等のデジタル方式の発振器では、様々な回路方式が提案されているものの、このような通信エラーが問題となる実際の製品の基準信号源としては、デジタル方式の発振器は殆ど採用されず、ＡＴＣＸＯ等のアナログ方式の発振器が採用されているのが現状であった。

例えば図９ＢはＡＴＣＸＯの周波数ドリフトを示す図である。ＡＴＣＸＯでは、図９Ｂに示すように時間経過に伴い温度が変化した場合にも、その周波数ドリフトは、許容周波数ドリフト（許容周波数エラー）の範囲内（±ＦＤ）に収まる。図９Ｂでは、周波数ドリフト（周波数エラー）は、公称発振周波数（例えば１６ＭＨｚ程度）に対する割合（周波数確度。ｐｐｂ）で示されている。例えば通信エラーが生じないようにするためには、所定期間ＴＰ（例えば２０ｍｓｅｃ）内において、周波数ドリフトを許容周波数ドリフトの範囲内（±ＦＤ）に収める必要がある。ここでＦＤは、例えば数ｐｐｂ程度である。

一方、図９Ｃは、従来のＤＴＣＸＯを用いた場合の周波数ドリフトを示す図である。図９Ｃに示すように、従来のＤＴＣＸＯでは、その周波数ドリフトが許容周波数ドリフトの範囲内に収まっておらず、当該範囲を超えてしまう周波数ホッピングが発生している。このため、この周波数ホッピングを原因とする通信エラー（ＧＰＳのロック外れ等）が発生してしまい、実際の製品の基準信号源としてＤＴＣＸＯを採用することの妨げとなっていた。

図１０に本実施形態の回路装置の第２の詳細な構成例を示す。図１０ではＤ／Ａ変換部８０が、変調回路９０とＤ／Ａ変換器１００とフィルター回路１２０を含む。

Ｄ／Ａ変換部８０の変調回路９０は、処理部５０からｉ＝（ｎ＋ｍ）ビットの周波数制御データＤＤＳを受ける（ｉ、ｎ、ｍは１以上の整数）。一例としてはｉ＝２０、ｎ＝１６、ｍ＝４である。そして変調回路９０は、周波数制御データＤＤＳのｍビット（例えば４ビット）のデータに基づいて、周波数制御データＤＤＳのｎビット（例えば１６ビット）のデータを変調する。具体的には変調回路９０は、周波数制御データＤＤＳのＰＷＭ変調を行う。なお変調回路９０の変調方式はＰＷＭ変調（パルス幅変調）には限定されず、例えばＰＤＭ変調（パルス密度変調）等のパルス変調であってもよく、パルス変調以外の変調方式であってもよい。例えば周波数制御データＤＤＳのｎビットのデータに対して、ｍビットのディザー処理（ディザリング処理）を行うことでビット拡張（ｎビットからｉビットへのビット拡張）を実現してもよい。

Ｄ／Ａ変換器１００は、変調回路９０により変調されたｎビットのデータのＤ／Ａ変換を行う。例えばｎ＝１６ビットのデータのＤ／Ａ変換を行う。Ｄ／Ａ変換器１００のＤ／Ａ変換方式としては、例えば抵抗ストリング型や抵抗ラダー型などを採用できる。

フィルター回路１２０は、Ｄ／Ａ変換器１００の出力電圧ＶＤＡを平滑化する。例えばローパスフィルター処理を行って出力電圧ＶＤＡを平滑化する。このようなフィルター回路１２０を設けることで、例えばＰＷＭ変調された信号のＰＷＭ復調が可能になる。このフィルター回路１２０のカットオフ周波数は、変調回路９０のＰＷＭ変調の周波数に応じて設定できる。即ちＤ／Ａ変換器１００からの出力電圧ＶＤＡの信号は、ＰＷＭ変調の基本周波数及び高調波成分のリプルを含むため、フィルター回路１２０により、このリップルを減衰させる。なおフィルター回路１２０としては、例えば抵抗又はキャパシター等の受動素子を用いたパッシブフィルターを採用できる。但しフィルター回路１２０としてＳＣＦなどのアクティブフィルターを用いることも可能である。

図９Ｃで説明した周波数ホッピングを原因とする通信エラーの発生を抑制し、周波数精度の向上を図るためには、Ｄ／Ａ変換部８０の分解能をできる限り高くする必要がある。

しかしながら、例えば抵抗ストリング型等のＤ／Ａ変換器１００だけで、例えばｉ＝２０ビットというような高分解能のＤ／Ａ変換を実現するのは困難である。またＤ／Ａ変換部８０の出力雑音が大きいと、当該雑音が原因となって、周波数精度の向上の実現が難しくなる。

そこで図１０では、Ｄ／Ａ変換部８０に変調回路９０を設ける。また処理部５０は、Ｄ／Ａ変換器１００の分解能であるｎビット（例えば１６ビット）よりもビット数が多いｉ＝ｍ＋ｎビットの周波数制御データＤＤＳを出力する。処理部５０は、例えば温度補償処理等のデジタル信号処理を実現するために、浮動小数点演算等を行っているため、このようなｎビット（例えばｎ＝１６ビット）よりもビット数が多いｉ＝ｍ＋ｎビットの周波数制御データＤＤＳを出力することは容易である。

そして変調回路９０は、ｉ＝ｍ＋ｎのうちのｍビットのデータに基づいて、ｉ＝ｍ＋ｎのうちのｎビットのデータの変調（ＰＷＭ変調等）を行い、変調後のｎビットのデータＤＭをＤ／Ａ変換器１００に出力する。そしてＤ／Ａ変換器１００がデータＤＭのＤ／Ａ変換を行い、得られた出力電圧ＶＤＡの平滑化処理をフィルター回路１２０が行うことで、ｉ＝ｍ＋ｎビット（例えば２０ビット）というような高分解能のＤ／Ａ変換を実現できるようになる。

この構成によれば、Ｄ／Ａ変換器１００として例えば出力雑音が少ない抵抗ストリング型等を採用できるため、Ｄ／Ａ変換部８０の出力雑音を低減でき、周波数精度の劣化の抑制が容易になる。例えば変調回路９０での変調により雑音が発生するが、当該雑音についても、フィルター回路１２０のカットオフ周波数の設定により十分に減衰することができ、当該雑音を原因とする周波数精度の劣化を抑制できる。

なおＤ／Ａ変換部８０の分解能はｉ＝２０ビットには限定されず、２０ビットよりも高い分解能であってもよいし、低い分解能であってもよい。また変調回路９０の変調のビット数もｍ＝４ビットには限定されず、４ビットよりも大きくてもよいし（例えばｍ＝８ビット）、小さくてもよい。

また図１０では、Ｄ／Ａ変換部８０の前段に、温度補償処理等のデジタル信号処理を行う処理部５０が設けられていることを、有効活用している。即ち、処理部５０は、例えば浮動小数点演算などにより、高精度で、温度補償処理等のデジタル信号処理を実行している。従って、例えば浮動小数点演算の結果の仮数部の下位ビットも有効なデータとして扱って、バイナリーデータに変換すれば、例えばｉ＝ｍ＋ｎ＝２０ビットというような高いビット数での周波数制御データＤＤＳも、容易に出力できる。図１０ではこの点に着目し、このような高いビット数であるｉ＝ｍ＋ｎビットの周波数制御データＤＤＳを、Ｄ／Ａ変換部８０に供給し、ｍビットの変調回路９０とｎビットのＤ／Ａ変換器１００を用いて、ｉ＝ｍ＋ｎビットというような高分解能のＤ／Ａ変換の実現に成功している。

このようにＤ／Ａ変換部８０の分解能を高分解能にすることで、上述した周波数ホッピングの発生を抑制できる。これにより周波数ホッピングを原因とする通信エラー等の発生を抑制することが可能になる。

また、このような周波数ホッピングの問題以外にも、ＤＴＣＸＯやＯＣＸＯなどのデジタル方式の発振器では、発振周波数に対して非常に高い周波数精度が要求される。例えば前述のＴＤＤ方式では、上がりと下りで同じ周波数を用いて時分割でデータが送受信され、各機器に割り当てられたタイムスロットの間にはガードタイムが設定されている。このため、適正な通信を実現するためには、各機器において時刻同期を行う必要があり、正確な絶対時刻の計時が要求される。例えば基準信号（ＧＰＳ信号やインターネットを介した信号）が消失又は異常となるホールドオーバーが発生した場合には、基準信号が無い状態で発振器側が正確に絶対時刻を計時する必要がある。このため、このような機器（ＧＰＳ関連機器、基地局等）に用いられる発振器には、非常に高い発振周波数精度が要求される。

このような要求を実現するために、例えば各機器に原子時計などを設ける手法を採用すると、機器の高コスト化や大規模化を招く。また、高い周波数精度の発振器を実現したとしても、発振器に用いられる回路装置が大規模化したり、消費電力が非常に大きくなってしまうのは望ましくない。

この点、図１０の回路装置の構成によれば、Ｄ／Ａ変換部８０に、変調回路９０やフィルター回路１２０を設けるだけで、例えばｉ≧２０ビットとなるような非常に高い分解能のＤ／Ａ変換部８０を実現でき、このように分解能が高くなることで、発振周波数の高精度化を実現できる。そして、このような変調回路９０やフィルター回路１２０を設けることによる回路装置のチップサイズの増加や消費電力の増加は、それほど大きくない。更に処理部５０では浮動点小数点演算などにより温度補償処理を実行しているため、例えばｉ≧２０ビットとなるような周波数制御データＤＤＳをＤ／Ａ変換部８０に出力することも容易である。従って、図１０の回路装置の構成は、発振周波数の高精度化と、回路装置の規模や消費電力の増加の抑制とを、両立して実現できるという利点がある。

なお図１０の回路装置は、基準信号（ＧＰＳ信号やインターネットを介した信号）と発振信号に基づく入力信号を比較する位相比較回路を有するＰＬＬ回路における、発振用ＩＣとしても用いることができる。この場合には、例えば当該位相比較回路からの周波数制御データに対して、処理部５０が温度補償処理やエージング補正処理等を行って、発振信号生成回路１４０により発振信号を生成すればよい。

また本実施形態では、図１１に示すように、第１の温度Ｔ１から第２の温度Ｔ２に温度が変化した場合に、第１の制御電圧ＶＣ１と第２の制御電圧ＶＣ２の差分電圧ＶＤＦの絶対値よりも小さい電圧幅で変化する出力電圧ＶＱが、Ｄ／Ａ変換部８０から発振回路１５０に出力されるようにする。

差分電圧ＶＤＦの絶対値は、例えば｜ＶＣ１−ＶＣ２｜である。この場合にＶＣ１＞ＶＣ２であってもよいし、ＶＣ１＜ＶＣ２であってもよい。また、温度変化が無いことなどにより、ＶＣ１＝ＶＣ２（ＤＴＤ１＝ＤＴＤ２）である場合には、出力電圧ＶＱの変化電圧幅も当然に０Ｖになり、差分電圧ＶＤＦの絶対値と出力電圧ＶＱの変化電圧幅は一致する。即ちこのケースは本実施形態の手法の例外のケースとなる。

例えば本実施形態の手法を採用しなかった場合には、温度がＴ１からＴ２に変化した場合に、Ｄ／Ａ変換部８０の出力電圧ＶＱは、図１１のＣ１に示すように差分電圧ＶＤＦのステップ幅で変化してしまう。

これに対して本実施形態の手法では、図１１のＣ２に示すように、この差分電圧ＶＤＦの絶対値よりも小さい電圧幅ＶＡで、Ｄ／Ａ変換部８０の出力電圧ＶＱを変化させる。電圧幅ＶＡは例えば期間ＴＤＡＣ内での出力電圧ＶＱの電圧変化である。

図１１のＣ２に示すように、ＶＡ＜ＶＤＦとなるようにＤ／Ａ変換部８０の出力電圧ＶＱを変化させれば、Ｃ１の場合に比べて、発振回路１５０の発振周波数の変化も非常に小さくなる。従って、図９Ｃで説明した周波数ホッピングの発生が抑制され、通信エラーの発生も防止できるようになる。

より具体的には本実施形態では、Ｄ／Ａ変換部８０は、Ｄ／Ａ変換でのデータの最小分解能をＬＳＢとした場合に、ｋ×ＬＳＢ（ｋ≧１）に対応する電圧のステップ幅で変化する出力電圧ＶＱを出力する。例えば図１１のＣ２に示すように、Ｄ／Ａ変換部８０の出力電圧ＶＱは、ｋ×ＬＳＢに対応する電圧のステップ幅で階段状（段階的）に変化する。即ち、上述の電圧幅ＶＡは、Ｄ／Ａ変換部８０の最小分解能に相当する電圧幅であり、例えばＤ／Ａ変換部８０のｋ×ＬＳＢに対応する電圧のステップ幅である。なお電圧幅ＶＡは、ｋ×ＬＳＢに対応する電圧のステップ幅以下であれば十分であり、例えば後述する変形例の手法等を用いて、ＶＡがｋ×ＬＳＢに対応する電圧のステップ幅よりも小さくなるようにしてもよい。

ここで、ＬＳＢは、Ｄ／Ａ変換部８０に入力されるデータ（処理部５０が出力する周波数制御データＤＤＳ）の最小分解能である。そして、ＬＳＢに対応する電圧は、Ｄ／Ａ変換の最小分解能あたりの電圧である最小分解能電圧である。従って、ｋ×ＬＳＢに対応する電圧は、この最小分解能電圧のｋ倍の電圧に相当する。

また、例えばＤ／Ａ変換部８０の分解能をｉビットとした場合に、ｋ＜２^ｉであり、ｋは２^ｉよりも十分に小さい整数である（例えばｋ＝１〜８）。より具体的には、変調回路９０を設けることなどにより、Ｄ／Ａ変換部８０の分解能をｎビットからｉ＝ｎ＋ｍビットに拡張した場合に、ｋ＜２^ｍとすることができる。

例えばｋ＝１とした場合には、Ｄ／Ａ変換部８０の出力電圧ＶＱは、１ＬＳＢ（１ビット）に対応する電圧のステップ幅で変化する。例えばＤ／Ａ変換部８０の出力電圧ＶＱは、１ＬＳＢに対応する電圧のステップ幅で階段状（段階的）に変化（増加又は減少）する。

つまり、Ｄ／Ａ変換部８０への入力データ（周波数制御データＤＤＳ）に依存せずに、Ｄ／Ａ変換部８０の出力電圧ＶＱは、１ＬＳＢ（広義にはｋ×ＬＳＢ）に対応する電圧のステップ幅で変化する。これは、例えば図１０の処理部５０（出力部７０）が、第１の温度から第２の温度に温度が変化した場合に、第１の温度に対応する第１のデータから第２の温度に対応する第２のデータへと、１ＬＳＢ単位（ｋ×ＬＳＢ単位）で変化する周波数制御データＤＤＳを出力することで実現できる。

また図１１のＣ２に示すようなｋ×ＬＳＢのステップ幅に対応する電圧での階段状の変化は、Ａ／Ｄ変換部２０からの温度検出データＤＴＤ（ＤＴＤ１、ＤＴＤ２）の出力レートよりも速い出力レートで、処理部５０が周波数制御データＤＤＳを出力する（Ｄ／Ａ変換部８０がＤ／Ａ変換する）ことにより実現される。

例えばＡ／Ｄ変換部２０は、図１１に示すように期間ＴＡＤ毎に温度検出データＤＴＤを出力する。例えばＡ／Ｄ変換部２０は、第１の温度Ｔ１に対応する第１の温度検出データＤＴＤ１を出力し、その後、期間ＴＡＤの経過後に、第２の温度Ｔ２に対応する第２の温度検出データＤＴＤ２を出力する。期間ＴＡＤが、Ａ／Ｄ変換部２０のＡ／Ｄ変換間隔（温度検出電圧のサンプリング間隔）に相当し、１／ＴＡＤが、Ａ／Ｄ変換部２０の出力レートに相当する。

そしてＡ／Ｄ変換部２０が、第２の温度検出データＤＴＤ２を出力すると、これを受けた処理部５０が温度補償処理等のデジタル信号処理を行い、第２の温度検出データＤＴＤ２に対応する周波数制御データＤＤＳを出力する。このとき処理部５０は、周波数制御データＤＤＳをｋ×ＬＳＢ単位で階段状に変化させる。従って、このｋ×ＬＳＢ単位で変化する周波数制御データＤＤＳを受けてＤ／Ａ変換するＤ／Ａ変換部８０の出力電圧ＶＱも、図１１のＣ２に示すように、期間ＴＤＡＣ毎にｋ×ＬＳＢに対応する電圧のステップ幅で変化するようになる。

ここで、期間ＴＤＡＣが、Ｄ／Ａ変換部８０のＤ／Ａ変換間隔（処理部５０の周波数制御データＤＤＳの出力間隔）に相当し、１／ＴＤＡＣが、処理部５０やＤ／Ａ変換部８０の出力レートに相当する。

そして図１１に示すように、ＴＡＤ＞ＴＤＡＣであり、Ａ／Ｄ変換部２０の出力レートである１／ＴＡＤに比べて、処理部５０やＤ／Ａ変換部８０の出力レートである１／ＴＤＡＣは速くなっている。従って、期間ＴＤＡＣ毎（出力レート１／ＴＤＡＣ毎）の出力電圧ＶＱの変化幅が、ＶＡ＝ｋ×ＬＳＢの電圧というように小さい電圧幅であっても、期間ＴＡＤ内において、出力電圧ＶＱは、制御電圧ＶＣ１から制御電圧ＶＣ２へと変化できるようになる。即ち温度がＴ１からＴ２に変化して、温度検出データがＤＴＤ１からＤＴＤ２に変化した場合に、Ａ／Ｄ変換間隔である期間ＴＡＤ内において、温度検出データＤＴＤ１に対応する制御電圧ＶＣ１から、温度検出データＤＴＤ２に対応する制御電圧ＶＣ２へと、出力電圧ＶＱを変化させることが可能になる。そして、この場合の電圧変化の電圧幅ＶＡは小さいため、周波数ホッピングの発生も抑制できるようになる。

図１２Ａは、本実施形態の手法を周波数領域において説明する図である。例えば発振信号生成回路１４０（Ｄ／Ａ変換部８０及び発振回路１５０）による発振周波数の周波数可変範囲をＦＲとする。例えば発振信号生成回路１４０は、温度変化に対して図１２Ｂに示すような周波数調整を行うが、この周波数調整での周波数可変範囲がＦＲになる。即ち、この周波数可変範囲ＦＲ内に収まる温度変化であれば、発振信号生成回路１４０による周波数調整が可能となる。

また所定期間ＴＰ内における発振周波数の許容周波数ドリフトをＦＤとする。例えば、本実施形態の回路装置をＧＰＳ（Global Positioning System）の通信に用いた場合、ＧＰＳの通信エラーの発生を防止するためには、所定期間ＴＰ内での発振周波数の周波数ドリフトを、許容周波数ドリフトＦＤ内に収める必要がある。図９Ｃに示すような周波数ホッピングにより、発振周波数の周波数ドリフトが許容周波数ドリフトＦＤ内に収まらなくなると、例えばＧＰＳ衛星信号等の受信信号の復調処理において誤判定が発生して、通信エラーが生じてしまう。

またＤ／Ａ変換部８０のフルスケール電圧をＶＦＳとする。Ｄ／Ａ変換部８０は、このフルスケール電圧ＶＦＳの範囲で、出力電圧ＶＱを変化させることができる。このフルスケール電圧ＶＦＳは、例えばＤ／Ａ変換部８０に入力される周波数制御データＤＤＳが、０〜２^ｉというようにフルレンジで変化した場合の電圧範囲に相当する。

そしてＤ／Ａ変換部８０のＤ／Ａ変換間隔での出力電圧ＶＱの電圧変化の電圧幅をＶＡとする。この場合に本実施形態の手法では、図１２Ａに示すように、下式（１）が成立する。
ＶＡ＜（ＦＤ／ＦＲ）×ＶＦＳ （１）

具体的には、Ｄ／Ａ変換部８０の分解能をｉビットとした場合に、下式（２）が成立する。
１／２^ｉ＜（ＦＤ／ＦＲ） （２）

上式（１）、（２）に示す本実施形態の手法を採用することで、図１２Ａに示すように、所定期間ＴＰ（例えば２０ｍｓｅｃ）での、公称発振周波数ｆｏｓ（例えば１６ＭＨｚ程度）に対する発振周波数の周波数ドリフトを、許容周波数ドリフトＦＤ内（例えば数ｐｐｂ程度）に収めることが可能になる。これにより、図９Ｃ等で説明した周波数ホッピングを原因とする通信エラー等の発生を抑制できるようになる。

例えば上式（１）の右辺である（ＦＤ／ＦＲ）×ＶＦＳは、周波数可変範囲ＦＲに対する許容周波数ドリフトＦＤの比率である（ＦＤ／ＦＲ）を、Ｄ／Ａ変換部８０のフルスケール電圧ＶＦＳに乗算したものである。

そしてＤ／Ａ変換部８０のＤ／Ａ変換間隔での出力電圧ＶＱの変化の電圧幅ＶＡを、この（ＦＤ／ＦＲ）×ＶＦＳよりも小さくすれば、周波数領域においては、図１２Ａに示すように、公称発振周波数ｆｏｓに対する周波数ドリフトを、許容周波数ドリフトＦＤ内に収めることが可能になる。即ち、Ｄ／Ａ変換部８０の出力電圧ＶＱの変化の電圧幅ＶＡを小さくすることができ、周波数ホッピングの発生を抑制できるようになる。

例えば上式（１）が成り立たないと、公称発振周波数ｆｏｓに対する周波数ドリフトが許容周波数ドリフトＦＤ内に収まらなくなる周波数ホッピングが生じ、ＧＰＳの通信エラー等が発生してしまう。本実施形態では上式（１）が成り立つように、Ｄ／Ａ変換部８０の出力電圧ＶＱを変化させることで、このような周波数ホッピングの発生が抑制され、通信エラー等を防止できるようになる。

即ち、Ｄ／Ａ変換部８０が、フルスケール電圧ＶＦＳの範囲で、その出力電圧ＶＱを変化させて、図１２Ｂに示すような周波数可変範囲ＦＲにおいて、発振回路１５０の発振周波数を調整することで、発振周波数の温度補償処理が実現される。

ところが、Ｄ／Ａ変換部８０の出力電圧ＶＱの変化の電圧幅ＶＡが大きくなって、例えばＶＡ≧（ＦＤ／ＦＲ）×ＶＦＳになってしまうと、発振周波数の周波数ドリフトが、許容周波数ドリフトＦＤを超えてしまい、周波数ホッピングが発生してしまう。

これに対して本実施形態では、ＶＡ＜（ＦＤ／ＦＲ）×ＶＦＳの関係が成り立つような小さな電圧幅ＶＡで、Ｄ／Ａ変換部８０の出力電圧ＶＱを変化させているため、周波数ホッピングの発生を抑制できるようになる。

そしてＤ／Ａ変換部８０の分解能をｉビットとした場合に、本実施形態では、上式（２）のように、１／２^ｉ＜（ＦＤ／ＦＲ）が成り立つようにする。

例えば上式（２）の両辺に対して、Ｄ／Ａ変換部８０のフルスケール電圧ＶＦＳを乗算すると、下式（３）になる。
ＶＦＳ×１／２^ｉ＜（ＦＤ／ＦＲ）×ＶＦＳ （３）

上式（３）の左辺であるＶＦＳ×１／２^ｉは、Ｄ／Ａ変換部８０の１ＬＳＢの電圧（最小分解能電圧）に相当する。上式（２）、（３）は、この１ＬＳＢの電圧に相当するＶＦＳ×１／２^ｉを、（ＦＤ／ＦＲ）×ＶＦＳよりも小さくすることを意味する。このようにＶＦＳ×１／２^ｉ＜（ＦＤ／ＦＲ）×ＶＦＳとすれば、Ｄ／Ａ変換部８０の出力電圧ＶＱを１ＬＳＢの電圧のステップ幅で変化させた場合に、発振周波数の周波数ドリフトが、許容周波数ドリフトＦＤを超えないようになり、周波数ホッピングの発生を抑制できるようになる。

別の言い方をすれば、上式（２）、（３）が成り立つように、Ｄ／Ａ変換部８０の分解能であるｉビットを設定する。

この場合に、製造バラツキなどの種々のバラツキを考慮し、十分なマージンを確保するためには、（ＦＤ／ＦＲ）に比べて、１／２^ｉが十分に小さくなるように、Ｄ／Ａ変換部８０の分解能を設定することが望ましい。具体的には、Ｄ／Ａ変換部８０の分解能を、例えばｉ＝２０ビット以上に設定する。

このようにすれば、例えば所定期間ＴＰ内での許容周波数ドリフトが、例えば数ｐｐｂ程度であった場合にも、上式（２）、（３）が、余裕を持って成立するようになる。従って、周波数ホッピングを原因とする通信エラーの発生等を効果的に抑制できるようになる。

７．Ｄ／Ａ変換部
図１３に、Ｄ／Ａ変換部８０の詳細な構成例を示す。Ｄ／Ａ変換部８０は、変調回路９０とＤ／Ａ変換器１００とフィルター回路１２０を含む。

Ｄ／Ａ変換器１００は、上位側のＤ／Ａ変換器ＤＡＣＡと、下位側のＤ／Ａ変換器ＤＡＣＢと、ボルテージフォロワー接続されたオペアンプ（演算増幅器）ＯＰＡ、ＯＰＢ、ＯＰＣを含む。

上位側のＤ／Ａ変換器ＤＡＣＡには、変調回路９０からのｎビット（ｎ＝ｑ＋ｐ）のデータＤＭのうちの上位のｑビットのデータが入力され、下位側のＤ／Ａ変換器ＤＡＣＢには下位のｐビット（例えばｐ＝ｑ＝８）のデータが入力される。これらの上位側のＤ／Ａ変換器ＤＡＣＡ、下位側のＤ／Ａ変換器ＤＡＣＢは、例えば直列接続された複数の抵抗により電圧分割された複数の分割電圧の中から、入力データに対応する電圧を選択する抵抗ストリング型のＤ／Ａ変換器である。

上位側のＤ／Ａ変換器ＤＡＣＡは、電源電圧ＶＲＣ（基準電圧）のノードと電圧ＶＳＳのノードとの間に直列接続された複数の抵抗を含む。上位側のＤ／Ａ変換器ＤＡＣＡは、複数の抵抗のうち上位ｑビットのデータにより特定される抵抗の両端の分割電圧のうち、一方の分割電圧をオペアンプＯＰＡの非反転入力端子に出力し、他方の分割電圧をオペアンプＯＰＢの非反転入力端子に出力する。これにより、当該一方の電圧が、ボルテージフォロワー接続されたオペアンプＯＰＡによりインピーダンス変換されて、電圧ＶＸとして下位側のＤ／Ａ変換器ＤＡＣＢに供給される。また当該他方の電圧が、ボルテージフォロワー接続されたオペアンプＯＰＢによりインピーダンス変換されて、電圧ＶＹとして下位側のＤ／Ａ変換器ＤＡＣＢに供給される。

下位側のＤ／Ａ変換器ＤＡＣＢは、電圧ＶＸのノードと電圧ＶＹのノードとの間に直列接続された複数の抵抗を含む。下位側のＤ／Ａ変換器ＤＡＣＢは、複数の抵抗による複数の分割電圧のうち、下位ｐビットのデータにより選択された１つの分割電圧を選択電圧として、ボルテージフォロワー接続されたオペアンプＯＰＣの非反転入力端子に出力する。これにより、当該選択電圧が、Ｄ／Ａ変換器１００の出力電圧ＶＤＡとして出力されるようになる。

８．温度センサー部、発振回路
図１４Ａに温度センサー部１０の第１の構成例を示す。図１４Ａの温度センサー部１０は、電流源ＩＳＴと、電流源ＩＳＴからの電流がコレクターに供給されるバイポーラートランジスターＴＲＴを有する。バイポーラートランジスターＴＲＴは、そのコレクターとのベースが接続されるダイオード接続となっており、バイポーラートランジスターＴＲＴのコレクターのノードに、温度特性を有する温度検出電圧ＶＴＤが出力される。温度検出電圧ＶＴＤの温度特性は、バイポーラートランジスターＴＲＴのベース・エミッター間電圧の温度依存性によって生じる。図１３Ｃに示すように温度検出電圧ＶＴＤは、負の温度特性（負の勾配を有する１次の温度特性）を有する。

図１４Ｂに温度センサー部１０の第２の構成例を示す。図１４Ｂでは、図１４Ａの電流源ＩＳＴが抵抗ＲＴにより実現される。そして抵抗ＲＴの一端は電源電圧のノードに接続され、他端はバイポーラートランジスターＴＲＴ１のコレクターに接続される。またバイポーラートランジスターＴＲＴ１のエミッターは、バイポーラートランジスターＴＲＴ２のコレクターに接続される。そしてバイポーラートランジスターＴＲＴ１、ＴＲＴ２は共にダイオード接続されており、バイポーラートランジスターＴＲＴ１のコレクターのノードに出力される電圧ＶＴＳＱは、図１４Ｃのように負の温度特性（負の勾配を有する１次の温度特性）を有している。

また図１４Ｂの温度センサー部１０では、オペアンプＯＰＤと抵抗ＲＤ１、ＲＤ２が更に設けられている。オペアンプＯＰＤの非反転入力端子には、電圧ＶＴＳＱが入力され、反転入力端子には、抵抗ＲＤ１の一端及び抵抗ＲＤ２の一端が接続される。そして抵抗ＲＤ１の他端には基準温度電圧ＶＴＡ０が供給され、抵抗ＲＤ２の他端はオペアンプＯＰＤの出力端子に接続される。

このようなオペアンプＯＰＤ及び抵抗ＲＤ１、ＲＤ２により、基準温度電圧ＶＡＴ０を基準として電圧ＶＴＳＱを正転増幅する増幅アンプが構成される。これにより、温度検出電圧ＶＴＤ＝ＶＡＴ０＋（１＋ＲＤ２／ＲＤ１）×（ＶＴＳＱ−ＶＡＴ０）が、温度センサー部１０から出力されるようになる。そして基準温度電圧ＶＡＴ０を調整することにより、基準温度Ｔ０の調整が可能になる。

９．Ａ／Ｄ変換部
図１５に、Ａ／Ｄ変換部２０の詳細な構成例を示す。Ａ／Ｄ変換部２０は、処理部２３、レジスター部２４、Ｄ／Ａ変換器ＤＡＣＥ、ＤＡＣＦ、比較部２７を含む。また温度センサー部用アンプ２８を含むことができる。処理部２３、レジスター部２４は、ロジック部２２として設けられ、Ｄ／Ａ変換器ＤＡＣＥ、ＤＡＣＦ、比較部２７、温度センサー部用アンプ２８は、アナログ部２６として設けられる。

レジスター部２４は、Ａ／Ｄ変換の途中結果や最終結果などの結果データを記憶する。このレジスター部２４は、例えば逐次比較方式における逐次比較結果レジスターに相当する。Ｄ／Ａ変換器ＤＡＣＥ、ＤＡＣＦは、レジスター部２４の結果データをＤ／Ａ変換する。これらのＤＡＣＥ、ＤＡＣＦとしては図１３と同様の構成のＤ／Ａ変換器を採用できる。比較部２７は、Ｄ／Ａ変換器ＤＡＣＥ、ＤＡＣＦの出力電圧と、温度検出電圧ＶＴＤ（温度センサー部用アンプ２８による増幅後の電圧）との比較を行う。比較部２７は例えばチョッパー型比較器などにより実現できる。処理部２３は、比較部２７の比較結果に基づいて判定処理を行い、レジスター部２４の結果データの更新処理を行う。そして、当該更新処理により求められた最終的な温度検出データＤＴＤが、温度検出電圧ＶＴＤのＡ／Ｄ変換結果として、Ａ／Ｄ変換部２０から出力される。このような構成により、例えば逐次比較方式のＡ／Ｄ変換や、逐次比較方式に類似する方式のＡ／Ｄ変換などを実現できる。

１０．発振器、電子機器、移動体
図１６Ａに、本実施形態の回路装置５００を含む発振器４００の構成例を示す。図１６Ａに示すように、発振器４００は、振動子４２０と回路装置５００を含む。振動子４２０と回路装置５００は、発振器４００のパッケージ４１０内に実装される。そして振動子４２０の端子と、回路装置５００（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。

図１６Ｂに、本実施形態の回路装置５００を含む電子機器の構成例を示す。この電子機器は、本実施形態の回路装置５００、水晶振動子等の振動子４２０、アンテナＡＮＴ、通信部５１０、処理部５２０を含む。また操作部５３０、表示部５４０、記憶部５５０を含むことができる。振動子４２０と回路装置５００により発振器４００が構成される。なお電子機器は図１６Ｂの構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図１６Ｂの電子機器としては、例えばＧＰＳ内蔵時計、生体情報測定機器（脈波計、歩数計等）又は頭部装着型表示装置等のウェアラブル機器や、スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等の携帯情報端末（移動端末）や、コンテンツを配信するコンテンツ提供端末や、デジタルカメラ又はビデオカメラ等の映像機器や、或いは基地局又はルーター等のネットワーク関連機器などの種々の機器を想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。

操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図１６Ｃに、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置（発振器）は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図１６Ｃは移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置と振動子を有する発振器（不図示）が組み込まれる。制御装置２０８は、この発振器により生成されたクロック信号により動作する。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の回路装置や発振器が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、発振器、電子機器、移動体の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…温度センサー部、２０…Ａ／Ｄ変換部、２２…ロジック部、２３…処理部、
２４…レジスター部、２６…アナログ部、２７…比較部、
２８…温度センサー部用アンプ、３０…メモリー部、４０…電源回路、
４１…第１の基準電圧生成回路、４２…第２の基準電圧生成回路、
４３…第３の基準電圧生成回路、４４…第４の基準電圧生成回路、
４５…第５の基準電圧生成回路、４６…第６の基準電圧生成回路、
４７…基準電圧生成回路、５０…処理部、７０…出力部、８０…Ｄ／Ａ変換部、
８２…ロジック部、８４…アナログ部、９０…変調回路、１００…Ｄ／Ａ変換器、
１２０…フィルター回路、１４０…発振信号生成回路、１５０…発振回路、
１６０…バッファー回路、１７０…基準電流生成回路、２０６…自動車、
２０７…車体、２０８…制御装置、２０９…車輪、４００…発振器、
４１０…パッケージ、４２０…振動子、５００…回路装置、５１０…通信部、
５２０…処理部、５３０…操作部、５４０…表示部、５５０…記憶部、
ＡＤＣ…Ａ／Ｄ変換部が配置される領域、ＢＵＦ…バッファー回路が配置される領域、
ＣＬＫＯ…パッド（出力端子）、ＤＡＣ…Ｄ／Ａ変換部が配置される領域、
ＤＲ１…第１方向、ＤＲ２…第２方向、ＤＲ３…第３方向、ＤＲ４…第４方向、
ＤＳＰＬ…処理部が配置される領域、ＥＮ…パッド（イネーブル端子）、
ＦＡＭ…メモリー部が配置される領域、ＨＮ１…第１の辺、ＨＮ２…第２の辺、
ＯＳＣ…発振回路が配置される領域、ＲＹ１…第１のパッド領域、
ＲＹ２…第２のパッド領域、ＶＤ…パッド（第１の電源端子）、
ＶＳ…パッド（第２の電源端子）、ＸＩ…パッド（第１の振動子用端子）、
ＸＯ…パッド（第２の振動子用端子）、ＸＴＡＬ…振動子

Claims (14)

1. 温度センサー部からの温度検出電圧のＡ／Ｄ変換を行い、温度検出データを出力するＡ／Ｄ変換部と、
   前記温度検出データに基づいて発振周波数の温度補償処理を行い、前記発振周波数の周波数制御データを出力する処理部と、
   前記処理部からの前記周波数制御データと振動子を用いて、前記周波数制御データにより設定される前記発振周波数の発振信号を生成する発振信号生成回路と、
   を含み、
   前記発振信号生成回路は、
   前記処理部からの前記周波数制御データのＤ／Ａ変換を行うＤ／Ａ変換部と、
   前記Ｄ／Ａ変換部の出力電圧と前記振動子を用いて、前記発振信号を生成する発振回路と、
   を有し、
   前記Ｄ／Ａ変換部は、前記Ａ／Ｄ変換部の第１方向側に配置され、
   前記第１方向に交差する方向を第２方向としたとき、前記処理部は、前記Ａ／Ｄ変換部及び前記Ｄ／Ａ変換部の前記第２方向側に配置され、
   前記第２方向の反対方向を第３方向としたとき、前記発振回路は、前記Ｄ／Ａ変換部の前記第３方向側又は前記第１方向側に配置されることを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記温度補償処理の近似Ｎ次関数の係数データを記憶し、前記係数データを前記処理部に供給するメモリー部を含み、
   前記メモリー部は、前記処理部の前記第２方向側に配置されることを特徴する回路装置。
3. 請求項２に記載の回路装置において、
   前記処理部及び前記メモリー部は、長辺方向が前記第１方向に沿うように配置されることを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記発振回路に接続されたバッファー回路を含み、
   前記発振回路は前記Ｄ／Ａ変換部の前記第３方向側に配置され、
   前記第１方向の反対方向を第４方向としたとき、
   前記バッファー回路は、前記発振回路の前記第４方向側に配置されることを特徴とする回路装置。
5. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記発振回路に接続されたバッファー回路を含み、
   前記発振回路は前記Ｄ／Ａ変換部の前記第１方向側に配置され、
   前記バッファー回路は前記発振回路の第２方向側に配置されることを特徴とする回路装置。
6. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記発振回路は、前記Ｄ／Ａ変換部に隣り合って配置されることを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載の回路装置において、
   外部電源が供給され、トランジスターの仕事関数差に基づき生成された基準電圧を生成する少なくとも１つの基準電圧生成回路を含み、
   前記少なくとも１つの前記基準電圧生成回路は、パッドが配置されるパッド領域に配置されることを特徴とする回路装置。
8. 請求項７に記載の回路装置において、
   前記少なくとも１つの前記基準電圧生成回路として、
   前記仕事関数差に基づき生成された第１の基準電圧を、第１の電源電圧として前記Ａ／Ｄ変換部に供給する第１の基準電圧発生回路と、
   前記仕事関数差に基づき生成された第２の基準電圧を、第２の電源電圧として前記処理部に供給する第２の基準電圧発生回路と、
   前記仕事関数差に基づき生成された第３の基準電圧を、第３の電源電圧として前記Ｄ／Ａ変換部に供給する第３の基準電圧発生回路のうちの、少なくとも１つを含むことを特徴とする回路装置。
9. 請求項７又は８に記載の回路装置において、
   前記基準電圧に基づいて基準電流を生成する基準電流生成回路を含み、
   前記発振回路は、前記基準電流に基づく駆動電流により前記振動子を発振させることを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載の回路装置において、
    前記発振回路の発振信号に基づく信号を出力する出力端子と、
    前記振動子が接続される第１の振動子用端子及び第２の振動子用端子と、
    電源電圧が供給される第１の電源端子及び第２の電源端子と、
    イネーブル端子と、
    を含み、
    前記発振回路は、前記Ｄ／Ａ変換部の前記第３方向側に配置され、
    前記出力端子と前記第１の振動子用端子と前記第１の電源端子は、回路装置の第１の辺に沿った第１のパッド領域に配置され、
    前記第２の電源端子と前記第２の振動子用端子と前記イネーブル端子は、前記回路装置の前記第１の辺に対向する第２の辺に沿った第２のパッド領域に配置され、
    前記第１のパッド領域及び前記第２のパッド領域の長辺方向は、前記第３方向であることを特徴とする回路装置。
11. 請求項１乃至９のいずれか一項に記載の回路装置において、
    前記発振回路の発振信号に基づく信号を出力する出力端子と、
    前記振動子が接続される第１の振動子用端子及び第２の振動子用端子と、
    電源電圧が供給される第１の電源端子及び第２の電源端子と、
    イネーブル端子と、
    を含み、
    前記発振回路は、前記Ｄ／Ａ変換部の前記第１方向側に配置され、
    前記出力端子と前記第１の振動子用端子と前記第１の電源端子は、回路装置の第１の辺に沿った第１のパッド領域に配置され、
    前記第２の電源端子と前記第２の振動子用端子と前記イネーブル端子は、前記回路装置の前記第１の辺に対向する第２の辺に沿った第２のパッド領域に配置され、
    前記第１のパッド領域及び前記第２のパッド領域の長辺方向は、前記第１方向であることを特徴とする回路装置。
12. 請求項１乃至１１のいずれか一項に記載の回路装置と、
    前記振動子と、
    を含むことを特徴とする発振器。
13. 請求項１乃至１１のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
14. 請求項１乃至１１のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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