JP6664897B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、例えばシリコンフォトニクス光導波路を入出力配線とする同一のＬＳＩ（Large Scale Integration）を複数集積するためのシリコンインターポーザ（以下、単にインターポーザと言う。）を備える半導体装置に好適に利用できるものである。

集積回路装置を一定の面積で規格化した正規ブロックごとに各機能ブロックを搭載する技術が、特開２００３−２３０９０号公報（特許文献１）に記載されている。

また、スティッチング露光の接続マージンにおいて、配線パターンの端部に三角形の付加パターンを付ける技術が、特開平１１−６７６３９号公報（特許文献２）に開示されている。

また、大チップから複数のサブチップへの分割方法を特に工夫し、大部分の工程は複数のサブチップ間で共通のマスクを用いることができるようにし、少数の工程のマスクのみサブチップ間で別個に用意する集積回路が、特開平０５−４７６２２号公報（特許文献３）に記載されている。

特開２００３−２３０９０号公報 特開平１１−６７６３９号公報 特開平０５−４７６２２号公報

インターポーザは複数のチップを搭載するため、大きな平面積を必要とする。シリコンフォトニクスはシリコン半導体プロセスを使用して製造されるので、平面積によってはフォトマスクでパターニング可能な大きさまで領域を分割しなければならない場合がある。しかし、分割露光において、分割する境界部分に露光マスクの重ね合わせ精度の誤差による露光マスクの重ね合わせズレが発生すると、シリコン導波路の表面に僅かな凹凸が形成され、光が散乱して、シリコン導波路の光の伝搬損失が生じる。このため、露光マスクの重ね合わせズレの影響を回避する必要があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置は、平面形状が四角形状のインターポーザを有し、インターポーザは、第１方向に配置された複数の同一の機能ブロックを有し、その機能ブロックは電子デバイスを配置する第１領域、光デバイスを配置する第２領域および複数の光導波路を有する。そして、第２領域は、第１領域とインターポーザの第１方向に沿った第１の辺との間に配置され、複数の光導波路は、第２領域と第１の辺との間に配置され、第２領域から第１の辺に向かって延在する。

一実施の形態によれば、シリコン導波路の光の伝搬特性の劣化が生じないインターポーザを有する半導体装置を提供することができる。

（ａ）および（ｂ）はそれぞれ、実施の形態１によるインターポーザを構成する一つの機能ブロックの要部平面図およびインターポーザの要部平面図である。 図１（ｂ）のＡ１−Ａ１線に沿った断面とＡ２−Ａ２線に沿った断面とを合わせたインターポーザの要部断面図である。 （ａ）および（ｂ）はそれぞれ、実施の形態１による半導体装置を構成する一つの機能ブロックの要部平面図および半導体装置の要部平面図である。 図３（ｂ）のＢ１−Ｂ１線に沿った断面とＢ２−Ｂ２線に沿った断面とを合わせた半導体装置の要部断面図である。 （ａ）および（ｂ）はそれぞれ、実施の形態１による半導体装置の変形例１の要部平面図および変形例２の要部平面図である。 実施の形態１による外部の光学系との第１の接続方法を説明する概略図である。 実施の形態１による外部の光学系との第２の接続方法を説明する概略図である。 実施の形態１によるグレーティングカプラを用いてシリコン導波路を光ファイバーに接続した半導体装置を示す模式図である。 実施の形態１によるスポットサイズ変換器を用いてシリコン導波路を光ファイバーに接続した半導体装置を示す模式図である。 実施の形態１によるサーバー・クラスタを示す概念図である。 実施の形態２による半導体装置の要部平面図である。 本発明者らが比較検討した半導体装置の一例を示す要部平面図である。

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために、シリコン導波路にハッチングを付している。以下、本実施の形態を図面に基づいて詳細に説明する。

まず、実施の形態による半導体装置がより明確となると思われるため、本発明者らによって見出された半導体装置を構成するインターポーザにおける解決しようとする課題について詳細に説明する。

インターポーザとは、端子間距離が互いに異なる基板同士を中継する基板であり、配線ピッチ変換基板のことを言う。ビルドアップ基板または厚膜基板などの高密度配線が可能な配線基板を介在して配線ピッチの変換が行われる。しかし、信号の伝送量が飛躍的に増大し、それに伴ってシステムの動作周波数も高くしようとすると電気的な配線接続では限界があった。

近年、シリコンを材料とした光信号用の伝送線路を作製し、この光信号用の伝送線路により構成した光回路をプラットフォームとして、種々の光デバイスと電子デバイスとを集積することで光通信用モジュールを実現する技術、いわゆるシリコンフォトニクス技術の開発が積極的に行われている。

プリント配線基板のように電気的な配線を使用する場合に比べ、シリコン導波路を光配線として使用することで伝送遅延のボトルネックが大幅に解消され高速のデータ転送が可能となる。

図１２は、本発明者らが比較検討した半導体装置の一例を示す要部平面図である。

図１２では、インターポーザＩＰ０の主面に４つの同一半導体チップＳＣが２行×２列で配置されたマルチコアを形成している。さらに、一つの半導体チップＳＣに隣接して、一つの発光素子（レーザダイオード）チップＬＤＣおよび一つの受光素子（フォトダイオード）チップＰＤＣが配置している。

半導体チップＳＣと電源電位または接地電位、半導体チップＳＣと発光素子チップＬＤＣ、および半導体チップＳＣと受光素子チップＰＤＣとは、インターポーザＩＰ０の主面に形成された導電性材料からなる電気配線ＭＬによって電気的に接続されている。一方、発光素子チップＬＤＣからの光信号の出力および受光素子チップＰＤＣへの光信号の入力には、例えば光ファイバーが用いられるが、この光ファイバーと発光素子チップＬＤＣまたは受光素子チップＰＤＣとは、シリコン導波路ＰＣによって接続される。

しかし、図１２に示すように、光ファイバーと接続するためのシリコン導波路ＰＣの一端部をインターポーザＩＰ０の一辺に集約した場合、シリコン導波路ＰＣを形成する際、一つのシリコン導波路ＰＣを分離して露光しないためには、パターンレイアウトが互いに異なる最低２枚の露光マスク（紙面上領域用の露光マスクと紙面下領域用の露光マスク）が必要となる。さらに、一つの半導体チップＳＣの面積が大きい場合または半導体チップＳＣの数が増加した場合は、インターポーザＩＰ０の面積が大きくなるため、パターンレイアウトが互いに異なる４枚以上の露光マスクが必要となる。

また、図１２に示すシリコン導波路ＰＣのレイアウトでは、４枚の露光マスクを用いてシリコン導波路ＰＣを形成する際、一部のシリコン導波路ＰＣにおいては、分離露光によりシリコン導波路ＰＣが形成されることになる。分離露光を用いると、分割する境界部分は露光マスクの重ね合わせ精度の誤差による露光マスクの重ね合わせズレが発生する。露光マスクの重ね合わせズレによりシリコン導波路ＰＣの表面に僅かな凹凸が形成されると、光が散乱して、シリコン導波路ＰＣの光の伝搬損失の原因となる。シリコン導波路ＰＣにとって、特異点的な寸法変化は光の伝搬特性の劣化につながるため、補助パターンを付加しても本質的な解決にはならない。

電気配線ＭＬを集約することも検討したが、電気配線ＭＬが長くなり、電気信号の遅延などの問題が生じる。

また、微細加工を必要とする露光技術では、化学増幅型レジストを用いることがあるが、化学増幅型レジストは経時変化が生じるため、工程時間の管理が必要である。特に、複数の露光マスク、特に３枚以上の露光マスクを切り替えて露光する場合は、工程時間の管理が極めて厳しくなる。化学増幅型レジストの経時変化は、露光装置の機械的な合わせズレ以外にも、シリコン導波路ＰＣの加工精度を悪化させる原因となりえる。

（実施の形態１）
本実施の形態１による半導体装置の構造を図１および図２を用いて説明する。図１（ａ）および（ｂ）はそれぞれ、本実施の形態１によるインターポーザを構成する一つの機能ブロックの要部平面図およびインターポーザの要部平面図であり、基板上の保護膜および層間絶縁膜などを透視した要部平面を示している。図２は、図１（ｂ）のＡ１−Ａ１線に沿った断面とＡ２−Ａ２線に沿った断面とを合わせた要部断面図である。

図１および図２に示すように、インターポーザＩＰ１は、その厚さ方向と交差する平面形状が四角形状になっており、ｘ方向に沿った辺が長辺、ｘ方向と直交するｙ方向に沿った辺が短辺である。インターポーザＩＰ１は、単結晶シリコン（Ｓｉ）からなる基板ＳＢの上面および下面にそれぞれ絶縁膜ＣＬ１，ＣＬ２を有し、上面に形成された絶縁膜（ＢＯＸ層、下層クラッド層とも言う。）ＣＬ１を介して形成されたシリコン（Ｓｉ）からなる複数のシリコン導波路ＰＣを有する。さらに、インターポーザＩＰ１は、複数のシリコン導波路ＰＣを覆うように形成された層間絶縁膜（上層クラッド層とも言う。）ＩＬと、層間絶縁膜ＩＬ上に形成された、導電性材料からなる複数の電気配線ＭＬと、複数の電気配線ＭＬを覆うように形成された保護膜ＰＬとを有している。保護膜ＰＬの一部には、開口部ＣＴが形成されており、この開口部ＣＴの底面には、電気配線ＭＬの一部が露出している。

インターポーザＩＰ１には、例えば複数の同一の機能ブロックＭＤがｘ方向に配置されており、その機能ブロックＭＤは、半導体チップが配置される第１領域Ｒ１と、発光素子チップが配置される第２領域Ｒ２と、受光素子チップが配置される第３領域Ｒ３とを含んでいる。そして、半導体チップが配置される第１領域Ｒ１と、インターポーザＩＰ１のｘ方向に沿った一方の辺との間に、発光素子チップが配置される第２領域Ｒ２および受光素子チップが配置される第３領域Ｒ３が設けられている。

複数の電気配線ＭＬのうち、電源電位または接地電位と電気的に接続される電源／ＧＮＤ線は、例えばｘ方向に延在し、ｘ方向に互いに隣接する機能ブロックＭＤ間は、電源／ＧＮＤ線によって電気的に接続される。さらに、複数の電気配線ＭＬのうち、信号線は、例えばｙ方向に延在している。

一方、例えば光ファイバーと接続するための複数のシリコン導波路ＰＣは、全てｙ方向に延在しており、ｘ方向に互いに隣接する機能ブロックＭＤ間には形成されていない。具体的には、発光素子チップが配置される第２領域Ｒ２および受光素子チップが配置される第３領域Ｒ３と、インターポーザＩＰ１のｘ方向に沿った一方の辺との間に、ｙ方向に延在する複数のシリコン導波路ＰＣが配置されている。すなわち、複数のシリコン導波路ＰＣは、ｘ方向に互いに隣接する機能ブロックＭＤ間をわたって形成されておらず、一つの機能ブロックＭＤ内に収まるように形成されている。

従って、シリコン導波路ＰＣを形成する際に使用する露光マスクは、一つの機能ブロックＭＤを露光する１枚で済むので、マスクコストの低減を図ることができ、露光工程の時間管理も容易となる。

また、複数のシリコン導波路ＰＣは、一つの機能ブロックＭＤ内に収まるように形成されるので、シリコン導波路ＰＣを形成する際、一つの機能ブロックＭＤを１枚の露光マスクで露光すれば、シリコン導波路ＰＣの形成に分離露光を用いる必要がない。これにより、分離露光において発生する露光マスクの重ね合わせズレの問題はなくなり、シリコン導波路ＰＣの表面の凹凸に起因したシリコン導波路ＰＣの光の伝搬損失を回避することができる。

次に、本実施の形態１による半導体装置の構造を図３および図４を用いて説明する。図３（ａ）および（ｂ）はそれぞれ、本実施の形態１による半導体装置を構成する一つの機能ブロックの要部平面図および半導体装置の要部平面図であり、基板上の樹脂封止体、保護膜および層間絶縁膜などを透過した要部平面を示している。図４は、図３（ｂ）のＢ１−Ｂ１線に沿った断面とＢ２−Ｂ２線に沿った断面とを合わせた半導体装置の要部断面図である。

図３および図４に示すように、インターポーザＩＰ１の上面には、半導体チップＳＣ、発光素子チップＬＤＣおよび受光素子チップＰＤＣが外部端子ＴＥ１を介してフリップフロップ接続されている。具体的には、半導体チップＳＣの外部端子とインターポーザＩＰ１の電気配線ＭＬとを対向させ、フェースダウンして一括接続させる。同様に、発光素子チップＬＤＣの外部端子とインターポーザＩＰ１の電気配線ＭＬとを対向させ、フェースダウンして一括接続させる。同様に、受光素子チップＰＤＣの外部端子とインターポーザＩＰ１の電気配線ＭＬとを対向させ、フェースダウンして一括接続させる。さらに、図示は省略するが、半導体チップＳＣ、発光素子チップＬＤＣおよび受光素子チップＰＤＣを覆うように、インターポーザＩＰ１の上面上には封止樹脂膜が形成されている。半導体チップには、半導体集積回路装置、例えば論理回路またはメモリ回路などが形成されている。

本実施の形態１では、発光素子および受光素子として、それぞれ発光素子チップＬＤＣおよび受光素子チップＰＤＣを用いたが、これに限定されるものではない。例えば基板ＳＢの上面上に、シリコン導波路ＰＣを構成するシリコン（Ｓｉ）と同一層のシリコン（Ｓｉ）からなる発光素子を、絶縁膜ＣＬ１を介して形成してもよい。この場合は、発光素子を制御する制御チップを実装する、または基板ＳＢの上面上に制御回路を形成することができる。

同様に、基板ＳＢの上面上に、シリコン導波路ＰＣを構成するシリコン（Ｓｉ）と同一層のシリコン（Ｓｉ）からなる受光素子を、絶縁膜ＣＬ１を介して形成してもよい。この場合は、受光素子を制御する制御チップを実装する、または基板ＳＢの上面上に制御回路を形成することができる。

また、半導体チップＳＣ、発光素子チップＬＤＣおよび受光素子チップＰＤＣの配置は、図３および図４に示した配置に限定されるものではない。以下に、本実施の形態１による半導体装置の変形例について説明する。

図５（ａ）および（ｂ）はそれぞれ、本実施の形態１による半導体装置の変形例１の要部平面図および変形例２の要部平面図である。

図５（ａ）に示すように、インターポーザＩＰ２では、一つの機能ブロックＭＤにおいて、半導体チップＳＣが配置される第１領域を挟んで、ｘ方向の一方側に発光素子チップＬＤＣが配置される第２領域とｘ方向の他方側に受光素子チップＰＤＣが配置される第３領域とが設けられている。そして、第１領域に半導体チップＳＣが実装され、第２領域に発光素子チップＬＤＣが実装され、第３領域に受光素子チップＰＤＣが実装されている。

複数の電気配線ＭＬのうち、電源電位または接地電位と電気的に接続される電源／ＧＮＤ線は、例えばインターポーザＩＰ２のｘ方向に沿った一方の辺に向かってｙ方向に延在している。さらに、複数の電気配線ＭＬのうち、信号線は、例えばｘ方向およびｙ方向に延在している。

一方、例えば光ファイバーと接続するための複数のシリコン導波路ＰＣは、全てｙ方向に延在しており、ｘ方向に互いに隣接する機能ブロックＭＤ間には形成されていない。具体的には、発光素子チップＬＤＣが配置される第２領域および受光素子チップＰＤＣが配置される第３領域と、インターポーザＩＰ２のｘ方向に沿った他方の辺との間に、ｙ方向に延在する複数のシリコン導波路ＰＣが配置されている。すなわち、複数のシリコン導波路ＰＣは、ｘ方向に互いに隣接する機能ブロックＭＤ間をわたって形成されておらず、一つの機能ブロックＭＤ内に収まるように形成されている。

また、図５（ｂ）に示すように、インターポーザＩＰ３では、インターポーザＩＰ２と同様に、一つの機能ブロックＭＤにおいて、半導体チップＳＣが配置される第１領域を挟んで、ｘ方向の一方側に発光素子チップＬＤＣが配置される第２領域とｘ方向の他方側に受光素子チップＰＤＣが配置される第３領域とが設けられている。そして、第１領域に半導体チップＳＣが実装され、第２領域に発光素子チップＬＤＣが実装され、第３領域に受光素子チップＰＤＣが実装されている。

複数の電気配線ＭＬのうち、電源電位または接地電位と電気的に接続される電源／ＧＮＤ線は、例えばインターポーザＩＰ３のｘ方向に沿った一方の辺に向かってｙ方向に延在している。さらに、複数の電気配線ＭＬのうち、信号線は、例えばｘ方向およびｙ方向に延在している。

一方、例えば光ファイバーと接続するための複数のシリコン導波路ＰＣは、全てｘ方向に延在しているが、ｘ方向に互いに隣接する機能ブロックＭＤ間には形成されていない。具体的には、発光素子チップＬＤＣが配置される第２領域と、機能ブロックＭＤのｙ方向に沿った一方の辺との間、および受光素子チップＰＤＣが配置される第３領域と、機能ブロックＭＤのｙ方向に沿った他方の辺との間に、それぞれｘ方向に延在する複数のシリコン導波路ＰＣが配置されている。すなわち、複数のシリコン導波路ＰＣは、ｘ方向に互いに隣接する機能ブロックＭＤ間をわたって形成されておらず、一つの機能ブロックＭＤ内に収まるように形成されている。

従って、変形例１および変形例２においても、シリコン導波路ＰＣを形成する際に使用する露光マスクは１枚で済むので、マスクコストの低減を図ることができ、露光工程の時間管理も容易となる。

また、シリコン導波路ＰＣを形成する際、一つの機能ブロックＭＤを１枚の露光マスクで露光すれば、シリコン導波路ＰＣの形成に分離露光を用いる必要がない。これにより、分離露光において発生する露光マスクの重ね合わせズレの問題はなくなり、シリコン導波路ＰＣの表面の凹凸に起因したシリコン導波路ＰＣの光の伝搬損失を回避することができる。

次に、本実施の形態１による半導体装置と外部の光学系との接続方法について、図６および図７を用いて説明する。図６は、本実施の形態１による外部の光学系との第１の接続方法を説明する概略図である。図７は、本実施の形態１による外部の光学系との第２の接続方法を説明する概略図である。

例えばシリコン導波路を伝わった光は、外部の光学系、例えば光ファイバーに接続される。しかし、シリコン導波路と光ファイバーとを直接接続すると、接続部で大きな結合損失が生じてしまう。そこで、グレーティングカプラ（Grating Coupler）またはスポットサイズ変換器などを用いて、結合損失を低減することが必要となる。

図６は、グレーティングカプラ（Grating Coupler）を用いて、インターポーザＩＰ１に形成されたシリコン導波路ＰＣを伝搬する光を光ファイバーＬＦへ接続する態様を示す概略図である。

シリコン導波路ＰＣを伝搬した光は、グレーティングカプラ（図示は省略）において、伝搬方向に沿って設けられた周期的屈折率変調（例えば表面の凹凸）により、ある特定の方向に回折放射される。そして、この回折放射された光は、グレーティングカプラと接続した光ファイバーＬＦへ接続される。

図６には、基板の上面上に形成された複数の半導体素子から構成される半導体集積回路ＬＳＩと、基板の上面上のシリコン（Ｓｉ）を用いて形成された発光素子ＬＤと、基板の上面上のシリコン（Ｓｉ）を用いて形成された受光素子ＰＤと、を備える一つの機能ブロックＭＤを例示している。

図７は、スポットサイズ変換器を用いて、インターポーザＩＰ１に形成されたシリコン導波路ＰＣを伝搬する光を光ファイバーＬＦへ出力する態様を示す概略図である。

スポットサイズ変換器（図示は省略）により、シリコン導波路ＰＣを伝搬した光のスポットサイズを光ファイバーＬＦのスポットサイズ程度まで大きくした後、スポットサイズを大きくした光をファイバーＬＦへ接続する。これにより、結合損失を低減することができる。

図７には、半導体チップＳＣと、発光素子チップＬＤＣと、基板の上面上のシリコン（Ｓｉ）を用いて形成された受光素子ＰＤと、を備える一つの機能ブロックＭＤを例示している。

次に、本実施の形態１によるプリント配線基板上に実装した複数の半導体装置の態様を図８および図９を用いて説明する。図８は、本実施の形態１によるグレーティングカプラを用いてシリコン導波路を光ファイバーに接続した半導体装置を示す模式図である。図９は、本実施の形態１によるスポットサイズ変換器を用いてシリコン導波路を光ファイバーに接続した半導体装置を示す模式図である。

図８および図９に示すように、プリント配線基板（実装基板、パッケージ基板とも言う。）ＭＳの上面に、例えば論理回路などが形成された半導体チップＳＣ１が搭載されたインターポーザＩＰ１ａ、例えばバッファメモリが形成された半導体チップＳＣ２が搭載されたインターポーザＩＰ１ｂ、およびボール・グリッド・アレイ（Ball Grid Array）ＢＧＡなどが実装されている。ボール・グリッド・アレイＢＧＡは、半田からなる小さいボール状の外部端子ＴＥが格子状に並べられた半導体装置である。プリント配線基板ＭＳの上面に、これら半導体装置を配置することにより、例えば一つのサーバーを構成することができる。図示は省略するが、インターポーザＩＰ１ａ，ＩＰ１ｂの第１主面には、シリコン（Ｓｉ）からなる発光素子および受光素子が形成されている。

インターポーザＩＰ１ａ，ＩＰ１ｂの第２主面に形成された外部端子ＴＥ２ａ，ＴＥ２ｂは、電源供給および一部の信号配線との接続のために、プリント配線基板ＭＳの上面に形成されている配線層と電気的に接続される。

一方、インターポーザＩＰ１ａの第１主面に搭載された半導体チップＳＣ１と、インターポーザＩＰ１ｂの第１主面に搭載された半導体チップＳＣ２とは、光ファイバーＬＦを介して、相互に信号を伝達することができる。さらに、サーバーから外部へは、光ファイバーＬＦおよび光コネクタＬＣを介して信号が伝達される。このように、光ファイバーＬＦを使用することにより、ノイズの影響を受けずに、比較的長距離でも損失なく光を伝搬することができるので、インターポーザＩＰ１ａ，ＩＰ１ｂのプリント配線基板ＭＳ上における配置の自由度が増すという利点がある。

次に、本実施の形態１による複数のサーバーを連結したサーバー・クラスタの一例について図１０を用いて説明する。図１０は、本実施の形態１によるサーバー・クラスタを示す概念図である。サーバー・クラスタとは、一つのシステムとして集合体となって機能する独立したサーバーのグループであり、ここでは、Ｉ／Ｏ接続を必要とするサーバー構成を例示する。図１０には、図９に示したスポットサイズ変換器を用いて光ファイバーに接続した半導体装置を例示するが、これに限定されるものではない。

図１０に示すように、例えばサーバーラックＳＲに搭載された複数のサーバーＳＶは、光コネクタＬＣを介して互いに共通のインターフェイスに接続される。複数台あるサーバーＳＶのうち、いずれかのサーバーＳＶを稼働させることにより、高可用性を実現することができる。本実施の形態１では、それぞれのサーバーＳＶを構成する半導体チップＳＣ１と半導体チップＳＣ２との間は光ファイバーＬＦを介して接続され、さらに、それぞれのサーバーＳＶとインターフェイスとの間は光コネクタＬＣを介して接続されるので、伝送損失が極めて小さく、大容量の伝送を長距離において行うことができる。

このように、本実施の形態１によれば、シリコン導波路ＰＣを形成する際、分離露光は不要となるので、分離露光において発生する露光マスクの重ね合わせズレの問題はなくなり、シリコン導波路ＰＣの表面の凹凸に起因したシリコン導波路ＰＣの光の伝搬損失を回避することができる。さらに、シリコン導波路ＰＣを形成する際に使用する露光マスクは１枚で済むので、マスクコストの低減を図ることができ、露光工程の時間管理も容易となる。

なお、本実施の形態１では、シリコン導波路ＰＣを形成する際に、分離露光を必要としない露光を行ったが、電気配線ＭＬを形成する際に、分離露光を必要としない露光を行い、露光マスクの分割境界を跨がない電気配線ＭＬを形成することも可能である。

（実施の形態２）
本実施の形態２による半導体装置の構造を、図１１を用いて説明する。図１１は、本実施の形態２によるインターポーザの要部平面図であり、基板上の保護膜および層間絶縁膜を透過した要部平面を示している。

図１１に示すように、インターポーザＩＰ５の主面に４つの機能ブロックＭＤが２行×２列に配置している。インターポーザＩＰ５では、インターポーザＩＰ１の機能ブロックＭＤと同様に、一つの機能ブロックＭＤにおいて、半導体チップＳＣが配置される第１領域と、インターポーザＩＰ５のｘ方向に沿ったいずれか一方の辺との間に、発光素子チップＬＤＣが配置される第２領域および受光素子チップＰＤＣが配置される第３領域が設けられている。そして、第１領域に半導体チップＳＣが実装され、第２領域に発光素子チップＬＤＣが実装され、第３領域に受光素子チップＰＤＣが実装されている。

さらに、ｙ方向に隣り合う２つの機能ブロックＭＤにおいて、レイアウトが反転している。すなわち、紙面上領域に位置する２つの機能ブロックＭＤでは、半導体チップＳＣが配置される第１領域と、インターポーザＩＰ５の＋ｙ方向側のｘ方向に沿った一方の辺との間に、発光素子チップＬＤＣが配置される第２領域および受光素子チップＰＤＣが配置される第３領域が位置している。そして、発光素子チップＬＤＣが配置される第２領域および受光素子チップＰＤＣが配置される第３領域と、インターポーザＩＰ５のｘ方向に沿った＋ｙ方向側のｘ方向に沿った一方の辺との間に、複数のシリコン導波路ＰＣが配置されている。

紙面下領域に位置する２つの機能ブロックＭＤでは、半導体チップＳＣが配置される第１領域と、インターポーザＩＰ５の−ｙ方向側のｘ方向に沿った他方の辺との間に、発光素子チップＬＤＣが配置される第２領域および受光素子チップＰＤＣが配置される第３領域が位置している。そして、発光素子チップＬＤＣが配置される第２領域および受光素子チップＰＤＣが配置される第３領域と、インターポーザＩＰ５のｘ方向に沿った−ｙ方向側のｘ方向に沿った他方の辺との間に、複数のシリコン導波路ＰＣが配置されている。

複数の電気配線ＭＬのうち、電源電位または接地電位と電気的に接続される電源／ＧＮＤ線は、例えばｘ方向に延在し、ｘ方向に互いに隣接する機能ブロックＭＤ間は、電源／ＧＮＤ線によって電気的に接続される。さらに、複数の電気配線ＭＬのうち、信号線は、例えばｙ方向に延在している。

一方、例えば光ファイバーと接続するための複数のシリコン導波路ＰＣは、全てｙ方向に延在しており、ｘ方向に互いに隣接する機能ブロックＭＤ間およびｙ方向に互いに隣接する機能ブロックＭＤ間には形成されていない。具体的には、発光素子チップＬＤＣが配置される第２領域および受光素子チップＰＤＣが配置される第３領域と、インターポーザＩＰ５のｘ方向に沿った一方の辺との間またはインターポーザＩＰ５のｘ方向に沿った他方の辺との間に、ｙ方向に延在する複数のシリコン導波路ＰＣが配置されている。すなわち、複数のシリコン導波路ＰＣは、ｘ方向またはｙ方向に互いに隣接する機能ブロックＭＤ間をわたって形成されておらず、一つの機能ブロックＭＤ内に収まるように形成されている。

従って、シリコン導波路ＰＣを形成する際、一つの機能ブロックＭＤを１枚の露光マスクで露光すれば、シリコン導波路ＰＣの形成に分離露光を用いる必要がない。これにより、分離露光において発生する露光マスクの重ね合わせズレの問題はなくなり、シリコン導波路ＰＣの表面の凹凸に起因したシリコン導波路ＰＣの光の伝搬損失を回避することができる。

但し、本実施の形態２では、ｙ方向に隣り合う２つの機能ブロックＭＤのレイアウトが互いに異なるため、シリコン導波路ＰＣを形成する際、２枚の露光マスク（紙面上領域用の露光マスクと紙面下領域用の露光マスク）が必要となる。従って、１回の露光工程において２枚の露光マスクの切り換え機能を有する露光装置において有効となる。また、本実施の形態２では、ｙ方向に隣り合う２つの機能ブロックＭＤを一括して露光できる場合は、シリコン導波路ＰＣを形成する際に使用する露光マスクは１枚で済むので、マスクコストの低減を図ることができ、露光工程の時間管理も容易となる。

このように、本実施の形態２によれば、シリコン導波路ＰＣを形成する際、分離露光は不要となるので、分離露光において発生する露光マスクの重ね合わせズレの問題はなくなり、シリコン導波路ＰＣの表面の凹凸に起因したシリコン導波路ＰＣの光の伝搬損失を回避することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＢＧＡ ボール・グリッド・アレイ
ＣＬ１，ＣＬ２ 絶縁膜
ＣＴ 開口部
ＩＬ 層間絶縁膜
ＩＰ０，ＩＰ１，ＩＰ１ａ，ＩＰ１ｂ，ＩＰ２、ＩＰ３，ＩＰ４，ＩＰ５ インターポーザ
ＬＣ 光コネクタ
ＬＤ 発光素子
ＬＤＣ 発光素子チップ
ＬＦ 光ファイバー
ＬＳＩ 半導体集積回路
ＭＤ 機能ブロック
ＭＬ 電気配線
ＭＳ プリント配線基板
ＰＣ シリコン導波路
ＰＤ 受光素子
ＰＤＣ 受光素子チップ
ＰＬ 保護膜
Ｒ１ 第１領域
Ｒ２ 第２領域
Ｒ３ 第３領域
ＳＢ 基板
ＳＤ 半導体装置
ＳＣ，ＳＣ１，ＳＣ２ 半導体チップ
ＳＲ サーバーラック
ＳＶ サーバー
ＴＥ 外部端子
ＴＥ１ 外部端子
ＴＥ２ａ，ＴＥ２ｂ 外部端子

Claims (13)

1. 同一の露光マスクを用いた分割露光工程を含む製造方法によって製造される半導体装置であって、
   平面形状が四角形状のインターポーザを備え、
   前記インターポーザは、第１方向に配置され、かつ互いに一体として形成された複数の機能ブロックを有し、
   前記複数の機能ブロックのそれぞれは、電子デバイスを配置する第１領域、光デバイスを配置する第２領域および複数の光導波路を有し、
   互いに隣り合う２つの前記電子デバイスは、電気配線を介して、互いに電気的に接続されており、
   前記機能ブロックのそれぞれにおいて、
   前記第２領域は、前記第１領域と前記インターポーザの前記第１方向に沿った第１の辺との間に配置され、
   前記複数の光導波路は、前記第２領域と前記第１の辺との間に配置され、かつ平面視において、前記互いに隣り合う２つの前記電子デバイスと重ならないように、前記第２領域から前記第１の辺に向かって延在している、半導体装置。
2. 請求項１記載の半導体装置において、
   前記インターポーザは、
   シリコンからなる基板と、
   前記基板の上面に形成された第１絶縁層と、
   前記第１絶縁層上に形成されたシリコンからなる前記複数の光導波路と、
   前記複数の光導波路を覆うように形成された第２絶縁層と、
   前記第２絶縁層上に形成された複数の電気配線と、
   を有する、半導体装置。
3. 請求項２記載の半導体装置において、
   前記複数の電気配線のうち、電源電位または接地電位を供給する電気配線は、前記第１方向に互いに隣り合う前記機能ブロックの間を前記第１方向に延在する、半導体装置。
4. 請求項１記載の半導体装置において、
   前記光デバイスは、前記複数の光導波路を形成するシリコンと同一層のシリコンから形成される、半導体装置。
5. 請求項１記載の半導体装置において、
   前記複数の光導波路は、前記第１方向に互いに隣り合う前記機能ブロックの間には形成されない、半導体装置。
6. 同一の露光マスクを用いた、分割露光工程を含む製造方法によって製造される半導体装置であって、
   平面形状が四角形状のインターポーザを備え、
   前記インターポーザは、第１方向に配置され、かつ互いに一体として形成された複数の機能ブロックを有し、
   前記複数の機能ブロックのそれぞれは、電子デバイスを配置する第１領域、光デバイスを配置する第２領域および複数の光導波路を有し、
   互いに隣り合う２つの前記電子デバイスは、電気配線を介して、互いに電気的に接続されており、
   前記機能ブロックのそれぞれにおいて、
   前記第１領域と前記第２領域とは、前記第１方向に互いに隣り合って配置され、
   前記複数の光導波路は、前記第２領域と前記インターポーザの前記第１方向に沿った第１の辺との間に配置され、かつ平面視において、前記互いに隣り合う２つの前記電子デバイスと重ならないように、前記第２領域から前記第１の辺に向かって延在している、半導体装置。
7. 請求項６記載の半導体装置において、
   前記インターポーザは、
   シリコンからなる基板と、
   前記基板の上面に形成された第１絶縁層と、
   前記第１絶縁層上に形成されたシリコンからなる前記複数の光導波路と、
   前記複数の光導波路を覆うように形成された第２絶縁層と、
   前記第２絶縁層上に形成された複数の電気配線と、
   を有する、半導体装置。
8. 請求項７記載の半導体装置において、
   前記複数の電気配線のうち、電源電位または接地電位を供給する電気配線は、前記第１領域および前記第２領域と前記インターポーザの前記第１の辺と対向する前記第１方向に沿った第２の辺との間に配置され、前記第１領域および前記第２領域から前記第２の辺に向かって延在する、半導体装置。
9. 請求項６記載の半導体装置において、
   前記光デバイスは、前記複数の光導波路を形成するシリコンと同一層のシリコンから形成される、半導体装置。
10. 請求項６記載の半導体装置において、
    前記複数の光導波路は、前記第１方向に互いに隣り合う前記機能ブロックの間には形成されない、半導体装置。
11. 請求項１〜１０のいずれか一項に記載の半導体装置において、
    前記インターポーザの平面形状は、長方形状である、半導体装置。
12. 請求項１１記載の半導体装置において、
    前記複数の同一機能ブロックは、前記インターポーザの長軸方向に沿って配置されている、半導体装置。
13. 請求項１〜１０のいずれか一項に記載の半導体装置において、
    前記光導波路は、シリコンからなる、半導体装置。

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