JP6658298B2 - DC-DC converter - Google Patents
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- 238000004804 winding Methods 0.000 claims description 223
- 230000008878 coupling Effects 0.000 claims description 54
- 238000010168 coupling process Methods 0.000 claims description 54
- 238000005859 coupling reaction Methods 0.000 claims description 54
- 239000003990 capacitor Substances 0.000 claims description 22
- 230000008054 signal transmission Effects 0.000 claims description 16
- 238000009499 grossing Methods 0.000 claims description 9
- 230000010363 phase shift Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 34
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 14
- 230000002265 prevention Effects 0.000 description 7
- 230000005279 excitation period Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 2
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 2
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 2
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 2
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Dc-Dc Converters (AREA)
Description
本発明は、トランスとスイッチング素子とを備えるDC−DCコンバータに関し、特にトランスの補助巻線の電圧に同期して整流する同期整流回路を備えるDC−DCコンバータに関する。 The present invention relates to a DC-DC converter including a transformer and a switching element, and particularly to a DC-DC converter including a synchronous rectifier circuit that rectifies the voltage in synchronization with a voltage of an auxiliary winding of the transformer.
トランスの補助巻線の電圧に同期して整流する同期整流回路を備えるDC−DCコンバータは例えば特許文献1に示されている。
A DC-DC converter provided with a synchronous rectifier circuit for rectifying in synchronization with the voltage of an auxiliary winding of a transformer is disclosed in, for example,
特許文献1に示されているDC−DCコンバータは、トランスの2次巻線のセンタータップにチョークコイルが接続され、2次巻線の第1端に第1整流スイッチ素子が接続され、第2端に第2整流スイッチ素子が接続され、トランスの補助巻線に生じる電圧の整流電圧が第1整流スイッチ素子、第2整流スイッチ素子のゲートにそれぞれ印加されるように構成されている。第1整流スイッチ素子と第2整流スイッチ素子の両方がオフしている期間(オーバーラップ期間)においては、第1整流スイッチ素子のゲートと第2整流スイッチ素子のゲートとがトランスの補助巻線を介して接続されるため、これら第1整流スイッチ素子および第2整流スイッチ素子のゲート・ソース間電圧は、いずれも中間電圧(1次側の主スイッチ素子のオン期間に、補助巻線に生じる電圧の約1/2の電圧)となる。
In a DC-DC converter disclosed in
このような構成のDC−DCコンバータにおいては、上記オーバーラップ期間中、第1整流スイッチ素子および第2整流スイッチ素子がオン状態となるため、これら整流スイッチ素子のボディダイオードに電流が流れる期間が実質的に生じないので、損失の少ない整流が行われる。 In the DC-DC converter having such a configuration, since the first rectifier switch element and the second rectifier switch element are turned on during the overlap period, the period during which current flows through the body diodes of these rectifier switch elements is substantially reduced. Therefore, rectification with less loss is performed.
特許文献1に示されているDC−DCコンバータのように、トランスの補助巻線に発生する電圧を整流スイッチ素子の制御電圧にする構成では、DC−DCコンバータへの入力電圧範囲が広い仕様では、次に述べるように不都合があることを、本願の発明者は見出した。
In a configuration in which a voltage generated in an auxiliary winding of a transformer is used as a control voltage of a rectifying switch element as in a DC-DC converter disclosed in
例えば、通信インフラ装置には、入力電圧範囲36V以上、75V以下の広範囲に亘って動作することが要求される。これは、実仕様では例えば30V以上、100V以下の範囲で動作可能なように設計しておくことに相当する。このように最低入力電圧に対する最高入力電圧が3倍近くなるような仕様である場合、整流スイッチ素子のゲート・ソース間には、その整流スイッチ素子のオフ閾値電圧の6倍(入力電圧範囲の3倍×ゲート・ソース間制御電圧幅の2倍)の耐圧が必要になる。 For example, a communication infrastructure device is required to operate over a wide input voltage range of 36 V or more and 75 V or less. This is equivalent to designing to be operable in a range of, for example, 30 V or more and 100 V or less in actual specifications. In the case where the maximum input voltage with respect to the minimum input voltage is set to be nearly three times as described above, the voltage between the gate and the source of the rectifying switch element is six times the off threshold voltage of the rectifying switch element (3 times the input voltage range) Twice the gate-source control voltage width).
しかし、整流スイッチ素子用のFETは必ずしも、ゲート耐圧に対しオフ閾値が十分低いわけではなく、また、絶対最大定格に対し余裕をとる必要があるため、部品選定範囲が非常に狭くなる。また、耐圧保護用の回路を追加することで耐圧性を確保することは可能であるが、物理的サイズが大きくなり、コストも嵩むことになる。 However, the FET for the rectifying switch element does not always have a sufficiently low off-threshold with respect to the gate breakdown voltage, and needs to have a margin with respect to the absolute maximum rating. Although it is possible to secure the withstand voltage by adding a circuit for withstand voltage protection, the physical size increases and the cost increases.
本発明の目的は、整流スイッチ素子に要求されるゲート耐圧が緩和されるようにして、大型化やコストアップを回避したDC−DCコンバータを提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a DC-DC converter in which the gate breakdown voltage required for a rectifying switch element is reduced to avoid an increase in size and cost.
(1)本発明のDC−DCコンバータは、
DC電圧を受ける電圧入力部と、
負荷が接続される電圧出力部と、
1次巻線、2次巻線、および補助巻線を有するトランスと、
前記電圧入力部と前記トランスの前記1次巻線との間に設けられ、前記1次巻線への印加電圧を交互に反転させるスイッチング回路と、
前記電圧出力部と前記トランスの前記2次巻線との間に設けられた整流平滑回路と、を備え、
前記整流平滑回路は、
前記2次巻線に接続され、前記補助巻線の発生電圧が制御端子に印加される整流スイッチ素子と、
前記電圧出力部への電流出力経路に直列接続された主巻線と、当該主巻線に結合する結合巻線と、を有するチョークトランスと、を備え、
前記結合巻線は前記補助巻線に直列接続されて、前記結合巻線と前記補助巻線との合成電圧が前記整流スイッチ素子の制御端子に入力され、且つ前記結合巻線による電圧は、前記スイッチング回路の制御により前記1次巻線に流れる電流が遮断される期間における前記整流スイッチ素子の制御電圧と、前記整流スイッチ素子のオン期間に前記整流スイッチ素子に印加される制御電圧とを等しくする電圧であることを特徴とする。但し、各素子の特性のばらつきや測定誤差等を考慮して、前記結合巻線による電圧は、前記スイッチング回路の制御により前記1次巻線に流れる電流が遮断される期間における前記整流スイッチ素子の制御電圧と、前記整流スイッチ素子のオン期間に前記整流スイッチ素子に印加される制御電圧とを「実質的に」等しくする電圧であればよい。
(1) The DC-DC converter of the present invention comprises:
A voltage input section for receiving a DC voltage;
A voltage output section to which a load is connected;
A transformer having a primary winding, a secondary winding, and an auxiliary winding;
A switching circuit provided between the voltage input unit and the primary winding of the transformer, for alternately inverting a voltage applied to the primary winding;
A rectifying / smoothing circuit provided between the voltage output unit and the secondary winding of the transformer,
The rectifying and smoothing circuit,
A rectifying switch element connected to the secondary winding and applied to a control terminal of a generated voltage of the auxiliary winding;
A choke transformer having a main winding connected in series to a current output path to the voltage output unit, and a coupling winding coupled to the main winding,
The coupling winding is connected in series to the auxiliary winding, a combined voltage of the coupling winding and the auxiliary winding is input to a control terminal of the rectifying switch element, and a voltage of the coupling winding is The control voltage of the rectifier switch element during a period in which the current flowing through the primary winding is interrupted by the control of the switching circuit is equal to the control voltage applied to the rectifier switch element during the on-period of the rectifier switch element. It is a voltage. However, in consideration of a variation in characteristics of each element, a measurement error, and the like, the voltage due to the coupling winding is controlled by the switching circuit so that the current flowing through the primary winding is cut off during the period when the current flowing through the primary winding is cut off. Any voltage may be used as long as the control voltage is substantially equal to the control voltage applied to the rectifying switch element during the ON period of the rectifying switch element.
上記構成により、整流スイッチ素子の制御端子に印加される最大電圧が抑制される。 According to the above configuration, the maximum voltage applied to the control terminal of the rectifying switch element is suppressed.
(2)前記電圧出力部は第1出力部および第2出力部で構成され、
前記2次巻線は第1端、第2端およびセンタータップを有し、
前記補助巻線は第1補助巻線および第2補助巻線を含み、
前記整流スイッチ素子は、前記第1端と前記第1出力部との間に接続された第1整流スイッチ素子と、前記第2端と前記第1出力部との間に接続された第2整流スイッチ素子と、を含み、
前記主巻線は、前記センタータップと前記第2出力部との間に接続され、
前記第1補助巻線は前記チョークトランスの前記結合巻線に対して直列に接続されて、前記第1補助巻線と前記結合巻線との合成電圧が前記第1整流スイッチ素子の制御端子に入力され、
前記第2補助巻線は前記チョークトランスの前記結合巻線に対して直列に接続されて、前記第2補助巻線と前記結合巻線との合成電圧が前記第2整流スイッチ素子の制御端子に入力され、
前記1次巻線の巻回数に対する、前記センタータップと前記第1端との間の巻線の巻回数比をN1:N2、
前記1次巻線の巻回数に対する、前記センタータップと前記第2端との間の巻線の巻回数比をN1:N3、
前記1次巻線に対する前記第1補助巻線の巻回数比をN1:N4、
前記1次巻線に対する前記第2補助巻線の巻回数比をN1:N5、
前記主巻線と前記結合巻線との巻回数比をN6:N7で表し、
m=N6/N7、n=N2/N1=N3/N1、n’=N4/N1=N5/N1で表すと、mn=n’の関係を実質的に満たすことが好ましい。
(2) the voltage output section is composed of a first output section and a second output section;
The secondary winding has a first end, a second end, and a center tap,
The auxiliary winding includes a first auxiliary winding and a second auxiliary winding,
The rectifying switch element includes a first rectifying switch element connected between the first end and the first output section, and a second rectifying switch connected between the second end and the first output section. A switching element;
The main winding is connected between the center tap and the second output unit,
The first auxiliary winding is connected in series to the coupling winding of the choke transformer, and a combined voltage of the first auxiliary winding and the coupling winding is supplied to a control terminal of the first rectifying switch element. Entered,
The second auxiliary winding is connected in series to the coupling winding of the choke transformer, and a combined voltage of the second auxiliary winding and the coupling winding is applied to a control terminal of the second rectifying switch element. Entered,
The ratio of the number of turns of the winding between the center tap and the first end to the number of turns of the primary winding is N1: N2,
The ratio of the number of turns of the winding between the center tap and the second end to the number of turns of the primary winding is N1: N3,
The ratio of the number of turns of the first auxiliary winding to the primary winding is N1: N4,
The ratio of the number of turns of the second auxiliary winding to the primary winding is N1: N5,
The ratio of the number of turns between the main winding and the coupling winding is represented by N6: N7,
When m = N6 / N7, n = N2 / N1 = N3 / N1, and n ′ = N4 / N1 = N5 / N1, it is preferable that the relationship of mn = n ′ is substantially satisfied.
上記構成により、整流スイッチ素子の制御端子に印加される電圧の最大値が効果的に抑制される。 With the above configuration, the maximum value of the voltage applied to the control terminal of the rectifying switch element is effectively suppressed.
(3)上記(2)において、
前記第1補助巻線と前記結合巻線との直列回路に直列接続された第1キャパシタと、
前記第2補助巻線と前記結合巻線との直列回路に直列接続された第2キャパシタと、
前記第1整流スイッチ素子の制御端子と基準端子との間に接続され、逆電圧印加時に導通する第1ダイオードと、
前記第2整流スイッチ素子の制御端子と基準端子との間に接続され、逆電圧印加時に導通する第2ダイオードと、
を備えることが好ましい。
(3) In (2) above,
A first capacitor connected in series to a series circuit of the first auxiliary winding and the coupling winding;
A second capacitor connected in series to a series circuit of the second auxiliary winding and the coupling winding;
A first diode connected between a control terminal and a reference terminal of the first rectifying switch element and conducting when a reverse voltage is applied;
A second diode connected between the control terminal and the reference terminal of the second rectifying switch element and conducting when a reverse voltage is applied;
It is preferable to provide
上記構成により、整流スイッチ素子用FETの制御端子に印加される逆電圧が抑制されることで、ドレイン・ソース間耐電圧特性の低下が低減される。 According to the above configuration, the reverse voltage applied to the control terminal of the rectifying switch element FET is suppressed, so that a decrease in the drain-source withstand voltage characteristic is reduced.
(4)上記(1)から(3)のいずれかにおいて、例えば、
前記スイッチング回路は、前記1次巻線に接続された複数の1次側スイッチ素子と、前記複数の1次側スイッチ素子に対して制御信号を発生する1次側スイッチング制御回路と、を含み、
前記整流スイッチ素子のターンオフタイミングを、前記複数の1次側スイッチ素子のうち、前記整流スイッチ素子のオフ期間にオンする1次側スイッチ素子のターンオンタイミングで決定する2次側スイッチング制御回路を更に備える。
(4) In any of the above (1) to (3), for example,
The switching circuit includes: a plurality of primary-side switching elements connected to the primary winding; and a primary-side switching control circuit that generates a control signal for the plurality of primary-side switching elements.
A secondary-side switching control circuit that determines a turn-off timing of the rectifying switch element by a turn-on timing of a primary-side switching element that is turned on during an off-period of the rectifying switching element among the plurality of primary-side switching elements. .
上記構成によれば、整流スイッチ素子のオフ期間が1次側スイッチ素子のオン期間と重ならないように設定でき、そのことで、整流スイッチ素子がトランスの2次巻線に発生する電圧を短絡することなく、整流スイッチ素子での電力損失が低減できる。 According to the above configuration, the off period of the rectifying switch element can be set so as not to overlap with the on period of the primary side switching element, thereby short-circuiting the voltage generated in the secondary winding of the transformer by the rectifying switch element. Therefore, power loss in the rectifying switch element can be reduced.
(5)上記(1)から(3)のいずれかにおいて、例えば、
前記スイッチング回路は、前記1次巻線にフルブリッジ接続された4つの1次側スイッチ素子と、前記4つの1次側スイッチ素子に対して制御信号を発生し、スイッチング周期に対する前記1次巻線に電流が流れる期間の比を位相シフト量で定めることでフェーズシフトフルブリッジ制御する1次側スイッチング制御回路と、を含み、
前記整流スイッチ素子のターンオフタイミングを、前記4つの1次側スイッチ素子のうち、ターンオフタイミングが遅いスイッチ素子のターンオフタイミングで決定する2次側スイッチング制御回路を更に備える。
(5) In any of the above (1) to (3), for example,
The switching circuit generates a control signal for four primary-side switching elements that are full-bridge connected to the primary winding, and a control signal for the four primary-side switching elements. A primary-side switching control circuit that performs phase-shift full-bridge control by determining the ratio of the period during which a current flows through the phase shift amount.
The power supply further includes a secondary-side switching control circuit that determines a turn-off timing of the rectifying switch element based on a turn-off timing of a switch element having a late turn-off timing among the four primary-side switch elements.
上記構成によれば、整流スイッチ素子の同時オン期間を無くすことができ、そのことでトランスの2次巻線に発生する電圧を短絡することなく、整流スイッチ素子での電力損失が低減できる。 According to the above configuration, it is possible to eliminate the simultaneous ON period of the rectifier switch elements, thereby reducing the power loss in the rectifier switch elements without short-circuiting the voltage generated in the secondary winding of the transformer.
(6)上記(4)または(5)において、例えば、前記1次側スイッチング制御回路が発生するタイミング信号を前記2次側スイッチング制御回路へ伝送する信号伝送回路を備える。このことにより、上記短絡防止のタイミングを高精度に定めることができる。 (6) In the above (4) or (5), for example, a signal transmission circuit for transmitting a timing signal generated by the primary side switching control circuit to the secondary side switching control circuit is provided. Thus, the timing of the short circuit prevention can be determined with high accuracy.
(7)上記(1)から(3)のいずれかにおいて、例えば、
前記スイッチング回路は、前記1次巻線に接続された複数の1次側スイッチ素子を含み、
前記整流スイッチ素子のターンオフタイミングを、前記整流スイッチ素子のオン期間にオンする前記1次側スイッチ素子のターンオンタイミングからの遅延時間で定める遅延回路を更に備える。
(7) In any of the above (1) to (3), for example,
The switching circuit includes a plurality of primary-side switch elements connected to the primary winding,
The semiconductor device further includes a delay circuit that determines a turn-off timing of the rectifier switch element by a delay time from a turn-on timing of the primary-side switch element that is turned on during an ON period of the rectifier switch element.
上記構成によれば、整流スイッチ素子の同時オン期間を無くすことができ、そのことでトランスの2次巻線に発生する電圧を短絡することなく、整流スイッチ素子での電力損失が低減できる。 According to the above configuration, it is possible to eliminate the simultaneous ON period of the rectifier switch elements, thereby reducing the power loss in the rectifier switch elements without short-circuiting the voltage generated in the secondary winding of the transformer.
本発明によれば、整流スイッチ素子の制御端子に印加される最大電圧が抑制され、整流スイッチ素子に要求されるゲート耐圧が緩和されるので、小型・低コストのDC−DCコンバータが得られる。 According to the present invention, the maximum voltage applied to the control terminal of the rectifier switch element is suppressed, and the gate withstand voltage required for the rectifier switch element is reduced, so that a small-sized and low-cost DC-DC converter can be obtained.
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせは可能である。第2の実施形態以降では第1の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。 Hereinafter, a plurality of embodiments for carrying out the present invention will be described with reference to the drawings and some specific examples. In the drawings, the same parts are denoted by the same reference numerals. Although the embodiments are shown separately for convenience in consideration of the explanation of the points or the ease of understanding, partial replacement or combination of the configurations shown in different embodiments is possible. From the second embodiment onward, description of matters common to the first embodiment will be omitted, and only different points will be described. In particular, the same operation and effect of the same configuration will not be sequentially described for each embodiment.
《第1の実施形態》
図1は第1の実施形態に係るDC−DCコンバータ101の回路図である。このDC−DCコンバータ101は、DC電圧を受ける電圧入力部Vin(+),Vin(-)と、負荷が接続される電圧出力部Vout(+),Vout(-)を備え、電圧入力部Vin(+),Vin(-)に入力されたDC電圧を、所定の安定化したDC電圧に変換して、電圧出力部Vout(+),Vout(-)から負荷へ出力する。
<< 1st Embodiment >>
FIG. 1 is a circuit diagram of a DC-
DC−DCコンバータ101は1次巻線N1、2次巻線(N2,N3)、第1補助巻線N4および第2補助巻線N5を有するトランスT1を備える。電圧入力部Vin(+),Vin(-)とトランスT1の1次巻線N1との間にはスイッチング回路10が設けられている。電圧入力部Vin(+),Vin(-)には入力キャパシタCiが接続されている。電圧出力部Vout(+),Vout(-)とトランスT1の2次巻線(N2,N3)との間に整流平滑回路20が設けられている。
The DC-
スイッチング回路10は、1次巻線N1への印加電圧を所定周波数で交互に反転させる。スイッチング回路10は、4つの1次側スイッチ素子Q11,Q12,Q13,Q14と、これら1次側スイッチ素子Q11,Q12,Q13,Q14に対して制御信号を発生する(与える)1次側スイッチング制御回路を備える。
The switching
上記4つの1次側スイッチ素子Q11,Q12,Q13,Q14はブリッジ回路を構成する。1次側スイッチ素子Q11のゲートにはハイサイド駆動回路11H、1次側スイッチ素子Q13のゲートにはハイサイド駆動回路13H、がそれぞれ接続されている。1次側スイッチ素子Q12のゲートにはスイッチング制御信号発生回路12、1次側スイッチ素子Q14のゲートにはスイッチング制御信号発生回路14、がそれぞれ接続されている。スイッチング制御信号発生回路14の出力信号はハイサイド駆動回路11Hに入力され、スイッチング制御信号発生回路12の出力信号はハイサイド駆動回路13Hに入力される。
The four primary-side switching elements Q11, Q12, Q13, and Q14 form a bridge circuit. A high-
上記スイッチング制御信号発生回路12,14は位相差180°の関係で矩形波の制御信号を発生する。これにより、1次側スイッチ素子Q11,Q14がオン、1次側スイッチ素子Q12,Q13がオフの状態と、1次側スイッチ素子Q12,Q13がオン、1次側スイッチ素子Q11,Q14がオフの状態と、が交互に繰り返される。
The switching control
整流平滑回路20は、第1整流スイッチ素子Q1、第2整流スイッチ素子Q2、チョークトランスT2、および平滑キャパシタCoを備える。
The rectifying / smoothing
トランスT1の2次巻線(N2,N3)は、第1端P1、第2端P2およびセンタータップPcを有する。第1整流スイッチ素子Q1は、2次巻線の第1端P1と第1出力部Vout(-)との間に接続されていて、第2整流スイッチ素子Q2は、2次巻線の第2端P2と第1出力部Vout(-)との間に接続されている。 The secondary winding (N2, N3) of the transformer T1 has a first end P1, a second end P2, and a center tap Pc. The first rectifying switch element Q1 is connected between the first end P1 of the secondary winding and the first output section Vout (−), and the second rectifying switch element Q2 is connected to the second terminal of the secondary winding. It is connected between the terminal P2 and the first output unit Vout (−).
チョークトランスT2は、主巻線N6と当該主巻線N6に結合する結合巻線N7とを有する。チョークトランスT2の主巻線N6は、2次巻線のセンタータップPcと第2出力部(Vin(+))との間に接続されている。すなわち、チョークトランスT2の主巻線N6は電圧出力部Vout(+),Vout(-)への電流出力経路に直列接続されている。 The choke transformer T2 has a main winding N6 and a coupling winding N7 coupled to the main winding N6. The main winding N6 of the choke transformer T2 is connected between the center tap Pc of the secondary winding and the second output section (Vin (+)). That is, the main winding N6 of the choke transformer T2 is connected in series to a current output path to the voltage output units Vout (+) and Vout (-).
第1補助巻線N4はチョークトランスT2の結合巻線N7に対して直列に接続されて、第1補助巻線N4と結合巻線N7との合成電圧が第1整流スイッチ素子Q1のゲート・ソース間に入力される。また、第2補助巻線N5はチョークトランスT2の結合巻線N7に対して直列に接続されて、第2補助巻線N5と結合巻線N7との合成電圧が第2整流スイッチ素子Q2のゲート・ソース間に入力される。 The first auxiliary winding N4 is connected in series to the coupling winding N7 of the choke transformer T2, and the combined voltage of the first auxiliary winding N4 and the coupling winding N7 is applied to the gate / source of the first rectifying switch element Q1. Entered in between. Further, the second auxiliary winding N5 is connected in series to the coupling winding N7 of the choke transformer T2, and the combined voltage of the second auxiliary winding N5 and the coupling winding N7 is applied to the gate of the second rectifying switch element Q2.・ Input between sources.
第1補助巻線N4と結合巻線N7との直列回路には抵抗R1およびキャパシタC1が直列接続され、抵抗R3が並列接続される。同様に、第2補助巻線N5と結合巻線N7との直列回路には抵抗R2およびキャパシタC2が直列接続され、抵抗R4が並列接続される。 A resistor R1 and a capacitor C1 are connected in series to a series circuit of the first auxiliary winding N4 and the coupling winding N7, and a resistor R3 is connected in parallel. Similarly, a resistor R2 and a capacitor C2 are connected in series to a series circuit of the second auxiliary winding N5 and the coupling winding N7, and a resistor R4 is connected in parallel.
図2はDC−DCコンバータ101の各部の電圧波形図である。図2において、電圧Q1Vgsは第1整流スイッチ素子Q1のゲート・ソース間の電圧、電圧V(N7)はチョークトランスT2の結合巻線N7の電圧、電圧V(N4)は第1補助巻線N4の電圧である。また、電圧{V(N4)+V(N7)}は第1補助巻線N4の電圧と結合巻線N7の電圧との合成(加算)電圧である。この電圧{V(N4)+V(N7)}は抵抗R1,キャパシタC1を介して第1整流スイッチ素子Q1のゲート・ソース間に印加される。また、図2において期間Toは1次巻線N1に流れる電流が遮断される期間(オーバーラップ期間)である。また、期間T1は、1次側スイッチ素子Q11,Q14がオン状態の期間である。
FIG. 2 is a voltage waveform diagram of each part of the DC-
ここで、電圧入力部に入力される入力電圧をVin、出力電圧をVoutで表すと、上記期間T1での各電圧は次の関係で表される。 Here, if the input voltage input to the voltage input unit is represented by Vin and the output voltage is represented by Vout, each voltage in the period T1 is represented by the following relationship.
V(N4)=n’×Vin …(1)
V(N7)=−m(n×Vin−Vout) …(2)
V(N4)+V(N7)=(n’×Vin)−m(n×Vin−Vout)
=−(mn−n’)×Vin+m×Vout …(3)
である。ここで、
1次巻線N1に対する第1補助巻線N4の巻回数比をN1:N4、
主巻線N6と結合巻線N7との巻回数比をN6:N7で表すと、
m=N6/N7
n=N2/N1
n’=N4/N1
の関係で表される。
V (N4) = n '× Vin (1)
V (N7) = − m (n × Vin−Vout) (2)
V (N4) + V (N7) = (n ′ × Vin) −m (n × Vin−Vout)
= − (Mn−n ′) × Vin + m × Vout (3)
It is. here,
The ratio of the number of turns of the first auxiliary winding N4 to the primary winding N1 is N1: N4,
When the ratio of the number of turns between the main winding N6 and the coupling winding N7 is represented by N6: N7,
m = N6 / N7
n = N2 / N1
n '= N4 / N1
It is expressed by the relationship.
一方、オーバーラップ期間Toにおける、第1補助巻線N4の電圧と結合巻線N7の電圧との合成電圧は、m×Voutである。 On the other hand, the combined voltage of the voltage of the first auxiliary winding N4 and the voltage of the coupling winding N7 in the overlap period To is m × Vout.
したがって、
−(mn−n’)×Vin+m×Vout=m×Vout
すなわち、
mn=n’ …(4)
の関係であれば、図2に示すとおり、第1補助巻線N4の電圧と結合巻線N7の電圧との合成電圧{V(N4)+V(N7)}はオーバーラップ期間Toとそれ以外の期間T1とで等しくなる。
Therefore,
− (Mn−n ′) × Vin + m × Vout = m × Vout
That is,
mn = n '(4)
2, the combined voltage {V (N4) + V (N7)} of the voltage of the first auxiliary winding N4 and the voltage of the coupling winding N7 is equal to the overlap period To and the other period. It becomes equal in the period T1.
上記電圧{V(N4)+V(N7)}が、図1に示した抵抗R1,R3で分圧されるので、図2に示すとおりの電圧Q1Vgsが第1整流スイッチ素子Q1のゲート・ソース間に印加される。 Since the voltage {V (N4) + V (N7)} is divided by the resistors R1 and R3 shown in FIG. 1, the voltage Q1Vgs as shown in FIG. 2 is applied between the gate and source of the first rectifying switch element Q1. Is applied to
このように、m,n,n’の値によって、つまり、1次巻線N1に対する第1補助巻線N4の巻回数比N1:N4、1次巻線N1に対する第2補助巻線N5の巻回数比N1:N5、主巻線N6と結合巻線N7との巻回数比N6:N7をそれぞれ定めることによって、実質的にmn=n’の関係とすることができる。このことによって、上記期間T1で第1整流スイッチ素子Q1のゲート・ソース間に印加される電圧がオーバーラップ期間Toでの印加電圧と実質的に等しくなるので、第1整流スイッチ素子Q1のゲート・ソース間に印加される最大電圧が抑制される。 In this manner, the winding number ratio N1: N4 of the first auxiliary winding N4 to the primary winding N1, that is, the winding number of the second auxiliary winding N5 to the primary winding N1, depends on the values of m, n, and n '. By defining the turn ratio N1: N5 and the turn ratio N6: N7 between the main winding N6 and the coupling winding N7, respectively, a relationship of substantially mn = n 'can be obtained. As a result, the voltage applied between the gate and the source of the first rectifying switch element Q1 in the period T1 becomes substantially equal to the voltage applied in the overlap period To, so that the gate voltage of the first rectifying switch element Q1 is reduced. The maximum voltage applied between the sources is suppressed.
第2整流スイッチ素子Q2のゲート・ソース間に印加される電圧についても同様であり、
1次巻線N1に対する第2補助巻線N5の巻回数比をN1:N5で表すと、
m=N6/N7
n=N3/N1
n’=N5/N1
の関係で表され、
mn=n’ …(4)
の関係であれば、第2補助巻線N5の電圧と結合巻線N7の電圧との合成電圧{V(N5)+V(N7)}はオーバーラップ期間Toとそれ以外の期間T1とで等しくなる。
The same applies to the voltage applied between the gate and source of the second rectifying switch element Q2,
When the ratio of the number of turns of the second auxiliary winding N5 to the primary winding N1 is represented by N1: N5,
m = N6 / N7
n = N3 / N1
n '= N5 / N1
Expressed as
mn = n '(4)
, The composite voltage {V (N5) + V (N7)} of the voltage of the second auxiliary winding N5 and the voltage of the coupling winding N7 is equal between the overlap period To and the other period T1. .
このように、第1整流スイッチ素子Q1および第2整流スイッチ素子Q2のゲート・ソース間に印加される最大電圧が抑制され、整流スイッチ素子Q1,Q2に要求されるゲート耐圧が緩和されるので、小型・低コストのDC−DCコンバータが得られる。 As described above, the maximum voltage applied between the gate and the source of the first rectifier switch element Q1 and the second rectifier switch element Q2 is suppressed, and the gate withstand voltage required for the rectifier switch elements Q1 and Q2 is reduced. A compact and low-cost DC-DC converter can be obtained.
《第2の実施形態》
第2の実施形態では、整流スイッチ素子のゲート・ソース間に接続される回路の構成が第1の実施形態とは異なるDC−DCコンバータの例を示す。
<< 2nd Embodiment >>
In the second embodiment, an example of a DC-DC converter in which the configuration of a circuit connected between the gate and the source of the rectifying switch element is different from that of the first embodiment will be described.
図3は第2の実施形態に係るDC−DCコンバータ102の回路図である。このDC−DCコンバータ102は、逆電圧防止回路22を備える点で、第1の実施形態のDC−DCコンバータ101とは異なる。
FIG. 3 is a circuit diagram of the DC-
逆電圧防止回路22は、第1ダイオードD1、第2ダイオードD2、抵抗R5、抵抗R6で構成される。第1ダイオードD1と抵抗R5との直列回路は第1整流スイッチ素子Q1のゲート・ソース間に接続されていて、第2ダイオードD2と抵抗R6との直列回路は第2整流スイッチ素子Q2のゲート・ソース間に接続されている。
The reverse
第1ダイオードD1は、第1補助巻線N4と結合巻線N7との直列回路に逆電圧が発生するときに導通して、第1整流スイッチ素子Q1のゲート・ソース間に逆電圧が印加されることを防止する。同様に、第2ダイオードD2は、第2補助巻線N5と結合巻線N7との直列回路に逆電圧が発生するときに導通して、第2整流スイッチ素子Q2のゲート・ソース間に逆電圧が印加されることを防止する。 The first diode D1 conducts when a reverse voltage is generated in the series circuit of the first auxiliary winding N4 and the coupling winding N7, and a reverse voltage is applied between the gate and the source of the first rectifying switch element Q1. To prevent that. Similarly, the second diode D2 conducts when a reverse voltage is generated in the series circuit of the second auxiliary winding N5 and the coupling winding N7, and causes the reverse voltage between the gate and the source of the second rectifying switch element Q2. Is prevented from being applied.
図4はDC−DCコンバータ102の各部の電圧波形図である。図4において、電圧Q1Vgsは第1整流スイッチ素子Q1のゲート・ソース間の電圧、電圧V(N7)はチョークトランスT2の結合巻線N7の電圧、電圧V(N4)は第1補助巻線N4の電圧である。
FIG. 4 is a voltage waveform diagram of each part of the DC-
図4に示すQ1Vgsの負電圧は、逆電圧防止回路22内のダイオードの順方向降下電圧と抵抗の降下電圧との加算値であり、非常に小さい。
The negative voltage of Q1Vgs shown in FIG. 4 is the sum of the forward voltage drop of the diode in the reverse
本実施形態では、逆電圧防止回路22を備えることにより、図2に示した電圧波形と比較すると明らかなように、第1整流スイッチ素子Q1のゲート・ソース間の電圧Q1Vgsに印加される負電圧は非常に小さい。
In the present embodiment, the provision of the reverse
本実施形態によれば、整流スイッチ素子Q1,Q2のゲート・ソース間に印加される逆電圧が抑制されて、整流スイッチ素子Q1,Q2の耐圧特性の低下が防止される。そのため、より低耐圧特性のFETを使用できることとなる。 According to the present embodiment, the reverse voltage applied between the gates and the sources of the rectifying switch elements Q1 and Q2 is suppressed, so that the withstand voltage characteristics of the rectifying switch elements Q1 and Q2 are prevented from lowering. Therefore, an FET having a lower withstand voltage characteristic can be used.
《第3の実施形態》
第3の実施形態では、整流スイッチ素子の駆動回路の構成が第1、第2の実施形態で示したものとは異なるDC−DCコンバータについて示す。
<< 3rd Embodiment >>
In the third embodiment, a DC-DC converter in which the configuration of the drive circuit of the rectifying switch element is different from those shown in the first and second embodiments will be described.
図5は第3の実施形態に係るDC−DCコンバータ103の回路図である。図3に示したDC−DCコンバータ102とは、整流スイッチ素子ゲート制御回路23、信号伝送トランスT3,T4、ダイオードD5,D6を備える点で異なる。これらの付加回路は2次側スイッチング制御回路を構成する。
FIG. 5 is a circuit diagram of a DC-
本実施形態のDC−DCコンバータ103は、整流スイッチ素子Q1,Q2のターンオフタイミングを、1次側スイッチ素子Q11,Q12,Q13,Q14のうち、整流スイッチ素子Q1,Q2のオフ期間にオンする1次側スイッチ素子Q11,Q12,Q13,Q14のターンオンタイミングで決定する2次側スイッチング制御回路を備える。
The DC-
整流スイッチ素子ゲート制御回路23は、ダイオードD3,D4およびスイッチ素子Q3,Q4で構成される。ダイオードD3とスイッチ素子Q3との直列回路は第1整流スイッチ素子Q1のゲート・ソースとの間に接続されていて、ダイオードD4とスイッチ素子Q4との直列回路は第2整流スイッチ素子Q2のゲート・ソースとの間に接続されている。
The rectifying switch element
上記スイッチ素子Q3は第1整流スイッチ素子Q1の早期オフ用スイッチ素子であり、スイッチ素子Q4は第2整流スイッチ素子Q2の早期オフ用スイッチ素子である。上記ダイオードD3はスイッチ素子Q3のボディダイオードを通してキャパシタC1が充電されるのを防止するダイオードであり、ダイオードD4はスイッチ素子Q4のボディダイオードを通してキャパシタC2が充電されるのを防止するダイオードである。 The switch element Q3 is an early-off switch element of the first rectifier switch element Q1, and the switch element Q4 is an early-off switch element of the second rectifier switch element Q2. The diode D3 is a diode that prevents the capacitor C1 from being charged through the body diode of the switch element Q3, and the diode D4 is a diode that prevents the capacitor C2 from being charged through the body diode of the switch element Q4.
信号伝送トランスT3の1次巻線は、スイッチング制御信号発生回路12と1次側スイッチ素子Q12のゲートとの間に直列接続されている。このトランスT3の1次巻線にはトランスリセット用のダイオードD5が接続されている。トランスT3の2次巻線の出力はスイッチ素子Q3のゲート・ソース間に接続されている。
The primary winding of the signal transmission transformer T3 is connected in series between the switching control
同様に、信号伝送トランスT4の1次巻線は、スイッチング制御信号発生回路14と1次側スイッチ素子Q14のゲートとの間に直列接続されている。この信号伝送トランスT4の1次巻線にはトランスリセット用のダイオードD6が接続されている。信号伝送トランスT4の2次巻線の出力はスイッチ素子Q4のゲート・ソース間に接続されている。
Similarly, the primary winding of the signal transmission transformer T4 is connected in series between the switching control
図6はDC−DCコンバータ103の各部の電圧波形図である。図7は図6中の破線で囲む部分の時間軸を拡大した電圧波形図である。また、図7における電圧Q1Vgsの破線は、整流スイッチ素子ゲート制御回路23を設けない場合の波形である。
FIG. 6 is a voltage waveform diagram of each part of the DC-
1次側スイッチ素子Q12,Q13は第1整流スイッチ素子Q1のオフ期間にターンオンする。この1次側スイッチ素子Q12,Q13のゲート信号の立ち上がりタイミングが、信号伝送トランスT3を介して1次側から2次側へ伝送される。この信号の立ち上がりによってスイッチ素子Q3がターンオンする。これにより、第1整流スイッチ素子Q1は1次側スイッチ素子Q12,Q13のターンオンよりデッドタイムTdだけ早期にターンオフする。 The primary side switching elements Q12 and Q13 turn on during the off period of the first rectifying switching element Q1. The rising timing of the gate signals of the primary side switching elements Q12 and Q13 is transmitted from the primary side to the secondary side via the signal transmission transformer T3. The switch element Q3 is turned on by the rise of this signal. As a result, the first rectifying switch element Q1 turns off earlier than the turn-on of the primary-side switch elements Q12 and Q13 by the dead time Td.
同様に、1次側スイッチ素子Q11,Q14のゲート信号の立ち上がりタイミングが、トランスT4を介して1次側から2次側へ伝送される。この信号の立ち上がりによってスイッチ素子Q4がターンオンする。これにより、第2整流スイッチ素子Q2は1次側スイッチ素子Q11,Q14のターンオンより早期にターンオフする。 Similarly, the rising timing of the gate signal of the primary side switching elements Q11 and Q14 is transmitted from the primary side to the secondary side via the transformer T4. The rising of this signal turns on the switching element Q4. As a result, the second rectifying switch element Q2 turns off earlier than the turn-on of the primary-side switch elements Q11 and Q14.
図8は、トランスT1の2次巻線(N2,N3)に発生する電圧が整流スイッチ素子Q1,Q2で短絡されて短絡電流が流れる場合の電流経路を示す図である。上記整流スイッチ素子ゲート制御回路23を設けない場合は、整流スイッチ素子Q1,Q2に短絡電流が流れて、整流スイッチ素子Q1,Q2による損失が生じるが、本実施形態のDC−DCコンバータ103によれば、第1整流スイッチ素子Q1および第2整流スイッチ素子Q2の同時オンの期間が生じないので、トランスT1の2次巻線(N2,N3)に発生する電圧が整流スイッチ素子Q1,Q2で短絡されることなく、整流スイッチ素子Q1,Q2での電力損失が防止できる。
FIG. 8 is a diagram showing a current path when a voltage generated in the secondary windings (N2, N3) of the transformer T1 is short-circuited by the rectification switching elements Q1, Q2 and a short-circuit current flows. If the rectifier switch element
《第4の実施形態》
第4の実施形態では、整流スイッチ素子の駆動回路の構成が第1、第2、第3の実施形態で示したものとは異なるDC−DCコンバータについて示す。
<< 4th Embodiment >>
In the fourth embodiment, a DC-DC converter in which the configuration of the drive circuit of the rectifying switch element is different from those shown in the first, second, and third embodiments will be described.
図9は第4の実施形態に係るDC−DCコンバータ104の回路図である。図5に示したDC−DCコンバータ103とは、遅延回路15A,15B、抵抗R7,R8を備える点で異なる。また、チョークトランスT2の構成が異なる。チョークトランスT2には、主巻線N6に結合する結合巻線N7,N8,N9,N10を備える。
FIG. 9 is a circuit diagram of a DC-
スイッチ素子Q3のゲートには、チョークトランスT2の結合巻線N9の電圧と第1補助巻線N4の電圧との合成電圧が遅延回路15Aを介して印加される。同様に、スイッチ素子Q4のゲートには、チョークトランスの結合巻線N10の電圧と第2補助巻線N5の電圧との合成電圧が遅延回路15Bを介して印加される。
A combined voltage of the voltage of the coupling winding N9 of the choke transformer T2 and the voltage of the first auxiliary winding N4 is applied to the gate of the switching element Q3 via the
整流スイッチ素子ゲート制御回路23の構成は第3の実施形態で示したものと同じである。
The configuration of the rectifying switch element
本実施形態のDC−DCコンバータ104は、整流スイッチ素子Q1,Q2のターンオフタイミングを、整流スイッチ素子Q1,Q2のオン期間にオンする1次側スイッチ素子Q11,Q12,Q13,Q14のターンオンタイミングからの遅延時間で定める遅延回路を備える。
The DC-
図10はDC−DCコンバータ104の各部の電圧波形図である。図10において、電圧Q1Vgsは第1整流スイッチ素子Q1のゲート・ソース間の電圧である。電圧V(R7)は、チョークトランスT2の結合巻線N9の電圧と第1補助巻線N4の電圧との合成電圧、すなわち抵抗R7両端の電圧である。電圧V(N9)はチョークトランスT2の結合巻線N9の電圧、電圧V(N4)は第1補助巻線N4の電圧である。
FIG. 10 is a voltage waveform diagram of each part of the DC-
遅延回路15Aは抵抗R7両端の電圧信号を遅延時間Tdyだけ遅延して、スイッチ素子Q3のゲート・ソース間に印加する。上記遅延時間Tdyは、第1整流スイッチ素子Q1が1次側スイッチ素子Q12,Q13のターンオンよりデッドタイムTdだけ早期に、スイッチ素子Q3がターンオンするように定める。これにより、第1整流スイッチ素子Q1は1次側スイッチ素子Q12,Q13のターンオンよりデッドタイムTdだけ早期にターンオフする。
The
同様に、遅延回路15Bは抵抗R8両端の電圧信号を遅延時間Tdyだけ遅延して、スイッチ素子Q4のゲート・ソース間に印加する。上記遅延時間Tdyは、第2整流スイッチ素子Q2が1次側スイッチ素子Q11,Q14のターンオンよりデッドタイムTdだけ早期に、スイッチ素子Q4がターンオンするように定める。これにより、第2整流スイッチ素子Q2は1次側スイッチ素子Q11,Q14のターンオンより早期にターンオフする。
Similarly, the
本実施形態のDC−DCコンバータ104によれば、第1整流スイッチ素子Q1および第2整流スイッチ素子Q2の同時オンの期間が生じないので、トランスT1の2次巻線(N2,N3)に発生する電圧が整流スイッチ素子Q1,Q2で短絡されることなく、整流スイッチ素子Q1,Q2での電力損失が低減できる。また、図5に示したDC−DCコンバータ103とは異なり、1次から2次に整流スイッチ素子を制御するための信号を伝達する必要がない。
According to the DC-
《第5の実施形態》
第5の実施形態では、第4の実施形態で示した遅延回路の具体例について示す。
<< 5th Embodiment >>
In the fifth embodiment, a specific example of the delay circuit described in the fourth embodiment will be described.
図11は第5の実施形態に係る遅延回路の回路図である。図12は、図9に示した遅延回路15A,15Bに図11に示した遅延回路を設けた場合の、DC−DCコンバータ104各部の電圧波形図である。
FIG. 11 is a circuit diagram of the delay circuit according to the fifth embodiment. FIG. 12 is a voltage waveform diagram of each part of the DC-
図11に示す遅延回路は、2つのNORゲートNOR1,NOR2によるSRラッチ回路を含む。このSRラッチ回路のリセット入力Rが遅延回路の入力である。QBar出力には抵抗R9およびキャパシタC9による時定数回路が接続されていて、Q出力にはキャパシタC10および抵抗R10による時定数回路が接続されている。この抵抗R10の電圧が遅延回路の出力電圧である。 The delay circuit shown in FIG. 11 includes an SR latch circuit including two NOR gates NOR1 and NOR2. The reset input R of the SR latch circuit is the input of the delay circuit. The QBar output is connected to a time constant circuit including a resistor R9 and a capacitor C9, and the Q output is connected to a time constant circuit including a capacitor C10 and a resistor R10. The voltage of the resistor R10 is the output voltage of the delay circuit.
本実施形態によれば、遅延回路の入力(図9中の抵抗R7の電圧)が“H”になったタイミングで遅延回路のQ出力が“L”になるので、遅延回路の出力は一瞬負電位になるが、その後は、キャパシタC10および抵抗R10による時定数に従って0Vに戻る。その後、抵抗R9およびキャパシタC9による時定数で、キャパシタC9の充電電位が上昇し、SRラッチがセットされることで、Q出力が“H”になるので、遅延回路の出力は一瞬正電位になるが、その後は、キャパシタC10および抵抗R10による時定数に従って0Vに戻る。 According to the present embodiment, the Q output of the delay circuit becomes "L" at the timing when the input of the delay circuit (voltage of the resistor R7 in FIG. 9) becomes "H", so that the output of the delay circuit is momentarily negative. After that, the potential returns to 0 V according to the time constant of the capacitor C10 and the resistor R10. Thereafter, the charging potential of the capacitor C9 rises by the time constant of the resistor R9 and the capacitor C9, and the SR latch is set, so that the Q output becomes “H”, so that the output of the delay circuit momentarily becomes the positive potential. Thereafter, the voltage returns to 0 V according to the time constant of the capacitor C10 and the resistor R10.
図12に示すように、遅延回路の出力電圧が負電位になってから遅延時間Tdyの経過後に正電位が出力され、この正電位によって図9中のスイッチ素子Q3がオンし、第1整流スイッチ素子Q1が強制的にターンオフされる。 As shown in FIG. 12, a positive potential is output after a delay time Tdy has elapsed since the output voltage of the delay circuit became a negative potential, and the positive potential turns on the switch element Q3 in FIG. The element Q1 is forcibly turned off.
スイッチ素子Q4のゲートに接続される遅延回路についても同様であり、その遅延回路の出力電圧が負電位になってから遅延時間Tdyの経過後に正電位が出力され、この正電位によってスイッチ素子Q4がオンし、第2整流スイッチ素子Q2が強制的にターンオフされる。 The same applies to the delay circuit connected to the gate of the switching element Q4. A positive potential is output after a delay time Tdy has elapsed since the output voltage of the delay circuit has become a negative potential. On, the second rectifying switch element Q2 is forcibly turned off.
《第6の実施形態》
第6の実施形態では、1次側のスイッチング回路がフェーズシフトフルブリッジ動作するDC−DCコンバータについて示す。
<< Sixth Embodiment >>
In the sixth embodiment, a DC-DC converter in which a primary-side switching circuit operates in a phase-shift full-bridge operation will be described.
図13は第6の実施形態に係るDC−DCコンバータ106の回路図である。図5に示したDC−DCコンバータ103とは、1次側スイッチング制御回路の構成が異なる。図13に示すDC−DCコンバータ106は1次側スイッチ素子Q11,Q12,Q13,Q14を個別に制御するスイッチング制御信号発生回路11,12,13,14を備える。これらスイッチング制御信号発生回路11,12,13,14は「1次側スイッチング制御回路」を構成する。
FIG. 13 is a circuit diagram of a DC-
1次側スイッチ素子Q11のゲート・ソース間に、信号伝送トランスT3の1次巻線とスイッチング制御信号発生回路11との直列回路が接続されている。信号伝送トランスT3の1次巻線には、正電圧バイパス用のダイオードD5が接続されている。信号伝送トランスT3の2次巻線には抵抗R11が接続されている。
A series circuit of the primary winding of the signal transmission transformer T3 and the switching control
同様に、1次側スイッチ素子Q12のゲート・ソース間に、信号伝送トランスT4の1次巻線とスイッチング制御信号発生回路12との直列回路が接続されている。信号伝送トランスT4の1次巻線には正電圧バイパス用のダイオードD6が接続されている。信号伝送トランスT4の2次巻線には抵抗R12が接続されている。
Similarly, a series circuit of the primary winding of the signal transmission transformer T4 and the switching control
図14はDC−DCコンバータ106の主に2次側の各部の電圧波形図である。図15は1次側スイッチ素子Q11,Q12,Q13,Q14のオン/オフタイミングを示す電圧波形図である。図15において、1次巻線N1の電圧V(N1)はトランスT1の励磁期間を示すために表している。
FIG. 14 is a voltage waveform diagram of each part of the DC-
図15に表れているように、1次側スイッチ素子Q11,Q12,Q13,Q14のオン期間の位相は順にシフトされていて、1次側のスイッチング回路はフェーズシフトフルブリッジ動作する。すなわち、スイッチング制御信号発生回路11,12,13,14は1次側スイッチ素子Q11,Q12,Q13,Q14に対して制御信号を発生し、これら制御信号の位相シフト量を定めることで、スイッチング周期に対する1次巻線N1に電流が流れる期間の比を定める。
As shown in FIG. 15, the phases of the ON periods of the primary-side switching elements Q11, Q12, Q13, and Q14 are sequentially shifted, and the primary-side switching circuit performs a phase-shift full-bridge operation. That is, the switching control
具体的には、スイッチング周期をTsw、トランスの励磁期間をTe、トランスの1次巻線N1に対する2次巻線(N2,N3)の巻回数比をn、入力電圧をVin、出力電圧をVoutでそれぞれ表すと、
Vout=n×Vin×Ton/Tsw
を満たすようにフェーズシフト量が制御される。
Specifically, the switching cycle is Tsw, the excitation period of the transformer is Te, the ratio of the number of turns of the secondary winding (N2, N3) to the primary winding N1 of the transformer is n, the input voltage is Vin, and the output voltage is Vout. In each case,
Vout = n × Vin × Ton / Tsw
The phase shift amount is controlled so as to satisfy the following.
1次側スイッチ素子Q11がオンで且つスイッチ素子Q14がオンの期間、および1次側スイッチ素子Q12がオンで且つスイッチ素子Q13がオンの期間がそれぞれトランス励磁期間Teである。 The period when the primary-side switching element Q11 is on and the switching element Q14 is on, and the period when the primary-side switching element Q12 is on and the switching element Q13 is on are the transformer excitation periods Te.
図15に表れているように、1次側スイッチ素子Q11のオフタイミングt11(図14中のスイッチング制御信号発生回路11の出力の立ち下がりタイミングt11)は、トランスT1の励磁期間Teより先に発生する。したがって、1次側スイッチ素子Q11,Q12の同時オンを防ぐためのデッドタイムTdとなっている。
As shown in FIG. 15, the off-timing t11 of the primary-side switching element Q11 (falling timing t11 of the output of the switching control
上記1次側スイッチ素子Q11のオフタイミングt11(図14中のスイッチング制御信号発生回路11の出力の立ち下がりタイミングt11)が信号伝送トランスT3を介してスイッチ素子Q3のゲート・ソース間に印加される。図14に表れているように、スイッチ素子Q3のオンにより第1整流スイッチ素子Q1が強制的にターンオフされ、デッドタイムTdの後に、トランス電圧が発生する。
The off-timing t11 of the primary-side switching element Q11 (falling timing t11 of the output of the switching control
図14では第1整流スイッチ素子Q1に関連する波形を示したが、第2整流スイッチ素子Q2についても同様である。 FIG. 14 shows the waveform related to the first rectifier switch element Q1, but the same applies to the second rectifier switch element Q2.
このように、本実施形態のDC−DCコンバータ106は、整流スイッチ素子Q1,Q2のターンオフタイミングを、4つの1次側スイッチ素子Q11,Q12,Q13,Q14のうち、ターンオフタイミングが遅いスイッチ素子(スイッチ素子Q11)のターンオフタイミングで決定する制御回路(2次側スイッチング制御回路)を備える。つまり、整流スイッチ素子Q1のターンオフタイミングは、1次側スイッチ素子Q11,Q14のうち、ターンオフタイミングが遅いスイッチ素子Q11のターンオフタイミングで決定され、整流スイッチ素子Q2のターンオフタイミングは、1次側スイッチ素子Q12,Q13のうち、ターンオフタイミングが遅いスイッチ素子Q12のターンオフタイミングで決定される。
As described above, the DC-
このように、スイッチング回路をフェーズシフトフルブリッジ動作させることで、1次側スイッチ素子Q11,Q12の同時オンおよび1次側スイッチ素子Q13,Q14の同時オンが防止される。そして、この1次側スイッチ素子のうち所定のスイッチ素子のターンオフタイミングで整流スイッチ素子を強制的にオフすることで、整流スイッチ素子Q1,Q2に短絡電流が流れることが防止される。 As described above, by performing the phase shift full bridge operation of the switching circuit, simultaneous turning on of the primary side switching elements Q11 and Q12 and simultaneous turning on of the primary side switching elements Q13 and Q14 are prevented. By forcibly turning off the rectifying switch element at the turn-off timing of a predetermined switch element among the primary side switching elements, short-circuit current is prevented from flowing through the rectifying switch elements Q1 and Q2.
《第7の実施形態》
第7の実施形態では、整流平滑回路にフルブリッジ回路を構成した例を示す。
<< Seventh Embodiment >>
In the seventh embodiment, an example in which a full bridge circuit is configured in a rectifying / smoothing circuit will be described.
トランスT1は、2次巻線N2、補助巻線N11,N12,N13,N14を有し、チョークトランスT2は主巻線N6に結合する結合巻線N21,N22,N23を有する。 The transformer T1 has a secondary winding N2 and auxiliary windings N11, N12, N13, N14, and the choke transformer T2 has coupling windings N21, N22, N23 coupled to the main winding N6.
図16は第7の実施形態に係るDC−DCコンバータ107の回路図である。トランスT1の2次巻線N2に整流スイッチ素子Q21,Q22,Q23,Q24によるフルブリッジ整流回路が接続されている。
FIG. 16 is a circuit diagram of a DC-
結合巻線N21、補助巻線N11、抵抗R21およびキャパシタC1による直列回路は整流スイッチ素子Q21のゲート・ソース間に接続されている。この整流スイッチ素子Q21のゲート・ソース間には抵抗R31が接続されている。 A series circuit including the coupling winding N21, the auxiliary winding N11, the resistor R21, and the capacitor C1 is connected between the gate and the source of the rectifying switch element Q21. A resistor R31 is connected between the gate and the source of the rectifying switch element Q21.
結合巻線N22、補助巻線N12、抵抗R22およびキャパシタC2による直列回路は整流スイッチ素子Q22のゲート・ソース間に接続されている。この整流スイッチ素子Q22のゲート・ソース間には抵抗R32が接続されている。 A series circuit including the coupling winding N22, the auxiliary winding N12, the resistor R22, and the capacitor C2 is connected between the gate and the source of the rectifying switch element Q22. A resistor R32 is connected between the gate and the source of the rectifying switch element Q22.
結合巻線N23、補助巻線N13、抵抗R23およびキャパシタC3による直列回路は整流スイッチ素子Q23のゲート・ソース間に接続されている。この整流スイッチ素子Q23のゲート・ソース間には抵抗R33が接続されている。 A series circuit including the coupling winding N23, the auxiliary winding N13, the resistor R23, and the capacitor C3 is connected between the gate and the source of the rectifying switch element Q23. A resistor R33 is connected between the gate and the source of the rectifying switch element Q23.
結合巻線N22、補助巻線N14、抵抗R24およびキャパシタC4による直列回路は整流スイッチ素子Q24のゲート・ソース間に接続されている。この整流スイッチ素子Q24のゲート・ソース間には抵抗R34が接続されている。 A series circuit including the coupling winding N22, the auxiliary winding N14, the resistor R24, and the capacitor C4 is connected between the gate and the source of the rectifying switch element Q24. A resistor R34 is connected between the gate and source of the rectifier switch element Q24.
上記抵抗R31,R32,R33,R34はいずれもゲート電荷放電用抵抗である。また、上記キャパシタC1,C2,C3,C4は各整流スイッチ素子のゲート・ソース間電圧調整用キャパシタである。 The resistors R31, R32, R33, and R34 are all gate charge discharging resistors. The capacitors C1, C2, C3 and C4 are capacitors for adjusting the voltage between the gate and the source of each rectifying switch element.
その他の基本的な構成はこれまでに示した各実施形態と同様である。 Other basic configurations are the same as those of the embodiments described above.
図17は図16中の各スイッチ素子のゲート・ソース間に印加される電圧の波形図である。このように、トランスT1の2次側がブリッジ整流回路であっても、各整流スイッチ素子のゲート・ソース間に印加される最大電圧を抑制できる。 FIG. 17 is a waveform diagram of the voltage applied between the gate and source of each switch element in FIG. As described above, even if the secondary side of the transformer T1 is a bridge rectifier circuit, the maximum voltage applied between the gate and the source of each rectifier switch element can be suppressed.
なお、以上に示した各実施形態では、整流スイッチ素子のゲート・ソース間に電圧を印加する直列回路に抵抗(R1,R2等)を設ける例を示したが、これら抵抗は必須ではない。また、整流スイッチ素子のゲート・ソース間に抵抗を接続した例を示したが、これら抵抗も必須ではない。また、逆電圧防止回路22内の抵抗(R5,R6等)は整流スイッチ素子のゲート・ソース間に印加される負の電圧値を調整するためのものであり、必須ではなく、ダイオードだけでもよい。
In each of the above-described embodiments, examples have been given in which resistors (R1, R2, etc.) are provided in a series circuit for applying a voltage between the gate and the source of the rectifying switch element, but these resistors are not essential. Further, although an example is shown in which resistors are connected between the gate and source of the rectifying switch element, these resistors are not essential. The resistors (R5, R6, etc.) in the reverse
以上に示した各実施形態では、結合巻線(N7等)と補助巻線(N4,N5等)との合成電圧を、トランスT1の1次巻線N1に流れる電流が遮断される期間(オーバーラップ期間)における整流スイッチ素子(Q1,Q2等)の制御電圧と、整流スイッチ素子のオン期間に印加される制御電圧と、が等しくなるようにする電圧とした。すなわち、例えば図2において電圧V(N4)+V(N7)の正電圧が一定になるようにした。しかし、本発明はこれに限るものではなく、結合巻線と補助巻線との合成電圧を、上記オーバーラップ期間における整流スイッチ素子の制御電圧と、整流スイッチ素子のオン期間に印加される制御電圧と、を近似させる電圧であればよい。 In each of the embodiments described above, the combined voltage of the coupling winding (N7, etc.) and the auxiliary windings (N4, N5, etc.) is reduced by the period during which the current flowing through the primary winding N1 of the transformer T1 is interrupted (overvoltage). The control voltage of the rectifier switch element (Q1, Q2, etc.) during the lap period) is equal to the control voltage applied during the ON period of the rectifier switch element. That is, for example, the positive voltage of the voltage V (N4) + V (N7) in FIG. 2 is set to be constant. However, the present invention is not limited to this. The combined voltage of the coupling winding and the auxiliary winding is controlled by the control voltage of the rectifying switch element during the overlap period and the control voltage applied during the ON period of the rectifying switch element. And any voltage that approximates
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。 Finally, the description of the above embodiments is illustrative in all respects and is not restrictive. Modifications and changes can be made as appropriate by those skilled in the art. The scope of the present invention is defined by the terms of the claims, rather than the embodiments described above. Further, the scope of the present invention includes modifications from the embodiments within the scope equivalent to the scope of the claims.
D5,D6…トランスリセット用ダイオード
N1…1次巻線
N11,N12,N13,N14…補助巻線
N21,N22,N23…結合巻線
N4…第1補助巻線
N5…第2補助巻線
N6…主巻線
N7,N8,N9,N10…結合巻線
NOR1,NOR2…NORゲート
P1…第1端
P2…第2端
Pc…センタータップ
Q1…第1整流スイッチ素子
Q11,Q12,Q13,Q14…1次側スイッチ素子
Q2…第2整流スイッチ素子
Q21,Q22,Q23,Q24…整流スイッチ素子
Q3,Q4…整流スイッチ素子早期オフ用スイッチ素子
T1…トランス
T2…チョークトランス
T3,T4…信号伝送トランス
Vin(+),Vin(-)…電圧入力部
Vin(+),Vin(-)…電圧出力部
Vout(-)…第1出力部
Vout(+)…第2出力部
N2…2次巻線
10…スイッチング回路
11,12,13,14…スイッチング制御信号発生回路
11H…ハイサイド駆動回路
13H…ハイサイド駆動回路
15A,15B…遅延回路
20…整流平滑回路
22…逆電圧防止回路
23…整流スイッチ素子ゲート制御回路
101〜107…DC−DCコンバータ
D5, D6 Transformer reset diode N1 Primary windings N11, N12, N13, N14 Auxiliary windings N21, N22, N23 Coupling winding N4 First auxiliary winding N5 Second auxiliary winding N6 Main windings N7, N8, N9, N10 coupling windings NOR1, NOR2 NOR gate P1 first end P2 second end Pc center tap Q1 first rectifying switch elements Q11, Q12, Q13, Q14 ... 1 Secondary switch element Q2 Second rectifier switch element Q21, Q22, Q23, Q24 Rectifier switch element Q3, Q4 Rectifier switch element Early-off switch element T1 Transformer T2 Choke transformer T3, T4 Signal transmission transformer
Vin (+), Vin (-): Voltage input section
Vin (+), Vin (-): Voltage output section
Vout (-): 1st output unit
Vout (+) second output section N2 secondary winding 10
Claims (7)
負荷が接続される電圧出力部と、
1次巻線、2次巻線、および補助巻線を有するトランスと、
前記電圧入力部と前記トランスの前記1次巻線との間に設けられ、前記1次巻線への印加電圧を交互に反転させるスイッチング回路と、
前記電圧出力部と前記トランスの前記2次巻線との間に設けられた整流平滑回路と、を備え、
前記整流平滑回路は、
前記2次巻線に接続され、前記補助巻線の発生電圧が制御端子に印加される整流スイッチ素子と、
前記電圧出力部への電流出力経路に直列接続された主巻線と、当該主巻線に結合する結合巻線と、を有するチョークトランスと、を備え、
前記結合巻線は前記補助巻線に直列接続されて、前記結合巻線と前記補助巻線との合成電圧が前記整流スイッチ素子の制御端子に入力され、且つ前記結合巻線による電圧は、前記スイッチング回路の制御により前記1次巻線に流れる電流が遮断される期間における前記整流スイッチ素子の制御電圧と、前記整流スイッチ素子のオン期間に前記整流スイッチ素子に印加される制御電圧とを等しくする電圧であることを特徴とする、DC−DCコンバータ。 A voltage input section for receiving a DC voltage;
A voltage output section to which a load is connected;
A transformer having a primary winding, a secondary winding, and an auxiliary winding;
A switching circuit provided between the voltage input unit and the primary winding of the transformer, for alternately inverting a voltage applied to the primary winding;
A rectifying / smoothing circuit provided between the voltage output unit and the secondary winding of the transformer,
The rectifying and smoothing circuit,
A rectifying switch element connected to the secondary winding and applied to a control terminal of a generated voltage of the auxiliary winding;
A choke transformer having a main winding connected in series to a current output path to the voltage output unit, and a coupling winding coupled to the main winding,
The coupling winding is connected in series to the auxiliary winding, a combined voltage of the coupling winding and the auxiliary winding is input to a control terminal of the rectifying switch element, and a voltage of the coupling winding is The control voltage of the rectifier switch element during a period in which the current flowing through the primary winding is interrupted by the control of the switching circuit is equal to the control voltage applied to the rectifier switch element during the on-period of the rectifier switch element. A DC-DC converter, which is a voltage.
前記2次巻線は第1端、第2端およびセンタータップを有し、
前記補助巻線は第1補助巻線および第2補助巻線を含み、
前記整流スイッチ素子は、前記第1端と前記第1出力部との間に接続された第1整流スイッチ素子と、前記第2端と前記第1出力部との間に接続された第2整流スイッチ素子と、を含み、
前記主巻線は、前記センタータップと前記第2出力部との間に接続され、
前記第1補助巻線は前記チョークトランスの前記結合巻線に対して直列に接続されて、前記第1補助巻線と前記結合巻線との合成電圧が前記第1整流スイッチ素子の制御端子に入力され、
前記第2補助巻線は前記チョークトランスの前記結合巻線に対して直列に接続されて、前記第2補助巻線と前記結合巻線との合成電圧が前記第2整流スイッチ素子の制御端子に入力され、
前記1次巻線の巻回数に対する、前記センタータップと前記第1端との間の巻線の巻回数比をN1:N2、
前記1次巻線の巻回数に対する、前記センタータップと前記第2端との間の巻線の巻回数比をN1:N3、
前記1次巻線に対する前記第1補助巻線の巻回数比をN1:N4、
前記1次巻線に対する前記第2補助巻線の巻回数比をN1:N5、
前記主巻線と前記結合巻線との巻回数比をN6:N7で表し、
m=N6/N7、n=N2/N1=N3/N1、n’=N4/N1=N5/N1で表すと、mn=n’の関係を実質的に満たす、請求項1に記載のDC−DCコンバータ。 The voltage output unit includes a first output unit and a second output unit,
The secondary winding has a first end, a second end, and a center tap,
The auxiliary winding includes a first auxiliary winding and a second auxiliary winding,
The rectifying switch element includes a first rectifying switch element connected between the first end and the first output section, and a second rectifying switch connected between the second end and the first output section. A switching element;
The main winding is connected between the center tap and the second output unit,
The first auxiliary winding is connected in series to the coupling winding of the choke transformer, and a combined voltage of the first auxiliary winding and the coupling winding is supplied to a control terminal of the first rectifying switch element. Entered,
The second auxiliary winding is connected in series to the coupling winding of the choke transformer, and a combined voltage of the second auxiliary winding and the coupling winding is applied to a control terminal of the second rectifying switch element. Entered,
The ratio of the number of turns of the winding between the center tap and the first end to the number of turns of the primary winding is N1: N2,
The ratio of the number of turns of the winding between the center tap and the second end to the number of turns of the primary winding is N1: N3,
The ratio of the number of turns of the first auxiliary winding to the primary winding is N1: N4,
The ratio of the number of turns of the second auxiliary winding to the primary winding is N1: N5,
The ratio of the number of turns between the main winding and the coupling winding is represented by N6: N7,
The DC- according to claim 1, wherein when expressed as m = N6 / N7, n = N2 / N1 = N3 / N1, and n '= N4 / N1 = N5 / N1, the relationship of mn = n' is substantially satisfied. DC converter.
前記第2補助巻線と前記結合巻線との直列回路に直列接続された第2キャパシタと、
前記第1整流スイッチ素子の制御端子と基準端子との間に接続され、逆電圧印加時に導通する第1ダイオードと、
前記第2整流スイッチ素子の制御端子と基準端子との間に接続され、逆電圧印加時に導通する第2ダイオードと、
を備える、請求項2に記載のDC−DCコンバータ。 A first capacitor connected in series to a series circuit of the first auxiliary winding and the coupling winding;
A second capacitor connected in series to a series circuit of the second auxiliary winding and the coupling winding;
A first diode connected between a control terminal and a reference terminal of the first rectifying switch element and conducting when a reverse voltage is applied;
A second diode connected between the control terminal and the reference terminal of the second rectifying switch element and conducting when a reverse voltage is applied;
The DC-DC converter according to claim 2, comprising:
前記整流スイッチ素子のターンオフタイミングを、前記複数の1次側スイッチ素子のうち、前記整流スイッチ素子のオフ期間にオンする1次側スイッチ素子のターンオンタイミングで決定する2次側スイッチング制御回路を更に備える、
請求項1から3のいずれかに記載のDC−DCコンバータ。 The switching circuit includes: a plurality of primary-side switching elements connected to the primary winding; and a primary-side switching control circuit that generates a control signal for the plurality of primary-side switching elements.
A secondary-side switching control circuit that determines a turn-off timing of the rectifying switch element by a turn-on timing of a primary-side switching element that is turned on during an off-period of the rectifying switching element among the plurality of primary-side switching elements. ,
The DC-DC converter according to claim 1.
前記整流スイッチ素子のターンオフタイミングを、前記4つの1次側スイッチ素子のうち、ターンオフタイミングが遅いスイッチ素子のターンオフタイミングで決定する2次側スイッチング制御回路を更に備える、
請求項1から3のいずれかに記載のDC−DCコンバータ。 The switching circuit generates a control signal for four primary-side switching elements that are full-bridge connected to the primary winding, and a control signal for the four primary-side switching elements. A primary-side switching control circuit that performs phase-shift full-bridge control by determining the ratio of the period during which a current flows through the phase shift amount.
A secondary-side switching control circuit that determines a turn-off timing of the rectifying switch element by a turn-off timing of a switch element having a slow turn-off timing among the four primary-side switch elements,
The DC-DC converter according to claim 1.
前記整流スイッチ素子のターンオフタイミングを、前記整流スイッチ素子のオン期間にオンする前記1次側スイッチ素子のターンオンタイミングからの遅延時間で定める遅延回路を更に備える、請求項1から3のいずれかに記載のDC−DCコンバータ。 The switching circuit includes a plurality of primary-side switch elements connected to the primary winding,
4. The circuit according to claim 1, further comprising a delay circuit that determines a turn-off timing of the rectifier switch element by a delay time from a turn-on timing of the primary-side switch element that is turned on during an ON period of the rectifier switch element. 5. DC-DC converter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016101041A JP6658298B2 (en) | 2016-05-20 | 2016-05-20 | DC-DC converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
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JP6658298B2 true JP6658298B2 (en) | 2020-03-04 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016101041A Active JP6658298B2 (en) | 2016-05-20 | 2016-05-20 | DC-DC converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6658298B2 (en) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09149636A (en) * | 1995-11-20 | 1997-06-06 | Hitachi Ltd | Switching power device |
JP2002095248A (en) * | 2000-09-14 | 2002-03-29 | Sharp Corp | Synchronous rectifier and switching power supply provided therewith |
JP4098494B2 (en) * | 2001-05-25 | 2008-06-11 | Tdk株式会社 | Switching power supply |
US8072787B2 (en) * | 2007-10-26 | 2011-12-06 | System General Corporation | Synchronous rectifying for soft switching power converters |
-
2016
- 2016-05-20 JP JP2016101041A patent/JP6658298B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
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