JP6648821B2 - スピーカシステム - Google Patents

Description

本発明は、スピーカシステムに関する。

一般論として、発音体から発せられる音の大きさ（音圧）は、発音体の音源となる振動部分の面積や周波数が一定の場合、その振動部分の変位量に依存する。そのため、従来においては、アナログ信号を発音体に入力し、アナログ信号の振幅の大きさに応じて発音体を振動させることで、所望の音圧を得る方法を採用しているのが通例である。アナログ信号で発音体を振動させる場合、スイッチングノイズやサンプリング誤差などの影響でＳ／Ｎ比が低下する。そこで、高Ｓ／Ｎ比及び広ダイナミックレンジを目的として、デジタル信号をアナログ信号に変換せずに、デジタル信号に従って圧電素子を直接駆動するデジタルスピーカが開示されている（例えば、特許文献１，２参照）。特許文献１に開示された圧電スピーカでは、ビット列データの各ビットの重み毎に積層数が異なる複数の圧電積層構造体が、振動板（基板）上に並列配置されている。また、特許文献２に開示されたＰＣＭ音響変換器では、ビット列データの各ビットの重み毎に積層数が異なる複数の圧電積層構造体が、積層方向に積み上げられている。

特開平２−１４１０９６号公報 実公平５−１３１１８号公報

特許文献１に開示された圧電スピーカでは、振動板（基板）上に圧電積層構造体をビット桁数分だけ並列配置するための広いスペースが必要となる。また、特許文献２に開示されたＰＣＭ音響変換器では、ビット桁に応じた数だけ基板上に積層された圧電積層構造体が直列に積み重ねられている。したがって、これらのスピーカシステムでは、ビット桁が増えれば増えるほど、圧電素子の設置に必要な面積や高さが大きくなり、小型化、軽量化及び低消費電力化が困難になる。

本発明は、上記実情に鑑みて成されたものであり、さらなる小型化、軽量化、低消費電力化を実現することができるスピーカシステムを提供することを目的とする。

上記目的を達成するために、本発明に係るスピーカシステムは、
接地されていない電極層とｎ（ｎは、２以上の整数）層の圧電層とが１枚ずつ交互に積層され、最下層の圧電層の下部及び最上層の圧電層の上部に電極層が更に形成された、前記圧電層が積層された方向に屈曲して変位する圧電駆動部と、
ｎビットのデジタル信号を、前記電極層を介して前記各圧電層に印加される駆動電圧のオンオフを示すビットデータより成るｎビットのビット列データ信号に変換する信号変換部と、
前記信号変換部で変換されたビット列データ信号の各ビットの値に従って、前記各圧電層に印加される駆動電圧を出力する出力部と、
を備え、
前記出力部は、
前記デジタル信号の１０進数における値が負である場合には、正である場合とは逆極性の駆動電圧を前記各圧電層に印加し、
前記圧電層は、同じ向きに電圧が印加されたときの伸縮方向が、交互に逆となるように配列されている。

この場合、前記信号変換部は、
前記デジタル信号の１０進数における絶対値が０である場合には、駆動電圧のオフを示すｎビットのデータから成る信号を前記ビット列データ信号として生成し、
前記デジタル信号の１０進数における絶対値が２^ｎ−１である場合には、駆動電圧のオンを示すｎビットのデータから成る信号を前記ビット列データ信号として生成し、
前記デジタル信号の１０進数における絶対値が２^ｋ−１（ｋは、１≦ｋ＜ｎの整数）である場合には、駆動電圧のオンを示すｋビットのデータと、駆動電圧のオフを示すｎ−ｋビットのデータと、を組み合わせたｎビットのデータから成る信号を前記ビット列データ信号として生成する、
こととしてもよい。

前記信号変換部は、
前記デジタル信号において、値が１となるビット桁を検出し、
検出されたビット桁よりも下位のビットの値を駆動電圧のオンを示す値とし、検出されたビット桁よりも上位のビットの値を駆動電圧のオフを示す値とする信号を、前記ビット列データ信号として生成する、
こととしてもよい。

前記信号変換部は、
前記デジタル信号の１０進数における絶対値が０である場合には、駆動電圧のオフを示すｎビットのデータから成る信号を前記ビット列データ信号として生成し、
前記デジタル信号の１０進数における絶対値がｎである場合には、駆動電圧のオンを示すｎビットのデータから成る信号を前記ビット列データ信号として生成し、
前記デジタル信号の２進数における絶対値において、値が１であるビット桁の重みを累積加算した値をｍ（ｍは、０≦ｍ＜ｎの整数）としたときに、ｍビットのビットデータを駆動電圧のオンを示す値とし、ｎ−ｍビットのビットデータを駆動電圧のオフを示す値としたｎビットのデータから成る信号を前記ビット列データ信号として生成する、
こととしてもよい。

前記信号変換部は、
前記デジタル信号の２進数における絶対値において値が１であるビット桁の重みに応じた数ｍを求め、ｍビットの値を駆動電圧のオンを示す値とし、ｎ−ｍビットの値を駆動電圧のオフを示す値とする信号を、前記ビット列データ信号として生成する、
こととしてもよい。

前記信号変換部は、
前記デジタル信号の１０進数における絶対値が２^ｋ−１（ｋは、１≦ｋ＜ｎの整数）である場合に、前記デジタル信号の２進数における絶対値において値が１であるビット桁の重みに応じた数ｍを求め、ｍビットの値を駆動電圧のオンを示す値とし、ｎ−ｍビットの値を駆動電圧のオフを示す値とする信号を、前記ビット列データ信号として生成する、
こととしてもよい。

前記信号変換部は、
前記デジタル信号の入力に先立って、
前記ビット列データ信号における、駆動電圧のオンを示すビットの位置と、駆動電圧のオフを示すビットの位置とを設定する設定部を備える、
こととしてもよい。

前記圧電駆動部が、１点又は２点で支持されている、
こととしてもよい。

本発明によれば、ｎ層積層された圧電層を、圧電層が積層された方向に屈曲して変位させることで、ｎビットのデジタル信号を１０進数化した重みに応じた屈曲変位を得ることができ、所望の音圧を発生することができる。よって、ｎビットのデジタル信号に対応する音を発生するのにビット桁に応じて積層された圧電積層構造体を並列配置及び積み重ねる必要がない。これにより、スピーカのさらなる小型化、軽量化、低消費電力化を実現することができる。

本発明の実施の形態１に係るスピーカシステムの構成を示すブロック図である。 圧電駆動部を一方から見た斜視図である。 圧電駆動部を他方から見た斜視図である。 ｘ方向に見た圧電駆動部の屈曲変位を示す図（その１）である。 ｘ方向に見た圧電駆動部の屈曲変位を示す図（その２）である。 圧電駆動部における振動を示すグラフ（その１）である。 圧電駆動部における振動を示すグラフ（その２）である。 入力されるデジタル信号の一例を示す図である。 信号変換部のハードウエア構成を示すブロック図である。 信号変換部で変換されるビット列データ信号の一例を示す図である。 信号変換部で実行される信号変換処理のフローチャートである。 電極層へ与える電圧信号のパターンの一例を示す図（その１）である。 電極層へ与える電圧信号のパターンの一例を示す図（その２）である。 電極層へ与える電圧信号のパターンの一例を示す図（その３）である。 電極層へ与える電圧信号のパターンの一例を示す図（その４）である。 ２進数で（０００１）であった時の電極層へ与える電圧信号のパターンの一例（その１）を示す図である。 ２進数で（０００１）であった時の電極層へ与える電圧信号のパターンの一例（その２）を示す図である。 ２進数で（０００１）であった時の電極層へ与える電圧信号のパターンの一例（その３）を示す図である。 ２進数で（００１１）であった時の電極層へ与える電圧信号のパターンの一例（その１）を示す図である。 ２進数で（００１１）であった時の電極層へ与える電圧信号のパターンの一例（その２）を示す図である。 ２進数で（００１１）であった時の電極層へ与える電圧信号のパターンの一例（その３）を示す図である。 ２進数で（０１１１）であった時の電極層へ与える電圧信号のパターンの一例（その１）を示す図である。 ２進数で（０１１１）であった時の電極層へ与える電圧信号のパターンの一例（その２）を示す図である。 ２進数で（０１１１）であった時の電極層へ与える電圧信号のパターンの一例（その３）を示す図である。 本発明の実施の形態２に係るスピーカシステムにおいて入力されるデジタル信号の一例を示す図である。 本発明の実施の形態２に係るスピーカシステムにおいて信号変換部で変換されるビット列データ信号の一例を示す図である。 本発明の実施の形態２に係るスピーカシステムにおいて信号変換部で実行される信号変換処理のフローチャートである。 本発明の実施の形態３に係るスピーカシステムにおいて入力されるデジタル信号の一例を示す図である。 本発明の実施の形態３に係るスピーカシステムにおいて信号変換部で変換されるビット列データ信号の一例を示す図である。 本発明の実施の形態３に係るスピーカシステムにおいて信号変換部で実行される信号変換処理のフローチャートである。 圧電駆動部の端部から内側にオフセットした２点で各圧電層を支持する構成を示す図である。 電極層の端部から内側にオフセットした領域に基板を積層する様子を示す図である。 各圧電層を１点で支持する構成を示す図である。 電極層の中央部分に基板を積層する様子を示す図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

実施の形態１．
まず、本発明の実施の形態１について説明する。

図１に示すように、本実施の形態に係るスピーカシステム１は、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）等から成る圧電層３Ａ，３Ｂ，３Ｃ，３Ｄを有する圧電駆動部１０と、４ビットのデジタル信号ＩＳを４つの電圧信号（ビット列データ信号ＢＳ）に変換する信号変換部１１と、信号変換部１１で変換された信号に従って、各圧電層３Ａ〜３Ｄに印加される電圧信号を出力する出力部１２と、を備える。

圧電駆動部１０において、圧電層３Ａ〜３Ｄは、電極層４Ｂ，４Ｃ，４Ｄを挟んで、この順で基板２上に半導体製造技術を用いて積層されている。最下層の圧電層３Ａの下部には電極層４Ａが形成されており、最上層の圧電層３Ｄの上部には電極層４Ｅが形成されている。圧電層３Ａは、電極層４Ａ，４Ｂ間の電圧で駆動され、圧電層３Ｂは、電極層４Ｂ，４Ｃ間の電圧で駆動され、圧電層３Ｃは、電極層４Ｃ，４Ｄ間の電圧で駆動され、圧電層３Ｄは、電極層４Ｄ，４Ｅ間の電圧で駆動される。電極層４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅに印加される電圧の駆動により、圧電層３Ａ，３Ｂ，３Ｃ，３Ｄが伸縮する。ここで、基板２は、電圧が印加されても伸縮しない素材（例えば、シリコン）で形成されている。

圧電層３Ａ〜３Ｄには、それぞれの極性が矢印で示されている。これらの矢印で示すように、圧電層３Ａ，３Ｃは、極性が上向きとなっているが、圧電層３Ｂ，３Ｄは、極性が下向きとなっている。圧電層３Ａ〜３Ｄがこのような向きで積層されているため、電極層４Ｂ，４Ｄに対して高電位、電極層４Ａ，４Ｃ，４Ｅに対して低電位になるように電圧を印加すれば圧電層３Ａ〜３Ｄは伸び、逆向きの電圧を印加すれば圧電層３Ａ〜３Ｄは縮む。

図２Ａ及び図２Ｂに示すように、各圧電層３Ａ〜３Ｄは、面積が同じ矩形平板状であり、厚みが均一で、かつ同じである。したがって、各圧電層３Ａ〜３Ｄに同じ電圧を印加すれば、それぞれの伸縮量は同じになる。本実施の形態では、圧電層３Ａ〜３Ｄそれぞれに対して０又は０でない一定値の電圧（駆動電圧）を印加する。以下では、各圧電層３Ａ〜３Ｄに０でない駆動電圧が印加された状態をオン状態とし、各圧電層３Ａ〜３Ｄに印加された駆動電圧が０となっている状態をオフ状態であるとする。

ここで、前述の通り、圧電層３Ａに形成された電極層４Ａには、電圧が印加されても伸縮しない基板２が積層されている。この基板２の積層により、図３Ａに示すように、各圧電層３Ａ〜３Ｄは、その両端で２点支持された状態（両端の固定点で固定された状態）となる。よって、各圧電層３Ａ〜３Ｄに印加された駆動電圧がオフからオンに変化すると、圧電駆動部１０は、図３Ａに示す状態から図３Ｂに示す状態に変位する。具体的には、圧電駆動部１０は、図３Ｂの矢印で示す方向に弓形状に変位する。このように、駆動電圧がオンになると、圧電駆動部１０は、矢印方向に、即ち、圧電層３Ａ〜３Ｄが積層された方向に屈曲して変位（屈曲変位）する。この屈曲変位によって、圧電駆動部１０は、音を発生させる。

ここで、駆動電圧がオフからオンに変化したときの各圧電層３Ａ〜３Ｄの変位量をａとする。圧電層３Ａ〜３Ｄ全体の変位量は、駆動電圧がオンとなった圧電層の数に応じて、正の方向（例えば、図３Ｂに示す矢印方向）にａ，２ａ，３ａ，４ａのいずれかとなり、負の方向（例えば、図３Ｂに示す矢印方向とは逆方向）に−ａ，−２ａ，−３ａ，−４ａのいずれかとなる。図４Ａ及び図４Ｂに示すように、各圧電層３Ａ〜３Ｄに対する駆動電圧のオンオフを断続的に切り替えて、各圧電層３Ａ〜３Ｄの変位量を変化させることにより、圧電層３Ａ〜３Ｄ全体を振動させ、音を発生させることができる。

なお、圧電駆動部１０で低音を発生させる場合には、例えば、図４Ａに示すように、その低音の周波数で（長い周期で）圧電層３Ａ〜３Ｄの駆動電圧のオンオフを切り替えればよい。また、高音を発生させる場合には、図４Ｂに示すように、高音の周波数で（短い周期で）圧電層３Ａ〜３Ｄの駆動電圧のオンオフを切り替えればよい。

図２Ａ及び図２Ｂに示すように、圧電駆動部１０の四隅には、円柱状のバンプ５Ａ，５Ｂ，５Ｃ，５Ｄが設けられている。バンプ５Ａは、電極層４Ａと電気的に接続し、バンプ５Ｂは、電極層４Ｂと電気的に接続し、バンプ５Ｃは、電極層４Ｃと電気的に接続し、バンプ５Ｄは、電極層４Ｄと電気的に接続している。出力部１２から出力された電圧信号は、配線、リード線（例えば、ボンディングワイヤ）、バンプ５Ａ〜５Ｄ等を介して電極層４Ａ〜４Ｅに印加される。このバンプ５Ａ〜５Ｄにより、各電極層４Ａ〜４Ｅに個別に電圧を印加することができる。

また、図２Ｂに示すように、圧電駆動部１０において、基板２の底面には、ゴム７が取り付けられている。ゴム７は枠状体であり、圧電駆動部１０は、ゴム７を介して他の部材に取り付けられる。これにより、圧電駆動部１０から部材に伝わる振動成分を低減することができる。なお、圧電駆動部１０において、ゴム７は必須ではない。よって、ゴム７を有さない圧電駆動部１０を他の部材に取り付けてもよい。

ゴム７を有さない圧電駆動部１０は、バンプ５Ａ〜５Ｄを用いて、例えば、配線基板の実装面にフリップチップ実装することができる。この圧電駆動部１０をフリップチップ実装する場合には、まず、圧電駆動部１０の屈曲変位を妨げない大きさの開口が実装面に形成された配線基板を用意する。そして、その開口に電極層４Ｅが面した状態で、圧電駆動部１０を配線基板の実装面に載置する。最後に、圧電駆動部１０のバンプ５Ａ〜５Ｄを、配線基板の実装面に設けられた電極にはんだ付けすればよい。

信号変換部１１は、４ビットのデジタル信号ＩＳを入力する。このデジタル信号ＩＳは、例えばＡ／Ｄコンバータから出力されたＰＣＭ（Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉｏｎ）信号である。図５に示すように、例えば、４ビットのデジタル信号ＩＳは、１０進数で−８（−２^３）〜＋８（＋２^３）までの値をとる。デジタル信号ＩＳでは、±８の絶対値は２進数で（１０００）と表現されている。同様にデジタル信号ＩＳでは、±４の絶対値は２進数で（０１００）と表現され、±２の絶対値は２進数で（００１０）と表現され、±１の絶対値は２進数で（０００１）と表現され、０は２進数で（００００）と表現されている。図５の信号波形に追従するように圧電駆動部１０を振動させれば、圧電駆動部１０は、デジタル信号ＩＳに基づく音を発生する。

なお、本実施の形態では、デジタル信号ＩＳの正負を示す情報は、別の１ビットの信号で信号変換部１１に入力されているものとする。信号変換部１１は、その信号によりデジタル信号ＩＳの正負を判定する。

信号変換部１１は、このデジタル信号ＩＳを、各圧電層３Ａ〜３Ｄへの駆動電圧のオンオフを示す４ビットのビット列データ信号ＢＳに変換する。ビット列データ信号ＢＳは、電極層４Ａ〜４Ｅを介して圧電層３Ａ〜３Ｄに印加される駆動電圧のオンオフを示すビット列データより成る。

図６に示すように、信号変換部１１は、ハードウエアとして、演算部２０と、記憶部２１と、Ｉ／Ｏ部２２と、内部バス２３と、を備えている。演算部２０は、４ビットのデジタル信号ＩＳを４ビットのビット列データ信号ＢＳに変換する演算処理を行うプロセッサである。

記憶部２１は、演算部２０によって実行される演算処理プログラムと、演算対象となるデジタル信号ＩＳ及びビット列データ信号ＢＳと、を記憶している。演算部２０は、記憶部２１に記憶された演算処理プログラムを実行することにより、上記演算処理を行う。Ｉ／Ｏ部２２は、デジタル信号ＩＳを入力し、記憶部２１に記憶するとともに、演算部２０により算出され記憶部２１に記憶されたビット列データ信号ＢＳを出力部１２に出力する。内部バス２３は、他の構成要素間を通信可能に接続する。

信号変換部１１は、デジタル信号ＩＳからビット列データ信号ＢＳへの変換を行う。この変換により、例えば、図７に示すように、デジタル信号ＩＳが１０進数で＋８（２^３）のとき、ビット列データ信号ＢＳは、２進数で（１１１１）となる。この値は、圧電層３Ａ〜３Ｄの駆動電圧をすべてオンすることを示している。

また、デジタル信号ＩＳが１０進数で＋４（２^２）のとき、ビット列データ信号ＢＳは２進数で（０１１１）となる。この値は、圧電層３Ａ〜３Ｃの駆動電圧をすべてオンすることを示している。

また、デジタル信号ＩＳが１０進数で＋２（２^１）のとき、ビット列データ信号ＢＳは２進数で（００１１）となる。この値は、圧電層３Ａ、３Ｂの駆動電圧をすべてオンすることを示している。

さらに、また、デジタル信号ＩＳが１０進数で＋１（２^０）のとき、ビット列データ信号ＢＳは２進数で（０００１）となる。この値は、圧電層３Ａの駆動電圧をオンすることを示している。

さらに、デジタル信号ＩＳが１０進数で０のとき、ビット列データ信号ＢＳは２進数で（００００）となる。この値は、圧電層３Ａ〜３Ｄの駆動電圧を全てオフすることを示している。

なお、デジタル信号ＩＳの値が負であるときは、圧電層３Ａ〜３Ｄに印加する駆動電圧は逆極性となるため、図７では、−１と表現している。

言い換えると、信号変換部１１は、図７に示すように、デジタル信号ＩＳの１０進数における絶対値が０である場合には、駆動電圧のオフを示すｎ（本実施の形態では、ｎ＝４）ビットのデータから成る信号（２進数で（００００））をビット列データ信号ＢＳとして生成する。また、信号変換部１１は、デジタル信号ＩＳの１０進数における絶対値が２^ｎ−１である場合には（本実施の形態では、２^４−１である場合には）、駆動電圧のオンを示すｎビットのデータ（本実施の形態では、４ビットのデータ）から成る信号をビット列データ信号ＢＳとして生成する。

さらに、信号変換部１１は、デジタル信号ＩＳの１０進数における絶対値が２^ｋ−１（ｋは、１≦ｋ＜ｎの整数）である場合には（本実施の形態では、２^０，２^１，２^２である場合には）、駆動電圧のオンを示すｋビットのデータと、駆動電圧のオフを示すｎ−ｋビットのデータと、を組み合わせたｎビットのデータから成る信号をビット列データ信号ＢＳとして生成する。

より具体的には、信号変換部１１は、図７に示すように、デジタル信号ＩＳにおいて、値が１となるビット桁を検出する。さらに、信号変換部１１は、検出されたビット桁よりも下位のビットの値を駆動電圧のオンを示す値とし、検出されたビット桁よりも上位のビットの値を駆動電圧のオフを示す値とする信号を、ビット列データ信号ＢＳとして生成する。

出力部１２は、信号変換部１１で変換されたビット列データ信号ＢＳの各ビットの値に従って圧電駆動部１０における各圧電層３Ａ〜３Ｄに印加される駆動電圧を出力する。具体的には、出力部１２は、電極層４Ａ〜４Ｅに個別に電圧信号を出力することにより、各圧電層３Ａ〜３Ｄに駆動電圧を印加する。駆動電圧の印加により、圧電層３Ａ〜３Ｄが振動し、圧電駆動部１０がデジタル信号ＩＳに従った音を発生させる。

次に、本実施の形態に係るスピーカシステム１における信号変換部１１の動作について説明する。図８に示すように、まず、演算部２０は、変数ｋを０に設定し、ビット列データ信号ＢＳを０に設定する（ステップＳ１）。

続いて、演算部２０は、デジタル信号ＩＳが０であるか否か判定する（ステップＳ２）。ここで、デジタル信号が０であった場合（ステップＳ２；Ｙｅｓ）、演算部２０は、その時点におけるビット列データ信号ＢＳを出力部１２に出力する（ステップＳ５）。ここでは、ビット列データ信号ＢＳとして”００００”が出力される。

一方、デジタル信号ＩＳが０でなかった場合（ステップＳ２；Ｎｏ）、演算部２０は、デジタル信号ＩＳを右に１ビットシフトし（ステップＳ３）、カウンタ値ｋを１だけインクリメントする（ステップＳ４）。

以降、右にビットシフトしたデジタル信号ＩＳが０とならない限り（ステップＳ２；Ｎｏ）、ステップＳ２→Ｓ３→Ｓ４が繰り返される。右にビットシフトしたデジタル信号ＩＳが０になると（ステップＳ２；Ｙｅｓ）、演算部２０は、ｋビットが１である、即ち、ｋビット目までが全て１であるビット列データ信号ＢＳを出力して（ステップＳ５）、処理を終了する。

すなわち、このようにして、デジタル信号ＩＳからビット列データ信号ＢＳへの変換が行われる。

信号変換部１１は、デジタル信号ＩＳが入力される度に、上述の変換処理を行って、ビット列データ信号ＢＳを出力部１２に出力する。出力部１２は、入力したビット列データ信号ＢＳに従って、各電極層４Ａ〜４Ｅに対して電圧信号を出力する。

例えば、図９Ａに示すように、ビット列データ信号ＢＳが２進数で（０００１）である場合には、出力部１２は、電極層４Ａを０Ｖとし、電極層４Ｂ〜４Ｅを＋１．２Ｖとする電圧信号を電極層４Ａ〜４Ｅに出力する。このようにすれば、圧電層３Ａの駆動電圧だけオンとなり、圧電層３Ａのみが伸びる。逆に圧電層３Ａのみ縮める場合には、電極層４Ａを０Ｖとし、電極層４Ｂ〜４Ｅを−１．２Ｖとする電圧信号を電極層４Ａ〜４Ｅに出力すればよい。

また、図９Ｂに示すように、ビット列データ信号ＢＳが２進数で（００１１）である場合には、出力部１２は、電極層４Ｂを＋１．２Ｖとし、電極層４Ａ，４Ｃ，４Ｅを０Ｖとする電圧信号を電極層４Ａ〜４Ｅに出力する。また、図９Ｃに示すように、ビット列データ信号ＢＳが２進数で（０１１１）である場合には、出力部１２は、電極層４Ａ，４Ｃを０Ｖとし、電極層４Ｂ，４Ｄ，４Ｅを＋１．２Ｖとする電圧信号を電極層４Ａ〜４Ｅに出力する。また、図９Ｄに示すように、ビット列データ信号ＢＳが２進数で（１１１１）である場合には、出力部１２は、電極層４Ａ，４Ｃ，４Ｅを０Ｖとし、電極層４Ｂ、４Ｄを＋１．２Ｖとする電圧信号を電極層４Ａ〜４Ｅに出力する。なお、圧電層３Ａ〜３Ｄを縮める場合には、＋１．２Ｖを−１．２Ｖとすればよい。

なお、ビット列データ信号ＢＳが２進数で（０００１）であった時の圧電層３Ａ〜３Ｄへの電圧信号の与え方は、図９Ａに示すものには限られない。例えば、図１０Ａ〜図１０Ｃに示すような電圧信号を電極層４Ａ〜４Ｅに与えるようにしてもよい。同様に、ビット列データ信号ＢＳが２進数で（００１１）であった時の圧電層３Ａ〜３Ｄへの電圧信号の与え方は、図９Ｂに示すものには限られない。例えば、図１１Ａ〜図１１Ｃに示すような電圧信号を電極層４Ａ〜４Ｅに与えるようにしてもよい。また、ビット列データ信号ＢＳが２進数で（０１１１）であった時の圧電層３Ａ〜３Ｄへの電圧信号の与え方は、図９Ｃに示すものには限られない。例えば、図１２Ａ〜図１２Ｃに示すような電圧信号を電極層４Ａ〜４Ｅに与えるようにしてもよい。

図１に示すように、出力部１２は、スイッチング回路１２Ａと設定部１２Ｂとを備える。スイッチング回路１２Ａは、ビット列データ信号ＢＳを入力し、各電極層４Ａ〜４Ｅに出力信号を出力する。設定部１２Ｂは、図９Ａ〜図１２Ｃに示されるような電圧のパターンのうち、どのようなパターンで電圧信号を電極層４Ａ〜４Ｅに与えるかを設定する。設定部１２Ｂは、デジタル信号ＩＳの入力に先だって、駆動電圧のオンを示すデータのビット位置と駆動電圧のオフを示すデータのビット位置を、予め出力部１２のスイッチング回路１２Ａに設定しておくことができる。ビット位置を事前に変更可能とすることによって、圧電駆動部１０で発生する音の微調整が可能になる。

以上詳細に説明したように、本実施の形態によれば、ｎ層積層された圧電層３Ａ〜３Ｄを、圧電層３Ａ〜３Ｄが積層された方向に屈曲して変位させることで、ｎビットのデジタル信号ＩＳを１０進数化した重みに応じた屈曲変位を得ることができ、所望の音圧を発生することができる。よって、ｎビットのデジタル信号に対応する音を発生するのにビット桁に応じて積層された圧電積層構造体を並列配置及び積み重ねる必要がない。これにより、スピーカのさらなる小型化、軽量化、低消費電力化を実現することができる。

また、本実施の形態によれば、圧電層３Ａ〜３Ｄの積層数を少なくすることができるので、スピーカシステム１の製造コストを低減することができる。

実施の形態２．
続いて、本発明の実施の形態２について説明する。

デジタル信号ＩＳは、上記実施の形態１に係るものには限られない。例えば、図１３に示されるようなビットパターンを有するものもある。４ビットのデジタル信号ＩＳは、−４（−２^２）から＋４（＋２^２）までの値をとる。図１３に示すように、デジタル信号ＩＳでは、＋４は２進数で（０１００）と表現される。同様にデジタル信号ＩＳでは、＋３は２進数で（００１１）と表現され、＋２は２進数で（００１０）と表現され、＋１は２進数で（０００１）と表現され、０は２進数で（００００）と表現される。また、デジタル信号ＩＳで負の数は、正の数の２の補数となっており、最上位ビットが正負を表している。本実施の形態では、図１３に示されるビットパターンを有するデジタル信号ＩＳを入力する場合について説明する。

本実施の形態に係るスピーカシステム１では、信号変換部１１のハードウエアは、図６に示すものと同じである。信号変換部１１は、図１３に示すようなビットパターンを有するデジタル信号ＩＳを、図１４に示すビット列データ信号ＢＳに変換する。演算部２０は、図１４に示すテーブルに従って、＋４、＋３、＋２、＋１，０を、それぞれ２進数で（１１１１），（０１１１），（００１１），（０００１），（００００）に変換する。さらに、演算部２０は、その他の負の値を、対応する正の数の２の補数となるビット列データに変換する。

言い換えると、本実施の形態では、信号変換部１１は、デジタル信号ＩＳの１０進数における絶対値が０である場合には、駆動電圧のオフを示すｎ（本実施の形態では、ｎ＝４）ビットのデータから成る信号をビット列データ信号ＢＳとして生成する。また、信号変換部１１は、デジタル信号ＩＳの２進数における絶対値において値が１であるビット桁の重みに応じた数ｍ（ｍは、０≦ｍ＜ｎの整数）を求め、ｍビットを駆動電圧のオンを示す値とし、ｎ−ｍビットを駆動電圧のオフを示す値とする信号を、ビット列データ信号ＢＳとして生成する。なお、ビット桁の重みとは、以下のように定義される。例えば、最下位ビットの重みを１（＝２^０）としたときには、２桁目のビットの重みは、２（＝２^１）となり、３桁目、４桁目のビットの重みは、２^２、２^３となる。すなわち、ｎ桁目のビットの重みは、２^ｎとなる。

信号変換部１１の動作について説明する。図１５に示すように、演算部２０は、カウンタ値ｊを１に設定し、変数ｍを０に設定し、変数ａを１に設定し、ビット列データ信号ＢＳを０に設定する（ステップＳ１１）。

続いて、演算部２０は、デジタル信号ＩＳが０であるか否かを判定する（ステップＳ１２）。デジタル信号ＩＳが０である場合（ステップＳ１２；Ｙｅｓ）、演算部２０は、ｎビットのうち、ｍビットを１とし、ｎ−ｍビットを０としたビット列データ信号ＢＳを出力する（ステップＳ１８）。すなわち、デジタル信号ＩＳが（００００）に対応するビット列データ信号ＢＳ（００００）を出力する。

デジタル信号ＩＳが０でない場合（ステップＳ１２；Ｎｏ）、演算部２０は、デジタル信号ＩＳ［ｊ］が１であるか否かを判定する（ステップＳ１３）。ここで、デジタル信号ＩＳ［ｊ］は、デジタル信号ＩＳのｊ桁目（ｊは、１≦ｊ≦ｎの整数）である。デジタル信号ＩＳ［ｊ］が１である場合にのみ（ステップＳ１３；Ｙｅｓ）、演算部２０は、変数ｍに変数ａを加算する値を変数ｍに代入する（ステップＳ１４）。

続いて、演算部２０は、カウンタ値ｊを１だけインクリメントし（ステップＳ１５）、変数ａに２を乗算した値を変数ａに代入する（ステップＳ１６）。続いて、演算部２０は、カウンタ値ｊがｎであるか否か判定する（ステップＳ１７）。以降、ステップＳ１７でカウンタ値ｊがｎとならない限り（ステップＳ１７；Ｎｏ）、ステップＳ１３→Ｓ１５→Ｓ１６→Ｓ１７又はステップＳ１３→Ｓ１４→Ｓ１５→Ｓ１６→Ｓ１７が繰り返される。

カウンタ値ｊがｎとなった場合（ステップＳ１７；Ｙｅｓ）、演算部２０は、ｎビットのうち、ｍビットが１である、即ち、ｍビット目までが全て１であるビット列データ信号ＢＳを出力する（ステップＳ１８）。

信号変換部１１は、デジタル信号ＩＳが入力される度に、上述の変換処理を行って、ビット列データ信号ＢＳを出力部１２に出力する。出力部１２は、入力したビット列データ信号ＢＳに従って、各電極層４Ａ〜４Ｅに対して電圧信号を出力する。

なお、デジタル信号ＩＳの各ビット桁の重みは、４ビットの場合、例えば、１番目（最下位ビット）〜４番目（最上位ビット）の重みが、２^０（＝１），２^１（＝２），２^２（＝４），２^３（＝８）となる。この場合、１＋２＋４＋８＝１５ビットのビット列データを準備し、値が１であるビット桁の重み分だけビット列データを右シフトしたデータを、ビット列データ信号ＢＳとして出力するようにしてもよい。

実施の形態３．
次に、本発明の実施の形態３について説明する。

本実施の形態では、４ビットのデジタル信号ＩＳは、−４（−２^２）〜＋４（＋２^２）までの値をとる。図１６に示すように、デジタル信号ＩＳでは、＋４は２進数で（０１００）と表現されている。同様にデジタル信号ＩＳでは、＋２は２進数で（００１０）と表現され、＋１は２進数で（０００１）と表現され、０は２進数で（００００）と表現される。また、デジタル信号ＩＳで負の数は、正の数の２の補数となっており、最上位ビットが正負を表している。本実施の形態では、図１６に示されるビットパターンを有するデジタル信号ＩＳを入力する場合について説明する。

本実施の形態に係るスピーカシステム１では、信号変換部１１のハードウエアは、図６に示すものと同じである。信号変換部１１は、図１６に示すようなビットパターンを有するデジタル信号ＩＳを、図１７に示すビット列データ信号ＢＳに変換する。演算部２０は、図１７のテーブルに示すように、演算部２０は、＋４、＋２、＋１，０を、それぞれ２進数で（１１１１），（００１１），（０００１），（００００）に変換し、その他の負の値は、対応する正の数の２の補数となるビット列データに変換する。

信号変換部１１は、デジタル信号ＩＳの１０進数における絶対値が０である場合には、駆動電圧のオフを示すｎビットのデータから成る信号をビット列データ信号ＢＳとして生成する。また、信号変換部１１は、デジタル信号ＩＳの１０進数における絶対値が２^ｎ−２である場合には、駆動電圧のオンを示すｎビットのデータから成る信号をビット列データ信号ＢＳとして生成する。

信号変換部１１は、デジタル信号ＩＳの１０進数における絶対値が２^ｋ−１（ｋは、１≦ｋ＜ｎ−１の整数）である場合には、デジタル信号ＩＳの２進数における絶対値において値が１であるビット桁の重みに応じた数ｍを求め、ｍビットの値を駆動電圧のオンを示す値とし、ｎ−ｍビットの値を駆動電圧のオフを示す値とする信号を、ビット列データ信号ＢＳとして生成する。

次に、本実施の形態に係るスピーカシステム１における信号変換部１１の動作について説明する。図１８に示すように、まず、演算部２０は、変数ｍを０に設定し、ビット列データ信号ＢＳを０に設定する（ステップＳ２１）。

続いて、演算部２０は、デジタル信号ＩＳが０であるか否か判定する（ステップＳ２２）。ここで、デジタル信号が０であった場合（ステップＳ２２；Ｙｅｓ）、演算部２０は、その時点におけるビット列データ信号ＢＳ（００００）を出力部１２に出力する（ステップＳ２７）。

デジタル信号ＩＳが０でなかった場合（ステップＳ２２；Ｎｏ）、演算部２０は、デジタル信号ＩＳを右に１ビットシフトする（ステップＳ２３）。さらに、演算部２０は、変数ｍに１を加算して変数ｍに代入し（ステップＳ２４）、変数ｍがｎ−１と等しいか否か判定する（ステップＳ２５）。変数ｍがｎ−１と同じである場合（ステップＳ２５；Ｙｅｓ）、つまり、本実施の形態ではｎ＝４なので、変数ｍがｎ−１＝３と同じである場合、演算部２０は、変数ｍに１を加算して変数ｍに代入する（ステップＳ２６）。一方、変数ｍがｎ−１と同じでない場合には（ステップＳ２５；Ｎｏ）、ステップＳ２６をスキップする。

以降、右にビットシフトしたデジタル信号ＩＳが０とならない間（ステップＳ２２；Ｎｏ）、ステップＳ２２→Ｓ２３→Ｓ２４→Ｓ２５→Ｓ２６が繰り返される。右にビットシフトしたデジタル信号ＩＳが０になると（ステップＳ２２；Ｙｅｓ）、演算部２０は、その時点でのｍビットが１で、ｎ−ｍビットが０であるビット列データ信号ＢＳを出力して（ステップＳ２７）、処理を終了する。

すなわち、このようにして、デジタル信号ＩＳからビット列データ信号ＢＳへの変換が行われる。

信号変換部１１は、デジタル信号ＩＳが入力される度に、上述の変換処理を行って、ビット列データ信号ＢＳを出力部１２に出力する。出力部１２は、入力したビット列データ信号ＢＳに従って、各電極層４Ａ〜４Ｅに対して電圧信号を出力する。

なお、上記各実施の形態では、デジタル信号ＩＳをビット列データ信号ＢＳに変換するのに、２進数のビット演算を用いたが、本発明はこれには限られない。図７、図１４及び図１７に示すような変換テーブルを、信号変換部１１に保持しておき、その変換テーブルを参照して（入力したデジタル信号ＩＳに対応するビット列データ信号ＢＳ）、信号変換を行うようにしてもよい。このようにすれば、ビット演算を行う必要がなくなるので、変換に要する時間をさらに短縮することができる。

信号変換部１１は、デジタル信号ＩＳが入力される度に、上述の変換処理を行って、ビット列データ信号ＢＳを出力部１２に出力する。出力部１２は、入力したビット列データ信号ＢＳに従って、図９Ａ〜図１２Ｃに示すパターンで、各電極層４Ａ〜４Ｅに対して電圧信号を出力する。

なお、上記実施の形態では、デジタル信号を４ビットのデジタル信号とし、圧電層の積層数を４としたが、本発明はこれには限られない。例えば、８ビット、１６ビットなどとすることができる。デジタル信号のビット数及び圧電層の積層数はｎ（ｎは、２以上の自然数）とすることができる。

上述した信号変換部１１における演算処理は、いずれもデジタル信号ＩＳを１０進数に変換することなく、ビット列データ信号ＢＳに変換するものであり、演算時間の短縮が可能となる。

信号変換部１１の演算処理も上記実施の形態に係るものには限られない。ビット列データ信号ＢＳの各ビットの初期値を１とし、デジタル信号ＩＳの値に応じて０を右シフトすることにより、ビット列データ信号ＢＳを求めるようにしてもよい。

信号変換部１１の演算処理は、例えば、ソフトウエアでなく、特殊用途の論理装置（例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ））と設定可能な論理装置（例えば、ＳＰＬＤ（Ｓｉｍｐｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ））、およびＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等を用いて実現されるようにしてもよい。

また、上述した実施の形態では、圧電層３Ａに形成された電極層４Ｅの全面に基板２が積層されることで、各圧電層３Ａ〜３Ｄは、その両端で２点支持された状態（両端の固定点で固定された状態）となったが、これに限られるものではない。一般的な呼称「ユニモルフアクチュエータ」や「バイモルフアクチュエータ」に広く適用される支持方法、即ち、基板２が積層される領域を上述した実施の形態と異ならせることで、図１９Ａに示すような２点支持、或いは、図１９Ｃに示すような１点支持を、圧電駆動部１０で実現してもよい。なお、この２点支持は、オフセットして積層された基板２の両端で各圧電層３Ａ〜３Ｄを支持する方法であり、１点支持は、基板２の中央部分で各圧電層３Ａ〜３Ｄを支持する方法である。

例えば図１９Ａに示すように、圧電駆動部１０の端部から内側にオフセットした２点で各圧電層３Ａ〜３Ｄを支持する場合には、図１９Ｂに示すように、電極層４Ｅの端部から内側にオフセットした領域に基板２を積層すればよい。また、図１９Ｃに示すように、各圧電層３Ａ〜３Ｄを１点で支持する場合には、図１９Ｄに示すように、電極層４Ｅの例えば中央部分に基板２を積層すればよい。

また、本実施の形態では、隣接する圧電層の極性が逆となるように、圧電層３Ａ〜３Ｄを配置した。しかしながら、本発明はこれには限られない。圧電層３Ａ〜３Ｄの極性を同じにして、電極層４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅに、それぞれ０Ｖ，＋１．２Ｖ１，＋２．４Ｖ，＋３．６Ｖ，＋４．８Ｖといったように、段階的に一定間隔で増加あるいは減少する駆動電圧を印加することにより、圧電層３Ａ〜３Ｄを駆動するようにしてもよい。

この発明は、この発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、この発明を説明するためのものであり、この発明の範囲を限定するものではない。すなわち、この発明の範囲は、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、この発明の範囲内とみなされる。

なお、本願については、２０１６年４月１５日に出願された日本国特許出願２０１６−８２４９０号を基礎とする優先権を主張し、本明細書中に日本国特許出願２０１６−８２４９０号の明細書、特許請求の範囲、図面全体を参照として取り込むものとする。

本発明は、小型化が必要なイヤホンや車載される小型スピーカ等に適用することができる。

１ スピーカシステム、２ 基板、３Ａ，３Ｂ，３Ｃ，３Ｄ 圧電層、４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅ 電極層、５Ａ，５Ｂ，５Ｃ，５Ｄ バンプ、７ ゴム、１０ 圧電駆動部、１１ 信号変換部、１２ 出力部、１２Ａ スイッチング回路、１２Ｂ 設定部、２０ 演算部、２１ 記憶部、２２ Ｉ／Ｏ部、２３ 内部バス、ＢＳ ビット列データ信号、ＩＳ デジタル信号

Claims (8)

1. 接地されていない電極層とｎ（ｎは、２以上の整数）層の圧電層とが１枚ずつ交互に積層され、最下層の圧電層の下部及び最上層の圧電層の上部に電極層が更に形成された、前記圧電層が積層された方向に屈曲して変位する圧電駆動部と、
   ｎビットのデジタル信号を、前記電極層を介して前記各圧電層に印加される駆動電圧のオンオフを示すビットデータより成るｎビットのビット列データ信号に変換する信号変換部と、
   前記信号変換部で変換されたビット列データ信号の各ビットの値に従って、前記各圧電層に印加される駆動電圧を出力する出力部と、
   を備え、
   前記出力部は、
   前記デジタル信号の１０進数における値が負である場合には、正である場合とは逆極性の駆動電圧を前記各圧電層に印加し、
   前記圧電層は、同じ向きに電圧が印加されたときの伸縮方向が、交互に逆となるように配列されている、
   スピーカシステム。
2. 前記信号変換部は、
   前記デジタル信号の１０進数における絶対値が０である場合には、駆動電圧のオフを示すｎビットのデータから成る信号を前記ビット列データ信号として生成し、
   前記デジタル信号の１０進数における絶対値が２^ｎ−１である場合には、駆動電圧のオンを示すｎビットのデータから成る信号を前記ビット列データ信号として生成し、
   前記デジタル信号の１０進数における絶対値が２^ｋ−１（ｋは、１≦ｋ＜ｎの整数）である場合には、駆動電圧のオンを示すｋビットのデータと、駆動電圧のオフを示すｎ−ｋビットのデータと、を組み合わせたｎビットのデータから成る信号を前記ビット列データ信号として生成する、
   請求項１に記載のスピーカシステム。
3. 前記信号変換部は、
   前記デジタル信号において、値が１となるビット桁を検出し、
   検出されたビット桁よりも下位のビットの値を駆動電圧のオンを示す値とし、検出されたビット桁よりも上位のビットの値を駆動電圧のオフを示す値とする信号を、前記ビット列データ信号として生成する、
   請求項２に記載のスピーカシステム。
4. 前記信号変換部は、
   前記デジタル信号の１０進数における絶対値が０である場合には、駆動電圧のオフを示すｎビットのデータから成る信号を前記ビット列データ信号として生成し、
   前記デジタル信号の１０進数における絶対値がｎである場合には、駆動電圧のオンを示すｎビットのデータから成る信号を前記ビット列データ信号として生成し、
   前記デジタル信号の２進数における絶対値において、値が１であるビット桁の重みを累積加算した値をｍ（ｍは、０≦ｍ＜ｎの整数）としたときに、ｍビットのビットデータを駆動電圧のオンを示す値とし、ｎ−ｍビットのビットデータを駆動電圧のオフを示す値としたｎビットのデータから成る信号を前記ビット列データ信号として生成する、
   請求項１に記載のスピーカシステム。
5. 前記信号変換部は、
   前記デジタル信号の２進数における絶対値において値が１であるビット桁の重みに応じた数ｍを求め、ｍビットの値を駆動電圧のオンを示す値とし、ｎ−ｍビットの値を駆動電圧のオフを示す値とする信号を、前記ビット列データ信号として生成する、
   請求項４に記載のスピーカシステム。
6. 前記信号変換部は、
   前記デジタル信号の１０進数における絶対値が２^ｋ−１（ｋは、１≦ｋ＜ｎの整数）である場合に、前記デジタル信号の２進数における絶対値において値が１であるビット桁の重みに応じた数ｍを求め、ｍビットの値を駆動電圧のオンを示す値とし、ｎ−ｍビットの値を駆動電圧のオフを示す値とする信号を、前記ビット列データ信号として生成する、
   請求項４に記載のスピーカシステム。
7. 前記信号変換部は、
   前記デジタル信号の入力に先立って、
   前記ビット列データ信号における、駆動電圧のオンを示すビットの位置と、駆動電圧のオフを示すビットの位置とを設定する設定部を備える、
   請求項１から６のいずれか一項に記載のスピーカシステム。
8. 前記圧電駆動部が、１点又は２点で支持されている、
   請求項１から７のいずれか一項に記載のスピーカシステム。

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