JP6639373B2 - Power converter and power semiconductor element control method - Google Patents
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Description
本発明は、電力変換装置及びパワー半導体素子制御方法に関する。 The present invention relates to a power conversion device and a power semiconductor element control method.
近年、直流電力から交流電力への変換、あるいは交流電力から直流電力への変換を行う電力変換装置として使用されるインバータ装置は、高出力密度化が求められ、小型化や軽量化が進んでいる。特に、パワー半導体素子を搭載したパワー半導体モジュール、コンデンサ、バスバーなどの部品を一体化した電力変換ユニットの小型化が進むにつれて、パワー半導体素子を駆動するための駆動回路の小型・低コスト化のニーズが高まっている。 In recent years, inverter devices used as power converters for converting DC power to AC power or AC power to DC power have been required to have higher output densities, and are being reduced in size and weight. . In particular, as power conversion units that integrate components such as power semiconductor modules, capacitors, and bus bars that incorporate power semiconductor elements have become smaller, the need for smaller and lower cost drive circuits for driving power semiconductor elements has increased. Is growing.
また、パワー半導体モジュールと、コンデンサ、バスバー、ゲートドライブ回路などの部品を一体化した電力変換ユニットを複数搭載して、部品の共通化および出力容量の向上を図ることで、電力変換装置の低コスト化を実現している。なお、電力変換ユニットの並列数を増やすことで電力変換装置の大容量化を実現することが可能である。 In addition, by mounting multiple power conversion units that integrate components such as a power semiconductor module and capacitors, bus bars, and gate drive circuits, the use of common components and an improvement in output capacity have resulted in low cost conversion of power conversion devices. Has been realized. Note that it is possible to increase the capacity of the power conversion device by increasing the number of parallel power conversion units.
パワー半導体素子を並列接続する際には、閾値やオン電圧などのパワー半導体素子に固有な特性がばらつきを持つため、それらが導通する際にそれぞれのパワー半導体素子に流れる電流値がアンバランスになってしまう。このため、パワー半導体素子を並列接続した電力変換装置では、各々のパワー半導体素子の定格電流よりも小さい電流値で使用するように設計して、異常な電圧や電流によってパワー半導体素子が破壊されないようにする必要があった。このように従来のパワー半導体素子を並列接続した電力変換装置では、パワー半導体素子の定格電流よりも小さい電流値で使用するようにしているため、パワー半導体素子の性能を最大限に利用することができないという問題があった。 When power semiconductor elements are connected in parallel, the characteristics inherent to the power semiconductor elements, such as the threshold value and the on-voltage, vary, so that when they conduct, the current flowing through each power semiconductor element becomes unbalanced. Would. For this reason, in a power converter in which power semiconductor elements are connected in parallel, the power semiconductor elements are designed to be used at a current value smaller than the rated current of each power semiconductor element so that the power semiconductor element is not destroyed by an abnormal voltage or current. I needed to. As described above, in the power converter in which the conventional power semiconductor elements are connected in parallel, the power semiconductor elements are used at a current value smaller than the rated current of the power semiconductor elements, so that the performance of the power semiconductor elements can be fully utilized. There was a problem that it was not possible.
このパワー半導体素子の特性のばらつきの問題を解決する１つの手法としては、例えば電力変換装置の製造時に、パワー半導体素子の選別を行い、同じ様な特性を持つパワー半導体素子同士を組み合わせる手法が知られている。しかしながら、複数のパワー半導体素子の特性を揃えるように選別する作業には手間とコストがかかり、電力変換装置の製造コストが増加してしまう。また、素子を選別したとしても、完全にパワー半導体素子の特性を均一にすることは困難であり、パワー半導体素子の並列数が制限されるという問題があった。 As one method for solving the problem of the variation in characteristics of the power semiconductor elements, for example, a method of selecting power semiconductor elements at the time of manufacturing a power converter and combining power semiconductor elements having similar characteristics is known. Have been. However, the operation of selecting the plurality of power semiconductor elements so as to make the characteristics uniform is time-consuming and costly, and increases the manufacturing cost of the power conversion device. Further, even if the elements are selected, it is difficult to completely uniform the characteristics of the power semiconductor elements, and there is a problem that the number of parallel power semiconductor elements is limited.
また、特許文献１及び２には、それぞれパワー半導体素子の特性のばらつきの問題を解決するための手法が記載されている。
例えば特許文献１には、複数の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）をそれぞれ個別に駆動する駆動回路として、ＩＧＢＴのゲート抵抗を変化させて、スイッチング動作時の電流アンバランスを改善する点についての記載がある。
また、特許文献２には、定常時のオン電圧ばらつきによる電流アンバランスを改善するために、ゲート閾値電圧とゲート閾値電圧基準値との差分に応じて、電源電圧とエミッタ電位の双方を同極性に等量変化させる点についての記載がある。
For example,
Patent Document 2 discloses that in order to improve current imbalance due to steady-state ON-voltage variation, both the power supply voltage and the emitter potential have the same polarity according to the difference between the gate threshold voltage and the gate threshold voltage reference value. There is a description about the point of changing the equivalent amount.
上述した特許文献１，２に記載されたパワー半導体素子の特性のばらつきの問題を解決する手法では、電流アンバランスの改善が不十分であった。
例えば、特許文献１に記載された手法は、ＩＧＢＴのターンオン・ターンオフ制御開始時におけるゲート抵抗を変化させるものである。この特許文献１に記載された手法では、スイッチング動作時の電流アンバランスを改善することができるものの、パワー半導体素子の定常電流のアンバランスを改善することはできないという問題がある。
The techniques described in
For example, the technique described in
また、特許文献２には、ゲート閾値電圧とゲート閾値電圧基準値との差分に応じて、定常時のオン電圧ばらつきによる電流アンバランスを改善する点について記載されている。しかしながら、オン電圧のばらつき要因は、閾値電圧以外にも存在することが知られており、特許文献２に記載されるようなゲート閾値電圧の等量変化のみでは、オン電圧のばらつきに起因する電流アンバランスを改善できないという問題があった。 Japanese Patent Application Laid-Open No. H11-163873 discloses that current imbalance due to steady-state on-voltage variation is improved according to a difference between a gate threshold voltage and a gate threshold voltage reference value. However, it is known that the on-voltage variation factors are present in addition to the threshold voltage, and only the equivalent change of the gate threshold voltage described in Patent Document 2 causes a current caused by the on-voltage variation. There was a problem that imbalance could not be improved.
本発明はこれらの点に鑑みてなされたものであり、パワー半導体素子のばらつきによる問題を解決した、電力変換装置を提供することを目的とする。 The present invention has been made in view of these points, and an object of the present invention is to provide a power conversion device that solves a problem caused by variations in power semiconductor elements.
上記課題を解決するために、例えば特許請求の範囲に記載の構成を採用する。
本願は上記課題を解決する手段を複数含んでいるが、その一例を挙げるならは、複数のパワー半導体素子が並列接続された電力変換装置において、パワー半導体素子のゲート信号のオン状態が持続する時間を判別する判別部と、それぞれのパワー半導体素子ごとに用意され、それぞれのパワー半導体素子の電力変換素子特性を記憶する記憶部と、記憶部に記憶された電力変換素子特性に基づいて、それぞれのパワー半導体素子のスイッチング速度の均等化制御を行うと共に、判別部が、所定時間以上オン状態が持続することを判別した場合に、記憶部に記憶された電力変換素子特性に基づいて、それぞれのパワー半導体素子の導通電流の均等化制御を行う制御部とを備えたことを特徴とする。
In order to solve the above problem, for example, a configuration described in the claims is adopted.
The present application includes a plurality of means for solving the above-mentioned problem. For example, in a power converter in which a plurality of power semiconductor elements are connected in parallel, the time during which the ON state of the gate signal of the power semiconductor element is maintained. And a storage unit that is prepared for each power semiconductor element and stores the power conversion element characteristics of each power semiconductor element, based on the power conversion element characteristics stored in the storage unit. In addition to performing equalization control of the switching speed of the power semiconductor element, when the determination unit determines that the ON state is maintained for a predetermined time or longer, based on the power conversion element characteristics stored in the storage unit, each power is controlled. A control unit for performing equalization control of the conduction current of the semiconductor element.
本発明によれば、パワー半導体素子の特性の個体差により生じる電流アンバランスを改善することができ、パワー半導体素子の特性の個体差により生じていた制約を除去した良好な特性の電力変換装置が得られる。このため、電力変換装置の製造時にパワー半導体素子として同一特性のもの選別する作業が不要になる。また、電流アンバランスの改善により、パワー半導体素子を並列接続する場合の接続数を増やすことができると共に、パワー半導体素子に流す電流の制限をなくすことができ、信頼性や処理能力の向上を図ることができる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
According to the present invention, it is possible to improve the current imbalance caused by the individual difference in the characteristics of the power semiconductor element, and to provide a power conversion device with good characteristics in which the constraint caused by the individual difference in the characteristic of the power semiconductor element is removed. can get. Therefore, there is no need to select power semiconductor elements having the same characteristics when manufacturing the power converter. In addition, by improving the current imbalance, it is possible to increase the number of connections when power semiconductor elements are connected in parallel, and to eliminate the limitation on the current flowing through the power semiconductor elements, thereby improving reliability and processing capacity. be able to.
Problems, configurations, and effects other than those described above will be apparent from the following description of the embodiments.
以下、本発明の一実施の形態例（以下、「本例」と称する）を、添付図面を参照して説明する。 Hereinafter, an embodiment of the present invention (hereinafter, referred to as “present example”) will be described with reference to the accompanying drawings.
［１．電力変換装置の素子制御構成例］
図１は、本例の電力変換装置の素子を制御する駆動回路とその周辺構成の例を示す。
図１では、並列接続された２個のパワー半導体素子３１，３２と、それぞれのパワー半導体素子３１，３２の駆動回路４０−１，４０−２の構成を示す。後述するように電力変換装置は、より多数のパワー半導体素子を並列接続する構成が一般的であるが、ここでは説明を簡単にするために、２個のパワー半導体素子３１，３２の例を示す。
パワー半導体素子３１，３２としては、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が使用される。それぞれのパワー半導体素子３１，３２のコレクタとエミッタの間には、負荷電流を転流させるためのダイオード３１ａ，３２ａが接続されている。
[1. Example of element control configuration of power converter]
FIG. 1 shows an example of a drive circuit for controlling the elements of the power converter of the present example and its peripheral configuration.
FIG. 1 shows the configuration of two
As the
駆動回路４０−１，４０−２は、各パワー半導体素子３１，３２のゲート電圧を制御して、それぞれのパワー半導体素子３１，３２のスイッチング動作を制御する。それぞれの駆動回路４０−１，４０−２には、上位のコントローラ（不図示）からゲート信号指令入力端子１１にパワー半導体素子３１，３２のゲート信号指令が供給される。駆動回路４０−１，４０−２は、このゲート信号指令に基づいて、それぞれの駆動回路４０−１，４０−２に接続されたパワー半導体素子３１，３２のゲート電圧を個別に制御して、パワー半導体素子３１，３２をスイッチングさせる。
なお、ゲート信号指令入力端子１１に供給されるゲート信号指令は、オン／オフ期間判別部１２に供給され、このオン／オフ期間判別部１２で、ゲート信号指令でオン状態が継続する期間が予め決められた所定時間以上であるか否かが判別される。オン／オフ期間判別部１２で得たオン状態が継続する期間が所定時間以上か否かの情報は、ゲート制御量算出部１３に供給される。
The drive circuits 40-1 and 40-2 control the gate voltage of each of the
The gate signal command supplied to the gate signal
本例の駆動回路４０−１，４０−２は、それぞれゲート電圧傾き可変回路部４２と、ゲート電圧可変回路部４３とを備える。また、本例の駆動回路４０−１，４０−２は、それぞれの駆動回路４０−１，４０−２が駆動するパワー半導体素子３１，３２の特性を記憶する記憶部４１を備える。記憶部４１には、その駆動回路４０−１，４０−２が駆動するパワー半導体素子３１，３２の電力変換素子特性が記憶される。具体的には、図１の右下に拡大して示すように、電力変換素子特性として、ある特定のゲート電圧におけるスイッチング速度情報５１と、オン電圧の情報５２とが、記憶部４１に記憶される。スイッチング速度情報５１は、例えば、ある１つのゲート電圧（例えばゲート電圧Ｖｇｅ＝１５Ｖ）で、一定時間dtに流れる電流diの情報di／dtとして示される。また、オン電圧の情報５２は、例えば各ゲート電圧（図１の例では１３Ｖ〜１８Ｖの間の電圧値）におけるオン電圧Ｖcesatとして示される。これらの記憶部４１に記憶されるスイッチング速度情報５１及びオン電圧の情報５２は、例えば電力変換装置を製造する際に、それぞれの駆動回路４０−１，４０−２に接続されたパワー半導体素子３１，３２の特性を測定して取得される。そして、この取得された情報が電力変換装置の製造工程で記憶部４１に記憶される。
The drive circuits 40-1 and 40-2 of the present example include a gate voltage gradient
そして、それぞれの駆動回路４０−１，４０−２が各パワー半導体素子３１，３２を制御する際には、ゲート電圧傾き可変回路部４２により電圧が変化する際の傾きを個別に可変設定すると共に、ゲート電圧可変回路部４３によりゲート電圧を個別に可変設定する。これらのゲート電圧傾き可変回路部４２による傾きの個別の設定と、ゲート電圧可変回路部４３によるゲート電圧の個別の設定は、制御部２０からの指示により行われる。
When each of the drive circuits 40-1 and 40-2 controls each of the
また、それぞれの駆動回路４０−１，４０−２が備える記憶部４１に記憶された電力変換素子特性は、ゲート制御量算出部１３によって読み出される。ゲート制御量算出部１３は、記憶部４１から読み出した各パワー半導体素子３１，３２の電力変換素子特性と、オン／オフ期間判別部１２で判別したオン状態が継続する期間とに基づいて、各パワー半導体素子３１，３２のゲート電圧傾き及びゲート電圧を算出する。
そして、その算出した各パワー半導体素子３１，３２のゲート電圧傾き及びゲート電圧の値を、制御部２０を介してそれぞれの駆動回路４０−１，４０−２のゲート電圧傾き可変回路部４２及びゲート電圧可変回路部４３に与える。
The power conversion element characteristics stored in the
Then, the calculated gate voltage gradients and gate voltage values of the
ここで、各パワー半導体素子３１，３２のゲート電圧傾き及びゲート電圧の制御状態の概要について説明する。
図２は、ゲート信号指令の一例を示す。ゲート信号指令は、各パワー半導体素子３１，３２のオン・オフを指示する信号であり、図２でゲート信号指令がハイレベルのときオンを指示し、ゲート信号指令がローレベルのときオフを指示する。
ここで、オン／オフ期間判別部１２では、このゲート信号指令で示された、オン状態が継続する期間が予め決められた所定時間以上であるか否かを判別する。ここでの所定時間としては、例えば１０μ秒から２０μ秒程度の時間とする。そして、所定期間未満の比較的短い期間でオンとオフを繰り返す期間を期間Ａとし、所定期間以上の比較的長い時間オン状態が継続する期間を期間Ｂとする。オン／オフ期間判別部１２は、現在の状態が期間Ａか期間Ｂの、いずれかであるかの情報を、ゲート制御量算出部１３に送る。
Here, the outline of the gate voltage gradient of each of the
FIG. 2 shows an example of the gate signal command. The gate signal command is a signal for instructing ON / OFF of each of the
Here, the on / off
そして、ゲート制御量算出部１３は、期間Ａのとき、図１に示すように、記憶部４１に記憶されたスイッチング速度情報５１を参照して、ゲート電圧傾き可変回路部４２で、各パワー半導体素子３１，３２を駆動する際のゲート電圧変化時の傾きｄＶge／dtを可変に設定する。また、ゲート制御量算出部１３は、期間Ｂのとき、図１に示すように、記憶部４１に記憶されたオン電圧の情報５２を参照して、ゲート電圧可変回路部４３で、各パワー半導体素子３１，３２を駆動する際のゲート電圧の変化量Δ｜Ｖge｜を可変に設定する。
但し、期間Ａでゲート電圧変化時の傾きを制御し、期間Ｂでゲート電圧を制御するのはあくまでも一例である。なお、期間Ａと期間Ｂを使った具体的な制御例の組み合わせについては後述する。
Then, in the period A, the gate control
However, controlling the slope when the gate voltage changes in the period A and controlling the gate voltage in the period B is merely an example. A specific combination of control examples using the period A and the period B will be described later.
［２．電力変換装置の制御処理例（例１）］
図３は、本例の電力変換装置の制御処理の１つの例（例１）を示すフローチャートである。
まず、ゲート信号指令入力端子１１を介してオン／オフ期間判別部１２が、上位コントローラ（不図示）からのゲート信号指令を受信し、そのゲート信号指令からオン状態が継続する期間を判別する（ステップＳ１１）。そして、ゲート制御量算出部１３は、オン／オフ期間判別部１２で判別したオン状態が継続する期間が、所定期間以上か否かを判別する判別処理を行う（ステップＳ１２）。
[2. Example of control processing of power conversion device (example 1)]
FIG. 3 is a flowchart illustrating one example (example 1) of the control processing of the power conversion device of the present example.
First, the on / off
このステップＳ１２での判断で、判別したオン状態が継続する期間が所定期間未満である場合（ステップＳ１２のＮＯ：期間Ａである場合）には、ゲート制御量算出部１３は、それぞれの駆動回路４０−１，４０−２が備える記憶部４１に記憶されたスイッチング速度情報５１を参照する（ステップＳ１３）。このスイッチング速度情報５１を参照することにより、ゲート制御量算出部１３は、それぞれのパワー半導体素子３１，３２を駆動する際の、ゲート電圧変化時の傾きｄＶge／dtを算出し、算出した傾きを各ゲート電圧傾き可変回路部４２に設定する（ステップＳ１４）。このように、ゲート電圧変化時の傾きｄＶge／dtをそれぞれの駆動回路４０−１，４０−２に個別に設定することで、それぞれのパワー半導体素子３１，３２のスイッチング速度が等しくなる均等化制御処理が行われる。例えば、オン状態が継続する期間が短く、頻繁にオンとオフを繰り返す状態では、パワー半導体素子の損失は、スイッチング損失が支配的であり、このようにスイッチング速度が等しくなる均等化制御を行うことで、良好な駆動を実現することができる。
If it is determined in step S12 that the period during which the determined ON state continues is shorter than the predetermined period (NO in step S12: the period A), the gate control
また、ステップＳ１２での判断で、判別したオン状態が継続する期間が所定期間以上である場合（ステップＳ１２のＹＥＳ：期間Ｂである場合）には、ゲート制御量算出部１３は、それぞれの駆動回路４０−１，４０−２が備える記憶部４１に記憶されたオン電圧の情報５２を参照する（ステップＳ１５）。このオン電圧の情報５２を参照して、ゲート制御量算出部１３は、それぞれのパワー半導体素子３１，３２を駆動する際のオン電圧を算出し、算出したオン電圧を各ゲート電圧可変回路部４３に設定する（ステップＳ１６）。このように、オン時のゲート電圧をそれぞれの駆動回路４０−１，４０−２に個別に設定することで、それぞれのパワー半導体素子３１，３２の導通電流が等しくなる均等化制御処理が行われる。オン状態が継続する期間が比較的長い状態では、パワー半導体素子の損失は、導通電流による導通損失の方が支配的であり、上述のような導通電流が等しくなる均等化制御を行うことで、良好な駆動を実現することができる。
In addition, in the determination in step S12, if the period during which the determined ON state continues is equal to or longer than the predetermined period (YES in step S12: the period B), the gate control
図４は、図３のフローチャートに示した例１の制御処理を実行した場合の、パワー半導体素子３１，３２の駆動状態の例を示す。図４Ａの縦軸はパワー半導体素子のゲート電圧を示し、図４Ｂの縦軸はパワー半導体素子の導通電流を示す。これら図４Ａ，Ｂの横軸は時間を示す。図４の例では、最初の状態ではパワー半導体素子がオフ状態であり、タイミングｔ０でゲート電圧が上昇し始めて、その後、タイミングｔ１でオン状態となる。このタイミングｔ１は、スイッチング動作がほぼ完了した状態を示す。また、オン／オフ期間判別部１２は、タイミングｔ１から一定時間経過した後のタイミングｔ２に、オン状態が一定時間継続したか否かを判別する。
FIG. 4 shows an example of a driving state of the
図４Ａ、Ｂに示す２つの特性（ゲート電圧Ｖge１，Ｖge２及び導通電流Ｉ１、Ｉ２）は、それぞれのパワー半導体素子３１，３２が持つ特性が異なるために、駆動状態を変えた例を示す。すなわち、図４Ａ、Ｂは、パワー半導体素子３１のゲート電圧Ｖge１及び導通電流Ｉ１と、別のパワー半導体素子３２のゲート電圧Ｖge２及び導通電流Ｉ２を示す。２つのパワー半導体素子３１，３２は、タイミングｔ２が経過した後のタイミングｔ３までオン状態が継続している。
The two characteristics (gate voltages Vge1, Vge2 and conduction currents I1, I2) shown in FIGS. 4A and 4B show examples in which the driving states are changed because the characteristics of the
この図４Ａ，Ｂに示す例では、タイミングｔ０からタイミングｔ２の期間においては、ゲート制御量算出部１３での算出結果に基づいて、ゲート電圧傾き可変回路部４２がパワー半導体素子３１，３２の特性に合わせたスイッチング速度均等化制御を行っている期間である。このスイッチング速度均等化制御を行っている期間では、図４Ａに示すように、タイミングｔ０からタイミングｔ１の期間における２つのゲート電圧Ｖge１，Ｖge２の電圧変化ｄＶ１，ｄＶ２の傾きが異なっていることがわかる。そのため、図４Ｂに示すように、２つの導通電流Ｉ１，Ｉ２の一定時間当たりの変化を示すスイッチング速度ｄｉ／ｄｔが、ほぼ同じに揃うようになる。
In the example shown in FIGS. 4A and 4B, during the period from timing t0 to timing t2, the gate voltage gradient
また、タイミングｔ１からタイミングｔ２までの期間では導通電流均等化制御を行う前の期間であり、ゲート印加電圧Ｖge１，Ｖge２はほぼ同じである。ゲート印加電圧Ｖge１，Ｖge２が同じである場合、パワー半導体素子の特性に応じて、２つの導通電流Ｉ１，Ｉ２が異なった値になる。
ここで、タイミングｔ２において、オン／オフ期間判別部１２がオン状態の継続を判別したとき、ゲート制御量算出部１３での算出に基づいて、ゲート電圧可変回路部４３がパワー半導体素子３１，３２の特性に合わせたゲート電圧を設定して、導通電流均等化制御を行う。図４Ａの状態では、２つのゲート印加電圧Ｖge１，Ｖge２の差分ΔＶgeＡが徐々に大きくなっている。
このタイミングｔ２以降のゲート印加電圧Ｖge１，Ｖge２の制御により、図４Ｂに示すように、２つの導通電流Ｉ１，Ｉ２が徐々にほぼ等しい値になり、導通電流がほぼ均等になる。
The period from the timing t1 to the timing t2 is a period before the conduction current equalization control is performed, and the gate applied voltages Vge1 and Vge2 are almost the same. When the gate applied voltages Vge1 and Vge2 are the same, the two conduction currents I1 and I2 have different values according to the characteristics of the power semiconductor element.
Here, at timing t2, when the on / off
By controlling the gate applied voltages Vge1 and Vge2 after the timing t2, as shown in FIG. 4B, the two conduction currents I1 and I2 gradually become substantially equal, and the conduction currents become substantially equal.
［３．電力変換装置の制御処理例（例２）］
図５は、本例の電力変換装置の制御処理の別の例（例２）を示すフローチャートである。
図５のフローチャートにおいて、先に説明した例１のフローチャート（図３）と同じ処理や判断については、同一のステップ番号を付し、説明を省略する。
図５の例においては、ステップＳ１３で、ゲート制御量算出部１３が、記憶部４１に記憶されたスイッチング速度情報５１を参照した後、ステップＳ１７に移り、スイッチング素子のゲート電圧を制御する点が、図３のフローチャートと異なる。
[3. Example of control processing of power conversion device (example 2)]
FIG. 5 is a flowchart illustrating another example (example 2) of the control processing of the power conversion device of the present example.
In the flowchart of FIG. 5, the same processes and determinations as those of the flowchart of Example 1 (FIG. 3) described above are denoted by the same step numbers, and description thereof is omitted.
In the example of FIG. 5, the gate control
すなわち、ステップＳ１３で、ゲート制御量算出部１３が、記憶部４１に記憶されたスイッチング速度情報５１を参照した後、ゲート制御量算出部１３は、ステップＳ１７において、それぞれのパワー半導体素子３１，３２を駆動する際の、ゲート電圧を算出する。ここでのゲート電圧は、スイッチング速度を均等化制御するためのゲート電圧値である。そして、この算出したゲート電圧をゲート電圧可変回路部４３に設定することで、それぞれのパワー半導体素子３１，３２のスイッチング速度が等しくなる均等化制御が行われる。
図５のフローチャートに示す例２の制御処理では、ステップＳ１７以外のステップにおいて、図３のフローチャート（例１）と同じ制御処理が行われる。
That is, in step S13, after the gate control
In the control processing of Example 2 shown in the flowchart of FIG. 5, the same control processing as in the flowchart (Example 1) of FIG. 3 is performed in steps other than Step S17.
図６は、図５のフローチャートに示した例２の制御処理を実行した場合の、パワー半導体素子３１，３２の駆動状態の例を示す。図６Ａの縦軸はパワー半導体素子のゲート電圧を示し、図６Ｂの縦軸はパワー半導体素子の導通電流を示し、図６Ａ，Ｂの横軸は時間を示す。図６Ａ，Ｂに示すタイミングｔ０，ｔ１，ｔ２，ｔ３の設定は、例１の図４の特性と同じであり、タイミングｔ０でゲート電圧が上昇し始めて、タイミングｔ１でスイッチング動作がほぼ完了し、タイミングｔ２でオン期間の判別が行われる。
FIG. 6 shows an example of a driving state of the
この図６に示す例では、タイミングｔ０からタイミングｔ２の期間において、ゲート制御量算出部１３での算出に基づいて、ゲート電圧可変回路部４３が素子の特性に合わせたスイッチング速度均等化制御を行っている期間である。このスイッチング速度均等化制御を行っている期間では、図６Ａに示すように、タイミングｔ０からタイミングｔ１の期間における２つのゲート電圧Ｖge１′，Ｖge２′の値に、差分ΔＶge１が生じている。このゲート電圧Ｖge１′，Ｖge２′の値の設定で、図６Ｂに示すように、２つの導通電流Ｉ１′，Ｉ２′の一定時間当たりの変化を示すスイッチング速度ｄｉ／ｄｔが、ほぼ同じに揃うようになる。
In the example shown in FIG. 6, in the period from timing t0 to timing t2, the gate voltage
タイミングｔ１からタイミングｔ２までの期間では、その差分ΔＶge１が生じた状態のゲート印加電圧Ｖge１′，Ｖge２′が維持され、２つの導通電流Ｉ１′，Ｉ２′が異なった値になる。
そして、タイミングｔ２において、オン／オフ期間判別部１２でオン状態が継続していることを判別すると、ゲート制御量算出部１３における算出結果に基づいて、ゲート電圧可変回路部４３が素子の特性に合わせた導通電流均等化制御用のゲート電圧を設定する。図６Ａの状態では、２つのゲート印加電圧Ｖge１′，Ｖge２′の差分ΔＶge２が徐々に大きくなっている。このゲート印加電圧Ｖge１′，Ｖge２′の差分ΔＶge２は、図４Ａに示す差分ΔＶgeＡと同じである。このゲート印加電圧の差分ΔＶge２と上述した差分ΔＶge１とは、ΔＶge２＞ΔＶge１となる。
During the period from the timing t1 to the timing t2, the gate applied voltages Vge1 'and Vge2' in which the difference ΔVge1 is generated are maintained, and the two conduction currents I1 'and I2' have different values.
Then, at the timing t2, when the on / off
このタイミングｔ２以降でのゲート印加電圧Ｖge１′，Ｖge２′の制御により、図６Ｂに示すように、２つの導通電流Ｉ１′，Ｉ２′が徐々にほぼ等しい値になり、導通電流がほぼ均等になる。このタイミングｔ２以降の駆動状態は、図４に示す例１と同じである。 By controlling the gate applied voltages Vge1 'and Vge2' after the timing t2, as shown in FIG. 6B, the two conduction currents I1 'and I2' gradually become substantially the same value, and the conduction currents become substantially equal. . The driving state after the timing t2 is the same as that of the example 1 shown in FIG.
［４．電力変換装置の制御処理例（例３）］
図７は、本例の電力変換装置の制御処理の別の例（例３）を示すフローチャートである。
図７のフローチャートにおいて、先に説明した例１，例２のフローチャート（図３，図５）と同じ処理や判断については、同一のステップ番号を付し、説明を省略する。
図７の例では、ステップＳ１３で、ゲート制御量算出部１３がスイッチング速度情報５１を参照した後、ステップＳ１８に移り、スイッチング素子のゲート電圧の傾きとゲート電圧の双方を制御する点が、図３及び図５のフローチャートと異なる。
[4. Example of control processing of power conversion device (example 3)]
FIG. 7 is a flowchart illustrating another example (Example 3) of the control processing of the power conversion device of the present example.
In the flowchart of FIG. 7, the same processes and determinations as those of the flowcharts of Examples 1 and 2 (FIGS. 3 and 5) described above are denoted by the same step numbers, and description thereof is omitted.
In the example of FIG. 7, after the gate control
すなわち、ステップＳ１３で、ゲート制御量算出部１３がスイッチング速度情報５１を参照した後、ゲート制御量算出部１３は、ステップＳ１８において、それぞれのパワー半導体素子３１，３２を駆動する際の、ゲート電圧の傾きとゲート電圧とを算出する。ここでのゲート電圧の傾きとゲート電圧は、スイッチング速度を均等化制御するためのゲート電圧の傾きとゲート電圧である。そして、この算出したゲート電圧の傾きをゲート電圧傾き可変回路部４２に設定すると共に、算出したゲート電圧をゲート電圧可変回路部４３に設定する。このゲート電圧の傾きの設定と、ゲート電圧値の設定との２つで、それぞれのパワー半導体素子３１，３２のスイッチング速度が等しくなる均等化制御が行われる。
図７のフローチャートに示す例３の制御処理では、ステップＳ１８以外のステップにおいて、図３及び図５のフローチャート（例１，例２）と同じ制御処理が行われる。
That is, after the gate control
In the control processing of Example 3 shown in the flowchart of FIG. 7, in the steps other than Step S18, the same control processing as in the flowcharts (Example 1 and Example 2) of FIGS. 3 and 5 is performed.
この図７のフローチャートによる例３の制御処理を実行した場合には、例１の図４のタイミングｔ０からタイミングｔ２までの制御状態と、例２の図６のタイミングｔ０からタイミングｔ２までの制御状態とを組み合わせた状態になる。すなわち、図４に示すように、ゲート電圧の傾きを可変設定しつつ、図６に示すようにゲート電圧値についても可変設定して、２つの導通電流の変化が均等化する制御を行う。 When the control processing of Example 3 according to the flowchart of FIG. 7 is executed, the control state from the timing t0 to the timing t2 in FIG. 4 of the example 1 and the control state from the timing t0 to the timing t2 of FIG. Will be combined with. That is, as shown in FIG. 4, while the inclination of the gate voltage is variably set, the gate voltage value is also variably set as shown in FIG. 6, and control is performed to equalize changes in the two conduction currents.
これら例１，例２，例３いずれの場合でも、オン状態が所定期間未満でオンとオフを比較的短時間で繰り返す場合（期間Ａ）には、スイッチング速度を均等化する制御が行われ、パワー半導体素子３１，３２のスイッチング時の電流変化特性が均等化できる。また、オン状態が所定期間以上で継続する場合（期間Ｂ）には、ゲート電圧値の制御で、導通電流を均等化する制御が行われ、パワー半導体素子３１，３２の導通電流が均等化できる。
In any of Examples 1, 2, and 3, when the ON state is repeatedly turned on and off for a relatively short time within a predetermined period (period A), control for equalizing the switching speed is performed. The current change characteristics at the time of switching of the
したがって、オン状態が所定期間未満でオンとオフを比較的短時間で繰り返す制御状態と、オン状態が所定期間以上で比較的長く継続する制御状態のいずれであっても、パワー半導体素子の特性の個体差によって生じる電流アンバランスを改善することができる。このため、電力変換装置を製造する際に、素子を選別して特性を揃える作業が不要になり、電力変換装置の製造コストを低減することができる。また、電流アンバランスが改善されることで、パワー半導体素子を並列接続した場合の、それぞれの素子の電流値を制限する必要がなく、信頼性の向上を図ることができる。さらに、電力変換装置としてパワー半導体素子の並列数を増やしても、素子の個体差に起因する不具合が生じることがなく、並列数を増加することができる。 Therefore, in either the control state in which the ON state repeats on and off in a relatively short time within a predetermined time period or the control state in which the ON state continues for a relatively long time after the predetermined time period, the characteristics of the power semiconductor element can be improved. The current imbalance caused by individual differences can be improved. For this reason, when manufacturing a power converter, it is not necessary to select elements and adjust the characteristics, and the manufacturing cost of the power converter can be reduced. In addition, by improving the current imbalance, it is not necessary to limit the current value of each power semiconductor element when the power semiconductor elements are connected in parallel, so that the reliability can be improved. Furthermore, even if the number of parallel power semiconductor elements is increased as a power conversion device, a problem due to individual differences between elements does not occur, and the number of parallel elements can be increased.
また、本例の場合、記憶部４１として、ある１つのゲート電圧におけるスイッチング速度情報５１と、各ゲート電圧におけるオン電圧の情報５２の最小限の特性情報のみを記憶すれば良く、記憶部４１の記憶容量を削減することができる。すなわち、図１に示すように、記憶部４１が記憶するパワー半導体素子の特性マップとして、ゲート電圧値（図１の特性マップの横軸）と、スイッチング速度情報（図１の特性マップの縦軸）とで示される情報を記憶するが、情報５１，５２だけを持てばよい。したがって、記憶部４１の記憶容量を効果的に削減することができる。
Further, in the case of this example, the
［５．電力変換装置の全体構成例］
図８は、本例の電力変換装置の全体構成の例を示す。
この図８に示す電力変換装置は、２組の電力変換ユニット３００−１，３００−２を備え、それぞれの電力変換ユニット３００−１，３００−２には、パワーモジュール３０−１，３０−２が配置される。各パワーモジュール３０−１，３０−２には、２個ずつのパワー半導体素子３１，３３及び３２，３４が配置される。すなわち、一方のパワーモジュール３０−１として、負極側パワー端子１０２と正極側パワー端子１０１との間に、パワー半導体素子３１，３３が接続される。また、他方のパワーモジュール３０−２として、負極側パワー端子１０２と正極側パワー端子１０１との間に、パワー半導体素子３２，３４が接続される。したがって、パワー半導体素子３１，３３と、パワー半導体素子３２，３４とは、並列に接続された状態である。
[5. Example of Overall Configuration of Power Converter]
FIG. 8 shows an example of the overall configuration of the power converter of the present example.
The power conversion device shown in FIG. 8 includes two sets of power conversion units 300-1 and 300-2, and the power conversion units 300-1 and 300-2 include power modules 30-1 and 30-2. Is arranged. In each of the power modules 30-1 and 30-2, two
電力変換ユニット３００−１の２個のパワー半導体素子３１，３３の間と、電力変換ユニット３００−２の２個のパワー半導体素子３２，３４の間には、パワー出力端子１０３に接続されている。正極側パワー端子１０１とパワー出力端子１０３の間に接続されたパワー半導体素子３３，３４は、上アームパワー半導体素子と称され、負極側パワー端子１０２とパワー出力端子１０３の間に接続されたパワー半導体素子３１，３２は、下アームパワー半導体素子と称される。
それぞれのパワー半導体素子３１〜３４のコレクタとエミッタの間には、負荷電流を転流させるためのダイオード３１ａ，３２ａ，３３ａ，３４ａが接続されている。
A
そして、下アームパワー半導体素子３１，３２をスイッチングさせるタイミングと、上アームパワー半導体素子３３，３４をスイッチングさせるタイミングを個別に設定する。すなわち、ゲート信号指令入力端子１１に得られるゲート信号指令に基づいて、下アームパワー半導体素子３１，３２をスイッチングさせるタイミングと、下アームパワー半導体素子３１，３２をスイッチングさせるタイミングを個別に設定する。このようなスイッチングタイミングの設定により、電力変換装置が交流と直流の変換動作が行われる。
Then, the timing for switching the lower arm
各パワー半導体素子３１〜３４は、それぞれ別の駆動回路４０−１〜４０−４により駆動される。図８では、下アームパワー半導体素子３１，３２の駆動回路４０−１，４０−２の構成のみを示すが、上アームパワー半導体素子３３，３４の駆動回路４０−３，４０−４についても、同様の構成である。すなわち、各駆動回路４０−１，４０−２，４０−３，４０−４は、記憶部４１、ゲート電圧傾き可変回路部４２、及びゲート電圧可変回路部４３を備える。これら各駆動回路４０−１，４０−２，４０−３，４０−４には、ゲート制御量算出部１３で記憶情報を参照して算出した制御量の情報が制御部２０から供給され、それぞれのゲート電圧傾き可変回路部４２及びゲート電圧可変回路部４３での制御状態が設定される。このゲート電圧傾き可変回路部４２及びゲート電圧可変回路部４３での制御状態は、図２〜図７で説明したいずれかの例（例１，例２，例３）が設定される。
The
なお、各駆動回路４０−１，４０−２，４０−３，４０−４には、インタフェース部４４が配置され、制御部２０からの指令を、インタフェース部４４を介して受信する。図８では、上アーム側の駆動回路４０−３，４０−４に制御部２０から制御状態の情報を送る経路については図示を省略するが、下アーム側の駆動回路４０−１，４０−２に制御部２０から制御状態の情報を送る経路と同様の構成である。
An
この図８に示す電力変換装置に、既に図１〜図７で説明した制御処理を適用することで、複数のパワー半導体素子の特性の個体差によって生じる電流アンバランスを改善することができるようになる。 By applying the control processing already described with reference to FIGS. 1 to 7 to the power conversion device shown in FIG. 8, a current imbalance caused by individual differences in characteristics of a plurality of power semiconductor elements can be improved. Become.
［６．電力変換装置の変形例（温度補正を行う例）］
図９は、電力変換装置の変形例を示す。図９において、図８に示す電力変換装置と同一の部分には同一の符号を付し、説明を省略する。
図９に示す電力変換装置は、それぞれのパワーモジュール３０−１，３０−２が温度センサ１４を備え、それぞれの温度センサ１４は、各パワーモジュール３０−１，３０−２内の各パワー半導体素子３１〜３４の近傍に配置される。温度センサ１４としては、熱電対、温度センスダイオード、又はサーミスタなどから構成される。
そして、それぞれの温度センサ１４で得た温度を温度検出部１５で測定し、それぞれの温度検出部１５で検出した温度データをゲート制御量算出部１３に供給する。
[6. Modified example of power conversion device (example of performing temperature correction)]
FIG. 9 shows a modification of the power converter. 9, the same components as those of the power converter shown in FIG. 8 are denoted by the same reference numerals, and description thereof will be omitted.
In the power converter shown in FIG. 9, each of the power modules 30-1 and 30-2 includes a
Then, the temperatures obtained by the
さらに、それぞれの記憶部４１には、既に説明したオン電圧や閾値、スイッチング速度などの素子の特性が記憶されると共に、これらのオン電圧や閾値、スイッチング速度などの特性の温度依存性の特性（いわゆる温度特性）が記憶される。
Further, each
そして、ゲート制御量算出部１３が各パワー半導体素子３１〜３４の制御量を算出する際には、それぞれのパワーモジュール３０−１，３０−２に搭載された温度センサ１４が検出した温度に応じて補正する。すなわち、ゲート電圧傾き可変回路部４２により電圧が変化する際の傾きを個別に可変設定する際の制御量は、各パワー半導体素子３１〜３４に対応した温度センサ１４が検出した温度により補正される。また、ゲート電圧可変回路部４３によりゲート電圧を個別に可変設定する際の制御量についても、温度センサ１４が検出した温度により補正される。
When the gate control
一般的に、パワー半導体素子の動作時の発熱によりパワー半導体素子のオン電圧特性は変化する。したがって、並列接続されたパワー半導体素子同士に温度差が生じると、オン電圧特性がずれる。ここで、それぞれの温度センサ１４が検出したパワー半導体素子３１〜３４の温度に応じて、ゲート印加電圧やゲート電圧の傾きを変化させることで、オン電圧特性の温度によるずれを補正した上で、各パワー半導体素子の個体差を補正できるようになる。したがって、図９に示す電力変換装置によると、温度による特性のずれを補正した上で、パワー半導体素子の特性の個体差により生じる電流アンバランスを改善することができる。
Generally, on-voltage characteristics of a power semiconductor element change due to heat generated during operation of the power semiconductor element. Therefore, if a temperature difference occurs between the power semiconductor elements connected in parallel, the on-voltage characteristics shift. Here, by changing the gate applied voltage or the slope of the gate voltage in accordance with the temperature of the
［７．その他の変形例］
なお、上述した実施の形態例では、２個（２組）のパワー半導体素子が並列接続した構成としたが、パワー半導体素子の並列数をｎ個（ｎは３以上の整数）に増やした場合に適用してもよい。
[7. Other Modifications]
In the above-described embodiment, two (two sets) of power semiconductor elements are connected in parallel. However, when the number of parallel power semiconductor elements is increased to n (n is an integer of 3 or more). May be applied.
なお、図４や図６に示す制御例では、スイッチング速度の均等化制御と導通電流の均等化制御の内で、スイッチング速度の均等化制御については、オン状態が継続する期間がいずれの場合でも行う状態になっている。これに対して、オン状態が継続する期間が所定期間以上であるとき、オン状態が継続する期間が所定期間未満となるまで、スイッチング速度の均等化制御は行わないようにして、２つの均等化制御が期間Ａと期間Ｂで完全に切り替わるようにしてもよい。あるいは、図４や図６に示す制御例のように、スイッチング速度の均等化制御を常時行い、導通電流の均等化制御のみを、期間Ａと期間Ｂとで切り替えるようにしてもよい。 In the control examples shown in FIG. 4 and FIG. 6, among the equalization control of the switching speed and the equalization control of the conduction current, in the equalization control of the switching speed, the period in which the ON state continues is any case. It is in a state to perform. On the other hand, when the period during which the ON state continues is equal to or longer than the predetermined period, the switching speed equalization control is not performed until the period during which the ON state continues is shorter than the predetermined period. The control may be completely switched between the period A and the period B. Alternatively, as in the control examples shown in FIG. 4 and FIG. 6, equalizing control of the switching speed is always performed, and only equalizing control of the conduction current is switched between the period A and the period B.
また、図１に示す構成においては、各駆動回路４０−１，４０−２が、それぞれの素子の情報を記憶した記憶部４１を備えるようにした。これに対して、制御部２０側が、電力変換装置内の全てのパワー半導体素子３１，３２の個々の情報を記憶する記憶部を備えて、この制御部２０側の記憶部の記憶情報に基づいて電圧の傾きや電圧値を制御するようにしてもよい。
Further, in the configuration shown in FIG. 1, each of the drive circuits 40-1 and 40-2 is provided with a
また、本発明は上記した実施の形態例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態例の構成の一部を他の実施の形態例や変形例の構成に置き換えることが可能であり、また、ある実施の形態例の構成に他の実施の形態例や変形例の構成に置き換えることも可能である。また、実施の形態例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
また、上記の各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能などは、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の記録装置、または、ＩＣカード、ＳＤカード、ＤＶＤ等の記録媒体に置くことができる。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
Further, the present invention is not limited to the above-described embodiment, but includes various modifications. For example, the above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described above. In addition, a part of the configuration of one embodiment can be replaced with the configuration of another embodiment or a modification, and the configuration of one embodiment can be replaced with the configuration of another embodiment or a modification. It is also possible to substitute the configuration of the example. Further, with respect to a part of the configuration of the embodiment, it is possible to add, delete, or replace another configuration.
In addition, each of the above-described configurations, functions, processing units, processing means, and the like may be partially or entirely realized by hardware, for example, by designing an integrated circuit. In addition, the above-described configurations, functions, and the like may be implemented by software by a processor interpreting and executing a program that implements each function. Information such as a program, a table, and a file for realizing each function can be stored in a memory, a recording device such as a hard disk and an SSD (Solid State Drive), or a recording medium such as an IC card, an SD card, and a DVD.
In addition, control lines and information lines are shown as necessary for the description, and do not necessarily indicate all control lines and information lines on a product. In fact, it can be considered that almost all components are connected to each other.
１１…ゲート信号指令入力端子、１２…オン／オフ期間判別部、１３…ゲート制御量算出部、１４…温度センサ、１５…温度検出部、２０…制御部、３０−１，３０−２…パワーモジュール、３１，３２，３３，３４…パワー半導体素子、３１ａ，３２ａ，３３ａ，３４ａ…ダイオード、４０−１，４０−２，４０−３，４０−４…駆動回路、４１…記憶部、４２…ゲート傾き可変回路部、４３…ゲート電圧可変回路部、４４…インタフェース部、５１…スイッチング速度情報、５２…オン電圧情報、１０１…正極側パワー端子、１０２…負極側パワー端子、１０３…パワー出力端子、３００−１，３００−２…電力変換ユニット 11 gate signal command input terminal, 12 on / off period discriminating unit, 13 gate control amount calculating unit, 14 temperature sensor, 15 temperature detecting unit, 20 control unit, 30-1, 30-2 power Module, 31, 32, 33, 34 power semiconductor element, 31a, 32a, 33a, 34a diode, 40-1, 40-2, 40-3, 40-4 drive circuit, 41 storage unit, 42 Gate inclination variable circuit section, 43 gate voltage variable circuit section, 44 interface section, 51 switching speed information, 52 on-voltage information, 101 positive power terminal, 102 negative power terminal, 103 power output terminal , 300-1, 300-2 ... power conversion unit
Claims (9)
前記パワー半導体素子のゲート信号のオン状態が持続する時間を判別する判別部と、
それぞれの前記パワー半導体素子の電力変換素子特性を記憶する記憶部と、
前記記憶部に記憶された電力変換素子特性に基づいて、それぞれの前記パワー半導体素子のスイッチング速度の均等化制御を行うと共に、前記判別部が所定時間以上オン状態が持続することを判別した場合に、前記記憶部に記憶された電力変換素子特性に基づいて、それぞれの前記パワー半導体素子の導通電流の均等化制御を行う制御部とを備えた
電力変換装置。 In a power converter in which a plurality of power semiconductor elements are connected in parallel,
A determining unit configured to determine a time during which the ON state of the gate signal of the power semiconductor element is maintained;
A storage unit for storing power conversion element characteristics of each of the power semiconductor elements,
Based on the power conversion element characteristics stored in the storage unit, while performing equalization control of the switching speed of each of the power semiconductor elements, when the determination unit determines that the ON state is maintained for a predetermined time or more And a control unit for performing equalization control of the conduction current of each of the power semiconductor elements based on the power conversion element characteristics stored in the storage unit.
請求項１に記載の電力変換装置。 The control unit, when the duration of the ON state determined by the determination unit is less than the predetermined time, the slope when the gate voltage of the power semiconductor element changes, the power conversion stored in the storage unit. The power converter according to claim 1, wherein the power converter is variably set based on element characteristics to perform equalization control of the switching speed of the power semiconductor element.
請求項１に記載の電力変換装置。 When the duration of the ON state determined by the determination unit is less than the predetermined time, the control unit determines a gate applied voltage value of the power semiconductor element based on a power conversion element characteristic stored in the storage unit. The power conversion device according to claim 1, wherein the power semiconductor device is variably set to perform equalization control of a switching speed of the power semiconductor element.
請求項１に記載の電力変換装置。 The control unit, when the duration of the ON state determined by the determination unit is less than the predetermined time, the slope when the gate voltage of the power semiconductor device changes and the gate applied voltage value, the storage unit. The power conversion device according to claim 1, wherein the power conversion device performs variable control based on the power conversion element characteristics stored in the power semiconductor device to perform equalization control of the switching speed of the power semiconductor element.
請求項１に記載の電力変換装置。 The control unit, when the determination unit determines that the ON state is continued for a predetermined time or more, the gate applied voltage value of the power semiconductor device, based on the power conversion element characteristics stored in the storage unit. The power conversion device according to claim 1, wherein the power conversion device is variably set to perform equalization control of a conduction current of the power semiconductor element.
請求項１に記載の電力変換装置。 The control unit variably sets at least one of a slope when a gate voltage of the power semiconductor element changes and a gate voltage value of the power semiconductor element to perform equalization control of a switching speed of the power semiconductor element. When the determination unit determines that the ON state is maintained for a predetermined time or more, the gate application voltage value of the power semiconductor element is variably set based on the power conversion element characteristics stored in the storage unit. The power converter according to claim 1, wherein equalization control of the conduction current of the power semiconductor element is performed.
前記制御部は、前記記憶部に記憶されたスイッチング速度情報に基づいて、それぞれの前記パワー半導体素子のスイッチング速度の均等化制御を行うと共に、前記記憶部に記憶されたオン電圧の情報に基づいて、それぞれの前記パワー半導体素子の導通電流の均等化制御を行う
請求項１に記載の電力変換装置。 The storage unit stores switching speed information at a specific gate voltage and information of on-voltage at a plurality of gate voltages,
The control unit performs equalization control of the switching speed of each of the power semiconductor elements based on the switching speed information stored in the storage unit, and based on the on-voltage information stored in the storage unit. The power converter according to claim 1, wherein control is performed to equalize conduction currents of the respective power semiconductor elements.
前記制御部は、それぞれの前記温度センサが検出した温度と前記記憶部に記憶された温度特性とに応じて、それぞれの前記パワー半導体素子のスイッチング速度の均等化制御状態と、それぞれの前記パワー半導体素子の導通電流の均等化制御状態を制御するようにした
請求項１〜７のいずれか１項に記載の電力変換装置。 Along with a temperature sensor for detecting the temperature of each of the power semiconductor elements, each of the storage units stores a temperature characteristic of the power semiconductor element,
The control unit controls the equalization of the switching speed of each of the power semiconductor elements according to the temperature detected by each of the temperature sensors and the temperature characteristic stored in the storage unit; The power converter according to any one of claims 1 to 7, wherein an equalization control state of the conduction current of the element is controlled.
前記パワー半導体素子のゲート信号のオン状態が持続する時間を判別する判別処理と、
それぞれの前記パワー半導体素子の電力変換素子特性に基づいて、それぞれの前記パワー半導体素子のスイッチング速度の均等化制御を行う均等化制御処理と、
前記判別処理で所定時間以上オン状態が持続することを判別した場合に、それぞれの前記パワー半導体素子の電力変換素子特性に基づいて、それぞれの前記パワー半導体素子の導通電流の均等化制御処理とを行う
パワー半導体素子制御方法。 When performing power conversion with a plurality of power semiconductor elements connected in parallel,
A determining process of determining a time during which the ON state of the gate signal of the power semiconductor element is maintained;
An equalization control process for performing equalization control of the switching speed of each of the power semiconductor elements based on the power conversion element characteristics of each of the power semiconductor elements;
When it is determined that the ON state continues for a predetermined time or more in the determination processing, based on the power conversion element characteristics of each of the power semiconductor elements, equalization control processing of the conduction current of each of the power semiconductor elements. Perform power semiconductor element control method.
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