JP6628544B2 - 配線基板の製造方法 - Google Patents

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Description

本発明は、配線基板の製造方法に関する。
パーソナルコンピュータやスマートフォン等の電子機器には様々な配線基板が使用される。なかでも、ビルドアップ法により製造された多層配線基板は、配線密度が高く電子機器の高性能化に資することができる。
その多層配線基板においては配線層と絶縁層とが交互に積層されているが、多層配線基板の薄型化には絶縁層を薄くするのが好ましい。また、複数の絶縁層のうちの一層をキャパシタ用の誘電体層として使用する場合もある。この場合には誘電体層を薄くすることでそのキャパシタの静電容量を高めることができる。
特開２００４−２３５３２３号公報 特開２００５−４４８３３号公報 国際公開第２００６／０１６５８９号パンフレット 特開２００６−１７３５４４号公報 特開２００４−１４０２５４号公報 特開２００７−１２３７９７号公報 特開２０１２−３３９６８号公報
しかしながら、様々な理由によって、実際に誘電体層を薄くするのは難しい。
例えば、誘電体層としてガラス繊維にエポキシ樹脂を含浸させたプリプレグを使用する場合には、ガラス繊維自体の太さが誘電体層の薄厚化を阻む要因となり、３０μm以下の厚さの誘電体層を形成するのが難しい。
また、ガラス繊維を含まないエポキシ樹脂を誘電体層として使用する場合であっても、下地の配線層の表面が粗い場合には、十分な厚さに誘電体層を形成しなければ上下の配線層同士を誘電体層で絶縁するのが難しくなる。例えば、めっき法で形成された配線層は、結晶粒に起因してその表面粗さが０．３μmよりも大きくなる。そのため、安全を見込んで誘電体層を１０μmよりも厚く形成しないと、上下に隣接する配線層同士を誘電体層で絶縁できないおそれがある。
開示の技術は、上記に鑑みてなされたものであって、薄い誘電体層を備えた配線基板の製造方法を提供することを目的とする。
以下の開示の一観点によれば、第１の導体層、無機誘電体層、及び第２の導体層が順に積層された積層シートのうち、前記第１の導体層をパターニングして複数の領域に分割された第１の導体パターンにする工程と、支持基板の表面に設けられた樹脂層に、前記積層シートの前記第１の導体パターン側を貼付する工程と、前記積層シートを貼付した後、前記積層シートの前記第２の導体層をパターニングして複数の領域に分割されていない第２の導体パターンにする工程と、前記第２の導体パターンを形成した後、前記支持基板から前記積層シートを剥離する工程と、を有し、前記第２の導体パターンは、前記第１の導体パターンよりもヤング率が高い配線基板の製造方法が提供される。
また、その開示の他の観点によれば、第１の導体層、無機誘電体層、及び第２の導体層が順に積層された積層シートのうち、前記第１の導体層をパターニングして第１の導体パターンにする工程と、支持基板の表面に設けられた樹脂層に、前記積層シートの前記第１の導体パターン側を貼付する工程と、前記積層シートを貼付した後、前記積層シートの前記第２の導体層をパターニングして第２の導体パターンにする工程と、前記第２の導体パターンの上に第１の絶縁層を形成する工程と、前記第１の導体パターンの上の前記第１の絶縁層と前記無機誘電体層とに第１のビアホールを形成する工程と、前記第１のビアホールに、前記第１の導体パターンに接続された第１のビア導電体を形成する工程と、前記第１のビア導電体を形成した後、前記支持基板から前記積層シートを剥離する工程と、前記支持基板から前記積層シートを剥離した後、前記第１の導体パターンの上に第２の絶縁層を形成する工程と、前記第２の導体パターンの上の前記第２の絶縁層と前記無機誘電体層とに第３のビアホールを形成する工程と、前記第３のビアホールに、前記第２の導体パターンに接続された第３のビア導電体を形成する工程と、を有する配線基板の製造方法が提供される。
以下の開示によれば、積層シートが薄い場合であっても、支持基板に貼付された積層シートの平坦性が良好となるため、積層シートの第２の導体層を容易にパターニングすることができ、薄い無機誘電体層を備えた配線基板を提供することができる。
図１（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その２）である。 図３（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その３）である。 図４（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その４）である。 図５（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その５）である。 図６（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その６）である。 図７（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その７）である。 図８（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その８）である。 図９（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その９）である。 図１０（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その１０）である。 図１１（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その１１）である。 図１２（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その１２）である。 図１３（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その１３）である。 図１４（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中の断面図（その１４）である。 図１５は、第１実施形態に係る配線基板の製造途中の断面図（その１５）である。 図１６（ａ）、（ｂ）は、第１実施形態に係る配線基板の製造途中における積層シートの全体平面図である。 図１７は、第１実施形態に係る配線基板の製造途中における無機誘電体層の全体平面図である。 図１８は、第１実施形態に係る配線基板の使用例について示す断面図である。 図１９は、第１実施形態に係る配線基板の他の使用例について示す断面図である。 図２０は、第２実施形態に係る配線基板の断面図である。 図２１は、第３実施形態に係る配線基板の断面図である。
本実施形態に係る配線基板の製造方法について、添付図面を参照しながら説明する。
（第１実施形態）
図１〜図１５は、本実施形態に係る配線基板の製造途中の断面図である。
まず、図１（ａ）に示すように、第１の導体層２と第２の導体層４とで無機誘電体層３が挟まれた積層シート１を作製する。
その積層シート１の第２の導体層４は金属箔であり、この例では厚さが０．２８μm程度のニッケル箔を第２の導体層４として形成する。その第２の導体層４の表面４ｘは鏡面研磨されており、その表面粗さは０．１μmよりも小さく、表面粗さが０．３μmよりも大きいめっき膜よりも表面の平坦性が良好である。
そして、無機誘電体層３は、第２の導体層４の上にスパッタ法で形成されたチタン酸バリウム（BaTiO3）層である。また、第１の導体層２は、無機誘電体層３の上にスパッタ法で形成された厚さが１８μm程度の銅層である。
上記のように第２の導体層４の表面粗さが０．１μmよりも小さいため、無機誘電体層３の厚さを０．５μm〜２μm程度に薄くしても、第２の導体層４の表面の凹凸に起因して第２の導体層４と第１の導体層２とが電気的に短絡するおそれが少ない。そこで、この例では無機誘電体層３の厚さを０．９μ程度に薄くする。
また、第１の導体層２と第２の導体層４の材料を共に銅にするのではなく、この例のように第２の導体層４の材料としてニッケルを採用することで、これらの導体層２、４に挟まれた無機誘電体層３が積層シート１の製造途中に割れるのを防止できることが判明した。
なお、無機誘電体層３は、後述のように配線基板のキャパシタ誘電体層として機能するものであり、その材料は上記のチタン酸バリウムに限定されない。
チタン酸バリウムに代えて、チタン酸ストロンチウム（SrTiO3）、及びチタン酸ジルコン酸鉛（PZT）、チタン酸ジルコン酸ランタン鉛（PLZT）のいずれかを無機誘電体層３の材料として用いてもよい。また、チタン酸ジルコン酸ニオブ鉛（PNZT）、チタン酸ジルコン酸カルシウム鉛（PCZT）、チタン酸ジルコン酸ストロンチウム鉛（PSZT）、及び酸化タンタル（TaO3、Ta2O5）のいずれかを無機誘電体層３の材料としてもよい。
このようにスパッタ法で形成した薄い無機誘電体層３が各導体層２、４で挟まれた構造の積層シート１は、TFC(Thin Film Capacitor)とも呼ばれる。
次いで、図１（ｂ）に示すように、第１の導体層２をパターニングすることにより第１の導体パターン２ａを形成する。このパターニングは、不図示のレジストをマスクにしながら、塩化銅水溶液をエッチング液とするウエットエッチングにより第１の導体層２をエッチングすることで行われ、そのエッチングの終了後にレジストは除去される。
次に、図２（ａ）に示すように、上記の積層シート１とは別に、コア基材１１を用意する。
コア基材１１は、例えば、ガラス繊維にエポキシ樹脂を含浸させた厚さが０．３mm〜９．４mmの樹脂基材であって、その上には未硬化の第１の樹脂層１２としてエポキシ樹脂層が５μm〜１００μmの厚さに設けられる。
そして、その第１の樹脂層１２の上方に第１の金属箔１３として厚さが約１８μmの銅箔を配すると共に、更にその上方に第２の金属箔１４として厚さが約３５μmの銅箔を配する。
なお、第２の金属箔１４は、その平面サイズが第１の金属箔１３のそれよりも大きく、第１の金属箔１３よりも１cm程度はみ出る。
次いで、図２（ｂ）に示すように、真空中で第１の金属箔１３と第２の金属箔１４の各々を第１の樹脂層１２に押し付けながら、第１の樹脂層１２を１８０℃程度の温度に加熱して熱硬化する。
このとき、上記のように第２の金属箔１４の平面サイズを第１の金属箔１３のそれよりも大きくしたことで、第２の金属箔１４はその縁部１４ａが第１の樹脂層１２に接着する。
一方、縁部１４ａよりも中央寄りの第２の金属箔１４は、第１の金属箔１３との間で空気が排除された状態となっており、大気圧によって第１の金属箔１３と密着するようになる。
ここまでの工程により、コア基材１１の上に第１の金属箔１３と第２の金属箔１４とを順に貼付してなる第１の支持基板１５が得られる。
続いて、図３（ａ）に示すように、第２の金属箔１４の上に厚さが５μm〜１００μm程度の未硬化の樹脂シートを貼付し、その樹脂シートを第２の樹脂層１６とする。
本実施形態では、その第２の樹脂層１６の材料として、熱硬化性のエポキシ樹脂に無機フィラーとしてシリカフィラーを混練したものを使用する。
そして、図３（ｂ）に示すように、前述の積層シート１を再び用意し、その積層シート１の第１の導体パターン２ａ側を第２の樹脂層１６に向ける。
また、その積層シート１の周囲に、積層シート１と同程度の厚さの銅箔を加工して得られた枠１９を配する。
次に、図４（ａ）に示すように、１００℃程度の温度で第２の樹脂層１６を軟化させながら、真空中において治具１００の平坦面で積層シート１と枠１９とを第２の樹脂層１６に押し付ける。
これにより、軟化した第２の樹脂層１６に第１の導体パターン２ａが埋め込まれるため、積層シート１の第１の導体パターン２ａ側が第２の樹脂層１６に貼付される。
また、積層シート１の周囲に枠１９を配したことで、治具１００から作用する力が積層シート１の角部Eに集中するのが抑制され、その角部Eが第２の樹脂層１６を突き抜けてしまうのを防止できる。
その後に、１７０℃〜１８０℃程度の温度で第２の樹脂層１６を４０分〜８０分程度加熱することにより、第２の樹脂層１６を熱硬化する。
ここで、第１の支持基板１５は積層シート１よりも厚くて硬いため、このように第１の支持基板１５に積層シート１を貼付することで、積層シート１の平坦性が良好となる。
続いて、図４（ｂ）に示すように、第２の導体層４の上に電解めっき法により銅層を５μm〜３５μm程度の厚さに形成し、その銅層を第３の導体層１７とする。
更に、図５（ａ）に示すように、第２の導体層４と第３の導体層１７の各々をパターニングし、パターニング後の第２の導体層４を第２の導体パターン４ａとする。
このパターニングは、不図示のドライフィルムレジストをマスクにしながら各導体層４、１７をウエットエッチングすることにより行われ、ウエットエッチングの終了後にそのドライフィルムレジストは除去される。
前述のように第２の導体層４がニッケル箔であり、第３の導体層１７が銅層の場合には、このウエットエッチングで使用し得るエッチングとしては塩化銅水溶液がある。そのエッチング液に無機誘電体層３は溶解しないので、本工程を行っても無機誘電体層３はパターニングされない。
ここまでの工程により、各導体パターン２ａ、４ａとこれらに挟まれた無機誘電体層３とを備えたキャパシタQの基本構造を得る。
そのキャパシタQにおいては、各導体パターン２ａ、４ａが電極として機能すると共に、無機誘電体層３がキャパシタ誘電体層として機能する。その無機誘電体層３はスパッタ法により０．９μm程度の薄い厚さに形成されているため、キャパシタQの静電容量を高めることができる。
しかも、第１の支持基板１５によって積層シート１の平坦性が良好となっているため、本工程において第２の導体層４をパターニングするのが容易となる。
図１６（ａ）は、本工程を終了した後の積層シート１を第１の導体パターン２ａ側から見た場合の全体平面図である。
なお、図１６（ａ）においては、第１の導体パターン２ａの細部については省略してある。
図１６（ａ）に示すように、この例では第１の導体パターン２ａを複数の領域A〜Dに分割する。なお、これらの領域A〜Dにおいて隣接する二つの領域の境界部分には第１の導電パターン２ａは存在せず、各領域A〜Dのそれぞれの第１の導体パターン２ａは電気的に分離される。
後述のように、第１の導体パターン２ａは、半導体素子やマザーボードの電源端子と電気的に接続される。そのため、このように第１の導体パターン２ａを複数の領域A〜Dに分割すると、各領域A〜Dに異なる大きさの電源電圧を与えることができ、複数種類の電源電圧で駆動する半導体素子やマザーボードを使用することができるようになる。
一方、図１６（ｂ）は、本工程を終了した後の積層シート１を第２の導体パターン４ａ側から見た場合の全体平面図である。
なお、図１６（ｂ）においては、第２の導体パターン４ａの細部については省略してある。
図１６（ｂ）に示すように、前述の第１の導体パターン２ａとは異なり、第２の導体パターン４ａは複数の領域に分割されていない。
後述のように、第２の導体パターン４ａは、半導体素子やマザーボードのグランド端子と電気的に接続される。そのため、第１の導体パターン２ａのように電源ごとに第２の導体パターン４ａを分割する必要はなく、この例のように第２の導体パターン４ａを分割せずに全ての電源に共通にし得る。
特に、第１の導体パターン２ａの銅よりもヤング率が高いニッケルを材料とする第２の導体パターン４ａをこのように分割しないことで積層シート１が応力によって変形し難くなり、完成後の基板の平坦性が良好となる。
次いで、図５（ｂ）に示すように、第２の導体パターン４ａの上にエポキシの樹脂シートを貼付し、その樹脂シートを熱硬化して第１の絶縁層２０とする。
銅を材料とする第３の導体層１７は、第２の導体パターン４ａを低抵抗化するだけでなく、第１の絶縁層２０と第２の導体パターン４ａとの密着力を向上させる役割も担う。
なお、密着力の向上や低抵抗化が不要な場合は第３の導体層１７を省いてもよい。
その後、レーザ加工により第１の絶縁層２０に第１のビアホール２０ａと第２のビアホール２０ｂとを形成する。
これらのビアホール２０ａ、２０ｂのうち、第１のビアホール２０ａは、第１の導体パターン２ａの上であって第２の導体パターン４ａが存在しない第１の領域Iに形成され、その第１のビアホール２０ａの底には無機誘電体層３が表出する。
一方、第２のビアホール２０ｂは、第２の導体パターン４ａが存在する第２の領域IIに形成され、その第２のビアホール２０ｂの底に第３の導体層１７が表出する。
なお、本工程においては、レーザの出力を調節することにより、無機誘電体層３や第２の導体パターン４ａがレーザで開口しないようにする。
次に、図６（ａ）に示すように、塩酸をエッチング液として使用するウエットエッチングにより、第１のビアホール２０ａの下の無機誘電体層３をエッチングして除去し、第１のビアホール２０ａの底に第１の導体パターン２ａを表出させる。
なお、図５（ｂ）の工程においてレーザで第１のビアホール２０ａを形成するのと同時に、第１のビアホール２０ａの下の無機誘電体層３をレーザで除去することも考えられる。但し、樹脂を材料とする第１の絶縁層２０をレーザで加工する場合と比較して、無機材料である無機誘電体層３をレーザで加工するにはそのレーザの出力を高めなければならず、高出力のレーザで第１のビアホール２０ａが変形するおそれがある。
よって、第１のビアホール２０ａの変形を防止するには、本実施形態のようにウエットエッチングにより無機誘電体層３を開口するのが好ましい。
図１７は、本工程を終了した後の積層シート１の無機誘電体層３の全体平面図である。
図１７に示すように、無機誘電体層３は、第１のビアホール２０ａを除いて積層シート１の全面に形成されている。
続いて、図６（ｂ）に示すように、第１の絶縁層２０の上と、各ビアホール２０ａ、２０ｂの内面とに無電解銅めっき膜２５を０．１μm〜３μm程度の厚さに形成する。
次に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
まず、無電解銅めっき膜２５（図６（ｂ））の上に不図示のドライレジストフィルムを貼付し、そのドライフィルムレジストで覆われていない部分の無電解銅めっき膜２５上に電解銅めっき膜を成長させ、その電解銅めっき膜で各ビアホール２０ａ、２０ｂを埋め込む。
その後、ドライフィルムレジストを剥離し、更に無電解銅めっき膜２５をウエットエッチングする。これにより、第１及び第２のビアホール２０ａ、２０ｂの各々に第１及び第２のビア導電体２６ａ、２６ｂを形成すると共に、第１の絶縁層２０の上に第１の配線層２６ｘを形成する。
このような配線とビア導電体の形成方法はセミアディティブ法と呼ばれる。
ここで、上記の第２のビア導電体２６ｂは第２の導体パターン４ａと電気的に接続されるのに対し、第１のビア導電体２６ａは第２の導体パターン４ａを飛び越えてその下の第１の導体パターン２ａに接続される。このように一層飛び越えて接続されるビア導電体のことをスキップビアと言う場合もある。
スキップビアの構造を採用することで、キャパシタQの両極を簡単に第１の絶縁層２０の表面側に引き出すことができる。
特に、積層シート１は厚さが薄いためドリル加工で深さをコントロールしながら貫通孔を形成するのが難しく、その貫通孔でキャパシタQの両極を同じ面側に引き出すのが極めて困難なため、このようにレーザ加工でスキップビアの構造を形成する実益が特に高い。
なお、上記の第２のビア導電体２６ｂは第３の導体層１７を介して第２の導体パターン４ａと電気的に接続されるが、第３の導体層１７を省く場合には第２の導体パターンと第２のビア導電体２６ｂとが直接接続されることになる。
その後、図７（ｂ）に示すように、上記した第１の絶縁層２０と第１の配線層２６ｘとを複数層形成するビルドアップ法により、各ビア導電体２６ａ、２６ｂの上に第１の多層配線層３１を形成する。
第１の多層配線層３１における配線層の層数は特に限定されないが、この例では５層とする。
次いで、図８（ａ）に示すように、第１の多層配線層３１の最上層に印刷法で第１のソルダレジスト層３２を形成する。なお、最上層の第１の配線層２６ｘの一部はその第１のソルダレジスト層３２で覆われずに露出する。
その後、図８（ｂ）に示すように、上記のようにして第１の多層配線層３１が形成された第１の支持基板１５の縁部を第１の切断線C1に沿って切断する。
第１の切断線C1は、第１の支持基板１５の縁部において、第２の金属箔１４が第１の樹脂層１２と接着している部分よりも内側を通るように設定される。これにより、切断後の第２の金属箔１４は、大気圧によって第１の金属箔１３と密着しているだけの状態となり、外力によって第１の金属箔１３から簡単に剥がせるようになる。
そして、図９（ａ）に示すように、第１の金属箔１３から第２の金属箔１４を剥がすことにより、積層シート１と第１の多層配線層３１とを第１の支持基板１５から剥離する。
なお、その第１の支持基板１５を形成していた第２の金属箔１４は、第２の樹脂層１６の接着力によって積層シート１側に移る。
そして、図９（ｂ）に示すように、例えば塩化銅水溶液をエッチング液として使用しながら、積層シート１側に移った第２の金属箔１４をウエットエッチングにより除去し、第２の樹脂層１６の表面１６ａを表出させる。
次に、図１０（ａ）に示す工程について説明する。
まず、コア基材３５の上に銅箔３６と第３の樹脂層３７とがこの順に形成された第２の支持基板３８を用意する。
そのコア基材３５は、例えば、ガラス繊維にエポキシ樹脂を含浸させた厚さが０．３mm〜９．４mmの樹脂基材であって、前述の第１の多層配線層３１よりも厚い。また、第３の樹脂層３７は、例えば厚さが５μm〜１００μmの未硬化のエポキシ樹脂層である。
そして、この第２の支持基板３８の上方に金属箔３９として厚さが５μm〜３５μm程度の銅箔を配すると共に、更にその上方に第１の多層配線層３１を配する。
なお、金属箔３９の平面サイズは第１の多層配線層３１のそれよりも小さく、この例では第１の多層配線３１の外周側面から１cm程度後退した位置に金属箔３９の端部が位置する。
次いで、図１０（ｂ）に示すように、真空中で１００℃程度の温度で第３の樹脂層３７を軟化させながら、第１の多層配線基板３１と金属箔３９とを第３の樹脂層３７に押し当てることにより、第３の樹脂層３７に金属箔３９を接着する。
ここで、この例では金属箔３９の平面サイズを第１の多層配線層３１のそれよりも小さくしたため、第２の支持基板３８の縁部においては第１のソルダレジスト層３２が第３の樹脂層３７に接着するようになる。
一方、第２の支持基板３８の中央寄りの部分においては、第１の多層配線層３１と金属箔３９の間の空気が排除されているため、大気圧によって金属箔３９に第１の多層配線層３１が密着するようになる。
更に、第２の支持基板３８は第１の多層配線層３１よりも厚くて硬いため、このように第２の支持基板３８に第１の多層配線層３１を貼付することで、第１の多層配線層３１の平坦性が良好となる。
これにより、後続の工程でその第１の多層配線層３１の上に様々な膜を形成したりその膜をパターニングしたりするのが容易となる。
続いて、図１１（ａ）に示すように、第２の樹脂層１６の上に被覆層４３として熱硬化性のエポキシ樹脂の樹脂シートを貼付し、第２の樹脂層１６と被覆層４３とを第２の絶縁層４４とする。
なお、被覆層４３には、エポキシ樹脂だけでなく無機フィラーとしてシリカフィラーも含まれる。また、被覆層４３の厚さは例えば１０μmである。
そして、１７０℃程度の温度で被覆層４３を１時間程度加熱することにより、被覆層４３を途中まで硬化させる。このように樹脂全体を完全に硬化せずに硬化途中の状態にする処理は仮キュアとも呼ばれる。
その後に、強アルカリ溶液で被覆層４３の表層部分をエッチングすることにより、その表層部分に含まれていたシリカフィラーを強アルカリ溶液中に溶出させて、そのシリカフィラーに起因した凹凸を被覆層４３の表面４３ｘに形成する。
この処理はデスミア処理と呼ばれる。
被覆層４３を形成せずにその下の第２の樹脂層１６に対してデスミア処理を行うことも考えらえる。但し、第２の樹脂層１６は、既に図４（ａ）の工程で完全に熱硬化してしまっているため強アルカリ溶液で溶かすのが難しく、その表面に凹凸を形成するのが困難である。よって、本実施形態のように第２の樹脂層１６の上に被覆層４３を形成し、完全に熱硬化していない被覆層４３に対してデスミア処理を行うのが好ましい。
そして、このようにデスミア処理を行った後に、１８０℃程度の温度で被覆層４３を１時間程度加熱することにより、被覆層４３を完全に熱硬化する。
続いて、図１１（ｂ）に示すように、レーザ加工により第２の絶縁層４４に第３のビアホール４４ａと第４のビアホール４４ｂとを形成する。
これらのビアホール４４ａ、４４ｂのうち、第３のビアホール４４ａは、第２の導体パターン４ａの上であって第１の導体パターン２ａが存在しない第３の領域IIIに形成され、その第３のビアホール４４ａの底には無機誘電体層３が表出する。
一方、第４のビアホール４４ｂは、第１の導体パターン２ａが存在する第４の領域IVに形成され、その第４のビアホール４４ｂの底に第１の導体パターン２ａが表出する。
なお、本工程においては、レーザの出力を調節することにより、無機誘電体層３や第１の導体パターン２ａがレーザで開口しないようにする。
次に、図１２（ａ）に示すように、塩酸をエッチング液として使用しながら、第３のビアホール４４ａの下の無機誘電体層３をウエットエッチングして除去し、第３のビアホール４４ａの底に第２の導体パターン４ａを表出させる。
図６（ａ）の工程で説明したように、このようにウエットエッチングで無機誘電体層３を開口することで、レーザで開口する場合のように第３のビアホール４４ａの形状が変形するのを防止することができる。
そして、図１２（ｂ）に示すように、セミアディティブ法を用いることにより、第３及び第４のビアホール４４ａ、４４ｂの各々に、第３及び第４のビア導電体４６ａ、４６ｂを形成すると共に、第２の絶縁層４４の上に第２の配線層４６ｘを形成する。
図６（ｂ）〜図７（ａ）の工程と同様に、各ビア導電体４６ａ、４６ｂと第２の配線層４６ｘは、無電解銅めっき膜とその上に成長した電解銅めっき膜により形成される。
ここで、上記の第４のビア導電体４６ｂは第１の導体パターン２ａに接続されるのに対し、第３のビア導電体４６ａは第１の導体パターン２ａを飛び越えてその下の第２の導体パターン４ａに接続されたスキップビアの構造を有する。
このスキップビアの構造により、図７（ａ）の工程と同じ理由により、キャパシタQの両極を簡単に第２の絶縁層４４の表面側に引き出すことができる。
また、本実施形態では、スキップビアの構造を形成するために、各導体パターン２ａ、４ａが開口しないように出力を調整したレーザで各ビアホール２０ａ、２０ｂ、４４ａ、４４ｂを形成したため、各導体パターン２ａ、４ａはレーザで開口されない。よって、第１のビア導電体２６ａと第４のビア導電体４６ｂとの間には第１の導体パターン２ａが介在し、第２のビア導電体２６ｂと第３のビア導電体４６ａとの間には導体パターン４ａが介在することになる。
更に、図１１（ａ）の工程のデスミア処理により被覆層４３の表面４３ｘ（図１１（ａ））に予め凹凸を形成してあるので、第２の配線層４６ｘと被覆層４３との密着力を高めることができる。
続いて、図１３（ａ）に示すように、第２の絶縁層４４の上に印刷法で第２のソルダレジスト層４７を形成する。なお、第２の配線層４６ｘの一部はその第２のソルダレジスト層４７で覆われずに露出する。
そして、図１３（ｂ）に示すように、第２のソルダレジスト層４７で覆われていない部分の第２の配線層４６ｘの表面にめっき法で金層４９を０．００１μm〜０．５μm程度の厚さに形成する。
次に、図１４（ａ）に示すように、第２の支持基板３８から最上層の第２のソルダレジスト層４７までを第２の切断線C2に沿って切断する。
第２の切断線C2は、第２の支持基板３８の縁部において、第１のソルダレジスト層３２と第３の樹脂層３７とが接着している部分よりも内側を通るように設定される。よって、切断後の第１の多層配線層３１は、大気圧によって金属箔３９と密着しているだけの状態となり、外力によって金属箔３９から簡単に剥がせるようになる。
なお、切断後の形状と大きさは特に限定されない。この例では、平面視で一辺の長さが３５mmの正方形となるように第２の支持基板３８から第２のソルダレジスト層４７までを切断する。
そして、図１４（ｂ）に示すように、金属箔３９から第１の多層配線層３１とその上の積層シート１とを剥離する。
その後、図１５に示すように、金層４９により濡れ性が向上した第２の配線層４６ｘの上に印刷法によりプレソルダ５０としてはんだペーストを塗布する。そして、そのプレソルダ５０をリフローして球形にした後、コイニングによりプレソルダ５０の上部を平坦にする。なお、このようにコイニングを行うには、例えば不図示の治具によりプレソルダ５０を潰せばよい。
以上により、本実施形態に係る配線基板５２の基本構造が完成する。
この配線基板５２は、コア基板がないコアレスの多層配線基板であって、コア基板がない分だけ薄型化することができる。
また、スパッタ法で無機誘電体層３を薄く形成したことにより、配線基板５２が内蔵するキャパシタQの静電容量を高めることも可能となる。
上記した配線基板５２の製造方法によれば、図４（ｂ）のように積層シート１を第１の支持基板１５に貼付することで、薄い積層シート１の平坦性が良好となる。そのため、厚さが２μm以下の薄い無機誘電体層３を備えた積層シート１であっても、図５（ａ）の工程で第２の導体層４をパターニングして簡単に第２の導体パターン４ａを形成することができる。
更に、このように第１の支持基板１５を利用することで、薄い積層シート１のための特別なプロセスや設備を用いなくても、その積層シート１の上にビルドアップ法で第１の多層配線層３１を形成することができる。
しかも、図７（ａ）に示したように、第１のビア導電体２６ａをスキップビア構造にして第１の導体パターン２ａと接続することで、第２のビア導電体２６ａと同じ側に第２の導体パターン２ａを電気的に引き出すことができる。
この配線基板５２の使用方法は特に限定されない。
図１８は、配線基板５２の使用例について示す断面図である。
この例では、キャパシタQの第１の導体パターン２ａ側に半導体素子６０を設け、キャパシタQの第２の導体パターン４ａ側にマザーボード等の回路基板７０を設ける。
半導体素子６０は第１の電源端子６０ａと第１のグランド端子６０ｂと有しており、これらの端子の上に第１のはんだバンプ６１が接合される。そして、その第１のはんだバンプ６１をプレソルダ５０（図１５参照）の上に載せた状態ではんだバンプ６１を加熱してリフローする。
これにより、第１のビア導電体４６ｂが第１の電源端子６０ａと電気的に接続され、第３のビア導電体４６ａが第１のグランド端子６０ｂと電気的に接続される。
一方、回路基板７０は、第２の電源端子７０ａと第２のグランド端子７０ｂとを有する。また、配線基板５２の最下層の配線層２６ｘと各端子７０ａ、７０ｂとの間に第２のはんだバンプ７１を配し、そのはんだバンプ７１を加熱してリフローする。
その結果、第２の電源端子７０ａが第２のビア導電体２６ａと電気的に接続され、第２のグランド端子７０ｂが第４のビア導電体２６ｂと電気的に接続される。
これにより、キャパシタQの一方の電極が各電源端子６０ａ、７０ａに電気的に接続され、他方の電極が各グランド端子６０ｂ、７０ｂに電気的に接続されて、キャパシタQが電源端子６０ａ、７０ａのノイズを低減するデカップリングキャパシタとして機能する。
本実施形態は上記に限定されない。
図１９は、配線基板５２の他の使用例について示す断面図である。なお、図１９において、図１８で説明したのと同じ要素には図１８におけるのと同じ符号を付し、以下ではその説明を省略する。
図１９の例では、配線基板５２に複数の半導体素子６０を搭載する。
各半導体素子６０の電源電圧は特に限定されない。
本実施形態では第１の導体パターン２ａを電源電圧の異なる領域A〜D（図１６（ａ）参照）に分割したため、領域A〜Dの各々に一つの半導体素子６０を割り当てることにより、各半導体素子６０を異なる電源電圧で駆動させることができる。
（第２実施形態）
図２０は、本実施形態に係る配線基板の断面図である。
なお、図２０において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
図２０に示すように、本実施形態に係る配線基板５２においては、第２の絶縁層４４と第２の配線層４６ｘとを複数層形成するビルドアップ法により、各ビア導電体４６ａ、４６ｂの上に第２の多層配線層５３が形成される。
これにより、キャパシタQの両面の各々に第１の多層配線層３１と第２の多層配線層５３とが形成されるので、配線基板５２における配線の高密度化を実現することができる。
なお、第１の多層配線層３１と第２の多層配線層５３の各々の層数は特に限定されない。
但し、第２の多層配線層５３における第２の配線層４６ｘの層数を、第１の多層配線層３１における第２の配線層２６ｘの層数よりも少なくすることで、キャパシタQを半導体素子６０に近づけるのが好ましい。これにより、キャパシタQから半導体素子６０への配線長が短くなるので、その配線長に起因した信号遅延が抑制され、キャパシタQによるデカップリングの効果を高めることができる。
（第３実施形態）
図２１は、本実施形態に係る配線基板の断面図である。
なお、図２１において、第１実施形態や第２実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
図２１に示すように、本実施形態に係る配線基板５５においては、複数の第１の絶縁層２０のうちの一の絶縁層２０ｚの材料としてガラスクロス入りのエポキシ樹脂を使用する。これにより、当該第１の絶縁層２０ｚのヤング率が、ガラスクロスがない他の第１の絶縁層２０のそれよりも高くなる。
更に、当該一の第１の絶縁層２０ｚの下に積層する第１の絶縁層２０の層数を、積層シート１の上に積層されている第２の絶縁層４４の層数と同じ一層とする。
前述のように、積層シート１の第２の導体パターン４ａもヤング率が高いニッケルを材料としている。そのため、本実施形態では、ヤング率が高い積層シート１と第２の絶縁層２０ｚとが基板の中心線Pを基準にして略線対称に配されることになる。これにより、積層シート１と第２の絶縁層２０ｚとにより配線基板５５を上下からバランス良く補強でき、配線基板５５の反りを効果的に抑制することができる。
以上、各実施形態について詳細に説明したが、各実施形態は上記に限定されない。
上記では積層シート１の無機誘電体層３をキャパシタ誘電体層として使用したが、無機誘電体層３の使用用途はこれに限定されない。例えば、第１の多層配線層３１を形成する第１の絶縁層２０や、第２の多層配線層５３を形成する第２の絶縁層４４として無機誘電体層３を使用することで、配線基板５２の薄型化を図ってもよい。
更に、上記の配線基板５２はコアレス基板であるが、コア基材を備えた配線基板に本実施形態を適用することにより、その配線基板に薄い無機誘電体層３を形成してもよい。
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 第１の導体パターン、無機誘電体層、及び第２の導体パターンが順に積層された積層シートを有し、
前記第１の導体パターンが複数の領域に分割されたことを特徴とする配線基板。
（付記２） 前記第２の導体パターンは、前記第１の導体パターンよりもヤング率が高いことを特徴とする付記１に記載の配線基板。
（付記３） 前記第１の導体パターン側の前記積層シートの上に形成され、第１の配線層と第１の絶縁層の一方を少なくとも一層以上備えた第１の多層配線層と、
前記第２の導体パターン側の前記積層シートの上に形成され、第２の配線層と第２の絶縁層の一方を少なくとも一層以上備えた第２の多層配線層と、
前記第１の多層配線層における前記第１の配線層のいずれかと、前記積層シートの前記第１の導体パターンとを接続する第１のビア導電体と、
前記第２の多層配線層における前記第２の配線層のいずれかと、前記積層シートの前記第１の導体パターンとを接続する第２のビア導電体と、
前記第１の多層配線層における前記第１の配線層のいずれかと、前記積層シートの前記第２の導体パターンとを接続する第３のビア導電体と、
前記第２の多層配線層における前記第２の配線層のいずれかと、前記積層シートの前記第２の導体パターンとを接続する第４のビア導電体とを有し、
前記第１のビア導電体と前記第２のビア導電体との間に前記第１の導体パターンが介在し、
前記第３のビア導電体と前記第４のビア導電体との間に前記第２の導体パターンが介在することを特徴とする付記１又は付記２に記載の配線基板。
（付記４） 前記第１のビア導電体は、前記第１の導体パターン側に設けられた半導体素子の第１の電源端子と電気的に接続され、
前記第２のビア導電体は、前記第２の導体パターン側に設けられた回路基板の第２の電源端子と電気的に接続され、
前記第３のビア導電体は、前記半導体素子の第１のグランド端子と電気的に接続され、
前記第４のビア導電体は、前記回路基板の第２のグランド端子と電気的に接続されたことを特徴とする付記３に記載の配線基板。
（付記５） 前記第１の多層配線層における前記第１の配線層の層数は、前記第２の多層配線層における前記第２の配線層の層数よりも少ないことを特徴とする付記３又は付記４に記載の配線基板。
（付記６） 複数の第２の絶縁層のうちの一の第２の絶縁層が他の前記第２の絶縁層よりもヤング率が高く、かつ、前記一の第２の絶縁層の下に積層されている前記第２の絶縁層の層数が、前記積層シートの上に積層されている第１の絶縁層の層数に等しいことを特徴とする付記３乃至付記５のいずれかに記載の配線基板。
（付記７） 前記第２の導体パターンの上に形成された導体層を更に有し、
前記第４のビア導電体が前記導体層と接続されたことを特徴とする付記３乃至付記６のいずれかに記載の配線基板。
（付記８） 前記導体層の材料は銅であることを特徴とする付記７に記載の配線基板。
（付記９） 前記第２の導体パターンの材料はニッケルであり、
前記無機誘電体層の材料は、チタン酸バリウム、チタン酸ストロンチウム、チタン酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ジルコン酸ニオブ鉛、チタン酸ジルコン酸カルシウム鉛、チタン酸ジルコン酸ストロンチウム鉛、及び酸化タンタルのいずれかであることを特徴とする付記１乃至付記８のいずれかに記載の配線基板。
（付記１０） 前記第２の導体パターンは、表面が鏡面研磨された導体層をパターニングして形成され、
前記導体層の前記表面の上に前記無機誘電体層が形成されたことを特徴とする付記１乃至付記９のいずれかに記載の配線基板。
（付記１１） 第１の導体パターン、無機誘電体層、及び第２の導体パターンにより、キャパシタが形成されたことを特徴とする付記１乃至付記１０のいずれかに記載の配線基板。
（付記１２） 第１の導体層、無機誘電体層、及び第２の導体層が順に積層された積層シートのうち、前記第１の導体層をパターニングして第１の導体パターンにする工程と、
支持基板の表面に設けられた樹脂層に、前記積層シートの前記第１の導体パターン側を貼付する工程と、
前記積層シートを貼付した後、前記積層シートの前記第２の導体層をパターニングして第２の導体パターンにする工程と、
前記第２の導体パターンを形成した後、前記支持基板から前記積層シートを剥離する工程と、
を有することを特徴とする配線基板の製造方法。
（付記１３） 前記支持基板から前記積層シートを剥離する前に、前記第２の導体パターンの上に第１の絶縁層を形成する工程と、
前記第１の導体パターンの上の前記第１の絶縁層と前記無機誘電体層とに第１のビアホールを形成する工程と、
前記第１のビアホールに、前記第１の導体パターンに接続された第１のビア導電体を形成する工程とを更に有することを特徴とする付記１２に記載の配線基板の製造方法。
（付記１４） 前記第２の導体パターンの上の前記第１の絶縁層に第２のビアホールを形成する工程と、
前記第２のビアホールに、前記第２の導体パターンに接続された第２のビア導電体を形成する工程を更に有することを特徴とする付記１３に記載の配線基板の製造方法。
（付記１５） 前記第１のビアホールを形成する工程は、レーザにより前記第１の絶縁層に前記第１のビアホールを形成し、前記第１のビアホールの下の前記無機誘電体層をウエットエッチングすることにより行われることを特徴とする付記１３に記載の配線基板の製造方法。
（付記１６） 前記第１の絶縁層と第１の配線層の各々が少なくとも一層以上積層された第１の多層配線層を前記第１のビア導電体の上に形成する工程と、
前記第１の多層配線層の最上層に第１のソルダレジスト層を形成する工程とを更に有することを特徴とする付記１２乃至付記１５のいずれかに記載の配線基板の製造方法。
（付記１７） 前記支持基板から前記積層シートを剥離した後、前記第１の導体パターンの上に第２の絶縁層を形成する工程と、
前記第２の導体パターンの上の前記第２の絶縁層と前記無機誘電体層とに第３のビアホールを形成する工程と、
前記第３のビアホールに、前記第２の導体パターンに接続された第３のビア導電体を形成する工程とを更に有することを特徴とする付記１２乃至付記１６のいずれかに記載の配線基板の製造方法。
（付記１８） 前記第１の導体パターンの上の前記第２の絶縁層に第４のビアホールを形成する工程と、
前記第４のビアホールに、前記第１の導体パターンに接続された第４のビア導電体を形成する工程を更に有することを特徴とする付記１７に記載の配線基板の製造方法。
（付記１９） 前記第２の絶縁層と第２の配線層の各々が少なくとも一層以上積層された第２の多層配線層を第３のビア導電体の上に形成する工程と、
前記第２の多層配線層の最上層に第２のソルダレジスト層を形成する工程とを更に有することを特徴とする付記１７又は付記１８に記載の配線基板の製造方法。
（付記２０） 前記第２の絶縁層を形成する工程は、
前記樹脂層の上に熱硬化性樹脂の被覆層を形成し、前記樹脂層と前記被覆層とを前記第２の絶縁層にする工程と、
前記被覆層を加熱することにより、前記熱硬化性樹脂を途中まで硬化させる工程と、
前記熱硬化性樹脂を途中まで硬化させた後、前記被覆層の表層部分をエッチングすることにより、前記被覆層の表面に凹凸を形成する工程とを更に有することを特徴とする付記１７乃至付記１９のいずれかに記載の配線基板の製造方法。
１…積層シート、２…第１の導体層、２ａ…第１の導体パターン、３…無機誘電体層、４…第２の導体層、４ａ…第２の導体パターン、１１…コア基材、１２…第１の樹脂層、１３…第１の金属箔、１４…第２の金属箔、１４ａ…縁部、１５…第１の支持基板、１６…第２の樹脂層、１７…第３の導体層、１９…枠、２０…第１の絶縁層、２０ａ、２０ｂ…第１及び第２のビアホール、２５…無電解銅めっき膜、２６ａ、２６ｂ…第１及び第２のビア導電体、２６ｘ…第１の配線層、３１…第１の多層配線層、３２…第１のソルダレジスト層、３５…コア基材、３６…銅箔、３７…第３の樹脂層、３８…第２の支持基板、３９…金属箔、４３…被覆層、４４…第２の絶縁層、４４ａ、４４ｂ…第３及び第４のビアホール、４６ａ、４６ｂ…第３及び第４のビア導電体、４６ｘ…第２の配線層、４７…第２のソルダレジスト層、４９…金層、５０…プレソルダ、５２、５５…配線基板、５３…第２の多層配線層、６０…半導体素子、６１…はんだバンプ、１００…治具、Q…キャパシタ。

Claims (6)

  1. 第１の導体層、無機誘電体層、及び第２の導体層が順に積層された積層シートのうち、前記第１の導体層をパターニングして複数の領域に分割された第１の導体パターンにする工程と、
    支持基板の表面に設けられた樹脂層に、前記積層シートの前記第１の導体パターン側を貼付する工程と、
    前記積層シートを貼付した後、前記積層シートの前記第２の導体層をパターニングして複数の領域に分割されていない第２の導体パターンにする工程と、
    前記第２の導体パターンを形成した後、前記支持基板から前記積層シートを剥離する工程と、
    を有し、
    前記第２の導体パターンは、前記第１の導体パターンよりもヤング率が高いことを特徴とする配線基板の製造方法。
  2. 前記支持基板から前記積層シートを剥離する前に、前記第２の導体パターンの上に第１の絶縁層を形成する工程と、
    前記第１の導体パターンの上の前記第１の絶縁層と前記無機誘電体層とに第１のビアホールを形成する工程と、
    前記第１のビアホールに、前記第１の導体パターンに接続された第１のビア導電体を形成する工程とを更に有することを特徴とする請求項１に記載の配線基板の製造方法。
  3. 前記第１の絶縁層と第１の配線層の各々が少なくとも一層以上積層された第１の多層配線層を前記第１のビア導電体の上に形成する工程と、
    前記第１の多層配線層の最上層に第１のソルダレジスト層を形成する工程とを更に有することを特徴とする請求項２に記載の配線基板の製造方法。
  4. 前記支持基板から前記積層シートを剥離した後、前記第１の導体パターンの上に第２の絶縁層を形成する工程と、
    前記第２の導体パターンの上の前記第２の絶縁層と前記無機誘電体層とに第３のビアホールを形成する工程と、
    前記第３のビアホールに、前記第２の導体パターンに接続された第３のビア導電体を形成する工程とを更に有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の配線基板の製造方法。
  5. 第１の導体層、無機誘電体層、及び第２の導体層が順に積層された積層シートのうち、前記第１の導体層をパターニングして第１の導体パターンにする工程と、
    支持基板の表面に設けられた樹脂層に、前記積層シートの前記第１の導体パターン側を貼付する工程と、
    前記積層シートを貼付した後、前記積層シートの前記第２の導体層をパターニングして第２の導体パターンにする工程と、
    前記第２の導体パターンの上に第１の絶縁層を形成する工程と、
    前記第１の導体パターンの上の前記第１の絶縁層と前記無機誘電体層とに第１のビアホールを形成する工程と、
    前記第１のビアホールに、前記第１の導体パターンに接続された第１のビア導電体を形成する工程と、
    前記第１のビア導電体を形成した後、前記支持基板から前記積層シートを剥離する工程と、
    前記支持基板から前記積層シートを剥離した後、前記第１の導体パターンの上に第２の絶縁層を形成する工程と、
    前記第２の導体パターンの上の前記第２の絶縁層と前記無機誘電体層とに第３のビアホールを形成する工程と、
    前記第３のビアホールに、前記第２の導体パターンに接続された第３のビア導電体を形成する工程と、
    を有することを特徴とする配線基板の製造方法。
  6. 前記第１の絶縁層と第１の配線層の各々が少なくとも一層以上積層された第１の多層配線層を前記第１のビア導電体の上に形成する工程と、
    前記第１の多層配線層の最上層に第１のソルダレジスト層を形成する工程とを更に有することを特徴とする請求項５に記載の配線基板の製造方法。
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