JP6626349B2 - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法 Download PDF

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Description

本実施の形態は、半導体集積回路装置およびその製造方法に関する。
半導体デバイスあるいは半導体集積回路においては、実装基板上における高密度実装によって、放熱設計の重要性は高まっている。
小型化された半導体素子は、表面積が小さいため、表面からの放熱が期待できず、基板からの放熱が主となる。また、基板コストを抑えるための薄銅化により、基板の横方向の放熱性能が制限されるため、縦方向の放熱経路を実現するスルーホール、ビア（Via）の存在は、基板全体の放熱性能を左右する。
特開２０１５−１８８５７号公報 特開２０１４−１４０００２号公報
本実施の形態は、放熱性能を改善した半導体集積回路装置およびその製造方法を提供する。
本実施の形態の一態様によれば、絶縁基板と、前記絶縁基板を貫通するビアと、前記絶縁基板上に配置された第１金属層と、前記ビアの周囲の前記第１金属層上に前記ビアの開口部をキャップ状に跨いで配置された第１レジスト層と、前記第１金属層、前記ビア、および前記第１レジスト層上に配置されたはんだ層と、前記はんだ層と前記第１レジスト層との間に形成されたギャップ領域と、前記はんだ層上に配置された半導体集積回路とを備える半導体集積回路装置が提供される。
本実施の形態の他の態様によれば、絶縁基板を準備し、前記絶縁基板にビアを形成する工程と、前記絶縁基板の表面上に第１金属層を形成し、前記絶縁基板の裏面上に第２金属層を形成し、前記ビアの内壁側面に第３金属層を形成する工程と、前記第１金属層上にレジストを形成する工程と、前記レジストをパターニングして、前記ビアの周囲の前記第１金属層上に前記ビアの開口部をキャップ状に跨いで第１レジスト層を形成する工程と、前記第１金属層、前記第１レジスト層、および前記ビア上にはんだ層を形成する工程と、前記はんだ層上に半導体集積回路を搭載する工程と、リフロー工程を実施し、前記はんだ層と前記第１金属層を融着すると共に、前記はんだ層と前記第１レジスト層との間にギャップ領域を形成する工程とを有する半導体集積回路装置の製造方法が提供される。
本実施の形態によれば、放熱性能を改善した半導体集積回路装置およびその製造方法を提供することができる。
ビアが無い場合における比較例１に係る半導体集積回路装置の放熱性能を説明する模式的断面構造図。 ビアが有る場合における比較例２に係る半導体集積回路装置の放熱性能を説明する模式的断面構造図。 ビアが有る場合における比較例３に係る半導体集積回路装置の放熱性能を説明する模式的断面構造図。 ビアが有る場合における比較例４に係る半導体集積回路装置の放熱性能を説明する模式的断面構造図。 ビアが有る場合における比較例５に係る半導体集積回路装置の放熱性能を説明する模式的断面構造図。 第１の実施の形態に係る半導体集積回路装置において、はんだ層形成前における模式的平面パターン構造図。 (ａ)第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その１）、（ｂ）第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その２）、（ｃ）第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その３）。 (ａ)第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その４）、（ｂ）第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その５）、（ｃ）第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その６）。 第１の実施の形態に係る半導体集積回路装置において、はんだ層２４を介して半導体集積回路１０を搭載し、リフロー工程後における模式的平面パターン構造図。 第１の実施の形態に係る半導体集積回路装置であって、図９のＩＩ−ＩＩ線に沿う模式的断面構造図。 第２の実施の形態に係る半導体集積回路装置において、はんだ層形成前における模式的平面パターン構造図。 (ａ)第２の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その１）、（ｂ）第２の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その２）、（ｃ）第２の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その３）。 (ａ)第２の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その４）、（ｂ）第２の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その５）、（ｃ）第２の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その６）。 第２の実施の形態に係る半導体集積回路装置において、はんだ層形成および半導体集積回路搭載後における模式的平面パターン構造図。 第２の実施の形態に係る半導体集積回路装置の放熱性能を説明する模式的断面構造図。 （ａ）熱抵抗解析モデルによる温度分布シミュレーションに適用した比較例に係る半導体集積回路装置の模式的平面パターン構造図、（ｂ）図１６（ａ）の半導体集積回路装置の表面の温度分布シミュレーション結果、（ｃ）図１６（ａ）の半導体集積回路装置の断面の温度分布シミュレーション結果、（ｄ）適用した温度分布シミュレーションの温度分布図。 （ａ）熱抵抗解析モデルによる温度分布シミュレーションに適用した第１の実施の形態に係る半導体集積回路装置の模式的平面パターン構造図、（ｂ）図１７（ａ）の半導体集積回路装置の表面の温度分布シミュレーション結果、（ｃ）図１７（ａ）の半導体集積回路装置の断面の温度分布シミュレーション結果、（ｄ）適用した温度分布シミュレーションの温度分布図。 （ａ）熱抵抗解析モデルによる温度分布シミュレーションに適用した第２の実施の形態に係る半導体集積回路装置の模式的平面パターン構造図、（ｂ）図１８（ａ）の半導体集積回路装置の表面の温度分布シミュレーション結果、（ｃ）図１８（ａ）の半導体集積回路装置の断面の温度分布シミュレーション結果、（ｄ）適用した温度分布シミュレーションの温度分布図。
次に、図面を参照して、本実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[比較例]
（比較例１）
比較例１に係る半導体集積回路装置１００Ａの放熱性能を説明する模式的断面構造は、図１に示すように表される。比較例１に係る半導体集積回路装置１００Ａは、ビアが無い場合に対応している。
比較例１に係る半導体集積回路装置１００Ａは、図１に示すように、絶縁基板１２と、絶縁基板１２上に配置された金属層１６と、金属層１６上に配置された半導体集積回路１０とを備える。絶縁基板１２の裏面上には、金属層１４が配置されている。
絶縁基板１２と、絶縁基板１２の表面上に配置された金属層１６と、絶縁基板１２の裏面上に配置された金属層１４からなる基板構造は、例えば、銅箔層とエポキシ樹脂層と銅箔層との接合体からなる回路基板構造を備えている。例えば、銅箔層とエポキシ樹脂層と銅箔層との接合体からなる回路基板構造としては、ＣＥＭ３、ＦＲ４、ＦＲ５などのＰＣＢ（Printed Circuit Board）基板などを適用可能である。また、金属層とセラミックス基板と金属層との接合体からなる回路基板、或いはＤＢＣ（Direct Bonding Copper）基板、ＤＢＡ（Direct Brazed Aluminum）基板やＡＭＢ（Active Metal Brazed, Active Metal Bond）基板などの絶縁基板（回路基板）を備えていても良い。
比較例１に係る半導体集積回路装置１００Ａにおいては、図１の放熱経路Ａ、Ｂで模式的に示すように、金属層１６を伝導する絶縁基板１２に平行な横方向への放熱が主であり、放熱経路Ｃで模式的に示すように、絶縁基板１２に対する縦方向への放熱は、相対的に微小である。
（比較例２）
比較例２に係る半導体集積回路装置１００Ａの放熱性能を説明する模式的断面構造は、図２に示すように表される。比較例２に係る半導体集積回路装置は、ビアが有る場合に対応している。
比較例２に係る半導体集積回路装置１００Ａは、図２に示すように、絶縁基板１２と、絶縁基板１２上に配置された金属層１６と、金属層１６上に配置された半導体集積回路１０とを備える。絶縁基板１２の裏面上には、金属層１４が配置されている。
絶縁基板１２は、図２に示すように、金属が充填されたビア１８を備える。ビア１８は、図２に示すように、複数配置されていても良い。また、複数のビア１８は、図２に示すように、絶縁基板１２を貫通し、金属層１６と金属層１４との間を接続している。
比較例２に係る半導体集積回路装置１００Ａにおいては、図２の放熱経路Ａ、Ｂで模式的に示すように、金属層１６を伝導する絶縁基板１２に平行な横方向への放熱とともに、図２の放熱経路Ｆで模式的に示すように、金属が充填されたビア１８を介する熱伝導により、図２の放熱経路Ｄ、Ｅで模式的に示すように、金属層１４を伝導する絶縁基板１２に平行な横方向への放熱も加わる。このため、比較例１の構造に比べ、放熱性能は改善される。
小型化された半導体素子は、表面積が小さいため、表面からの放熱が期待できず、基板からの放熱が主となる。また、基板コストを抑えるための金属層１６の薄層化により、絶縁基板１２の横方向の放熱性能が制限される。このため、縦方向の放熱経路を実現するビア１８の存在は、基板全体の放熱性能を左右する。
（比較例３）
比較例３に係る半導体集積回路装置１００Ｂの放熱性能を説明する模式的断面構造は、図３に示すように表される。比較例３に係る半導体集積回路装置１００Ｂは、ビア１８が有る場合に対応している。
比較例３に係る半導体集積回路装置１００Ｂは、図３に示すように、絶縁基板１２と、絶縁基板１２上に配置された金属層１６と、金属層１６上に配置された半導体集積回路１０とを備える。絶縁基板１２の裏面上には、金属層１４が配置されている。
絶縁基板１２は、図３に示すように、内壁側面に金属層１５が配置されたビア１８を備える。ビア１８は、複数配置されていても良い。また、ビア１８は、図３に示すように、絶縁基板１２を貫通し、金属層１５は、金属層１６と金属層１４との間を接続している。
半導体集積回路１０は、アイランド６と、アイランド６上に配置された半導体集積回路チップ８とを備える。アイランド６は、はんだ層４を介して金属層１６に接続される。
比較例３に係る半導体集積回路装置１００Ｂにおいては、理想的には、図３の放熱経路Ｇで模式的に示すように、半導体集積回路チップ８からの発熱は、アイランド６を介して、はんだ層４に伝導し、さらに、図３の放熱経路Ａ、Ｂで模式的に示すように、金属層１６を伝導する絶縁基板１２に平行な横方向への放熱とともに、図３の放熱経路Ｆで模式的に示すように、金属層１５が配置されたビア１８を介する熱伝導により、図３の放熱経路Ｄ、Ｅで模式的に示すように、金属層１４を伝導する絶縁基板１２に平行な横方向への放熱も加わる。
しかしながら、比較例３に係る半導体集積回路装置１００Ｂは、理想的な構造例であって、はんだ層４の直下にビア１８を配置すると、はんだ吸い上げが発生し、はんだ融着率の低下による放熱性能低下、基板裏面へのはんだ流れによる電気的ショートなどが発生する。
（比較例４）
比較例４に係る半導体集積回路装置１００Ａの放熱性能を説明する模式的断面構造は、図４に示すように表される。比較例４に係る半導体集積回路装置１００Ａは、ビア１８が有る場合に対応している。
比較例４に係る半導体集積回路装置１００Ａは、図４に示すように、絶縁基板１２と、絶縁基板１２上に配置された金属層１６と、金属層１６上に配置された半導体集積回路１０とを備える。絶縁基板１２の裏面上には、金属層１４が配置されている。
絶縁基板１２は、図４に示すように、内壁側面に金属層１５が配置されたビア１８を備える。ビア１８は、複数配置されていても良い。また、ビア１８は、図４に示すように、絶縁基板１２を貫通し、金属層１５は、金属層１６と金属層１４との間を接続している。
半導体集積回路１０は、アイランド６と、アイランド６上に配置された半導体集積回路チップ８とを備える。アイランド６は、はんだ層４を介して金属層１６に接続される。
比較例４に係る半導体集積回路装置１００Ａにおいては、図４の放熱経路Ｇ１で模式的に示すように、半導体集積回路チップ８からの発熱は、アイランド６を介して、はんだ層４に伝導し、さらに、図４の放熱経路Ａ１、Ｂ１で模式的に示すように、金属層１６を伝導する絶縁基板１２に平行な横方向への放熱とともに、図４の放熱経路Ｆ１で模式的に示すように、金属層１５が配置されたビア１８を介する熱伝導により、図４の放熱経路Ｄ１、Ｅ１で模式的に示すように、金属層１４を伝導する絶縁基板１２に平行な横方向への放熱も加わる。
しかしながら、比較例４に係る半導体集積回路装置１００Ａは、はんだ層４の直下にビア１８を配置するため、はんだ層４におけるはんだ吸い上げが発生し、はんだ層４とアイランド６間若しくははんだ層４と金属層１６間におけるはんだ融着率の低下による放熱性能低下、絶縁基板１２の裏面へのはんだ層４のはんだ流れによりはんだ層４Ｆによる他の半導体集積回路１０Ｂとの電気的ショートなどが発生する。
（比較例５）
半導体集積回路装置１００Ａの放熱性能を説明する模式的断面構造は、図５に示すように表される。比較例５に係る半導体集積回路装置１００Ａは、ビア１８が有る場合に対応している。また、ビア１８は、図５に示すように、はんだ層４におけるはんだ吸い上げの発生を回避するために、はんだ層４の直下には配置されておらず、はんだ層４の周辺部に配置されている。
比較例５に係る半導体集積回路装置１００Ａは、図５に示すように、絶縁基板１２と、絶縁基板１２上に配置された金属層１６と、金属層１６上に配置された半導体集積回路１０とを備える。絶縁基板１２の裏面上には、金属層１４が配置されている。
絶縁基板１２は、図５に示すように、内壁側面に金属層１５が配置されたビア１８を備える。また、ビア１８は、図５に示すように、絶縁基板１２を貫通し、金属層１５は、金属層１６と金属層１４との間を接続している。
半導体集積回路１０は、アイランド６と、アイランド６上に配置された半導体集積回路チップ８とを備える。アイランド６は、はんだ層４を介して金属層１６に接続される。
比較例５に係る半導体集積回路装置１００Ａにおいては、図５の放熱経路Ｇ２で模式的に示すように、半導体集積回路チップ８からの発熱は、アイランド６を介して、はんだ層４に伝導し、さらに、図５の放熱経路Ｈ、Ｉで模式的に示すように、金属層１６を伝導する絶縁基板１２に平行な横方向への放熱とともに、図５の放熱経路Ｊ１、Ｊ２、Ｋ１、Ｋ２で模式的に示すように、金属層１５が配置されたビア１８を介する熱伝導により、金属層１４を伝導する。
しかしながら、はんだ接合部にビア１８を直接配置することができず、接合部外に逃がした状態でビア１８を配置するため、発熱源となるチップから横に逃げる余計な経路が追加されるため放熱性能が悪化、温度上昇を引き起こす。
ExposedPADやFinを搭載した半導体パッケージ（例えば、HTQFP( Thin Quad Flat Package with Heat sink)、QFN(Quad Flat Non-leaded package)など）について、アイランドとはんだ接合し、基板側への放熱が主な放熱経路となるが、ExposedPADやFin直下のビアの有無によって放熱性能に大きな差が発生する。しかし、直下にビアを配置すると、はんだ吸い上げが発生し、はんだ融着率の低下による放熱性能低下、基板裏面へのはんだ流れによる電気的ショートなどが発生する。よって、はんだ接合部にビアを直接配置することができず、接合部外に逃がした状態でビアを配置する必要が出てくる。そうすると、発熱源となるチップから横に逃げる余計な経路が追加されるため放熱性能が悪化、温度上昇を引き起こす。
[第１の実施の形態]
第１の実施の形態に係る半導体集積回路装置１００において、はんだ層２４の形成前における模式的平面パターン構造例は、図６に示すように表される。図６の平面パターン構造は、半導体集積回路１０を搭載する実装基板に対応している。
第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その１）は、図７（ａ）に示すように表され、半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その２）は、図７（ｂ）に示すように表され、半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その３）は、図７（ｃ）に示すように表される。ここで、図７（ａ）〜図７（ｃ）に示される模式的断面構造は、図６のＩ−Ｉ線に沿う模式的断面構造に対応している。すなわち、１つのビア１８の近傍における模式的断面構造に対応している。
更に、第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その４）は、図８（ａ）に示すように表され、半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その５）は、図８（ｂ）に示すように表され、半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その６）は、図８（ｃ）に示すように表される。同様に、図８（ａ）〜図８（ｃ）に示される模式的断面構造は、図６のＩ−Ｉ線に沿う模式的断面構造に対応している。すなわち、１つのビア１８の近傍における模式的断面構造に対応している。
ここで、実装基板は、図７（ａ）に示すように、絶縁基板１２と、絶縁基板１２上に配置された金属層１６と、絶縁基板１２の裏面上に配置された金属層１４とを備える。
絶縁基板１２と、絶縁基板１２の表面上に配置された金属層１６と、絶縁基板１２の裏面上に配置された金属層１４からなる基板構造は、例えば、銅箔層とエポキシ樹脂層と銅箔層との接合体からなる回路基板構造を備えている。例えば、銅箔層とエポキシ樹脂層と銅箔層との接合体からなる回路基板構造としては、ＣＥＭ３、ＦＲ４、ＦＲ５などのＰＣＢ基板などを適用可能である。また、金属層とセラミックス基板と金属層との接合体からなる回路基板、或いはＤＢＣ基板、ＤＢＡ基板やＡＭＢ基板などの絶縁基板（回路基板）を備えていても良い。
絶縁基板１２は、図７（ａ）に示すように、内壁側面に金属層１５が配置されたビア１８を備える。ビア１８は、複数配置されていても良い。また、ビア１８は、図７（ａ）に示すように、絶縁基板１２を貫通し、金属層１５は、金属層１６と金属層１４との間を接続している。
第１の実施の形態に係る半導体集積回路装置１００において、金属層１６上にはんだ層２４を介して半導体集積回路１０を搭載し、リフロー工程後における模式的平面パターン構造は、図９に示すように表される。また、第１の実施の形態に係る半導体集積回路装置１００であって、図９のＩＩ−ＩＩ線に沿う模式的断面構造は、図１０に示すように表される。
第１の実施の形態に係る半導体集積回路装置１００は、図８（ｃ）および図１０に示すように、絶縁基板１２と、絶縁基板１２を貫通するビア１８と、絶縁基板１２上に配置された金属層１６と、ビア１８の周囲の金属層１６上に配置されたレジスト層２０Ｃと、金属層１６、ビア１８、およびレジスト層２０Ｃ上に配置されたはんだ層２４と、はんだ層２４とレジスト層２０Ｃとの間に形成されたギャップ領域２６Ｇと、はんだ層２４上に配置された半導体集積回路１０とを備える。
レジスト層２０Ｃは、図８（ｃ）および図１０に示すように、ビア１８の上部にも配置されている。
また、図８（ｃ）および図１０に示すように、絶縁基板１２の裏面に配置され、絶縁基板１２を介して金属層１６に対向する金属層１４と、金属層１４上に配置されたレジスト層２０Ｂとを備えていても良い。
また、図８（ｃ）および図１０に示すように、ビア１８の内壁側面に配置され、かつ金属層１６および金属層１４と接続された金属層１５を備えていても良い。
また、金属層１６、金属層１４、または金属層１５は、同一材料を備えていても良い。
また、ビア１８を充填するレジスト層２０Ｔを備えていても良い。また、ビア１８を充填する材料は、レジスト層２０Ｔに限定されず、例えばエポキシ樹脂などのような絶縁層であっても良い。
また、レジスト層２０Ｃ、レジスト層２０Ｂ、またはレジスト層２０Ｔは、同一材料を備えていても良い。
また、半導体集積回路１０は、図１０に示すように、はんだ層２４と融着可能なアイランド６と、アイランド６上に配置された半導体集積回路チップ８とを備えていても良い。
また、図１０に示すように、ビア１８を複数個備えていても良い。
また、図６および図９に示すように、絶縁基板１２上に配置され、かつ金属層１６の周囲に配置された端子電極２２を備えていても良い。
また、端子電極２２は、金属層１６と同一材料を備えていても良い。
（製造方法）
第１の実施の形態に係る半導体集積回路装置１００の製造方法は、図７（ａ）〜図７（ｃ）および図８（ａ）〜図８（ｃ）に示すように、絶縁基板１２を準備し、絶縁基板１２にビア１８を形成する工程と、絶縁基板１２の表面上に金属層１６を形成し、絶縁基板１２の裏面上に金属層１４を形成し、ビア１８の内壁側面に金属層１５を形成する工程と、金属層１６上、金属層１４上およびビア１８を充填してレジスト層２０・２０Ｂ・２０Ｔを形成する工程と、レジスト層２０をパターニングして、ビア１８の周囲の金属層１６上にレジスト層２０Ｃを形成する工程と、金属層１６、レジスト層２０Ｃ、およびビア１８上にはんだ層２４を形成する工程と、はんだ層２４上に半導体集積回路１０を搭載する工程と、リフロー工程を実施し、はんだ層２４と金属層１６を融着すると共に、はんだ層２４とレジスト層２０Ｃとの間にギャップ領域２６Ｇを形成する工程とを有する。
また、金属層１６、金属層１４および金属層１５は、メッキ工程により形成可能である。
また、ビア１８を充填する材料は、レジスト層２０Ｔに限定されず、例えばエポキシ樹脂などのような絶縁層であっても良い。
また、はんだ層２４を形成する工程は、クリームはんだを塗布する工程を有していても良い。
また、レジスト層２０Ｃを形成する工程は、レジスト層２０Ｃをビア１８上部にも形成する工程を有する。すなわち、レジスト層２０Ｃを形成する工程は、レジスト層２０Ｔの上部にも形成する工程を有していても良い。
以下、図７（ａ）〜図７（ｃ）および図８（ａ）〜図８（ｃ）を参照して、第１の実施の形態に係る半導体集積回路装置１００の製造方法を説明する。
（ａ）まず、図７（ａ）に示すように、絶縁基板１２を準備し、ビア１８を形成する。
（ｂ）次に、図７（ａ）に示すように、メッキ工程により絶縁基板１２の表面に金属層１６を形成する。同時に、絶縁基板１２の裏面に金属層１４を形成する。同時に、絶縁基板１２のビア１８の内壁側面に金属層１５を形成する。メッキ工程においては、例えば、銅（Ｃｕ）メッキのためのシーズ電極（Ｃｕ）をスパッタリング工程により形成する。特に、ビア１８の内壁側面に対しては、斜めスパッタリング工程により形成しても良い。その後、シーズ電極上に、電解メッキ工程若しくは無電解メッキ工程を用いて、金属層１６・１５・１４を形成する。金属層１６・１５・１４は、例えば銅箔層からなる。
（ｃ）次に、図７（ｂ）に示すように、絶縁基板１２の表面の金属層１６上にレジスト層２０を形成する。同様に、絶縁基板１２の裏面の金属層１４上にレジスト層２０Ｂを形成する。同様に、絶縁基板１２を貫通するビア１８を充填してレジスト層２０Ｔを形成する。レジスト層２０Ｂ、２０Ｔは、レジスト層２０と同一材料で形成可能である。レジスト層は、印刷工程を用いて形成可能である。また、ビア１８を充填する材料は、レジスト層２０Ｔに限定されず、例えばエポキシ樹脂などのような絶縁層であっても良い。以上の説明において、絶縁基板１２のビア１８の形成に関係のないエッチングなどの工程は説明を省略している。
（ｄ）次に、図７（ｃ）に示すように、レジスト層２０をパターニングして、キャップ用のレジスト層２０Ｃを形成する。ここで、キャップ用のレジスト層２０Ｃは、ビア１８部分をキャップ状に跨いで形成され、ビア１８を充填するレジスト層２０Ｔ上に形成されている。
（ｅ）次に、図８（ａ）に示すように、金属層１６およびキャップ用のレジスト層２０Ｃ上にはんだ層２４を形成する。ここで、はんだ層２４は、例えばクリームはんだを塗布することで形成しても良い。
（ｆ）次に、図８（ｂ）に示すように、はんだ層２４上に半導体集積回路１０を搭載する。
（ｇ）次に、図８（ｃ）に示すように、リフロー工程を実施する。リフロー工程は、例えば、所定の時間内に室温から所定の温度まで熱処理し、再び所定の時間内に室温にもどすことで、実施可能である。ここで、所定の温度とは、例えば、鉛フリーはんだ（ Ｓｎ−３Ａｇ−０．５Ｃｕ）の場合で、約２４０℃〜２６０℃、共晶はんだ（Ｓｎ−３７Ｐｂ）の場合で、約２００℃〜２２０℃である。また、リフロー工程後、はんだ層２４は金属層１６部分にのみ融着可能である。リフロー工程により、キャップ用のレジスト層２０Ｃは、はんだ層２４をはじく特性を有するため、はんだ層２４とレジスト層２０Ｃの間にギャップ領域２６Ｇが形成される。このギャップ領域２６Ｇの形成により、はんだ層２４のはんだ流れを防止することができる。ギャップ領域２６Ｇの形成により、はんだ層２４がビア１８に流れ込むのを防止し、その他の部品とのショートを回避可能であり、信頼性を向上することができる。
（放熱性能）
図１０は、第１の実施の形態に係る半導体集積回路装置１００の放熱性能の説明図にも対応している。
図１０に示すように、はんだ層２４は、金属層１６に融着し、キャップ用のレジスト層２０Ｃとの間には、ギャップ領域２６Ｇが形成されている。
また、図１０に示すように、はんだ層２４は、半導体集積回路１０の半導体集積回路チップ８を搭載するアイランド６に融着している。矢印は放熱経路を示す。
第１の実施の形態に係る半導体集積回路装置１００においては、図１０の矢印で示す放熱経路で模式的に示すように、半導体集積回路チップ８からの発熱は、アイランド６を介して、はんだ層２４に伝導し、さらに、金属層１６を伝導する絶縁基板１２に平行な横方向への放熱とともに、金属層１５およびレジスト層２０Ｔが充填されたビア１８を介する熱伝導により、金属層１４を伝導する絶縁基板１２に平行な横方向への放熱も加わる。
第１の実施の形態に係る半導体集積回路装置１００は、発熱源となる半導体集積回路チップ（ダイ）８の直下に、ビア１８を配置し、、さらにはんだの吸い上げもないため、融着率低下による熱抵抗悪化もなく、良好な放熱性能を確保することができる。
[第２の実施の形態]
第２の実施の形態に係る半導体集積回路装置１００において、はんだ層２４の形成前における模式的平面パターン構造例は、図１１に示すように表される。図１１の平面パターン構造は、半導体集積回路１０を搭載する実装基板に対応している。
第２の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その１）は、図１２（ａ）に示すように表され、半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その２）は、図１２（ｂ）に示すように表され、半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その３）は、図１２（ｃ）に示すように表される。ここで、図１２（ａ）〜図１２（ｃ）に示される模式的断面構造は、図１１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造に対応している。すなわち、１つのビア１８の近傍における模式的断面構造に対応している。
更に、第２の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その４）は、図１３（ａ）に示すように表され、半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その５）は、図１３（ｂ）に示すように表され、半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その６）は、図１３（ｃ）に示すように表される。同様に、図１３（ａ）〜図１３（ｃ）に示される模式的断面構造は、図１１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造に対応している。すなわち、１つのビア１８の近傍における模式的断面構造に対応している。
ここで、実装基板は、図１２（ａ）に示すように、絶縁基板１２と、絶縁基板１２上に配置された金属層１６と、絶縁基板１２の裏面上に配置された金属層１４とを備える。
絶縁基板１２と、絶縁基板１２の表面上に配置された金属層１６と、絶縁基板１２の裏面上に配置された金属層１４からなる基板構造は、例えば、銅箔層とエポキシ樹脂層と銅箔層との接合体からなる回路基板構造を備えている。例えば、銅箔層とエポキシ樹脂層と銅箔層との接合体からなる回路基板構造としては、ＣＥＭ３、ＦＲ４、ＦＲ５などのＰＣＢ基板などを適用可能である。また、金属層とセラミックス基板と金属層との接合体からなる回路基板、或いはＤＢＣ基板、ＤＢＡ基板やＡＭＢ基板などの絶縁基板（回路基板）を備えていても良い。
絶縁基板１２は、図１２（ａ）に示すように、内壁側面に金属層１５が配置されたビア１８を備える。ビア１８は、複数配置されていても良い。また、ビア１８は、図１２（ａ）に示すように、絶縁基板１２を貫通し、金属層１５は、金属層１６と金属層１４との間を接続している。
第２の実施の形態に係る半導体集積回路装置１００において、金属層１６上にはんだ層２４を介して半導体集積回路１０を搭載し、リフロー工程後における模式的平面パターン構造は、図１４に示すように表される。また、第２の実施の形態に係る半導体集積回路装置１００であって、図１４のＩＶ−ＩＶ線に沿う模式的断面構造は、図１５に示すように表される。
第２の実施の形態に係る半導体集積回路装置１００は、図１３（ｃ）および図１５に示すように、絶縁基板１２と、絶縁基板１２貫通するビア１８と、絶縁基板１２上に配置された金属層１６と、ビア１８の周囲の金属層１６上に配置されたレジスト層２０Ｃと、金属層１６、ビア１８、およびレジスト層２０Ｃ上に配置されたはんだ層２４と、はんだ層２４とレジスト層２０Ｃとの間に形成されたギャップ領域２６Ｇと、はんだ層２４上に配置された半導体集積回路１０とを備える。
ここで、レジスト層２０Ｃは、ビア１８の上部には、実質的に配置されていない。
また、絶縁基板１２の裏面に配置され、絶縁基板１２を介して金属層１６に対向する金属層１４と、金属層１４上に配置されたレジスト層２０Ｂとを備えていても良い。
また、ビア１８の内壁側面に配置され、かつ金属層１６および金属層１４と接続された金属層１５を備えていても良い。
また、金属層１６、金属層１４、または金属層１５は、同一材料を備えていても良い。
レジスト層２０Ｃおよびレジスト層２０Ｂは、同一材料を備えていても良い。
また、図１５に示すように、半導体集積回路１０は、はんだ層２４と融着可能なアイランド６と、アイランド６上に配置された半導体集積回路チップ８とを備えていても良い。
また、ビア１８を複数個備えていても良い。
また、図９および図１１に示すように、絶縁基板１２上に配置され、かつ金属層１６の周囲に配置された端子電極２２を備えていても良い。
また、端子電極２２は、金属層１６と同一材料を備えていても良い。
（製造方法）
第２の実施の形態に係る半導体集積回路装置１００の製造方法は、図１２（ａ）〜図１２（ｃ）および図１３（ａ）〜図１３（ｃ）に示すように、絶縁基板１２を準備し、絶縁基板１２にビア１８を形成する工程と、絶縁基板１２の表面上に金属層１６を形成し、絶縁基板１２の裏面上に金属層１４を形成し、ビア１８の内壁側面に金属層１５を形成する工程と、金属層１６上、金属層１４上およびビア１８を充填してレジスト層２０・２０Ｂ・２０Ｔを形成する工程と、ビア１８を貫通するようにレジスト層２０・２０Ｂ・２０Ｔをパターニングして、ビア１８の周囲の金属層１６上にレジスト層２０Ｃを形成する工程と、金属層１６、レジスト層２０Ｃ、およびビア１８上にはんだ層２４を形成する工程と、はんだ層２４上に半導体集積回路１０を搭載する工程と、フロー工程を実施し、はんだ層２４と金属層１６を融着すると共に、はんだ層２４とレジスト層２０Ｃとの間にギャップ領域２６Ｇを形成する工程とを有する。
また、レジスト層２０Ｃを形成する工程は、ビア１８を貫通するようにレジスト層２０・２０Ｂ・２０Ｔをパターニングして、レジスト層２０Ｃをビア１８の周囲の金属層１６上に形成する工程を有する。レジスト層２０Ｃは、ビア１８内壁側面上の金属層１５の上部には形成されるが、空洞化されたビア１８の上部は、形成されていない。
また、金属層１６、金属層１４および金属層１５を形成する工程は、メッキ工程により実施されていても良い。
また、はんだ層２４を形成する工程は、クリームはんだを塗布する工程を有していても良い。
以下、図１２（ａ）〜図１２（ｃ）および図１３（ａ）〜図１３（ｃ）を参照して、第２の実施の形態に係る半導体集積回路装置１００の製造方法を説明する。
（ａ）まず、図１２（ａ）に示すように、絶縁基板１２を準備し、ビア１８を形成する。
（ｂ）次に、図１２（ａ）に示すように、メッキ工程により絶縁基板１２の表面に金属層１６を形成する。同時に、絶縁基板１２の裏面に金属層１４を形成する。同時に、絶縁基板１２のビア１８の内壁側面に金属層１５を形成する。メッキ工程においては、例えば、銅（Ｃｕ）メッキのためのシーズ電極（Ｃｕ）をスパッタリング工程により形成する。ビア１８の内壁側面に対しては、斜めスパッタリング工程により形成しても良い。その後、シーズ電極上に、電解メッキ工程若しくは無電解メッキ工程を用いて、金属層１６・１５・１４を形成する。金属層１６・１５・１４は、例えば銅箔層からなる。
（ｃ）次に、図１２（ｂ）に示すように、絶縁基板１２の表面の金属層１６上にレジスト層２０を形成する。同様に、絶縁基板１２の裏面の金属層１４上にレジスト層２０Ｂを形成する。同様に、絶縁基板１２を貫通するビア１８を充填してレジスト層２０Ｔを形成する。レジスト層２０Ｂ、２０Ｔは、レジスト層２０と同一材料で形成可能である。レジスト層は、印刷工程を用いて形成可能である。以上の説明において、絶縁基板１２のビア１８の形成に関係のないエッチングなどの工程は説明を省略している。
（ｄ）次に、図１２（ｃ）に示すように、ビア１８を貫通するようにレジスト層２０・２０Ｂ・２０Ｔをパターニングして、キャップ用のレジスト層２０Ｃを形成する。ここで、キャップ用のレジスト層２０Ｃは、ビア１８の周囲の金属層１６上に形成されている。
（ｅ）次に、図１３（ａ）に示すように、金属層１６、キャップ用のレジスト層２０Ｃ、およびビア１８上にはんだ層２４を形成する。ここで、はんだ層２４は、例えばクリームはんだを塗布することで形成可能しても良い。
（ｆ）次に、図１３（ｂ）に示すように、はんだ層２４上に半導体集積回路１０を搭載する。
（ｇ）次に、図１３（ｃ）に示すように、リフロー工程を実施する。リフロー工程は、例えば、所定の時間内に室温から約４５０℃まで熱処理し、再び所定の時間内に室温にもどすことで、実施可能である。ここで、リフロー工程後、はんだ層２４は金属層１６部分に融着可能である。リフロー工程により、キャップ用のレジスト層２０Ｃは、はんだ層２４をはじく特性を有するため、はんだ層２４とレジスト層２０Ｃの間にギャップ領域２６Ｇが形成される。このギャップ領域２６Ｇの形成により、はんだ層２４のはんだ流れを防止することができる。ギャップ領域２６Ｇの形成により、はんだ層２４がビア１８に流れ込むのを防止し、その他の部品とのショートを回避可能であり、信頼性を向上することができる。
（放熱性能）
図１５は、第２の実施の形態に係る半導体集積回路装置１００の放熱性能の説明図にも対応している。
図１５に示すように、はんだ層２４は、金属層１６に融着し、キャップ用のレジスト層２０Ｃとの間には、ギャップ領域２６Ｇが形成されている。
また、図１５に示すように、はんだ層２４は、半導体集積回路１０の半導体集積回路チップ８を搭載するアイランド６に融着している。矢印は放熱経路を示す。
第２の実施の形態に係る半導体集積回路装置１００においては、図１５の矢印で示す放熱経路で模式的に示すように、半導体集積回路チップ８からの発熱は、アイランド６を介して、はんだ層２４に伝導し、さらに、金属層１６を伝導する絶縁基板１２に平行な横方向への放熱とともに、金属層１５を介する熱伝導により、金属層１４を伝導する絶縁基板１２に平行な横方向への放熱も加わる。
第２の実施の形態に係る半導体集積回路装置１００は、発熱源となる半導体集積回路チップ（ダイ）８の直下に、ビア１８を配置し、さらにはんだの吸い上げもないため、融着率低下による熱抵抗悪化もなく、良好な放熱性能を確保することができる。
（温度分布シミュレーション）
半導体集積回路部品の小型化に伴い、実装基板上における各発熱部品の配置によって、装置の周囲温度Ｔaが大きく影響されるようになってきている。また、実装基板上における高密度実装に伴い、隣り合う半導体集積回路部品間で、熱的に干渉する状況も生じてきている。したがって、例えば、数値流体力学（ＣＦＤ：Computational Fluid Dynamics）を適用した解析が必要になり、解析に必要な熱抵抗モデルの必要性は高まっている。
ジャンクション温度をはじめ、半導体集積回路各部の温度を高精度で予測するためには、内部構造の正確なモデルが必要となる。例えば、解析ツールとして、半導体集積回路の内部構造を考慮した高精度のモデルが提案されており、標準化団体の電子機器技術評議会（ＪＥＤＥＣ：Joint Electron Device Engineering Councils）によって採用されている。
熱抵抗解析モデルによる温度分布シミュレーションに適用した比較例に係る半導体集積回路装置の模式的平面パターン構造は、図１６（ａ）に示すように表される。また、この半導体集積回路装置の表面の温度分布シミュレーション結果は、図１６（ｂ）に示すように表され、半導体集積回路装置の断面の温度分布シミュレーション結果は、図１６（ｃ）に示すように表される。また、適用した温度分布シミュレーションの温度分布図は、図１６（ｄ）に示すように表される。
比較例に係る半導体集積回路装置では図１６（ａ）に示すように、はんだ層２４の直下にはビア１８が配置されていない。このため、半導体集積回路装置の最高接合温度Ｔｊは約８３．２℃に達しており、接合部と周囲間の熱抵抗θＪＡは、約４１．９℃／Ｗであった。
熱抵抗解析モデルによる温度分布シミュレーションに適用した第１の実施の形態に係る半導体集積回路装置の模式的平面パターン構造は、図１７（ａ）に示すように表される。また、この半導体集積回路装置の表面の温度分布シミュレーション結果は、図１７（ｂ）に示すように表され、半導体集積回路装置の断面の温度分布シミュレーション結果は、図１７（ｃ）に示すように表される。また、適用した温度分布シミュレーションの温度分布図は、図１７（ｄ）に示すように表される。
第１の実施の形態に係る半導体集積回路装置では図１７（ａ）に示すように、はんだ層２４の直下にはビア１８が配置されている。また、シミュレーションに用いた例では、ビア１８には、エポキシ樹脂（熱伝導率０．３Ｗ／ｍＫ）そのものが充填されているものとして計算した。
このため、第１の実施の形態に係る半導体集積回路装置の最高接合温度Ｔｊは約７６．３℃に低下し、接合部と周囲間の熱抵抗θＪＡも、約３７．３℃／Ｗに低下していた。
熱抵抗解析モデルによる温度分布シミュレーションに適用した第２の実施の形態に係る半導体集積回路装置の模式的平面パターン構造は、図１８（ａ）に示すように表される。また、この半導体集積回路装置の表面の温度分布シミュレーション結果は、図１８（ｂ）に示すように表され、半導体集積回路装置の断面の温度分布シミュレーション結果は、図１８（ｃ）に示すように表される。また、適用した温度分布シミュレーションの温度分布図は、図１８（ｄ）に示すように表される。
第２の実施の形態に係る半導体集積回路装置では図１８（ａ）に示すように、はんだ層２４の直下にはビア１８が配置されている。また、シミュレーションに用いた例では、ビア１８には、レジスト層あるいはエポキシ樹脂は充填されていない。
このため、第２の実施の形態に係る半導体集積回路装置の最高接合温度Ｔｊは約７６．４℃になり、接合部と周囲間の熱抵抗θＪＡも、約３７．４℃／Ｗと、第１の実施の形態に係る半導体集積回路装置と比較してわずかに上昇していた。第１の実施の形態に係る半導体集積回路装置では、ビア１８には、エポキシ樹脂（熱伝導率０．３Ｗ／ｍＫ）が充填されているため、空気（熱伝導率０．０４Ｗ／ｍＫ）の場合に比べて若干放熱性が向上している。
以上の説明において、はんだ層２４は、例えば、鉛フリーはんだ（Ｓｎ−３Ａｇ−０．５Ｃｕ）、共晶はんだ（Ｓｎ−３７Ｐｂ）などで形成可能である。
また、銅（Ｃｕ）箔層からなる金属層１６、１４、１５や端子電極２２上には、Ａｕフラッシュ層、はんだメッキ、Ａｕメッキ処理などが実施されて、Ａｕ／Ｃｕからなる層構造が形成されていても良い。
また、実施の形態に係る半導体集積回路装置が搭載されるパッケージには、Finパッケージや、ＴＯ−２５２型パッケージ、ＴＯ−２６３薄型パッケージ、ExposedPADやFinなど放熱板を有するパッケージなどが適用可能である。
また、実施の形態に係る半導体集積回路装置に搭載される半導体集積回路チップ以外にも例えば、電界効果トランジスタ(ＦＥＴ：Field Effect Transistor)、ダイオード、三端子レギュレータなどを搭載可能である。
以上説明したように、本実施の形態によれば、放熱性能を改善した半導体集積回路装置およびその製造方法を提供することができる。
[その他の実施の形態]
上記のように、本実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、本実施の形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本実施の形態はここでは記載していない様々な実施の形態などを含む。
本実施の形態の半導体集積回路装置は、モバイル機器、車載機器、産業機器、医療機器、ディスプレイ装置など幅広い分野に適用可能である。
４、４Ｆ、２４…はんだ層
６、２３…アイランド
８…半導体集積回路チップ
１０、１０Ｂ…半導体集積回路
１２…絶縁基板
１４、１５、１６…金属層（銅箔層）
１８…ビア
２０、２０Ｂ、２０Ｃ、２０Ｐ、２０Ｔ…レジスト層
２２…端子電極
２６Ｇ…ギャップ領域
１００、１００Ａ、１００Ｂ…半導体集積回路装置

Claims (20)

  1. 絶縁基板と、
    前記絶縁基板を貫通するビアと、
    前記絶縁基板上に配置された第１金属層と、
    前記ビアの周囲の前記第１金属層上に前記ビアの開口部をキャップ状に跨いで配置された第１レジスト層と、
    前記第１金属層、前記ビア、および前記第１レジスト層上に配置されたはんだ層と、
    前記はんだ層と前記第１レジスト層との間に形成されたギャップ領域と、
    前記はんだ層上に配置された半導体集積回路と
    を備えることを特徴とする半導体集積回路装置。
  2. 前記ギャップ領域は、前記はんだ層と接する、前記第１レジスト層の上面および側面を全面的に覆うように形成されることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記絶縁基板の裏面に配置され、前記絶縁基板を介して前記第１金属層に対向する第２金属層と、
    前記第２金属層上に配置された第２レジスト層と
    を備えることを特徴とする請求項１または２に記載の半導体集積回路装置。
  4. 前記ビアの内壁側面に配置され、かつ前記第１金属層および前記第２金属層と接続された第３金属層を備えることを特徴とする請求項３に記載の半導体集積回路装置。
  5. 前記第１金属層、前記第２金属層、または前記第３金属層は、同一材料を備えることを特徴とする請求項４に記載の半導体集積回路装置。
  6. 前記ビアを充填する絶縁層を備えることを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路装置。
  7. 前記絶縁層は、第３レジスト層を備えることを特徴とする請求項６に記載の半導体集積回路装置。
  8. 前記絶縁層は、エポキシ樹脂を備えることを特徴とする請求項６に記載の半導体集積回路装置。
  9. 前記ビアを充填する第３レジスト層を備え、
    前記第１レジスト層、前記第２レジスト層、または前記第３レジスト層は、同一材料を備えることを特徴とする請求項３に記載の半導体集積回路装置。
  10. 前記半導体集積回路は、
    前記はんだ層と融着可能なアイランドと、
    前記アイランド上に配置された半導体集積回路チップと
    を備えることを特徴とする請求項１〜９のいずれか１項に記載の半導体集積回路装置。
  11. 前記ビアを複数個備えることを特徴とする請求項１〜１０のいずれか１項に記載の半導体集積回路装置。
  12. 前記絶縁基板上に配置され、かつ前記第１金属層の周囲に配置された端子電極を備えることを特徴とする請求項１〜１１のいずれか１項に記載の半導体集積回路装置。
  13. 前記端子電極は、前記第１金属層と同一材料を備えることを特徴とする請求項１２に記載の半導体集積回路装置。
  14. 絶縁基板を準備し、前記絶縁基板にビアを形成する工程と、
    前記絶縁基板の表面上に第１金属層を形成し、前記絶縁基板の裏面上に第２金属層を形成し、前記ビアの内壁側面に第３金属層を形成する工程と、
    前記第１金属層上、前記第２金属層上および前記ビアを充填してレジストを形成する工程と、
    前記レジストをパターニングして、前記ビアの周囲の前記第１金属層上に前記ビアの開口部をキャップ状に跨いで第１レジスト層を形成する工程と、
    前記第１金属層、前記第１レジスト層、および前記ビア上にはんだ層を形成する工程と、
    前記はんだ層上に半導体集積回路を搭載する工程と、
    リフロー工程を実施し、前記はんだ層と前記第１金属層を融着すると共に、前記はんだ層と前記第１レジスト層との間にギャップ領域を形成する工程と
    を有することを特徴とする半導体集積回路装置の製造方法。
  15. 前記第１金属層、前記第２金属層および前記第３金属層は、メッキ工程により形成することを特徴とする請求項１４に記載の半導体集積回路装置の製造方法。
  16. 前記はんだ層を形成する工程は、クリームはんだを塗布する工程を有することを特徴とする請求項１４または１５に記載の半導体集積回路装置の製造方法。
  17. 前記第１レジスト層を形成する工程は、前記第１レジスト層を前記ビア上部にも形成する工程を有することを特徴とする請求項１４〜１６のいずれか１項に記載の半導体集積回路装置の製造方法。
  18. 前記第１レジスト層を形成する工程は、前記ビアを貫通するように前記レジストをパターニングして、前記第１レジスト層を前記ビアの周囲の前記第１金属層上に形成する工程を有することを特徴とする請求項１４〜１６のいずれか１項に記載の半導体集積回路装置の製造方法。
  19. 前記はんだ層と前記アイランドとの接合面において、前記はんだ層の面積は前記アイランドの面積よりも広いことを特徴とする請求項１０に記載の半導体集積回路装置。
  20. 前記半導体集積回路は、
    前記はんだ層と融着可能なアイランドと、
    前記アイランド上に配置された半導体集積回路チップと
    を備え、
    前記はんだ層を形成する工程においては、前記はんだ層と前記アイランドとの接合面において、前記はんだ層の面積が前記アイランドの面積よりも広くなるように形成することを特徴とする請求項１４に記載の半導体集積回路装置の製造方法。
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Publication number Priority date Publication date Assignee Title
JPH1041615A (ja) * 1996-07-19 1998-02-13 Matsushita Electric Ind Co Ltd 半導体チップ実装用基板、及び半導体チップの実装方法
JP4554873B2 (ja) * 2002-04-22 2010-09-29 日本電気株式会社 配線板、電子機器および電子部品の実装方法並びに製造方法
JP4971769B2 (ja) * 2005-12-22 2012-07-11 新光電気工業株式会社 フリップチップ実装構造及びフリップチップ実装構造の製造方法
US7961507B2 (en) * 2008-03-11 2011-06-14 Micron Technology, Inc. Non-volatile memory with resistive access component
US8045364B2 (en) * 2009-12-18 2011-10-25 Unity Semiconductor Corporation Non-volatile memory device ion barrier
JP5634571B2 (ja) 2012-12-21 2014-12-03 キヤノン株式会社 プリント配線板、プリント回路板及びプリント回路板の製造方法
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