JP6625458B2 - 出力回路及びこれを有する電流センサ - Google Patents

Description

本発明はアナログ信号を出力する出力回路とこれを有する電流センサに係り、特に、出力電圧の範囲が制限された出力回路に関するものである。

増幅回路やバッファ回路などの出力電圧を、ある一定の範囲に制限することが必要な場合がある。そのような場合、一般に、電圧リミッタ回路が用いられる。図７は、従来の一般的な電圧リミッタ回路の構成を示す図である（下記の特許文献１を参照）。図７に示す電圧リミッタ回路１００は、ダイオード１０２と定電圧源１０３を直列に接続して構成されたものであり、オペアンプによるバッファ回路１０１の出力端子に接続されている。バッファ回路１０１の出力電圧Ｖｏｕｔが定電圧源１０３とダイオード１０２の順方向電圧の和に相当する電圧に達すると、ダイオード１０２が導通し、定電圧源１０３へ流れる電流が増大することにより、出力電圧Ｖｏｕｔの上昇が制限される。

特開２０００−５６８４１号公報

図７に示す電圧リミッタ回路１００では、導通したダイオード１０２を通じて定電圧源１０３に大きな電流を流すことにより電圧の上昇を制限している。しかしながら、例えばプッシュルプル方式などのように電流供給能力が高い回路形式を持つ出力回路の場合、このような電圧リミッタ回路では電流が非常に大きくなってしまい、消費電流の増大や素子の温度上昇などの問題を生じる。また、ダイオードの順方向電圧は温度によって大きくばらつくため、出力電圧の制限範囲が温度により変動してしまうという問題もある。

本発明はかかる事情に鑑みてなされたものであり、その目的は、消費電力の増大を抑制しつつ出力電圧の範囲を精度良く制限できる出力回路と、そのような出力回路を有する電流センサを提供することにある。

本発明の第１の観点に係る出力回路は、入力信号に応じたアナログ信号を出力ラインへ出力する出力回路であって、少なくとも１つの電源ラインと前記出力ラインとの間の電流経路に設けられた少なくとも１つの出力トランジスタと、前記出力ラインに生じる出力電圧が所定のリミット電圧より上昇又は低下した場合、前記出力電圧が前記リミット電圧へ近づくように前記出力トランジスタを制御する少なくとも１つの制御回路とを具備する。前記制御回路は、前記出力電圧と前記リミット電圧との差を増幅する差動増幅回路と、前記出力トランジスタの制御端子へ信号を伝達する信号経路と前記出力ラインとの間に設けられており、前記出力電圧が前記リミット電圧より上昇又は低下した場合、前記出力ラインから前記信号経路への帰還信号を前記差動増幅回路の出力信号に応じて制御する帰還制御トランジスタと、前記出力電圧が前記リミット電圧に達した場合の前記帰還信号の電圧レベルを、前記出力トランジスタに流れる電流が抑制される電圧レベルまでシフトするレベルシフト回路とを有する。

上記の構成によれば、前記出力ラインに生じる出力電圧が前記所定のリミット電圧より上昇又は低下した場合、前記出力電圧が前記リミット電圧へ近づくように、前記電源ラインと前記出力ラインとの間の電流経路に設けられた前記出力トランジスタが制御される。これにより、リミッタ動作時に前記出力トランジスタの電流を増大させることなく前記出力電圧の範囲が制限される。また、前記出力電圧が前記所定のリミット電圧へ近づくように前記出力ランジスタが負帰還制御されるため、前記出力電圧の範囲が精度良く制限される。

更に、上記の構成によれば、前記出力トランジスタの制御端子へ信号を伝達する信号経路と前記出力ラインとの間に、前記出力ラインから前記信号経路への帰還信号を制御する前記帰還制御トランジスタが設けられている。前記出力電圧が前記リミット電圧より上昇又は低下した場合、前記出力電圧と前記リミット電圧との差を増幅する前記差動増幅回路の出力信号に応じて、前記帰還制御トランジスタにより前記帰還信号が制御される。ここで、前記出力電圧が前記リミット電圧に達した場合の前記帰還信号の電圧レベルは、前記レベルシフト回路により、前記出力トランジスタに流れる電流が抑制される電圧レベルまでシフトされる。そのため、前記出力トランジスタの制御が可能な前記リミット電圧の範囲を、前記レベルシフト回路における前記帰還信号のレベルシフトの設定によって広げることが可能になる。

好適に、前記レベルシフト回路は、前記出力トランジスタの制御端子へ信号を伝達する信号経路と前記出力ラインとの間において前記帰還制御トランジスタと直列に設けられた抵抗と、前記抵抗に一定の電流を出力する定電流回路とを含む。

上記の構成によれば、前記定電流回路の電流が前記抵抗へ流れることにより、前記抵抗と直列に設けられた前記帰還制御トランジスタを通る前記帰還信号の電圧レベルがシフトする。

好適に、前記定電流回路は、前記差動増幅回路の出力信号に応じて、前記帰還制御トランジスタが前記帰還信号を制御する場合に前記一定の電流を出力し、前記帰還制御トランジスタがオフ状態の場合に前記一定の電流の出力を停止する。

上記の構成によれば、前記帰還制御トランジスタがオフ状態の場合、前記定電流回路において電流の出力が停止されるため、不必要な消費電力が削減される。また、前記定電流回路が前記出力ラインに負荷としてつながることによる入出力特性の直線性の劣化が回避される。

好適に、前記定電流回路は、前記抵抗に前記一定の電流を出力する定電流出力トランジスタと、前記差動増幅回路の出力信号の電圧レベルをシフトした駆動電圧を生成し、当該駆動電圧を前記定電流出力トランジスタの制御端子に入力するトランジスタ駆動回路とを含む。

本発明の第２の観点に係る出力回路は、入力信号に応じたアナログ信号を出力ラインへ出力する出力回路であって、第１電源ラインと前記出力ラインとの間の電流経路に設けられた第１出力トランジスタと、前記第１電源ラインより低電圧の第２電源ラインと前記出力ラインとの間の電流経路に設けられた第２出力トランジスタと、前記出力ラインに生じる出力電圧が第１リミット電圧より上昇した場合、前記出力電圧が前記第１リミット電圧へ近づくように前記第１出力トランジスタを制御する第１制御回路と、前記出力電圧が第２リミット電圧より低下した場合、前記出力電圧が前記第２リミット電圧へ近づくように前記第２出力トランジスタを制御する第２制御回路とを備える。前記第１制御回路は、前記出力電圧と前記第１リミット電圧との差を増幅する第１差動増幅回路と、前記第１出力トランジスタの制御端子へ信号を伝達する信号経路と前記出力ラインとの間に設けられており、前記出力電圧が前記第１リミット電圧より上昇した場合、前記出力ラインから当該信号経路への第１帰還信号を前記第１差動増幅回路の出力信号に応じて制御する第１帰還制御トランジスタと、前記出力電圧が前記第１リミット電圧に達した場合の前記第１帰還信号の電圧レベルを、前記第１出力トランジスタに流れる電流が抑制される電圧レベルまでシフトする第１レベルシフト回路とを有する。前記第２制御回路は、前記出力電圧と前記第２リミット電圧との差を増幅する第２差動増幅回路と、前記第２出力トランジスタの制御端子へ信号を伝達する信号経路と前記出力ラインとの間に設けられており、前記出力電圧が前記第２リミット電圧より低下した場合、前記出力ラインから当該信号経路への第２帰還信号を前記第２差動増幅回路の出力信号に応じて制御する第２帰還制御トランジスタと、前記出力電圧が前記第２リミット電圧に達した場合の前記第２帰還信号の電圧レベルを、前記第２出力トランジスタに流れる電流が抑制される電圧レベルまでシフトする第２レベルシフト回路とを有する。

好適に、前記第１レベルシフト回路は、前記第１出力トランジスタの制御端子へ信号を伝達する信号経路と前記出力ラインとの間において前記第１帰還制御トランジスタと直列に設けられた第１抵抗と、前記第１抵抗に一定の電流を出力する第１定電流回路とを含み、前記第２レベルシフト回路は、前記第２出力トランジスタの制御端子へ信号を伝達する信号経路と前記出力ラインとの間において前記第２帰還制御トランジスタと直列に設けられた第２抵抗と、前記第２抵抗に一定の電流を出力する第２定電流回路とを含む。

好適に、前記第１定電流回路は、前記第１差動増幅回路の出力信号に応じて、前記第１帰還制御トランジスタが前記第１帰還信号を制御する場合に前記一定の電流を出力し、前記第１帰還制御トランジスタがオフ状態の場合に前記一定の電流の出力を停止し、前記第２定電流回路は、前記第２差動増幅回路の出力信号に応じて、前記第２帰還制御トランジスタが前記第２帰還信号を制御する場合に前記一定の電流を出力し、前記第２帰還制御トランジスタがオフ状態の場合に前記一定の電流の出力を停止する。

好適に、前記第１定電流回路は、前記第１抵抗に前記一定の電流を出力する第１定電流出力トランジスタと、前記第１差動増幅回路の出力信号の電圧レベルをシフトした駆動電圧を生成し、当該駆動電圧を前記第１定電流出力トランジスタの制御端子に入力する第１トランジスタ駆動回路とを含み、前記第２定電流回路は、前記第２抵抗に前記一定の電流を出力する第２定電流出力トランジスタと、前記第２差動増幅回路の出力信号の電圧レベルをシフトした駆動電圧を生成し、当該駆動電圧を前記第２定電流出力トランジスタの制御端子に入力する第２トランジスタ駆動回路とを含む。

好適に、上記第２の観点に係る出力回路は、前記第１出力トランジスタ及び前記第２出力トランジスタを前記入力信号に応じて相補的に動作させる相補駆動回路を有する。

好適に、上記第２の観点に係る出力回路は、前記第１出力トランジスタ及び前記第２出力トランジスタの一方を定電流源として動作させるバイアス回路を有する。

本発明の第３の観点に係る電流センサは、被測定電流による磁界に応じた検出信号を出力する磁気センサと、前記磁気センサに作用する前記被測定電流による磁界を打ち消す方向に磁界を発生するコイルと、前記検出信号に応じて、前記磁気センサに作用する前記被測定電流による磁界と前記コイルに流れる電流による磁界とが平衡するよう前記コイルを駆動するコイル駆動回路と、前記コイルに流れる電流を検出するシャント抵抗と、前記シャント抵抗に生じる電圧を増幅する増幅回路とを備える。前記増幅回路は、上記第１の観点に係る出力回路又は上記第２の観点に係る出力回路を有する。

本発明によれば、消費電力の増大を抑制しつつ出力電圧の範囲を精度良く制限できる。

本発明の第１の実施形態に係る出力回路の構成の一例を示す図である。 本発明の第２の実施形態に係る出力回路の構成の一例を示す図である。 本発明の第３の実施形態に係る出力回路の構成の一例を示す図である。 本発明の第４の実施形態に係る出力回路の構成の一例を示す図である。 本発明の第５の実施形態に係る出力回路の構成の一例を示す図である。 本発明の第６の実施形態に係る出力回路の構成の一例を示す図である。 従来の一般的な電圧リミッタ回路の構成を示す図である。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る出力回路の構成の一例を示す図である。
図１に示す出力回路は、入力信号Ｓｉｎを増幅して出力ラインＯＵＴに出力する増幅回路１０と、増幅回路１０の出力電圧Ｖｏｕｔを所定の範囲に制限するための制御を行うリミッタ制御回路２０を有する。

図１の例において、増幅回路１０は、ＰＭＯＳ型の第１出力トランジスタＭ１１と、ＮＭＯＳ型の第２出力トランジスタＭ１２と、この第１出力トランジスタＭ１１及び第２出力トランジスタＭ１２を入力信号Ｓｉｎに応じて相補的に動作させる相補駆動回路１１を有する。

第１出力トランジスタＭ１１は、電源電圧Ｖｄｄが供給される電源ライン（以下、「電源ラインＶｄｄ」と記す。）と出力ラインＯＵＴとの間の電流経路に設けられる。第１出力トランジスタＭ１１のソースが電源ラインＶｄｄに接続され、そのドレインが出力ラインＯＵＴに接続される。

第２出力トランジスタＭ１２は、接地電位の電源ライン（以下、「接地ラインＧＮＤ」と記す。）と出力ラインＯＵＴとの間の電流経路に設けられる。第２出力トランジスタＭ１２のソースが接地ラインＧＮＤに接続され、そのドレインが出力ラインＯＵＴに接続される。

相補駆動回路１１は、第１出力トランジスタＭ１１及び第２出力トランジスタＭ１２によって構成される出力段がプッシュプル回路として動作するように、それぞれのゲートを入力信号Ｓｉｎに応じて駆動する。図１の例において、相補駆動回路１１は、ＰＭＯＳ型のトランジスタＭ１４，Ｍ１５とＮＭＯＳ型のトランジスタＭ１６，Ｍ１７を有する。トランジスタＭ１４のソースが電源ラインＶｄｄに接続され、そのドレインが第１出力トランジスタＭ１１のゲートに接続される。トランジスタＭ１４のゲートには一定のバイアス電圧Ｖｂ１が印加される。トランジスタＭ１５のソースが第１出力トランジスタＭ１１のゲートに接続され、そのゲートとドレインがトランジスタＭ１６のゲートとドレインに接続される。トランジスタＭ１６のソースは、第２出力トランジスタＭ１２のゲートに接続される。トランジスタＭ１７のドレインが第２出力トランジスタＭ１２のゲートに接続され、そのソースが接地ラインＧＮＤに接続される。トランジスタＭ１７のゲートには入力信号Ｓｉｎが入力される。

リミッタ制御回路２０は、出力ラインＯＵＴに生じる出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１から第２リミット電圧ＶＬ２までの範囲（ＶＬ２＜Ｖｏｕｔ＜ＶＬ１）に制限されるように、増幅回路１０の出力段の第１出力トランジスタＭ１１及び第２出力トランジスタＭ１２を制御する。

リミッタ制御回路２０は、出力電圧Ｖｏｕｔの上限値を第１リミット電圧ＶＬ１に制限する第１制御回路２１と、出力電圧Ｖｏｕｔの下限値を第２リミット電圧ＶＬ２に制限する第２制御回路２２を有する。第１制御回路２１は、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１より上昇した場合、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１へ近づくように第１出力トランジスタＭ１１を制御する。また、第２制御回路２２は、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２より低下した場合、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２へ近づくように第２出力トランジスタＭ１２を制御する。

図１の例において、第１制御回路２１は、ＰＭＯＳ型の第１帰還制御トランジスタＭ３１と、第１差動増幅回路ＯＰ１と、第１レベルシフト回路２５を有する。

第１差動増幅回路ＯＰ１は、出力電圧Ｖｏｕｔと第１リミット電圧ＶＬ１との差を増幅する回路であり、例えばオペアンプを用いて構成される。第１差動増幅回路ＯＰ１の反転入力端子に出力電圧Ｖｏｕｔが入力され、その非反転入力端子には第１リミット電圧ＶＬ１が入力される。

第１帰還制御トランジスタＭ３１は、第１出力トランジスタＭ１１のゲートと出力ラインＯＵＴとの間に設けられており、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１より上昇した場合、出力ラインＯＵＴから第１出力トランジスタＭ１１のゲートへの帰還信号（第１帰還信号）を第１差動増幅回路ＯＰ１の出力信号に応じて制御する。第１帰還制御トランジスタＭ３１の一方の端子が第１出力トランジスタＭ１１のゲートに接続され、他方の端子が後述の第１抵抗Ｒ１を介して出力ラインＯＵＴに接続される。第１帰還制御トランジスタＭ３１のゲートには、第１差動増幅回路ＯＰ１の出力信号が入力される。

第１レベルシフト回路２５は、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１に達した場合の第１帰還信号（第１帰還制御トランジスタＭ３１を通る帰還信号）の電圧レベルを、第１出力トランジスタＭ１１に流れる電流が抑制される電圧レベルまでシフトする。具体的には、第１レベルシフト回路２５は、第１出力トランジスタＭ１１のゲート−ソース間の電圧が第１出力トランジスタＭ１１の電流を抑制し得る電圧（しきい電圧付近）となるように、出力ラインＯＵＴから第１帰還制御トランジスタＭ３１を介して第１出力トランジスタＭ１１のゲートに印加される電圧を上昇させる。

図１の例において、第１レベルシフト回路２５は、第１抵抗Ｒ１と第１定電流回路２５１を含む。第１抵抗Ｒ１は、第１出力トランジスタＭ１１のゲートへ信号を伝達する信号経路と出力ラインＯＵＴとの間において、第１帰還制御トランジスタＭ３１と直列に設けられている。具体的には、第１抵抗Ｒ１は、出力ラインＯＵＴと第１帰還制御トランジスタＭ３１との中間経路に挿入されている。第１定電流回路２５１は、第１抵抗Ｒ１へ一定の電流を流す回路であり、図１の例では、第１帰還制御トランジスタＭ３１と第１抵抗Ｒ１とを接続する中間ノードＮ１と電源ラインＶｄｄとの間の経路に設けられている。

また図１の例において、第２制御回路２２は、ＮＭＯＳ型の第２帰還制御トランジスタＭ３２と、第２差動増幅回路ＯＰ２と、第２レベルシフト回路２６を有する。

第２差動増幅回路ＯＰ２は、出力電圧Ｖｏｕｔと第２リミット電圧ＶＬ２との差を増幅する回路であり、例えばオペアンプを用いて構成される。第２差動増幅回路ＯＰ２の反転入力に出力電圧Ｖｏｕｔが入力され、その非反転入力端子には第２リミット電圧ＶＬ２が入力される。

第２帰還制御トランジスタＭ３２は、第２出力トランジスタＭ１２のゲートと出力ラインＯＵＴとの間に設けられており、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２より低下した場合、出力ラインＯＵＴから第２出力トランジスタＭ１２のゲートへの帰還信号（第２帰還信号）を第２差動増幅回路ＯＰ２の出力信号に応じて制御する。第２帰還制御トランジスタＭ３２の一方の端子が第２出力トランジスタＭ１２のゲートに接続され、他方の端子が後述の第２抵抗Ｒ２を介して出力ラインＯＵＴに接続される。第２帰還制御トランジスタＭ３２のゲートには、第２差動増幅回路ＯＰ２の出力信号が入力される。

第２レベルシフト回路２６は、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２に達した場合の第２帰還信号（第２帰還制御トランジスタＭ３２を通る帰還信号）の電圧レベルを、第２出力トランジスタＭ１２に流れる電流が抑制される電圧レベルまでシフトする。具体的には、第２レベルシフト回路２６は、第２出力トランジスタＭ１２のゲート−ソース間の電圧が第２出力トランジスタＭ１２の電流を抑制し得る電圧（しきい電圧付近）となるように、出力ラインＯＵＴから第２帰還制御トランジスタＭ３２を介して第２出力トランジスタＭ１２のゲートに印加される電圧を低下させる。

図１の例において、第２レベルシフト回路２６は、第２抵抗Ｒ２と第２定電流回路２６１を含む。第２抵抗Ｒ２は、第２出力トランジスタＭ１２のゲートへ信号を伝達する信号経路と出力ラインＯＵＴとの間において、第２帰還制御トランジスタＭ３２と直列に設けられている。具体的には、第２抵抗Ｒ２は、出力ラインＯＵＴと第２帰還制御トランジスタＭ３２との中間経路に挿入されている。第２定電流回路２６１は、第２抵抗Ｒ２へ一定の電流を流す回路であり、図１の例では、第２帰還制御トランジスタＭ３２と第２抵抗Ｒ２とを接続する中間ノードＮ２と接地ラインＧＮＤとの間の経路に設けられている。

ここで、上述した構成を有する本実施形態に係る出力回路の動作を説明する。

まず、増幅回路１０の出力段のプッシュルプル動作について説明する。
トランジスタＭ１４は、ゲートに入力されるバイアス電圧Ｖｂ１に応じたほぼ一定の電流が流れる定電流源として動作する。トランジスタＭ１５及びＭ１６のゲート−ソース電圧は、トランジスタＭ１４の一定の電流によってほぼ一定となる。すなわち、第１出力トランジスタＭ１１のゲートと第２出力トランジスタＭ１２のゲートとの電圧差はほぼ一定となる。そのため、トランジスタＭ１７のドレイン電圧が入力信号Ｓｉｎに応じて変化すると、第１出力トランジスタＭ１１及び第２出力トランジスタＭ１２のゲート電圧Ｖｇ１，Ｖｇ２が共に変化する。
入力信号Ｓｉｎの電圧が上昇すると、トランジスタＭ１７のドレイン電圧が低下する。これにより、第１出力トランジスタＭ１１のゲート電圧Ｖｇ１が低下して第１出力トランジスタＭ１１のドレイン電流が増大するとともに、第２出力トランジスタＭ１２のゲート電圧Ｖｇ２が低下して第２出力トランジスタＭ１２のドレイン電流が減少し、出力電圧Ｖｏｕｔが上昇する。
入力信号Ｓｉｎの電圧が低下した場合は、上記と逆の動作により、第１出力トランジスタＭ１１のドレイン電流が減少するとともに第２出力トランジスタＭ１２のドレイン電流が増大し、出力電圧Ｖｏｕｔが低下する。従って、第１出力トランジスタＭ１１と第２出力トランジスタＭ１２は、入力信号Ｓｉｎに応じて相補的に動作する。

次に、出力電圧Ｖｏｕｔのリミット動作について説明する。
出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１より低い場合、第１差動増幅回路ＯＰ１の出力電圧はハイレベル（Ｖｄｄ）となり、第１帰還制御トランジスタＭ３１はオフ状態となる。この場合、第１制御回路２１による出力電圧Ｖｏｕｔのリミット動作は働かない。

出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１より高くなると、第１差動増幅回路ＯＰ１の出力電圧が低下し、第１帰還制御トランジスタＭ３１がオフ状態から導通状態へ変化する。電圧差「Ｖｏｕｔ−ＶＬ１」が大きくなるほど、第１帰還制御トランジスタＭ３１のインピーダンスが小さくなる。

第１抵抗Ｒ１には第１定電流回路２５１からの電流が流れるため、この電流によって第１抵抗Ｒ１に電圧が生じる。第１帰還制御トランジスタＭ３１と第１抵抗Ｒ１との中間ノードＮ１の電圧は、この第１抵抗Ｒ１に生じる電圧の分だけ出力ラインＯＵＴより高くなる。すなわち、中間ノードＮ１の電圧は、第１抵抗Ｒ１に生じる電圧の分だけ出力電圧Ｖｏｕｔより高圧側にレベルシフトした電圧となる。その結果、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１に達したとき、出力ラインＯＵＴから第１帰還制御トランジスタＭ３１を介して第１出力トランジスタＭ１１のゲートに印加される電圧は、出力電圧Ｖｏｕｔ（≒ＶＬ１）に比べて第１抵抗Ｒ１に生じる電圧の分だけ高圧側にレベルシフトした電圧となる。ここで、第１抵抗Ｒ１におけるレベルシフトの電圧は、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１に達したとき（Ｖｏｕｔ≒ＶＬ１）、第１出力トランジスタＭ１１の電流が抑制され得る電圧に設定されている。具体的には、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１とほぼ等しいとき、第１出力トランジスタＭ１１のゲート−ソース間の電圧がしきい電圧付近となるように、第１抵抗Ｒ１におけるレベルシフトの電圧が設定されている。出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１より高くなると、第１出力トランジスタＭ１１のゲート−ソース間の電圧がしきい電圧より小さくなり、第１出力トランジスタＭ１１のドレイン電流が抑制されて、出力電圧Ｖｏｕｔの上昇が抑制される。そのため、出力電圧Ｖｏｕｔは、第１リミット電圧ＶＬ１より高くなると急激に上昇が抑制され、ほぼ第１リミット電圧ＶＬ１に固定される。

他方、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２より高い場合、第２差動増幅回路ＯＰ２の出力電圧はローレベル（ＧＮＤ）となり、第２帰還制御トランジスタＭ３２はオフ状態となる。この場合、第２制御回路２２による出力電圧Ｖｏｕｔのリミット動作は働かない。

出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２より低くなると、第２差動増幅回路ＯＰ２の出力電圧が上昇し、第２帰還制御トランジスタＭ３２がオフ状態から導通状態へ変化する。電圧差「ＶＬ２−Ｖｏｕｔ」が大きくなるほど、第２帰還制御トランジスタＭ３２のインピーダンスが小さくなる。

第２抵抗Ｒ２には第２定電流回路２６１からの電流が流れるため、この電流によって第２抵抗Ｒ２に電圧が生じる。第２帰還制御トランジスタＭ３２と第２抵抗Ｒ２との中間ノードＮ２の電圧は、この第２抵抗Ｒ２に生じる電圧の分だけ出力ラインＯＵＴより低くなる。すなわち、中間ノードＮ２の電圧は、第２抵抗Ｒ２に生じる電圧の分だけ出力電圧Ｖｏｕｔより低圧側にレベルシフトした電圧となる。その結果、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２に達したとき、出力ラインＯＵＴから第２帰還制御トランジスタＭ３２を介して第２出力トランジスタＭ１２のゲートに印加される電圧は、出力電圧Ｖｏｕｔ（≒ＶＬ２）に比べて第２抵抗Ｒ２に生じる電圧の分だけ低圧側にレベルシフトした電圧となる。ここで、第２抵抗Ｒ２におけるレベルシフトの電圧は、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２に達したとき（Ｖｏｕｔ≒ＶＬ２）、第２出力トランジスタＭ１２の電流が抑制され得る電圧に設定されている。具体的には、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２とほぼ等しいとき、第２出力トランジスタＭ１２のゲート−ソース間の電圧がしきい電圧付近となるように、第２抵抗Ｒ２におけるレベルシフトの電圧が設定されている。出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２より低くなると、第２出力トランジスタＭ１２のゲート−ソース間の電圧がしきい電圧より小さくなり、第２出力トランジスタＭ１２のドレイン電流が抑制されて、出力電圧Ｖｏｕｔの低下が抑制される。そのため、出力電圧Ｖｏｕｔは、第２リミット電圧ＶＬ２より低くなると急激に低下が抑制され、ほぼ第２リミット電圧ＶＬ２に固定される。

以上説明したように、本実施形態に係る出力回路によれば、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１より上昇した場合、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１へ近づくように第１出力トランジスタＭ１１が制御され、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２より低下した場合、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２へ近づくように第２出力トランジスタＭ１２が制御される。これにより、従来の電圧リミッタ回路のようにリミッタ動作時の出力電流を増大させることなく出力電圧Ｖｏｕｔの範囲を制限できるため、消費電力の増大を抑えることができる。

また、本実施形態に係る出力回路によれば、出力電圧Ｖｏｕｔが所定の範囲から逸脱した場合、制御回路（２１，２２）によって出力電圧Ｖｏｕｔが所定のリミット電圧（ＶＬ１，ＶＬ２）へ近づくように出力段のトランジスタ（Ｍ１１，Ｍ１２）が負帰還制御される。そのため、出力電圧Ｖｏｕｔの範囲を精度良く制限することができる。

更に、本実施形態に係る出力回路によれば、出力電圧Ｖｏｕｔがリミット電圧（ＶＬ１，ＶＬ２）に達した場合、出力ラインＯＵＴから帰還制御トランジスタ（Ｍ３１，Ｍ３２）を介して出力トランジスタ（Ｍ１１，Ｍ１２）のゲートに帰還される信号（第１帰還信号，第２帰還信号）の電圧レベルは、レベルシフト回路（２５，２６）により、出力トランジスタ（Ｍ１１，Ｍ１２）に流れる電流が抑制される電圧レベルまでシフトされる。
もし第１レベルシフト回路２５がないと、出力電圧Ｖｏｕｔが電源電圧Ｖｄｄに対して第１出力トランジスタＭ１１のしきい値より低い範囲では、第１帰還制御トランジスタＭ３１がオン状態となっても第１出力トランジスタＭ１１の電流を抑制できず、リミット動作が働かない。同様に、もし第２レベルシフト回路２６がないと、出力電圧Ｖｏｕｔが接地電位に対して第２出力トランジスタＭ１２のしきい値より高い範囲では、第２帰還制御トランジスタＭ３２がオン状態となっても第２出力トランジスタＭ１２の電流を抑制できず、リミット動作が働かない。
従って、レベルシフト回路（２５，２６）を設けたことにより、出力トランジスタ（Ｍ１１，Ｍ１２）の制御が可能なリミット電圧（ＶＬ１，ＶＬ２）の範囲を、レベルシフト回路（２５，２６）のレベルシフトの設定によって自由に広げることが可能になる。すなわち、出力電圧Ｖｏｕｔのリミット可能な範囲を広げることができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図２は、第２の実施形態に係る出力回路の構成の一例を示す図である。図２に示す出力回路は、図１に示す出力回路における第１定電流回路２５１を第１定電流回路２５１Ａに置き換え、第２定電流回路２６１を第２定電流回路２６１Ａに置き換えたものであり、他の構成は図１に示す出力回路と同じである。

第１定電流回路２５１Ａは、第１差動増幅回路ＯＰ１の出力信号に応じて、第１帰還制御トランジスタＭ３１が第１帰還信号（第１帰還制御トランジスタＭ３１を通る帰還信号）を制御する場合に一定の電流を出力し、第１帰還制御トランジスタＭ３１がオフ状態の場合に電流の出力を停止する。

図２の例において、第１定電流回路２５１Ａは、第１定電流出力トランジスタＭ４１と第１トランジスタ駆動回路２５２を有する。

第１定電流出力トランジスタＭ４１は、第１トランジスタ駆動回路２５２の駆動によって第１抵抗Ｒ１に一定の電流を出力するトランジスタであり、図２の例ではＰＭＯＳ型トランジスタである。第１定電流出力トランジスタＭ４１のソースが電源ラインＶｄｄに接続され、そのドレインが中間ノードＮ１に接続される。

第１トランジスタ駆動回路２５２は、第１差動増幅回路ＯＰ１の出力信号の電圧レベルをシフトした駆動電圧を生成し、当該駆動電圧を第１定電流出力トランジスタＭ４１のゲートに入力する。

図２の例において、第１トランジスタ駆動回路２５２は、第３定電流出力トランジスタＭ５１と第３抵抗Ｒ３を有する。第３抵抗Ｒ３は、第１差動増幅回路ＯＰ１の出力と第１定電流出力トランジスタＭ４１のゲートとの間に接続される。第３定電流出力トランジスタＭ５１は、第１定電流出力トランジスタＭ４１のゲートと電源ラインＶｄｄとの間に接続されており、ゲートに印加されるバイアス電圧Ｖｂ２に応じた一定の電流を出力する。

第２定電流回路２６１Ａは、第２差動増幅回路ＯＰ２の出力信号に応じて、第２帰還制御トランジスタＭ３２が第２帰還信号（第２帰還制御トランジスタＭ３２を通る帰還信号）を制御する場合に一定の電流を出力し、第２帰還制御トランジスタＭ３２がオフ状態の場合に電流の出力を停止する。

図２の例において、第２定電流回路２６１Ａは、第２定電流出力トランジスタＭ４２と第２トランジスタ駆動回路２６２を有する。

第２定電流出力トランジスタＭ４２は、第２トランジスタ駆動回路２６２の駆動によって第２抵抗Ｒ２に一定の電流を出力するトランジスタであり、図２の例ではＮＭＯＳ型トランジスタである。第２定電流出力トランジスタＭ４２のソースが接地ラインＧＮＤに接続され、そのドレインが中間ノードＮ２に接続される。

第２トランジスタ駆動回路２６２は、第２差動増幅回路ＯＰ２の出力信号の電圧レベルをシフトした駆動電圧を生成し、当該駆動電圧を第２定電流出力トランジスタＭ４２のゲートに入力する。

図２の例において、第２トランジスタ駆動回路２６２は、第４定電流出力トランジスタＭ５２と第４抵抗Ｒ４を有する。第４抵抗Ｒ４は、第２差動増幅回路ＯＰ２の出力と第２定電流出力トランジスタＭ４２のゲートとの間に接続される。第４定電流出力トランジスタＭ５２は、第２定電流出力トランジスタＭ４２のゲートと接地ラインＧＮＤとの間に接続されており、ゲートに印加されるバイアス電圧Ｖｂ３に応じた一定の電流を出力する。

本実施形態に係る出力回路の動作を説明する。

出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１から第２リミット電圧ＶＬ２までの範囲内にある場合、第１差動増幅回路ＯＰ１の出力電圧は電源電圧Ｖｄｄ付近まで上昇し、第２差動増幅回路ＯＰ２の出力電圧は接地電位付近まで低下する。そのため、第１定電流出力トランジスタＭ４１、第２定電流出力トランジスタＭ４２はそれぞれオフ状態となり、これらのトランジスタによる電流の出力が停止される。

出力電圧Ｖｏｕｔが上昇して第１リミット電圧ＶＬ１に達すると、第１差動増幅回路ＯＰ１の出力電圧は電源電圧Ｖｄｄより低下し、これに伴って第１定電流出力トランジスタＭ４１のゲートの電圧も低下する。第１差動増幅回路ＯＰ１の出力電圧がある程度低下すると、第３定電流出力トランジスタＭ５１から第３抵抗Ｒ３へほぼ一定の電流が流れ、第３抵抗Ｒ３に生じる電圧はほぼ一定となる。そのため、第１定電流出力トランジスタＭ４１のゲートは、第１差動増幅回路ＯＰ１の出力に対してほぼ一定の電圧だけ高圧側にレベルシフトした電圧となる。ここで、第３抵抗Ｒ３におけるレベルシフトの電圧は、第１帰還制御トランジスタＭ３１がオフ状態から導通状態へ変化するときに第１定電流出力トランジスタＭ４１もオフ状態から導通状態へ変化するように設定されている。そのため、第１帰還制御トランジスタＭ３１がオフ状態から導通状態へ変化すると、第１定電流出力トランジスタＭ４１から第１抵抗Ｒ１に電流が流れ、中間ノードＮ１の電圧が出力電圧Ｖｏｕｔに対して高圧側にレベルシフトする。これにより、第１出力トランジスタＭ１１のゲート−ソース間電圧がしきい値付近となるため、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１を超えると第１出力トランジスタＭ１１の電流が抑制され、出力電圧Ｖｏｕｔの上昇が抑制される。

また、出力電圧Ｖｏｕｔが低下して第２リミット電圧ＶＬ２に達すると、第２差動増幅回路ＯＰ２の出力電圧は接地電位より上昇し、これに伴って第２定電流出力トランジスタＭ４２のゲートの電圧も上昇する。第２差動増幅回路ＯＰ２の出力電圧がある程度上昇すると、第４抵抗Ｒ４から第４定電流出力トランジスタＭ５２へほぼ一定の電流が流れ、第４抵抗Ｒ４に生じる電圧はほぼ一定となる。そのため、第２定電流出力トランジスタＭ４２のゲートは、第２差動増幅回路ＯＰ２の出力に対してほぼ一定の電圧だけ低圧側にレベルシフトした電圧となる。ここで、第４抵抗Ｒ４におけるレベルシフトの電圧は、第２帰還制御トランジスタＭ３２がオフ状態から導通状態へ変化するときに第２定電流出力トランジスタＭ４２もオフ状態から導通状態へ変化するように設定されている。そのため、第２帰還制御トランジスタＭ３２がオフ状態から導通状態へ変化すると、第２抵抗Ｒ２から第２定電流出力トランジスタＭ４２に電流が流れ、中間ノードＮ２の電圧が出力電圧Ｖｏｕｔに対して低圧側にレベルシフトする。これにより、第２出力トランジスタＭ１２のゲート−ソース間電圧がしきい値付近となるため、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２を下回ると第２出力トランジスタＭ１２の電流が抑制され、出力電圧Ｖｏｕｔの低下が抑制される。

以上説明したように、本実施形態に係る出力回路によれば、帰還制御トランジスタ（Ｍ３１，Ｍ３２）がオフ状態の場合、すなわち出力のリミット動作が行われない通常動作の場合、定電流回路（２５１Ａ，２６１Ａ）において電流の出力が停止されるため、不必要な消費電力を削減できる。また、通常動作において定電流回路（２５１Ａ，２６１Ａ）の電流の出力が停止されることにより、定電流回路（２５１Ａ，２６１Ａ）が出力ラインＯＵＴに負荷としてつながることがないため、通常動作時における入出力特性の直線性の劣化を回避できる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
図３は、第３の実施形態に係る出力回路の構成の一例を示す図である。図３に示す出力回路は、図２に示す出力回路における増幅回路１０を増幅回路１０Ａに置き換えたものであり、他の構成は図２に示す出力回路と同じである。

増幅回路１０Ａは、既に説明した増幅回路１０と同様な第１出力トランジスタＭ１１及び第２出力トランジスタＭ１２を有するとともに、第１出力トランジスタＭ１１を定電流源として動作させるバイアス回路１２を有する。第２出力トランジスタＭ１２は、ゲートに入力される入力信号Ｓｉｎを増幅してドレイン（出力ラインＯＵＴ）から出力するソース接地型の増幅回路として動作する。図３の例において、バイアス回路１２は、ＰＭＯＳ型のトランジスタＭ１８と定電流源１２１を有する。トランジスタＭ１８のソースが電源ラインＶｄｄに接続され、そのドレインとゲートが第１出力トランジスタＭ１１のゲートに接続される。また、トランジスタＭ１８のドレインと接地ラインＧＮＤの間に定電流源１２１が設けられ、トランジスタＭ１８のゲート−ソース電圧は定電流源１２１の電流に応じた一定の電圧となる。トランジスタＭ１８と第１出力トランジスタＭ１１はカレントミラー回路を構成しており、第１出力トランジスタＭ１１のドレインには定電流源１２１に流れる電流に応じた一定の電流が流れる。

第１制御回路２１の第１帰還制御トランジスタＭ３１は、第１出力トランジスタＭ１１のゲートと出力ラインＯＵＴとの間の経路に設けられる。第２制御回路２２の第２帰還制御トランジスタＭ３２は、第２出力トランジスタＭ１２のゲートと出力ラインＯＵＴとの間の経路に設けられる。

図３に示す出力回路では、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１より高くなった場合、第１帰還制御トランジスタＭ３１が導通して第１出力トランジスタＭ１１のゲート電圧が上昇することにより、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１へ近づく方向に変化する。また、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２より低くなった場合は、第２帰還制御トランジスタＭ３２が導通して第２出力トランジスタＭ１２のゲート電圧が低下することにより、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２へ近づく方向に変化する。従って、既に述べた出力回路と同様に、消費電流の増大を抑制しつつ、出力電圧Ｖｏｕｔの範囲を負帰還動作で精度よく制限することができる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
図４は、第４の実施形態に係る出力回路の構成の一例を示す図である。図４に示す出力回路は、図２に示す出力回路における増幅回路１０を増幅回路１０Ｂに置き換えたものであり、他の構成は図２に示す出力回路と同じである。

増幅回路１０Ｂは、ソースフォロワとして動作するＮＭＯＳ型の第１出力トランジスタＭ１３と、入力信号Ｓｉｎを増幅して第１出力トランジスタＭ１３のゲートに入力する増幅段１３と、ＮＭＯＳ型の第２出力トランジスタＭ１２と、第２出力トランジスタＭ１２を定電流源として動作させるバイアス回路１４とを有する。

第１出力トランジスタＭ１３は、そのドレインが電源ラインＶｄｄに接続され、そのソースが出力ラインＯＵＴに接続される。また、第２出力トランジスタＭ１２は、そのドレインが出力ラインＯＵＴに接続され、そのソースが接地ラインＧＮＤに接続される。

増幅段１３は、例えば図４に示すように、ソース接地型の増幅回路として動作するＮＭＯＳ型のトランジスタＭ１９と、トランジスタＭ１９のドレインと電源ラインＶｄｄの間に負荷として接続された定電流源１３１を有する。トランジスタＭ１９のゲートに入力信号Ｓｉｎが入力され、そのドレインが第１出力トランジスタＭ１３のゲートに接続される。

バイアス回路１４は、ＮＭＯＳ型のトランジスタＭ２０と定電流源１４１を有する。トランジスタＭ２０のソースが接地ラインＧＮＤに接続され、そのドレインとゲートが第２出力トランジスタＭ１２のゲートに接続される。トランジスタＭ２０のドレインと電源ラインＶｄｄの間に定電流源１４１が設けられ、トランジスタＭ２０のゲート−ソース電圧は定電流源１４１の電流に応じた一定の電圧となる。トランジスタＭ２０と第２出力トランジスタＭ１２はカレントミラー回路を構成しており、第２出力トランジスタＭ１２のドレインには定電流源１４１に流れる電流に応じた一定の電流が流れる。

第１制御回路２１の第１帰還制御トランジスタＭ３１は、増幅段１３のトランジスタＭ１９のゲートと出力ラインＯＵＴとの間の経路に設けられる。第２制御回路２２の第２帰還制御トランジスタＭ３２は、第２出力トランジスタＭ１２のゲートと出力ラインＯＵＴとの間の経路に設けられる。

図４に示す出力回路では、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１より高くなった場合、第１帰還制御トランジスタＭ３１が導通してトランジスタＭ１９のゲート電圧が上昇し、トランジスタＭ１９のドレイン電圧（第１出力トランジスタＭ１３のゲート電圧）が低下することにより、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１へ近づく方向に変化する。また、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２より低くなった場合は、第２帰還制御トランジスタＭ３２が導通して第２出力トランジスタＭ１２のゲート電圧が低下することにより、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２へ近づく方向に変化する。従って、既に述べた出力回路と同様に、消費電流の増大を抑制しつつ出力電圧Ｖｏｕｔの範囲を精度よく制限することができる。

なお、第１リミット電圧ＶＬ１がトランジスタＭ１９のしきい値に比べて十分に高い場合、第１帰還制御トランジスタＭ３１の導通時に第１レベルシフト回路２５によるレベルシフトがなくても、トランジスタＭ１９を導通させて第１出力トランジスタＭ１３の電流を抑制できる。この場合は、第１レベルシフト回路２５を省略し、トランジスタＭ１９のゲートと出力ラインＯＵＴとを第１帰還制御トランジスタＭ３１によって直接接続してもよい。

＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
図５は、第５の実施形態に係る出力回路の構成の一例を示す図である。図５に示す出力回路は、図２に示す出力回路における増幅回路１０を増幅回路１０Ｃに置き換えたものであり、他の構成は図２に示す出力回路と同じである。

増幅回路１０Ｃは、これまで説明した増幅回路１０，１０Ａ，１０Ｂと異なり、バイポーラトランジスタで構成される。増幅回路１０Ｃは、出力段を構成するトランジスタとして、ＮＰＮ型の第１出力トランジスタＱ１１と、ＰＮＰ型の第２出力トランジスタＱ１２を有する。第１出力トランジスタＱ１１は電源ラインＶｄｄと出力ラインＯＵＴの間の電流経路に設けられ、第２出力トランジスタＱ１２は出力ラインＯＵＴと接地ラインＧＮＤとの間の電流経路に設けられる。具体的には、第１出力トランジスタＱ１１のコレクタが電源ラインＶｄｄに接続され、そのソースが出力ラインＯＵＴに接続される。第２出力トランジスタＱ１２のソースが出力ラインＯＵＴに接続され、そのコレクタが接地ラインＧＮＤに接続される。第１出力トランジスタＱ１１及び第２出力トランジスタＱ１２は、それぞれエミッタフォロワとして動作する。

また、増幅回路１０Ｃは、出力段の第１出力トランジスタＱ１１及び第２出力トランジスタＱ１２を入力信号Ｓｉｎに応じて相補的に動作させる相補駆動回路１５を有する。図５の例において、相補駆動回路１５は、ＰＮＰ型のトランジスタＱ１３，Ｑ１４と、ＮＰＮ型のトランジスタＱ１５と、ダイオードＤ１，Ｄ２を有する。トランジスタＱ１３のソースが電源ラインＶｄｄに接続され、そのコレクタが第１出力トランジスタＱ１１のベースに接続される。トランジスタＱ１３のベースには一定のバイアス電圧Ｖｂ４が印加される。ダイオードＤ１及びＤ２は、第１出力トランジスタＱ１１のベースと第２出力トランジスタＱ１２のベースとの間に直列に接続される。トランジスタＱ１４のコレクタは第２出力トランジスタＱ１２のベースに接続され、そのエミッタは接地ラインＧＮＤに接続される。トランジスタＱ１５のコレクタはトランジスタＱ１４のベースに接続され、そのエミッタは接地ラインＧＮＤに接続される。トランジスタＱ１５のベースに入力信号Ｓｉｎが入力される。

第１制御回路２１の第１帰還制御トランジスタＭ３１は、相補駆動回路１５のトランジスタＱ１３のベースと出力ラインＯＵＴとの間の経路に設けられる。第２制御回路２２の第２帰還制御トランジスタＭ３２は、相補駆動回路１５のトランジスタＱ１５のベースと出力ラインＯＵＴとの間の経路に設けられる。

トランジスタＱ１３は、ベースに入力されるバイアス電圧Ｖｂ２に応じたほぼ一定の電流が流れる定電流源として動作する。第１出力トランジスタＱ１１のベースと第２出力トランジスタＱ１２のベースとの電圧差は、直列接続されたダイオードＤ１及びＤ２の順方向電圧によってほぼ一定となる。そのため、入力信号Ｓｉｎに応じてトランジスタＱ１５のコレクタ電流（トランジスタＱ１４のベース電流）が変化すると、トランジスタＱ１３，Ｑ１４に流れる電流が変化し、これに応じてトランジスタＱ１３のコレクタ電圧が変化し、第１出力トランジスタＱ１１及び第２出力トランジスタＱ１２のベース電圧が共に変化する。

入力信号Ｓｉｎの電圧が上昇した場合、トランジスタＱ１４のベース電流が増大することによりトランジスタＱ１３のコレクタ電圧が低下し、第１出力トランジスタＱ１１及び第２出力トランジスタＱ１２のベース電圧が低下し、出力電圧Ｖｏｕｔが低下する。入力信号Ｓｉｎの電圧が低下した場合は、上記と逆の動作により第１出力トランジスタＱ１１及び第２出力トランジスタＱ１２のベース電圧が上昇し、出力電圧Ｖｏｕｔが上昇する。従って、第１出力トランジスタＱ１１と第２出力トランジスタＱ１２は、入力信号Ｓｉｎに応じて相補的に動作する。

図５に示す出力回路では、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１より高くなった場合、第１帰還制御トランジスタＭ３１が導通してトランジスタＱ１３のベース電圧が上昇し、トランジスタＱ１３のコレクタ電圧が低下し、第１出力トランジスタＱ１１のベース電圧が低下することにより、出力電圧Ｖｏｕｔが第１リミット電圧ＶＬ１へ近づく方向へ変化する。
また、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２より低くなった場合は、第２帰還制御トランジスタＭ３２が導通してトランジスタＱ１５のベース電圧が低下し、トランジスタＱ１５のコレクタ電流（トランジスタＱ１４のベース電流）が減少し、トランジスタＱ１３，Ｑ１４の電流が減少し、トランジスタＱ１３のコレクタ電圧が上昇し、第１出力トランジスタＱ１１及び第２出力トランジスタＱ１２のベース電圧が上昇することにより、出力電圧Ｖｏｕｔが第２リミット電圧ＶＬ２へ近づく方向へ変化する。従って、既に述べた出力回路と同様に、消費電流の増大を抑制しつつ、出力電圧Ｖｏｕｔの範囲を負帰還動作で精度よく制限することができる。

＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。
本実施形態は、本発明に係る出力回路を用いた磁気平衡式の電流センサに関するものである。

図６は、本実施形態に係る電流センサの構成の一例を示す図である。図６に示す電流センサは、導体５に流れる被測定電流Ｉｓによる磁界に応じた検出信号Ｓ３０を出力する磁気センサ３０と、磁気センサ３０に作用する被測定電流Ｉｓによる磁界を打ち消す方向に磁界を発生するコイル４０と、コイル駆動回路５０と、シャント抵抗Ｒｓと、増幅回路６０とを有する。

図６の例において、磁気センサ３０は、ブリッジ回路３１を構成する４つの磁気抵抗効果素子（ＭＲ１〜ＭＲ４）と、ブリッジ回路３１に一定の電圧を供給する定電圧源３２を有する。検出信号Ｓ３０は、被測定電流Ｉｓによる磁界とコイル４０に流れる電流Ｉｄによる磁界とが平衡する場合、所定の基準レベルとなる。２つの磁界が平衡していない場合、検出信号Ｓ３０は、２つの磁界の大小に応じて、基準レベルより大きくなるか又は小さくなる。

コイル駆動回路５０は、磁気センサ３０から出力される検出信号Ｓ３０に応じて、磁気センサ３０に作用する被測定電流Ｉｓによる磁界とコイル４０に流れる電流Ｉｄによる磁界とが平衡するようにコイル４０を駆動する。すなわち、コイル駆動回路５０は、検出信号Ｓ３０のレベルが上述した基準レベルと等しくなるように、コイル４０の電流Ｉｄを負帰還制御する。

コイル４０の電流Ｉｄは、被測定電流Ｉｓにほぼ比例しており、被測定電流Ｉｓの測定結果を表す。この電流Ｉｄは、例えば図６において示すように、コイル４０に設けたシャント抵抗Ｒｓに発生する電圧Ｖｓとして出力される。

増幅回路６０は、コイル４０に流れる電流Ｉｄに応じてシャント抵抗Ｒｓに発生する電圧Ｖｓを増幅し、増幅結果を電圧Ｖｏｕｔとして出力する。この増幅回路６０は、出力電圧Ｖｏｕｔを所定の範囲に制限するため、上述した本発明の実施形態に係る出力回路を有する。例えば増幅回路６０は、半導体ＩＣの内部に形成されており、半導体ＩＣの外側の図示しないコントローラ等に増幅結果の電圧Ｖｏｕｔを出力する。増幅回路６０の出力電圧Ｖｏｕｔを一定の範囲内に制限することによって、当該範囲外の出力電圧Ｖｏｕｔを半導体ＩＣの異常通知機能に利用可能となる。例えば、半導体ＩＣの内部に設けた異常検知回路が、異常検知時に出力電圧Ｖｏｕｔを強制的に増幅回路６０の制限範囲外にすることで、異常通知用の専用端子を設けることなく、半導体ＩＣの外側に異常の発生を通知できる。

以上、本発明の幾つかの実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、種々のバリエーションを含んでいる。すなわち、上述した実施形態において挙げられている回路構成は一例であり、同様な機能を実現する他の回路に置き換えることができる。回路を構成するトランジスタはＭＯＳ型に限定されるものではなく、パイポーラ型などの他の種類のトランジスタを用いてもよい。

また、上述した実施形態では２つの電源ラインの一方が電源電圧Ｖｄｄを供給し、他方がグランド電圧を供給する例を挙げているが、本発明はこの例に限定されない。本発明の他の実施形態では、グランド電圧に対して正の電圧を供給する電源ラインと負の電圧を供給する電源ラインをそれぞれ有していてもよい。その場合、正負の２つの電源ラインと出力ラインとの間にそれぞれ設けられた出力トランジスタを制御して、出力電圧が所定の範囲内に制限されるようにしてもよい。

１０，１０Ａ，１０Ｂ，１０Ｃ…増幅回路、１１，１５…相補駆動回路、１２，１４…バイアス回路、１３…増幅段、２０…リミッタ制御回路、２１…第１制御回路、２２…第２制御回路、２５…第１レベルシフト回路、２６…第２レベルシフト回路、２５１，２５１Ａ…第１定電流回路、２６１，２６１Ａ…第２定電流回路、２５２…第１トランジスタ駆動回路、２６２…第２トランジスタ駆動回路、３０…磁気センサ、４０…コイル、５０…コイル駆動回路、６０…増幅回路、Ｍ１１，Ｍ１３，Ｑ１１…第１出力トランジスタ、Ｍ１２，Ｑ１２…第２出力トランジスタ、Ｍ３１…第１帰還制御トランジスタ、Ｍ３２…第２帰還制御トランジスタ、Ｍ４１…第１定電流出力トランジスタ、Ｍ４２…第２定電流出力トランジスタ、ＯＰ１…第１差動増幅回路、ＯＰ２…第２差動増幅回路、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒｓ…シャント抵抗、ＶＬ１…第１リミット電圧、ＶＬ２…第２リミット電圧。

Claims (11)

1. 入力信号に応じたアナログ信号を出力ラインへ出力する出力回路であって、
   少なくとも１つの電源ラインと前記出力ラインとの間の電流経路に設けられた少なくとも１つの出力トランジスタと、
   前記出力ラインに生じる出力電圧が所定のリミット電圧より上昇又は低下した場合、前記出力電圧が前記リミット電圧へ近づくように前記出力トランジスタを制御する少なくとも１つの制御回路とを具備し、
   前記制御回路は、
   前記出力電圧と前記リミット電圧との差を増幅する差動増幅回路と、
   前記出力トランジスタの制御端子へ信号を伝達する信号経路と前記出力ラインとの間に設けられており、前記出力電圧が前記リミット電圧より上昇又は低下した場合、前記出力ラインから前記信号経路への帰還信号を前記差動増幅回路の出力信号に応じて制御する帰還制御トランジスタと、
   前記出力電圧が前記リミット電圧に達した場合の前記帰還信号の電圧レベルを、前記出力トランジスタに流れる電流が抑制される電圧レベルまでシフトするレベルシフト回路とを有する、
   出力回路。
2. 前記レベルシフト回路は、
   前記出力トランジスタの制御端子へ信号を伝達する信号経路と前記出力ラインとの間において前記帰還制御トランジスタと直列に設けられた抵抗と、
   前記抵抗に一定の電流を出力する定電流回路とを含む、
   請求項１に記載の出力回路。
3. 前記定電流回路は、前記差動増幅回路の出力信号に応じて、前記帰還制御トランジスタが前記帰還信号を制御する場合に前記一定の電流を出力し、前記帰還制御トランジスタがオフ状態の場合に前記一定の電流の出力を停止する、
   請求項２に記載の出力回路。
4. 前記定電流回路は、
   前記抵抗に前記一定の電流を出力する定電流出力トランジスタと、
   前記差動増幅回路の出力信号の電圧レベルをシフトした駆動電圧を生成し、当該駆動電圧を前記定電流出力トランジスタの制御端子に入力するトランジスタ駆動回路とを含む、
   請求項３に記載の出力回路。
5. 入力信号に応じたアナログ信号を出力ラインへ出力する出力回路であって、
   第１電源ラインと前記出力ラインとの間の電流経路に設けられた第１出力トランジスタと、
   前記第１電源ラインより低電圧の第２電源ラインと前記出力ラインとの間の電流経路に設けられた第２出力トランジスタと、
   前記出力ラインに生じる出力電圧が第１リミット電圧より上昇した場合、前記出力電圧が前記第１リミット電圧へ近づくように前記第１出力トランジスタを制御する第１制御回路と、
   前記出力電圧が第２リミット電圧より低下した場合、前記出力電圧が前記第２リミット電圧へ近づくように前記第２出力トランジスタを制御する第２制御回路とを備え、
   前記第１制御回路は、
   前記出力電圧と前記第１リミット電圧との差を増幅する第１差動増幅回路と、
   前記第１出力トランジスタの制御端子へ信号を伝達する信号経路と前記出力ラインとの間に設けられており、前記出力電圧が前記第１リミット電圧より上昇した場合、前記出力ラインから当該信号経路への第１帰還信号を前記第１差動増幅回路の出力信号に応じて制御する第１帰還制御トランジスタと、
   前記出力電圧が前記第１リミット電圧に達した場合の前記第１帰還信号の電圧レベルを、前記第１出力トランジスタに流れる電流が抑制される電圧レベルまでシフトする第１レベルシフト回路とを有し、
   前記第２制御回路は、
   前記出力電圧と前記第２リミット電圧との差を増幅する第２差動増幅回路と、
   前記第２出力トランジスタの制御端子へ信号を伝達する信号経路と前記出力ラインとの間に設けられており、前記出力電圧が前記第２リミット電圧より低下した場合、前記出力ラインから当該信号経路への第２帰還信号を前記第２差動増幅回路の出力信号に応じて制御する第２帰還制御トランジスタと、
   前記出力電圧が前記第２リミット電圧に達した場合の前記第２帰還信号の電圧レベルを、前記第２出力トランジスタに流れる電流が抑制される電圧レベルまでシフトする第２レベルシフト回路とを有する、
   出力回路。
6. 前記第１レベルシフト回路は、
   前記第１出力トランジスタの制御端子へ信号を伝達する信号経路と前記出力ラインとの間において前記第１帰還制御トランジスタと直列に設けられた第１抵抗と、
   前記第１抵抗に一定の電流を出力する第１定電流回路とを含み、
   前記第２レベルシフト回路は、
   前記第２出力トランジスタの制御端子へ信号を伝達する信号経路と前記出力ラインとの間において前記第２帰還制御トランジスタと直列に設けられた第２抵抗と、
   前記第２抵抗に一定の電流を出力する第２定電流回路とを含む、
   請求項５に記載の出力回路。
7. 前記第１定電流回路は、前記第１差動増幅回路の出力信号に応じて、前記第１帰還制御トランジスタが前記第１帰還信号を制御する場合に前記一定の電流を出力し、前記第１帰還制御トランジスタがオフ状態の場合に前記一定の電流の出力を停止し、
   前記第２定電流回路は、前記第２差動増幅回路の出力信号に応じて、前記第２帰還制御トランジスタが前記第２帰還信号を制御する場合に前記一定の電流を出力し、前記第２帰還制御トランジスタがオフ状態の場合に前記一定の電流の出力を停止する、
   請求項６に記載の出力回路。
8. 前記第１定電流回路は、
   前記第１抵抗に前記一定の電流を出力する第１定電流出力トランジスタと、
   前記第１差動増幅回路の出力信号の電圧レベルをシフトした駆動電圧を生成し、当該駆動電圧を前記第１定電流出力トランジスタの制御端子に入力する第１トランジスタ駆動回路とを含み、
   前記第２定電流回路は、
   前記第２抵抗に前記一定の電流を出力する第２定電流出力トランジスタと、
   前記第２差動増幅回路の出力信号の電圧レベルをシフトした駆動電圧を生成し、当該駆動電圧を前記第２定電流出力トランジスタの制御端子に入力する第２トランジスタ駆動回路とを含む、
   請求項７に記載の出力回路。
9. 前記第１出力トランジスタ及び前記第２出力トランジスタを前記入力信号に応じて相補的に動作させる相補駆動回路を有する、
   請求項５乃至８の何れか一項に記載の出力回路。
10. 前記第１出力トランジスタ及び前記第２出力トランジスタの一方を定電流源として動作させるバイアス回路を有する、
    請求項５乃至８の何れか一項に記載の出力回路。
11. 被測定電流による磁界に応じた検出信号を出力する磁気センサと、
    前記磁気センサに作用する前記被測定電流による磁界を打ち消す方向に磁界を発生するコイルと、
    前記検出信号に応じて、前記磁気センサに作用する前記被測定電流による磁界と前記コイルに流れる電流による磁界とが平衡するよう前記コイルを駆動するコイル駆動回路と、
    前記コイルに流れる電流を検出するシャント抵抗と、
    前記シャント抵抗に生じる電圧を増幅する増幅回路と
    を備え、
    前記増幅回路が、請求項１乃至請求項１０の何れか一項に記載した出力回路を有する、
    電流センサ。

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