JP6622843B2 - メモリデバイス及びそのリフレッシュ方法 - Google Patents

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Description

本発明は電子デバイスに関し、特にメモリデバイス及びメモリデバイスのリフレッシュ方法に関する。
ダイナミックメモリは特定の使用状況下では、同じワード線のメモリセルに何回もアクセスする状況が発生する。このような状況下では、何回も繰り返し始動されるメモリローアドレスに隣接するメモリローアドレスのメモリセルは、ローハンマー（ｒｏｗ ｈａｍｍｅｒ）現象が発生して、隣接するメモリセルのデータ保存時間が短縮される可能性がある。従来技術において、追加のリフレッシュ（ｒｅｆｒｅｓｈ）操作によってローハンマー現象を排除している。しかしながら、選択されたワード線に対応するメモリセルの保持時間は、始動を選択された回数の増加と共に低下し、選択されたワード線に対応するメモリセルに対してリフレッシュを行い続ける場合、元のリフレッシュを必要とするメモリセルの時間は遅延される。
本発明は、メモリセルのローハンマー現象による保存されたデータの消失を回避して、余分なリフレッシュ操作を減らすために、隣接する二回のリフレッシュ操作周期において、アクセス操作されたメモリローアドレスのうちの一つに対して、ローハンマーリフレッシュブロックアドレスのラッチ操作及びリフレッシュ操作を行うことができるメモリデバイス及びそのリフレッシュ方法を提供する。
本発明のメモリデバイスは、メモリアレイと、メモリ制御回路と、を含む。メモリアレイは、メモリブロックを複数有し、複数のメモリブロックのそれぞれはメモリローを複数含む。メモリ制御回路は複数のメモリブロックに結合される。メモリ制御回路は、アクセスコマンドの回数をカウントして第一のカウント値を生成し、リフレッシュコマンドの回数をカウントして第二のカウント値を生成する。メモリ制御回路は、第一のカウント値が第二のカウント値に等しい時、アクセスコマンドに対応するメモリブロックアドレス及びメモリローアドレスをラッチしてローハンマーリフレッシュブロックアドレス及びローハンマーリフレッシュローアドレスを得る。メモリ制御回路は、ローハンマーリフレッシュブロックアドレス及びローハンマーリフレッシュローアドレスに基づき、メモリブロックに対してローハンマーリフレッシュ操作を行う。
本発明の実施例において、前記メモリ制御回路は、リフレッシュコマンドの後の一回目のアクセスコマンドに対応するメモリブロックアドレス及びメモリローアドレスをラッチする。
本発明の実施例において、前記メモリ制御回路は、リフレッシュコマンドを受信する時に、第一のカウント値をリセットする。
本発明の実施例において、第一のカウント値が第二のカウント値より小さく、且つ、リフレッシュコマンドを受信する時に、前記メモリ制御回路は、前記第二のカウント値をリセットする。
本発明の実施例において、隣接する二回のリフレッシュコマンドの周期内において、アクセスコマンドを受信していない時に、前記メモリ制御回路は、メモリブロックアドレス及びメモリローアドレスをラッチしない。
本発明の実施例において、前記メモリ制御回路は、ローハンマーリフレッシュアドレスバッファと、アドレスバッファコントローラと、リフレッシュアドレスバッファと、を含む。ローハンマーリフレッシュアドレスバッファは、アクセスコマンド、アクセスコマンドに対応するメモリブロックアドレス、アクセスコマンドに対応するメモリローアドレス、リフレッシュコマンドを受信する。ローハンマーリフレッシュアドレスバッファは、アクセスコマンドを受信する時に、アクセスコマンドの受信回数をカウントして第一のカウント値を生成し、リフレッシュコマンドを受信する時に、リフレッシュコマンドの受信回数をカウントして第二のカウント値を生成する。ローハンマーリフレッシュアドレスバッファは、アクセスコマンド、リフレッシュコマンド、第一のカウント値、第二のカウント値に基づき、ラッチしたメモリブロックアドレス及びラッチしたメモリローアドレスを提供する。アドレスバッファコントローラは、ローハンマーリフレッシュアドレスバッファに結合される。アドレスバッファコントローラは、ラッチしたメモリブロックアドレスに基づき、ローハンマーリフレッシュブロックアドレスを得る。リフレッシュアドレスバッファは、リフレッシュコマンドを受信し、リフレッシュコマンドに基づき、複数のメモリサブブロックのうちの一つに対して、リフレッシュローアドレスを提供するのに用いられる。
本発明の実施例において、前記ローハンマーリフレッシュアドレスバッファは、ローハンマーアドレスラッチ信号生成器と、複数のメモリブロックアドレスバッファと、複数のメモリローアドレスバッファと、を含む。ローハンマーアドレスラッチ信号生成器は、第一のカウント値及び第二のカウント値に基づき、比較結果を生成し、比較結果に基づき、アドレスラッチ信号を提供する。複数のメモリブロックアドレスバッファは、アクセスコマンドに対応するメモリブロックアドレス及びアドレスラッチ信号を受信し、アドレスラッチ信号に基づき、メモリブロックアドレスをラッチする。複数のメモリローアドレスバッファは、アクセスコマンドに対応するメモリローアドレス及びアドレスラッチ信号を受信し、アドレスラッチ信号に基づき、メモリローアドレスをラッチする。
本発明の実施例において、前記ローハンマーアドレスラッチ信号生成器は、第一のカウンタと、第二のカウンタと、論理比較回路と、を含む。第一のカウンタは、アクセスコマンドを受信する時に、アクセスコマンドの受信回数をカウントして、第一のカウント値を増大するのに用いられる。第二のカウンタは、リフレッシュコマンドを受信する時に、リフレッシュコマンドの受信回数をカウントして、第二のカウント値を増大するのに用いられる。論理比較回路は、第一のカウンタ及び第二のカウンタに結合され、アクセスコマンド及びリフレッシュコマンドを受信し、第一のカウント値及び第二のカウント値を比較して、比較結果を取得し、第一のカウント値が第二のカウント値に等しい比較結果に基づき、イネーブルのアドレスラッチ信号を生成するのに用いられる。
このように、本発明は、メモリセルのローハンマー現象による保存されたデータの消失を回避して、余分なリフレッシュ操作を減らすために、隣接する二回のリフレッシュ操作周期において、アクセス操作されたメモリローアドレスのうちの一つに対して、ローハンマーリフレッシュブロックアドレスのラッチ操作及びリフレッシュ操作を行うことができる。
本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。
本発明の実施例に基づき図示したメモリデバイスの模式図である。 本発明の別の実施例に基づき図示したメモリデバイスの模式図である。 本発明の実施例に基づき図示したローハンマーリフレッシュアドレスバッファの回路模式図である。 本発明の実施例に基づき図示したローハンマーアドレスラッチ信号生成器の回路模式図である。 本発明の実施例に基づき図示したメモリブロックアドレスバッファの回路模式図である。 本発明の実施例に基づき図示したメモリローアドレスバッファの回路模式図である。 本発明の実施例に基づき図示したメモリローアドレスバッファの回路模式図である。 本発明の実施例に基づき図示したメモリローアドレスバッファの回路模式図である。 本発明の実施例に基づき図示したアドレスバッファコントローラの回路模式図である。 本発明の実施例に基づき図示した多重回路の回路模式図である。 本発明の実施例に基づき図示したメモリデバイスの操作波形模式図である。 本発明の実施例に基づき図示したメモリデバイスのデータリフレッシュのフローチャート図である。
図１を参照すると、図１は、本発明の実施例に基づき図示したメモリデバイスの模式図である。メモリデバイス１００は、メモリアレイ１４０及びメモリ制御回路１２０を含む。メモリアレイ１４０はメモリブロック１４０Ａ〜１４０Ｈを含み、メモリブロック１４０Ａ〜１４０Ｈのそれぞれは複数のメモリローを含む。メモリ制御回路１２０はメモリブロック１４０Ａ〜１４０Ｈに対して順番にメモリセルデータリフレッシュを行い、それぞれのメモリブロックに保存されるデータが消失するのを回避する。本発明はメモリブロックの数を制限しない。
本実施例において、メモリ制御回路１２０はアクセスコマンドＡＣＴＣＭＤ、リフレッシュコマンドＡＲＥＦＣＭＤ、アクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレスＢＡ＿ｍ、アクセスコマンドＡＣＴＣＭＤに対応するメモリローアドレスＲＡ＿ｊを受信する。ここで、ｍは０〜２に等しく、ｊは０〜１３に等しい。メモリ制御回路１２０は、アクセスコマンドＡＣＴＣＭＤ及びリフレッシュコマンドＡＲＥＦＣＭＤの回数に基づき、ローハンマーリフレッシュブロックアドレス及びローハンマーリフレッシュローアドレスを得て、且つ、メモリ制御回路１２０は、ローハンマーリフレッシュブロックアドレス及びローハンマーリフレッシュローアドレスに基づき、メモリブロック１４０Ａ〜１４０Ｈに対してローハンマーリフレッシュ操作を行う。
さらなる説明として、図２を参照すると、図２は、本発明の別の実施例に基づき図示したメモリデバイスの模式図である。図２の実施例において、メモリブロック１４０Ａはメモリサブブロック１４２Ａ、１４２Ｂを含んでもよい。多重回路１５０Ａ、１５０Ｂはそれぞれメモリ制御回路１２０に結合される。多重回路１５０Ａ、１５０Ｂはそれぞれメモリサブブロック１４２Ａ、１４２Ｂに対応して配置される。メモリ制御回路１２０は、ローハンマーリフレッシュアドレスバッファ１２２と、アドレスバッファコントローラ１２４と、リフレッシュアドレスバッファ１２６と、を含む。ローハンマーリフレッシュアドレスバッファ１２２は、アクセスコマンドＡＣＴＣＭＤ、アクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレスＢＡ＿ｍ、アクセスコマンドＡＣＴＣＭＤに対応するメモリローアドレスＲＡ＿ｊ、リフレッシュコマンドＡＲＥＦＣＭＤを受信するのに用いられる。ここで、ｍは０〜２に等しく、ｊは０〜１３に等しい。ローハンマーリフレッシュアドレスバッファ１２２は、アクセスコマンドＡＣＴＣＭＤを受信する時、アクセスコマンドＡＣＴＣＭＤの受信回数をカウントして第一のカウント値Ｃ１を生成し、リフレッシュコマンドＡＲＥＦＣＭＤを受信する時、リフレッシュコマンドＡＲＥＦＣＭＤの受信回数をカウントして第二のカウント値Ｃ２を生成し、アクセスコマンドＡＣＴＣＭＤ、リフレッシュコマンドＡＲＥＦＣＭＤ、第一のカウント値Ｃ１、第二のカウント値Ｃ２に基づき、ラッチしたメモリブロックアドレスＢＮＫＡ＿ｍ及びラッチしたローハンマーメモリローアドレスＸ０ＴＭ〜Ｘ１３ＴＭ、Ｘ１３ＮＭを提供する。アドレスバッファコントローラ１２４は、ローハンマーリフレッシュアドレスバッファ１２２に結合される。アドレスバッファコントローラ１２４は、ラッチしたメモリブロックアドレスＢＮＫＡ＿ｍに基づき、ローハンマーリフレッシュブロックアドレスＲＡＳＢ＿ｋを得ることができる。また、リフレッシュアドレスバッファ１２６はリフレッシュコマンドＡＲＥＦＣＭＤを受信し、リフレッシュコマンドＡＲＥＦＣＭＤに基づき、メモリサブブロック１４２Ａ、１４２Ｂに対して、リフレッシュローアドレスＸ０ＴＲ〜Ｘ１３ＴＲ、Ｘ１３ＮＲを提供するのに用いられる。本実施例において、メモリブロック１４０Ａはメモリサブブロック１４２Ａ、１４２Ｂに分けられることから、本実施例のリフレッシュ操作は二回行われる。
図３を参照すると、図３は、本発明の実施例に基づき図示したローハンマーリフレッシュアドレスバッファの回路模式図である。メモリ制御回路１２０は、ローハンマーアドレスラッチ信号生成器３１０と、メモリブロックアドレスバッファ３２０＿ｍと、メモリローアドレスバッファ３３０、３４０＿ｉ、３５０と、を含む。ここで、ｍは０〜２に等しく、ｉは１〜１２に等しい。ローハンマーアドレスラッチ信号生成器３１０は、第一のカウント値Ｃ１及び第二のカウント値Ｃ２に基づき、比較結果を生成し、比較結果に基づき、アドレスラッチ信号ＲＨＡＤＬを提供する。メモリブロックアドレスバッファ３２０＿ｍは、アクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレスＢＡ＿ｍ、リフレッシュコマンドＡＲＥＦＣＭＤ、アドレスラッチ信号ＲＨＡＤＬを受信し、アドレスラッチ信号ＲＨＡＤＬに基づき、メモリブロックアドレスＢＡ＿ｍをラッチして、ラッチしたメモリブロックアドレスＢＮＫＡ＿ｍを提供することができる。メモリローアドレスバッファ３３０、３４０＿ｉ、３５０は、アクセスコマンドＡＣＴＣＭＤに対応するメモリローアドレスＲＡ＿ｉ及びアドレスラッチ信号ＲＨＡＤＬを受信し、アドレスラッチ信号ＲＨＡＤＬに基づき、メモリローアドレスＲＡ＿ｉをラッチして、ラッチしたローハンマーメモリローアドレスＸ０ＴＭ、ＸｉＴＭ、Ｘ１３ＴＭ、Ｘ１３ＮＭをそれぞれ提供する。ここで、ｉは０〜１２に等しい。
続いて、図４を参照すると、図４は、本発明の実施例に基づき図示したローハンマーアドレスラッチ信号生成器の回路模式図である。図４の実施例において、ローハンマーアドレスラッチ信号生成器３１０は、第一のカウンタ４１０と、第二のカウンタ４２０と、論理比較回路４３０と、を含む。第一のカウンタ４１０は、受信端ＣＫ及びリセット入力端ＲＳＴを有する。第一のカウンタ４１０の受信端ＣＫは、アクセスコマンドＡＣＴＣＭＤを受信するのに用いられ、且つ、アクセスコマンドＡＣＴＣＭＤを受信する時に、アクセスコマンドＡＣＴＣＭＤの受信回数をカウントして、第一のカウント値Ｃ１を増大するのに用いられる。第一のカウンタ４１０のリセット入力端ＲＳＴは、リフレッシュコマンドＡＲＥＦＣＭＤを受信する時に、第一のカウント値Ｃ１をリセットするのに用いられる。
第二のカウンタ４２０は、受信端ＣＫ及びリセット入力端ＲＳＴを有する。第二のカウンタ４２０の受信端ＣＫは、リフレッシュコマンドＡＲＥＦＣＭＤを受信するのに用いられ、且つ、リフレッシュコマンドＡＲＥＦＣＭＤの受信回数をカウントして、第二のカウント値Ｃ２を増大するのに用いられる。第二のカウンタ４２０のリセット入力端ＲＳＴは、高電圧レベルのリセット信号ＲＨＲＳＴＢを受信する時、第二のカウント値Ｃ２をリセットするのに用いられる。
本実施例において、リフレッシュコマンドＡＲＥＦＣＭＤは一定の時間で生成されることから、第一のカウンタ４１０及び第二のカウンタ４２０の最大カウント値は予測できるものである。例えば、隣接する二回のリフレッシュコマンドＡＲＥＦＣＭＤの周期は３．９μ秒であると、ローハンマーアドレスラッチ信号生成器３１０は、最も多くて、３１２回のアクセスコマンドＡＣＴＣＭＤを受信することができる。したがって、第一のカウンタ４１０及び第二のカウンタ４２０は１１ビットのカウンタを用いれば十分である。
論理比較回路４３０は、第一のカウンタ４１０及び第二のカウンタ４２０に結合される。論理比較回路４３０は、アクセスコマンドＡＣＴＣＭＤ、リフレッシュコマンドＡＲＥＦＣＭＤ、第一のカウント値Ｃ１、第二のカウント値Ｃ２を受信する。論理比較回路４３０は、ＸＮＯＲゲートＸＮＯＲ１と、ＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ４と、遅延器Ｄ１〜Ｄ４と、検出信号生成回路ＤＥＴ１、ＤＥＴ２と、ラッチ回路Ｌ０１、Ｌ０２と、ＮＯＴゲートＡ０７と、を含んでもよい。第一のカウント値Ｃ１を受信するために、ＸＮＯＲゲートＸＮＯＲ１の第一の入力端は、第一のカウンタ４１０に結合され、第二のカウント値Ｃ２を受信するために、ＸＮＯＲゲートＸＮＯＲ１の第二の入力端は、第二のカウンタ４２０に結合される。ＮＡＮＤゲートＮＡＮＤ１の第一の入力端は、遅延器Ｄ１を介して遅延されたアクセスコマンドＡＣＴＣＭＤを受信するのに用いられ、ＮＡＮＤゲートＮＡＮＤ１の第二の入力端は、ＸＮＯＲゲートＸＮＯＲ１の出力端に結合される。
検出信号生成回路ＤＥＴ１は、Ｐ型トランジスタＰ１及びＮ型トランジスタＮ１を含む。Ｐ型トランジスタＰ１の第一端は、システム電圧ＶＤＤに結合され、Ｐ型トランジスタＰ１の制御端は、遅延器Ｄ２を介して遅延されて、位相が反転したリフレッシュコマンドＡＲＥＦＣＭＤを受信する。Ｎ型トランジスタＮ１の第一端は、Ｐ型トランジスタＰ１の第二端に結合されて、検出信号生成回路ＤＥＴ１の出力端とされる。Ｎ型トランジスタＮ１の第二端は、参照電位ＶＳＳに結合される。Ｎ型トランジスタＮ１の制御端は、遅延器Ｄ１、Ｄ３を介して遅延されたアクセスコマンドＡＣＴＣＭＤを受信する。Ｐ型トランジスタＰ１及びＮ型トランジスタＮ１は、遅延されたアクセスコマンドＡＣＴＣＭＤ及びリフレッシュコマンドＡＲＥＦＣＭＤに基づき、Ｎ型トランジスタＮ１の第一端及びＰ型トランジスタＰ１の第二端によって検出信号ＤＥＡを生成することができる。
検出信号生成回路ＤＥＴ２は、Ｐ型トランジスタＰ２及びＮ型トランジスタＮ２を含む。Ｐ型トランジスタＰ２の第一端は、システム電圧ＶＤＤに結合され、Ｐ型トランジスタＰ２の制御端は、遅延器Ｄ２を介して遅延され、位相が反転したリフレッシュコマンドＡＲＥＦＣＭＤを受信する。Ｎ型トランジスタＮ２の第一端は、Ｐ型トランジスタＰ２の第二端に結合されて、検出信号生成回路ＤＥＴ２の出力端とされる。Ｎ型トランジスタＮ２の第二端は、参照電位ＶＳＳに結合される。遅延器Ｄ４を介して遅延されて、位相が反転したＮＡＮＤゲートＮＡＮＤ１の出力結果を受信するために、Ｎ型トランジスタＮ２の制御端は、遅延器Ｄ４によってＮＡＮＤゲートＮＡＮＤ１の出力端に結合される。Ｐ型トランジスタＰ２及びＮ型トランジスタＮ２は、遅延されたアクセスコマンドＡＣＴＣＭＤ及びＮＡＮＤゲートＮＡＮＤ１の出力結果に基づき、Ｎ型トランジスタＮ２の第一端及びＰ型トランジスタＰ２の第二端によって検出信号ＤＥＡを生成することができる。
ラッチ回路Ｌ０１は、ＮＯＴゲートＡ０１〜Ａ０３を含み、ＮＯＴゲートＡ０１の入力端及びＮＯＴゲートＡ０２の出力端は、検出信号生成回路ＤＥＴ１の出力端に共通結合され、ラッチ回路Ｌ０１の入力端として配置される。ＮＯＴゲートＡ０１の出力端及びＮＯＴゲートＡ０２の入力端は、ＮＯＴゲートＡ０３の入力端に共通結合される。ＮＯＴゲートＡ０３の出力端は、ラッチ回路Ｌ０１の出力端として配置される。検出信号ＤＥＡをラッチするために、ラッチ回路Ｌ０１の入力端は、検出信号生成回路ＤＥＴ１の出力端に結合される。ラッチ回路Ｌ０２は、ＮＯＴゲートＡ０４〜Ａ０６を含み、ＮＯＴゲートＡ０４の入力端及びＮＯＴゲートＡ０５の出力端は、検出信号生成回路ＤＥＴ２の出力端に共通結合され、ラッチ回路Ｌ０２の入力端として配置される。ＮＯＴゲートＡ０４の出力端及びＮＯＴゲートＡ０５の入力端は、ＮＯＴゲートＡ０６の入力端に共通結合される。ＮＯＴゲートＡ０６の出力端は、ラッチ回路Ｌ０２の出力端として配置される。検出信号ＤＥＢをラッチするために、ラッチ回路Ｌ０２の入力端は、検出信号生成回路ＤＥＴ２の出力端に結合される。
ＮＡＮＤゲートＮＡＮＤ２の第一の入力端は、ラッチ回路Ｌ０１の出力端に結合され、ラッチした検出信号ＤＥＡを受信するのに用いられる。ＮＡＮＤゲートＮＡＮＤ２の第二の入力端は、遅延器Ｄ１を介して遅延されたアクセスコマンドＡＣＴＣＭＤを受信するのに用いられる。ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤ２の論理演算結果を受信するために、ＮＡＮＤゲートＮＡＮＤ３の第一の入力端は、ＮＡＮＤゲートＮＡＮＤ１の出力端に結合され、ＮＡＮＤゲートＮＡＮＤ３の第二の入力端は、ＮＡＮＤゲートＮＡＮＤ２の出力端に結合される。ＮＡＮＤゲートＮＡＮＤ３は、ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤ２の論理演算結果に基づき、ＮＡＮＤゲートＮＡＮＤ３の出力端によってアドレスラッチ信号ＲＨＡＤＬを出力する。
ＮＡＮＤゲートＮＡＮＤ４の第一の入力端は、リフレッシュコマンドＡＲＥＦＣＭＤを受信するのに用いられる。ＮＡＮＤゲートＮＡＮＤ４の第二の入力端は、ラッチした検出信号ＤＥＢを受信するのに用いられる。ＮＯＴゲートＡ０７の入力端は、ＮＡＮＤゲートＮＡＮＤ４の出力端に結合される。ＮＯＴゲートＡ０７の出力端は、第二のカウンタ４２０のリセット入力端ＲＳＴに結合される。
図５を参照すると、図５は、本発明の実施例に基づき図示したメモリブロックアドレスバッファの回路模式図である。本実施例のメモリブロックアドレスバッファ３２０＿ｍは、計３個有する。メモリブロックアドレスバッファ３２０＿０を例とすると、メモリブロックアドレスバッファ３２０＿０は、アクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレスＢＡ＿０、リフレッシュコマンドＡＲＥＦＣＭＤ、アドレスラッチ信号ＲＨＡＤＬを受信できる。メモリブロックアドレスバッファ３２０＿０は、ＮＯＴゲートＡ０８〜Ａ１６と、伝送ゲートＴ０１〜Ｔ０４と、ラッチ回路Ｌ０３、Ｌ０４と、を含む。
ＮＯＴゲートＡ０８の入力端は、メモリブロックアドレスＢＡ＿０を受信するのに用いられる。ＮＯＴゲートＡ０８の出力端は、伝送ゲートＴ０１の入力端に結合される。ＮＯＴゲートＡ０９の入力端は、アクセスコマンドＡＣＴＣＭＤを受信するのに用いられる。ＮＯＴゲートＡ０９の出力端は、伝送ゲートＴ０１のＰチャネルゲートに結合される。ＮＯＴゲートＡ１０の入力端は、ＮＯＴゲートＡ０９の出力端に結合される。ＮＯＴゲートＡ１０の出力端は、伝送ゲートＴ０１のＮチャネルゲートに結合される。伝送ゲートＴ０１の出力端は、ラッチ回路Ｌ０３の入力端に結合される。ラッチ回路Ｌ０３の出力端は、伝送ゲートＴ０２、Ｔ０３の入力端に結合される。ラッチ回路Ｌ０３は、ＮＯＴゲートＡ１７、Ａ１８を含む。ＮＯＴゲートＡ１７の入力端は、ＮＯＴゲートＡ１８の出力端及び伝送ゲートＴ０１の出力端に結合される。ＮＯＴゲートＡ１７の出力端は、ＮＯＴゲートＡ１８の入力端に結合される。ＮＯＴゲートＡ１１の入力端は、リフレッシュコマンドＡＲＥＦＣＭＤを受信するのに用いられる。ＮＯＴゲートＡ１１の出力端は、伝送ゲートＴ０２のＮチャネルゲート及び伝送ゲートＴ０４のＰチャネルゲートに結合される。ＮＯＴゲートＡ１２の入力端は、アドレスラッチ信号ＲＨＡＤＬを受信するのに用いられる。ＮＯＴゲートＡ１２の出力端は、伝送ゲートＴ０３のＰチャネルゲートに結合される。ＮＯＴゲートＡ１３の入力端は、ＮＯＴゲートＡ１２の出力端に結合される。ＮＯＴゲートＡ１３の出力端は、伝送ゲートＴ０３のＮチャネルゲートに結合される。伝送ゲートＴ０３の出力端は、ラッチ回路Ｌ０４の入力端に結合される。ラッチ回路Ｌ０４の出力端は、伝送ゲートＴ０４の入力端に結合される。ラッチ回路Ｌ０４は、ＮＯＴゲートＡ１９〜Ａ２１を含む。ＮＯＴゲートＡ１９の入力端及びＮＯＴゲートＡ２０の出力端は、伝送ゲートＴ０３の出力端に共通結合される。ＮＯＴゲートＡ１９の出力端及びＮＯＴゲートＡ２０の入力端は、ＮＯＴゲートＡ２１の入力端に共通結合される。ＮＯＴゲートＡ２１の出力端は、ラッチ回路Ｌ０４の入力端として配置される。ＮＯＴゲートＡ１４の入力端は、ＮＯＴゲートＡ１１の出力端に結合される。ＮＯＴゲートＡ１４の出力端は、伝送ゲートＴ０２のＰチャネルゲート及び伝送ゲートＴ０４のＮチャネルゲートに結合される。ＮＯＴゲートＡ１５の入力端は、伝送ゲートＴ０２、Ｔ０４の出力端に結合される。ＮＯＴゲートＡ１５の出力端は、ＮＯＴゲートＡ１６の入力端に結合される。ＮＯＴゲートＡ１６の出力端は、メモリブロックアドレスバッファ３２０＿０の出力端に結合される。
メモリブロックアドレスバッファ３２０＿１を例とすると、メモリブロックアドレスバッファ３２０＿１は、アクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレスＢＡ＿１を受信する。また、メモリブロックアドレスバッファ３２０＿２を例とすると、メモリブロックアドレスバッファ３２０＿２は、アクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレスＢＡ＿２を受信する。
図６を参照すると、図６は、本発明の実施例に基づき図示したメモリローアドレスバッファの回路模式図である。メモリローアドレスバッファ３３０は、アクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレスＲＡ＿０、リフレッシュコマンドＡＲＥＦＣＭＤ、アドレスラッチ信号ＲＨＡＤＬを受信できる。メモリブロックアドレスバッファ３２０＿０は、ＮＯＴゲートＡ２２〜Ａ３０と、伝送ゲートＴ０５〜Ｔ０８と、ラッチ回路Ｌ０５、Ｌ０６と、を含む。
ＮＯＴゲートＡ２２の入力端は、メモリブロックアドレスＲＡ＿０を受信するのに用いられる。ＮＯＴゲートＡ２２の出力端は、伝送ゲートＴ０５の入力端に結合される。ＮＯＴゲートＡ２３の入力端は、アクセスコマンドＡＣＴＣＭＤを受信するのに用いられる。ＮＯＴゲートＡ２３の出力端は、伝送ゲートＴ０５のＰチャネルゲートに結合される。ＮＯＴゲートＡ２４の入力端は、ＮＯＴゲートＡ２３の出力端に結合される。ＮＯＴゲートＡ２４の出力端は、伝送ゲートＴ０５のＮチャネルゲートに結合される。伝送ゲートＴ０５の出力端は、ラッチ回路Ｌ０５の入力端に結合される。ラッチ回路Ｌ０５の出力端は、伝送ゲートＴ０６、Ｔ０７の入力端に結合される。ラッチ回路Ｌ０５は、ＮＯＴゲートＡ３１、Ａ３２を含む。ＮＯＴゲートＡ３１の入力端は、ＮＯＴゲートＡ３２の出力端及び伝送ゲートＴ０５の出力端に結合される。ＮＯＴゲートＡ３１の出力端は、ＮＯＴゲートＡ３２の入力端に結合される。ＮＯＴゲートＡ２５の入力端は、リフレッシュコマンドＡＲＥＦＣＭＤを受信するのに用いられる。ＮＯＴゲートＡ２５の出力端は、伝送ゲートＴ０６のＮチャネルゲート及び伝送ゲートＴ０８のＰチャネルゲートに結合される。ＮＯＴゲートＡ２６の入力端は、アドレスラッチ信号ＲＨＡＤＬを受信するのに用いられる。ＮＯＴゲートＡ２６の出力端は、伝送ゲートＴ０７のＰチャネルゲートに結合される。ＮＯＴゲートＡ２７の入力端は、ＮＯＴゲートＡ２６の出力端に結合される。ＮＯＴゲートＡ２７の出力端は、伝送ゲートＴ０７のＮチャネルゲートに結合される。伝送ゲートＴ０７の出力端は、ラッチ回路Ｌ０６の入力端に結合される。ラッチ回路Ｌ０６の出力端は、伝送ゲートＴ０８の入力端に結合される。ラッチ回路Ｌ０６は、ＮＯＴゲートＡ３３〜Ａ３４を含む。ＮＯＴゲートＡ３３の入力端及びＮＯＴゲートＡ３４の出力端は、伝送ゲートＴ０７の出力端に共通結合される。ＮＯＴゲートＡ３３の出力端及びＮＯＴゲートＡ３４の入力端は、ラッチ回路Ｌ０６の出力端として共通配置される。ＮＯＴゲートＡ２８の入力端は、ＮＯＴゲートＡ２５の出力端に結合される。ＮＯＴゲートＡ２８の出力端は、伝送ゲートＴ０６のＰチャネルゲート及び伝送ゲートＴ０８のＮチャネルゲートに結合される。ＮＯＴゲートＡ２９の入力端は、伝送ゲートＴ０６、Ｔ０８の出力端に結合される。ＮＯＴゲートＡ２９の出力端は、ＮＯＴゲートＡ３０の入力端に結合される。ＮＯＴゲートＡ３０の出力端は、メモリローアドレスバッファ３３０の出力端に結合される。
図７を参照すると、図７は、本発明の実施例に基づき図示したメモリローアドレスバッファの回路模式図である。本実施例のメモリローアドレスバッファ３４０＿ｉは、計１２個有する。メモリローアドレスバッファ３４０＿１を例とすると、メモリローアドレスバッファ３４０＿１は、アクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレスＲＡ＿１、リフレッシュコマンドＡＲＥＦＣＭＤ、アドレスラッチ信号ＲＨＡＤＬを受信できる。メモリローアドレスバッファ３４０＿１は、ＮＯＴゲートＡ３５〜Ａ４３と、伝送ゲートＴ０９〜Ｔ１２と、ラッチ回路Ｌ０７、Ｌ０８と、を含む。
ＮＯＴゲートＡ３５の入力端は、メモリブロックアドレスＲＡ＿１を受信するのに用いられる。ＮＯＴゲートＡ３５の出力端は、伝送ゲートＴ０９の入力端に結合される。ＮＯＴゲートＡ３６の入力端は、アクセスコマンドＡＣＴＣＭＤを受信するのに用いられる。ＮＯＴゲートＡ３６の出力端は、伝送ゲートＴ０９のＰチャネルゲートに結合される。ＮＯＴゲートＡ３７の入力端は、ＮＯＴゲートＡ３６の出力端に結合される。ＮＯＴゲートＡ３７の出力端は、伝送ゲートＴ０９のＮチャネルゲートに結合される。伝送ゲートＴ０９の出力端は、ラッチ回路Ｌ０７の入力端に結合される。ラッチ回路Ｌ０７の出力端は、伝送ゲートＴ１０、Ｔ１１の入力端に結合される。ラッチ回路Ｌ０７は、ＮＯＴゲートＡ４４、Ａ４５を含む。ＮＯＴゲートＡ４４の入力端は、ＮＯＴゲートＡ４５の出力端及び伝送ゲートＴ０９の出力端に結合される。ＮＯＴゲートＡ４４の出力端は、ＮＯＴゲートＡ４５の入力端に結合される。ＮＯＴゲートＡ３８の入力端は、リフレッシュコマンドＡＲＥＦＣＭＤを受信するのに用いられる。ＮＯＴゲートＡ３８の出力端は、伝送ゲートＴ１０のＮチャネルゲート及び伝送ゲートＴ１２のＰチャネルゲートに結合される。ＮＯＴゲートＡ３９の入力端は、アドレスラッチ信号ＲＨＡＤＬを受信するのに用いられる。ＮＯＴゲートＡ３９の出力端は、伝送ゲートＴ１１のＰチャネルゲートに結合される。ＮＯＴゲートＡ４０の入力端は、ＮＯＴゲートＡ３９の出力端に結合される。ＮＯＴゲートＡ４０の出力端は、伝送ゲートＴ１１のＮチャネルゲートに結合される。伝送ゲートＴ１１の出力端は、ラッチ回路Ｌ０８の入力端に結合される。ラッチ回路Ｌ０８の出力端は、伝送ゲートＴ１２の入力端に結合される。ラッチ回路Ｌ０８は、ＮＯＴゲートＡ４６〜Ａ４８を含む。ＮＯＴゲートＡ４６の入力端及びＮＯＴゲートＡ４７の出力端は、伝送ゲートＴ１１の出力端に共通結合される。ＮＯＴゲートＡ４６の出力端及びＮＯＴゲートＡ４７の入力端は、ＮＯＴゲートＡ４８の入力端に共通結合される。ＮＯＴゲートＡ４８の出力端は、ラッチ回路Ｌ０８の入力端として配置される。ＮＯＴゲートＡ４１の入力端は、ＮＯＴゲートＡ３８の出力端に結合される。ＮＯＴゲートＡ４１の出力端は、伝送ゲートＴ１０のＰチャネルゲート及び伝送ゲートＴ１２のＮチャネルゲートに結合される。ＮＯＴゲートＡ４２の入力端は、伝送ゲートＴ１０、Ｔ１２の出力端に結合される。ＮＯＴゲートＡ４２の出力端は、ＮＯＴゲートＡ４３の入力端に結合される。ＮＯＴゲートＡ４３の出力端は、メモリローアドレスバッファ３４０＿１の出力端に結合される。
メモリローアドレスバッファ３４０＿２を例とすると、メモリローアドレスバッファ３４０＿２は、アクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレスＲＡ＿２を受信する。また、メモリローアドレスバッファ３４０＿３を例とすると、メモリローアドレスバッファ３４０＿３は、アクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレスＲＡ＿３を受信し、これに基づき、類推する。
図８を参照すると、図８は、本発明の実施例に基づき図示したメモリローアドレスバッファの回路模式図である。メモリローアドレスバッファ３５０は、アクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレスＲＡ＿１３、リフレッシュコマンドＡＲＥＦＣＭＤ、アドレスラッチ信号ＲＨＡＤＬを受信できる。メモリローアドレスバッファ３５０は、ＮＯＴゲートＡ４９〜Ａ６０と、伝送ゲートＴ１３〜Ｔ１６と、ラッチ回路Ｌ０９、Ｌ１０と、を含む。
ＮＯＴゲートＡ４９の入力端は、メモリブロックアドレスＲＡ＿１３を受信するのに用いられる。ＮＯＴゲートＡ４９の出力端は、伝送ゲートＴ１３の入力端に結合される。ＮＯＴゲートＡ５０の入力端は、アクセスコマンドＡＣＴＣＭＤを受信するのに用いられる。ＮＯＴゲートＡ５０の出力端は、伝送ゲートＴ１３のＰチャネルゲートに結合される。ＮＯＴゲートＡ５１の入力端は、ＮＯＴゲートＡ５０の出力端に結合される。ＮＯＴゲートＡ５１の出力端は、伝送ゲートＴ１３のＮチャネルゲートに結合される。伝送ゲートＴ１３の出力端は、ラッチ回路Ｌ０９の入力端に結合される。ラッチ回路Ｌ０９の出力端は、伝送ゲートＴ１４、Ｔ１５の入力端に結合される。ラッチ回路Ｌ０９は、ＮＯＴゲートＡ６１、Ａ６２を含む。ＮＯＴゲートＡ６１の入力端は、ＮＯＴゲートＡ６２の出力端及び伝送ゲートＴ１３の出力端に結合される。ＮＯＴゲートＡ６１の出力端は、ＮＯＴゲートＡ６２の入力端に結合される。ＮＯＴゲートＡ５２の入力端は、リフレッシュコマンドＡＲＥＦＣＭＤを受信するのに用いられる。ＮＯＴゲートＡ５２の出力端は、伝送ゲートＴ１４のＮチャネルゲート及び伝送ゲートＴ１６のＰチャネルゲートに結合される。ＮＯＴゲートＡ５３の入力端は、アドレスラッチ信号ＲＨＡＤＬを受信するのに用いられる。ＮＯＴゲートＡ５３の出力端は、伝送ゲートＴ１５のＰチャネルゲートに結合される。ＮＯＴゲートＡ５４の入力端は、ＮＯＴゲートＡ５３の出力端に結合される。ＮＯＴゲートＡ５４の出力端は、伝送ゲートＴ１５のＮチャネルゲートに結合される。伝送ゲートＴ１５の出力端は、ラッチ回路Ｌ１０の入力端に結合される。ラッチ回路Ｌ１０の出力端は、伝送ゲートＴ１６の入力端に結合される。ラッチ回路Ｌ１０は、ＮＯＴゲートＡ６３〜Ａ６５を含む。ＮＯＴゲートＡ６３の入力端及びＮＯＴゲートＡ６４の出力端は、伝送ゲートＴ１５の出力端に共通結合される。ＮＯＴゲートＡ６３の出力端及びＮＯＴゲートＡ６４の入力端は、ＮＯＴゲートＡ６５の入力端に共通結合される。ＮＯＴゲートＡ６５の出力端は、ラッチ回路Ｌ１０の入力端として配置される。ＮＯＴゲートＡ５５の入力端は、ＮＯＴゲートＡ５２の出力端に結合される。ＮＯＴゲートＡ５５の出力端は、伝送ゲートＴ１４のＰチャネルゲート及び伝送ゲートＴ１６のＮチャネルゲートに結合される。ＮＯＴゲートＡ５６の入力端は、伝送ゲートＴ１４、Ｔ１６の出力端に結合される。ＮＯＴゲートＡ５６の出力端は、ＮＯＴゲートＡ５３の入力端に結合される。ＮＯＴゲートＡ５７の出力端は、メモリローアドレスバッファ３５０の第一の入力端に結合される。ＮＯＴゲートＡ５８の入力端は、伝送ゲートＴ１４、Ｔ１６の出力端に結合される。ＮＯＴゲートＡ５８の出力端は、ＮＯＴゲートＡ５９の入力端に結合される。ＮＯＴゲートＡ５９の出力端は、ＮＯＴゲートＡ６０の入力端に結合される。ＮＯＴゲートＡ６０の出力端は、メモリローアドレスバッファ３５０の第二の入力端に結合される。注意すべきこととして、本実施例は、図２にあるように、メモリサブブロック１４２Ａ、１４２Ｂに分けられるメモリブロック１４０Ａに適用可能である。メモリローアドレスバッファ３５０は、一つのブロック形態のメモリブロックに用いる場合、メモリローアドレスバッファ３５０のＮＯＴゲートＡ５８〜Ａ６０は削除してもよい。
図９を参照すると、図９は、本発明の実施例に基づき図示したアドレスバッファコントローラの回路模式図である。本実施例において、アドレスバッファコントローラ１２４は、メモリブロック選択回路１２４２を含んでもよい。メモリブロック選択回路１２４２は、ラッチしたメモリブロックアドレスＢＮＫＡ＿０〜ＢＮＫＡ＿２を受信して、メモリブロックアドレス選択信号ＢＮＫＳ＿Ａ〜ＢＮＫＳ＿Ｈに変換するのに用いられる。
本実施例において、メモリブロック選択回路１２４２は、デマルチプレクサ（ｄｅｍｕｌｔｉｐｌｅｘｅｒ）であってもよい。メモリブロック選択回路１２４２は、ＮＡＮＤゲートＢＮＡＮＤ１〜ＢＮＡＮＤ９と、ＮＯＴゲートＢ０１〜Ｂ１１と、を含む。
ＮＡＮＤゲートＢＮＡＮＤ１は、二つの入力端を有する。ＮＡＮＤゲートＢＮＡＮＤ１の一方の入力端は、検出信号ＤＥＡを受信し、ＮＡＮＤゲートＢＮＡＮＤ１の他方の入力端は、リフレッシュ信号ＡＲＥＦを受信する。ＮＡＮＤゲートＢＮＡＮＤ２の入力端は、それぞれメモリブロックアドレスＢＮＫＡ＿０〜ＢＮＫＡ＿２を受信し、ＮＡＮＤゲートＢＮＡＮＤ１の出力端に結合される。ＮＡＮＤゲートＢＮＡＮＤ２の出力端は、ＮＯＴゲートＢ０４の入力端に結合される。ＮＯＴゲートＢ０４の出力端は、ラッチしたメモリブロックアドレス選択信号ＢＮＫＳ＿Ｈを出力する。ＮＡＮＤゲートＢＮＡＮＤ３は、メモリブロックアドレスＢＮＫＡ＿１〜ＢＮＫＡ＿２を受信し、ＮＯＴゲートＢ０１によってメモリブロックアドレスＢＮＫＡ＿１を受信し、ＮＡＮＤゲートＢＮＡＮＤ１の出力端に結合される。ＮＡＮＤゲートＢＮＡＮＤ３の出力端は、ＮＯＴゲートＢ０５の入力端に結合される。ＮＯＴゲートＢ０５の出力端は、ラッチしたメモリブロックアドレス選択信号ＢＮＫＳ＿Ｇを出力し、これに基づき、類推する。検出信号ＤＥＡ及びリフレッシュ信号ＡＲＥＦは、有効又は無効なメモリブロック選択回路１２４２の根拠に用いられる。本実施例において、検出信号ＤＥＡ及びリフレッシュ信号ＡＲＥＦは、いずれもハイ論理レベルである場合、メモリブロック選択回路１２４２は、無効にされる。そうでなければ、メモリブロック選択回路１２４２は、有効にされる。
図１０を参照すると、図１０は、本発明の実施例に基づき図示した多重回路の回路模式図である。本実施例において、多重回路１５０Ａを例とすると、多重回路１５０Ａは、論理回路１５２と、選択回路１５４と、ラッチ回路１５６と、を含む。論理回路１５２は、ローハンマーリフレッシュブロックアドレスＲＡＳＢ＿ｋ、リフレッシュローアドレスＸ１３ＮＲ、リフレッシュ信号ＡＲＥＦ、メモリブロックアドレス選択信号ＢＮＫＳ＿ｋ、ローハンマーメモリローアドレスＸ１３ＮＭを受信するのに用いられる。選択回路１５４は、リフレッシュローアドレスＸｉＴＲ及びラッチしたローハンマーメモリローアドレスＸｉＴＭを受信するのに用いられる。選択回路１５４は、論理回路１５２の論理演算結果に基づき、ラッチ回路１５６に伝送される、リフレッシュローアドレスＸ０ＴＲ〜Ｘ１２ＴＲ及びラッチしたローハンマーメモリローアドレスＸｉＴＭのうちの一つを選択できる。
詳細に説明すると、本実施例において、論理回路１５２は、ＮＯＴゲートＭ０１〜Ｍ０５と、ＮＡＮＤゲートＣＮＡＮＤ１〜ＣＮＡＮＤ２と、ＮＯＲゲートＮＯＲ１と、を含んでもよい。選択回路１５４は、ＮＯＴゲートＭ０６〜Ｍ０９と、伝送ゲートＣＴ１〜ＣＴ２と、を含んでもよい。ラッチ回路１５６は、ＮＯＴゲートＭ１０〜Ｍ１６と、ＮＡＮＤゲートＣＮＡＮＤ３の第一の入力端と、伝送ゲートＣＴ３〜ＣＴ４と、を含んでもよい。ＮＯＴゲートＭ０１〜Ｍ０３は直列接続され、ＮＯＴゲートＭ０１の入力端は、ローハンマーリフレッシュブロックアドレスＲＡＳＢ＿ｋを受信するのに用いられる。ＮＯＴゲートＭ０３の入力端は、ＮＡＮＤゲートＣＮＡＮＤ３のうちの一つの入力端、ＮＯＴゲートＭ１０の入力端、伝送ゲートＣＴ３〜ＣＴ４のＰチャネルゲートに結合される。ＮＡＮＤゲートＣＮＡＮＤ１の入力端は、それぞれリフレッシュローアドレスＸ１３ＮＲ及びリフレッシュ信号ＡＲＥＦを受信する。ＮＡＮＤゲートＣＮＡＮＤ１の出力端は、ＮＯＴゲートＭ０４によってＮＯＲゲートＮＯＲ１の第一の入力端に結合される。ＮＡＮＤゲートＣＮＡＮＤ２の第一の入力端は、ＮＡＮＤゲートＣＮＡＮＤ１の出力端に結合される。ＮＡＮＤゲートＣＮＡＮＤ２の第二の入力端は、メモリブロックアドレス選択信号ＢＮＫＳ＿ｋを受信するのに用いられる。ＮＡＮＤゲートＣＮＡＮＤ２の第三の入力端は、ラッチしたローハンマーメモリローアドレスＸ１３ＮＭを受信するのに用いられる。ＮＡＮＤゲートＣＮＡＮＤ２の出力端は、ＮＯＴゲートＭ０５によってＮＯＲゲートＮＯＲ１の第二の入力端、伝送ゲートＣＴ１のＰチャネルゲート、伝送ゲートＣＴ２のＮチャネルゲート、ＮＯＴゲートＭ０８の入力端に結合される。ＮＯＴゲートＭ０８の出力端は、伝送ゲートＣＴ１のＮチャネルゲート、伝送ゲートＣＴ２のＰチャネルゲートに結合される。ＮＯＲゲートＮＯＲ１の出力端は、伝送ゲートＣＴ３の入力端に結合される。ＮＯＴゲートＭ０６の入力端は、リフレッシュローアドレスＸｉＴＲを受信する。ＮＯＴゲートＭ０６の出力端は、伝送ゲートＣＴ１の入力端に結合される。ＮＯＴゲートＭ０７の入力端は、ラッチしたローハンマーメモリローアドレスＸｉＴＭを受信するのに用いられる。ＮＯＴゲートＭ０７の出力端は、伝送ゲートＣＴ２の入力端に結合される。伝送ゲートＣＴ１、ＣＴ２の出力端は、ＮＯＴゲートＭ０９によって伝送ゲートＣＴ４の入力端に共通結合される。伝送ゲートＣＴ３の出力端は、ＮＯＴゲートＭ１２の入力端及びＮＯＴゲートＭ１３の出力端に結合される。ＮＯＴゲートＭ１２の出力端及びＮＯＴゲートＭ１３の入力端は、ＮＡＮＤゲートＣＮＡＮＤ３の第二の入力端に共通結合される。ＮＡＮＤゲートＣＮＡＮＤ３の出力端は、ＮＯＴゲートＭ１１の入力端に結合される。ＮＯＴゲートＭ１１の出力端は、ブロックローイネーブル信号ＲＡＥ１３Ｎ＿ｋを出力するのに用いられる。伝送ゲートＣＴ４の出力端は、ＮＯＴゲートＭ１４の入力端及びＮＯＴゲートＭ１５の出力端に結合される。ＮＯＴゲートＭ１４の出力端及びＮＯＴゲートＭ１５の入力端は、ＮＯＴゲートＭ１６の入力端に共通結合される。ＮＯＴゲートＭ１６の出力端は、ブロックローアドレス信号ＸｉＴ１３ＴＫを出力するのに用いられる。
図１１は、本発明の実施例に基づき図示したメモリデバイスの操作波形模式図である。まず、図２、図４及び図１１を参照すると、タイミングｔ０において、ローハンマーアドレスラッチ信号生成器３１０は、アクセスコマンドＡＣＴＣＭＤを受信し、且つ、第一のカウント値Ｃ１及び第二のカウント値Ｃ２が同じである時、ＸＮＯＲゲートＸＮＯＲ１は、第一のカウント値Ｃ１及び第二のカウント値Ｃ２が同じであるため、ハイ論理レベルの信号を出力する。ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤ３は、ＸＮＯＲゲートＸＮＯＲ１に提供されるハイ論理レベルの信号及び遅延されたハイ論理レベルのアクセスコマンドＡＣＴＣＭＤを受信するため、ハイ論理レベルのアドレスラッチ信号ＲＨＡＤＬを出力して、アクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレス及びメモリローアドレスをラッチする。この時、メモリ制御回路１２０は、アクセスコマンドＡＣＴＣＭＤが対応するメモリブロックアドレス及びメモリローアドレスに対してアクセス操作を行い、且つ、ハイ論理レベルのアドレスラッチ信号ＲＨＡＤＬによってアクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレス（例えば、メモリブロックアドレスＢＡ＿ｍ）及びメモリローアドレスを取得する。検出信号ＤＥＡの電圧レベルはアクセスコマンドＡＣＴＣＭＤを受信するため、ロー論理レベルに維持される。それから、アクセスコマンドＡＣＴＣＭＤが終了して、アドレスラッチ信号ＲＨＡＤＬの論理レベルがロー論理レベルに引き下げられる。検出信号生成回路ＤＥＴ２は、遅延器Ｄ４を介して遅延されて、位相が反転したＮＡＮＤゲートＮＡＮＤ１の出力結果を受信するため、検出信号ＤＥＢの電圧レベルを引き下げる。続いてのプロセスにおいて、検出信号ＤＥＡの電圧レベルはロー論理レベルに維持され、且つ、第二のカウント値Ｃ２は一定であるため、リフレッシュコマンドＡＲＥＦＣＭＤを受信する前に、受信したアクセスコマンドＡＣＴＣＭＤは、ハイ論理レベルのアドレスラッチ信号ＲＨＡＤＬを生成しない。
続いて、タイミングｔ１において、リフレッシュコマンドＡＲＥＦＣＭＤは一定の時間（例えば、３．９μ秒）で生成される。第二のカウント値Ｃ２が増大され、第一のカウント値Ｃ１はリセットされる。この時、リフレッシュ信号ＡＲＥＦの電圧レベルは共にハイ論理レベルに引き上げられる。ここで、例を挙げると、多重回路１５０Ａに、ブロックローイネーブル信号ＲＡＥ１３Ｎ＿Ａを出力して、メモリブロックアドレス選択信号ＢＮＫＳ＿Ａのメモリサブブロック１４２Ａに対して対応するローハンマーリフレッシュ操作を行わせる。検出信号ＤＥＡ、ＤＥＢの電圧レベルは、遅延されたリフレッシュコマンドＡＲＥＦＣＭＤのため引き上げられる。本実施例において、メモリサブブロック１４２Ａが対応するローハンマーリフレッシュ操作を行う時、メモリサブブロック１４２Ｂは、対応するリフレッシュ操作を行うことができ、メモリサブブロック１４２Ｂのリフレッシュ操作が完了してから、メモリサブブロック１４２Ａは、リフレッシュ操作を行う。メモリサブブロック１４２Ａ、１４２Ｂは、いずれもリフレッシュ操作を完了してから、リフレッシュ信号ＡＲＥＦの電圧レベルはロー論理レベルに引き下げられる。
ここで、アドレスラッチ信号ＲＨＡＤＬによってメモリブロックアドレス及びメモリローアドレスをラッチする操作の詳細について説明する。図５〜図８及び図１１を同時に参照すると、タイミングｔ０において、メモリブロックアドレスバッファ３２０＿ｍは、アクセスコマンドＡＣＴＣＭＤを受信し、アクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレスＢＡ＿ｍに、伝送ゲートＴ０１、ラッチ回路Ｌ０３、伝送ゲートＴ０２の経路を介して、ラッチしたメモリブロックアドレスＢＮＫＡ＿ｍを出力させる。メモリローアドレスバッファ３３０は、アクセスコマンドＡＣＴＣＭＤを受信して、アクセスコマンドＡＣＴＣＭＤに対応するメモリローアドレスＲＡ＿０に、伝送ゲートＴ０５、ラッチ回路Ｌ０５、伝送ゲートＴ０６の経路を介して、ラッチしたローハンマーメモリローアドレスＸ０ＴＭを出力させる。メモリローアドレスバッファ３４０＿ｉは、アクセスコマンドＡＣＴＣＭＤを受信して、アクセスコマンドＡＣＴＣＭＤに対応するメモリローアドレスＲＡ＿ｉに、伝送ゲートＴ０９、ラッチ回路Ｌ０７、伝送ゲートＴ１０の経路を介して、ラッチしたローハンマーメモリローアドレスＸｉＴＭを出力させる。メモリローアドレスバッファ３５０は、アクセスコマンドＡＣＴＣＭＤを受信して、アクセスコマンドＡＣＴＣＭＤに対応するメモリローアドレスＲＡ＿１３に、伝送ゲートＴ１３、ラッチ回路Ｌ０９、伝送ゲートＴ１４の経路を介して、ラッチしたローハンマーメモリローアドレスＸ１３ＴＭを出力させる。
それから、ハイ論理レベルのアドレスラッチ信号ＲＨＡＤＬが生成されるため、メモリブロックアドレスバッファ３２０＿ｍにおいて、アクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレスＢＡ＿ｍは、伝送ゲートＴ０１、ラッチ回路Ｌ０３、伝送ゲートＴ０３の経路を介して、ラッチ回路Ｌ０４にラッチされる。同様に、メモリローアドレスバッファ３３０において、アクセスコマンドＡＣＴＣＭＤに対応するメモリローアドレスＲＡ＿０は、伝送ゲートＴ０５、ラッチ回路Ｌ０５、伝送ゲートＴ０７の経路を介して、ラッチ回路Ｌ０６にラッチされる。メモリローアドレスバッファ３４０＿ｉにおいて、アクセスコマンドＡＣＴＣＭＤに対応するメモリローアドレスＲＡ＿ｉは、伝送ゲートＴ０９、ラッチ回路Ｌ０７、伝送ゲートＴ１１の経路を介して、ラッチ回路Ｌ０８にラッチされる。メモリローアドレスバッファ３５０において、アクセスコマンドＡＣＴＣＭＤに対応するメモリローアドレスＲＡ＿１３は、伝送ゲートＴ１３、ラッチ回路Ｌ０９、伝送ゲートＴ１５の経路を介して、ラッチ回路Ｌ１０にラッチされる。
続いて、タイミングｔ２において、メモリブロックアドレスバッファ３２０＿ｍは、リフレッシュコマンドＡＲＥＦＣＭＤを受信して、伝送ゲートＴ０２を切断して、伝送ゲートＴ０４を導通できる。ラッチ回路Ｌ０４を介してラッチしたメモリブロックアドレスＢＡ＿ｍは、伝送ゲートＴ０４によって出力され、ラッチしたメモリブロックアドレスＢＮＫＡ＿ｍとなる。メモリローアドレスバッファ３３０は、リフレッシュコマンドＡＲＥＦＣＭＤを受信して、伝送ゲートＴ０６を切断して、伝送ゲートＴ０８を導通できる。ラッチ回路Ｌ０６においてラッチしたメモリローアドレスＲＡ＿０は、伝送ゲートＴ０８を介して出力され、ラッチしたローハンマーメモリローアドレスＸ０ＴＭとなる。
注意すべきこととして、ラッチしたローハンマーメモリローアドレスＸ０ＴＭの論理レベルは、メモリローアドレスＲＡ＿０の論理レベルと反対である。したがって、アクセスされるメモリローアドレスＲＡ＿０に隣接するメモリアドレスのメモリセルは、ローハンマーリフレッシュ操作を行われることができます。
メモリローアドレスバッファ３４０＿ｉは、リフレッシュコマンドＡＲＥＦＣＭＤを受信して、伝送ゲートＴ１０を切断して、伝送ゲートＴ１２を導通できる。ラッチ回路Ｌ０８においてラッチしたメモリローアドレスＲＡ＿ｉは、伝送ゲートＴ１２を介して出力され、ラッチしたローハンマーメモリローアドレスＸｉＴＭとなる。メモリローアドレスバッファ３５０は、リフレッシュコマンドＡＲＥＦＣＭＤを受信して、伝送ゲートＴ１４を切断して、伝送ゲートＴ１６を導通できる。ラッチ回路Ｌ１０においてラッチしたメモリローアドレスＲＡ＿１３は、伝送ゲートＴ１６を介して出力され、ラッチしたローハンマーメモリローアドレスＸ１３ＴＭとなる。
図２、図４及び図１１を同時に参照すると、タイミングｔ２において、一回目のアクセスコマンドＡＣＴＣＭＤが発生する時、ラッチした検出信号ＤＥＡの電圧レベルは、ハイ論理レベルに維持されるため、ローハンマーアドレスラッチ信号生成器３１０は、ハイ論理レベルのアドレスラッチ信号ＲＨＡＤＬを生成する。この時、メモリ制御回路１２０は、前記リフレッシュコマンドＡＲＥＦＣＭＤの後の一回目のアクセスコマンドＡＣＴＣＭＤに対応するメモリブロックアドレス及びメモリローアドレスをラッチできる。この時、同様に、メモリ制御回路１２０は、アクセスコマンドＡＣＴＣＭＤが対応するメモリブロックアドレス及びメモリローアドレスに対してアクセス操作を行うことができる。検出信号ＤＥＡの電圧レベルは、遅延されたアクセスコマンドＡＣＴＣＭＤのため、ロー論理レベルに引き下げられ、したがって、後続にて、アクセスコマンドＡＣＴＣＭＤを受信して生成される第一のカウント値Ｃ１は第二のカウント値Ｃ２に等しくない（タイミングｔ３）。アドレスラッチ信号ＲＨＡＤＬの電圧レベルは、ロー論理レベルに維持される。即ち、第一のカウント値Ｃ１は第二のカウント値Ｃ２に等しくない状況下では、一回目のアクセスコマンドＡＣＴＣＭＤによって生成されたラッチしたメモリブロックアドレス及びメモリローアドレスは、第一のカウント値Ｃ１が第二のカウント値Ｃ２に等しくなる時まで、ラッチされ続けて、変更する。このように、本発明は、メモリセルのローハンマー現象による保存されたデータの消失を回避して、余分なリフレッシュ操作を減らすために、隣接する二回のリフレッシュ操作周期において、アクセス操作されたメモリローアドレスのうちの一つに対して、ローハンマーリフレッシュブロックアドレスのラッチ操作及びリフレッシュ操作を行うことができる
第一のカウント値Ｃ１が第二のカウント値Ｃ２より小さく、且つ、前記リフレッシュコマンドを受信する場合、例えば、タイミングｔ４において、検出信号ＤＥＢの電圧レベルはハイ論理レベルに維持される状況下では、ローハンマーアドレスラッチ信号生成器３１０は、リフレッシュコマンドＡＲＥＦＣＭＤを受信する時、論理比較回路４３０に、ハイ論理レベルのリセット信号ＲＨＲＳＴＢを生成させて、第二のカウント値Ｃ２をリセットする。
その他の状況下では、隣接する二回のリフレッシュコマンドＡＲＥＦＣＭＤの周期内において、アクセスコマンドＡＣＴＣＭＤを受信していない場合、メモリ制御回路１２０は、メモリブロックアドレス及びメモリローアドレスをラッチしない。このように、メモリ制御回路１２０は、余分なローハンマーリフレッシュ操作を減らして、メモリデバイスの消費電力を低減できる。
図１２は、本発明の実施例に基づき図示したメモリデバイスのデータリフレッシュのフローチャート図である。図１２を参照すると、メモリデバイスのリフレッシュ方法は少なくとも以下のステップを含む。まずは、ステップＳ１２１０において、それぞれがメモリローを複数含むメモリブロックを複数有するメモリアレイを提供する。ステップＳ１２２０において、アクセスコマンドの回数をカウントして第一のカウント値を生成し、リフレッシュコマンドの回数をカウントして第二のカウント値を生成する。ステップＳ１２３０において、第一のカウント値が第二のカウント値に等しい時、アクセスコマンドに対応するメモリブロックアドレス及びメモリローアドレスをラッチして、ローハンマーリフレッシュブロックアドレス及びローハンマーリフレッシュローアドレスを得る。ステップＳ１２４０において、ローハンマーリフレッシュブロックアドレス及びローハンマーリフレッシュローアドレスに基づき、メモリブロックに対してローハンマーリフレッシュ操作を行う。上述のステップの実施の詳細は、前述の複数の実施例においてすでに詳細に説明されており、ここでは繰り返さない。
以上より、本発明は、アクセスコマンド、リフレッシュコマンドの回数をカウントすることで、それぞれ第一のカウント値、第二のカウント値を生成し、第一のカウント値が第二のカウント値に等しい時、アクセスコマンドに対応するメモリブロックアドレス及びメモリローアドレスをラッチして、ローハンマーリフレッシュブロックアドレス及びローハンマーリフレッシュローアドレスを得て、且つ、メモリ制御回路は、ローハンマーリフレッシュブロックアドレス及びローハンマーリフレッシュローアドレスに基づき、メモリブロックに対してローハンマーリフレッシュ操作を行う。このように、本発明は、メモリセルのローハンマー現象による保存されたデータの消失を回避して、余分なリフレッシュ操作を減らすために、隣接する二回のリフレッシュ操作周期において、アクセス操作されたメモリローアドレスのうちの一つに対して、ローハンマーリフレッシュブロックアドレスのラッチ操作及びリフレッシュ操作を行うことができる。
本文は以上の実施例のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものを基準とする。
本発明は、隣接する二回のリフレッシュ操作周期において、アクセス操作されたメモリローアドレスのうちの一つに対して、ローハンマーリフレッシュブロックアドレスのラッチ操作及びリフレッシュ操作を行って、メモリセルのローハンマー現象による保存されたデータの消失を回避でき、余分なリフレッシュ操作を減らすことができるメモリデバイス及びそのリフレッシュ方法を提供する。
１００：メモリデバイス
１２０：メモリ制御回路
１４０：メモリアレイ
１４０Ａ〜１４０Ｈ：メモリブロック
ＡＣＴＣＭＤ：アクセスコマンド
ＡＲＥＦＣＭＤ：リフレッシュコマンド
１４２Ａ、１４２Ｂ：メモリサブブロック
１５０Ａ、１５０Ｂ：多重回路
１２２：ローハンマーリフレッシュアドレスバッファ
１２４：アドレスバッファコントローラ
１２６：リフレッシュアドレスバッファ
ＢＡ＿ｍ：メモリブロックアドレス
ＲＡ＿ｊ、ＲＡ＿ｉ：メモリローアドレス
ＸｉＴＭ、Ｘ０ＴＭ〜Ｘ１３ＴＭ、Ｘ１３ＮＭ：ローハンマーメモリローアドレス
ＢＮＫＡ＿ｍ、ＢＮＫＡ＿０〜ＢＮＫＡ＿２：メモリブロックアドレス
ＲＡＳＢ＿ｋ：ローハンマーリフレッシュブロックアドレス
３１０：ローハンマーアドレスラッチ信号生成器
３２０＿ｍ：メモリブロックアドレスバッファ
３３０、３４０＿ｉ、３５０：メモリローアドレスバッファ
ＲＨＡＤＬ：アドレスラッチ信号
４１０：第一のカウンタ
４２０：第二のカウンタ
４３０：論理比較回路
ＣＫ：受信端
ＲＳＴ：リセット入力端
Ｃ１：第一のカウント値
Ｃ２：第二のカウント値
ＲＨＲＳＴＢ：リセット信号
ＸＮＯＲ１：ＸＮＯＲゲート
ＮＡＮＤ１〜ＮＡＮＤ４、ＢＮＡＮＤ１〜ＢＮＡＮＤ９、ＣＮＡＮＤ１〜ＣＮＡＮＤ３：ＮＡＮＤゲート
Ｄ１〜Ｄ４：遅延器
ＤＥＴ１、ＤＥＴ２：検出信号生成回路
Ｌ０１〜Ｌ１０：ラッチ回路
Ａ０１〜Ａ６５、Ｂ０１〜Ｂ１１、Ｍ０１〜Ｍ１６：ＮＯＴゲート
Ｐ１、Ｐ２：Ｐ型トランジスタ
Ｎ１、Ｎ２：Ｎ型トランジスタ
ＶＤＤ：システム電圧
ＶＳＳ：参照電位
ＤＥＡ、ＤＥＢ：検出信号
Ｔ０１〜Ｔ１６、ＣＴ１〜ＣＴ４：伝送ゲート
１２４２：メモリブロック選択回路
１５２：論理回路
１５４：選択回路
１５６：ラッチ回路
ＮＯＲ１：ＮＯＲゲート
Ｘ１３ＮＲ：リフレッシュローアドレス
ＡＲＥＦ：リフレッシュ信号
ＢＮＫＳ＿Ａ〜ＢＮＫＳ＿Ｈ：メモリブロックアドレス選択信号
Ｘ０ＴＲ〜Ｘ１３ＴＲ、ＸｉＴＲ：リフレッシュローアドレス
ＸｉＴ１３ＴＫ：ブロックローアドレス信号
ＲＡＥ１３Ｎ＿ｋ：ブロックローイネーブル信号
ｔ０〜ｔ４：タイミング
Ｓ１２１０〜Ｓ１２４０：ステップ

Claims (8)

  1. それぞれがメモリローを複数含むメモリブロックを複数有するメモリアレイと、
    複数の前記メモリブロックに結合され、アクセスコマンドの回数をカウントして第一のカウント値を生成し、リフレッシュコマンドの回数をカウントして第二のカウント値を生成し、前記第一のカウント値が前記第二のカウント値に等しい時、前記アクセスコマンドに対応するメモリブロックアドレス及びメモリローアドレスをラッチしてローハンマーリフレッシュブロックアドレス及びローハンマーリフレッシュローアドレスを得て、且つ、前記ローハンマーリフレッシュブロックアドレス及び前記ローハンマーリフレッシュローアドレスに基づき、前記メモリブロックに対してローハンマーリフレッシュ操作を行うメモリ制御回路と、を含み、
    前記メモリ制御回路は、さらに、前記リフレッシュコマンドを受信する時に、前記第一のカウント値をリセットし、
    前記第一のカウント値が前記第二のカウント値より小さく、且つ、前記リフレッシュコマンドを受信する時に、前記第二のカウント値をリセットするメモリデバイス。
  2. 前記メモリ制御回路は、さらに、前記リフレッシュコマンドの後の一回目のアクセスコマンドに対応する前記メモリブロックアドレス及び前記メモリローアドレスをラッチし、
    隣接する二回の前記リフレッシュコマンドの周期において、前記アクセスコマンドを受信していない時に、前記メモリブロックアドレス及び前記メモリローアドレスをラッチしない請求項１に記載のメモリデバイス。
  3. 前記メモリ制御回路は、
    前記アクセスコマンド、前記アクセスコマンドに対応する前記メモリブロックアドレス、前記アクセスコマンドに対応する前記メモリローアドレス、前記リフレッシュコマンドを受信し、前記アクセスコマンドを受信する時に、前記アクセスコマンドの受信回数をカウントして前記第一のカウント値を生成し、前記リフレッシュコマンドを受信する時に、
    前記リフレッシュコマンドの受信回数をカウントして前記第二のカウント値を生成し、前記アクセスコマンド、前記リフレッシュコマンド、前記第一のカウント値、前記第二のカウント値に基づき、ラッチした前記メモリブロックアドレス及びラッチした前記メモリローアドレスを提供するローハンマーリフレッシュアドレスバッファと、
    前記ローハンマーリフレッシュアドレスバッファに結合され、ラッチした前記メモリブロックアドレスに基づき、前記ローハンマーリフレッシュブロックアドレスを得るアドレスバッファコントローラと、
    前記リフレッシュコマンドを受信し、前記リフレッシュコマンドに基づき、複数の前記メモリブロックのうちの一つに対して、リフレッシュローアドレスを提供するリフレッシュアドレスバッファと、を含む請求項１に記載のメモリデバイス。
  4. 前記ローハンマーリフレッシュアドレスバッファは、
    前記第一のカウント値及び前記第二のカウント値に基づき、比較結果を生成し、前記比較結果に基づき、アドレスラッチ信号を提供するローハンマーアドレスラッチ信号生成器と、
    前記アクセスコマンドに対応する前記メモリブロックアドレス及び前記アドレスラッチ信号を受信し、前記アドレスラッチ信号に基づき、前記メモリブロックアドレスをラッチする複数のメモリブロックアドレスバッファと、
    前記アクセスコマンドに対応する前記メモリローアドレス及び前記アドレスラッチ信号を受信し、前記アドレスラッチ信号に基づき、前記メモリローアドレスをラッチする複数のメモリローアドレスバッファと、を含む請求項３に記載のメモリデバイス。
  5. 前記ローハンマーアドレスラッチ信号生成器は、
    前記アクセスコマンドを受信する時に、前記アクセスコマンドの受信回数をカウントして、前記第一のカウント値を増大するのに用いられる第一のカウンタと、
    前記リフレッシュコマンドを受信する時に、前記リフレッシュコマンドの受信回数をカウントして、前記第二のカウント値を増大するのに用いられる第二のカウンタと、
    前記第一のカウンタ及び前記第二のカウンタに結合され、前記アクセスコマンド及び前記リフレッシュコマンドを受信し、前記第一のカウント値及び前記第二のカウント値を比較して、前記比較結果を取得し、前記第一のカウント値が前記第二のカウント値に等しい前記比較結果に基づき、イネーブルの前記アドレスラッチ信号を生成するのに用いられる論理比較回路と、を含む請求項４に記載のメモリデバイス。
  6. メモリデバイスのリフレッシュ方法であって、
    それぞれがメモリローを複数含むメモリブロックを複数有するメモリアレイを提供するステップと、
    アクセスコマンドの回数をカウントして第一のカウント値を生成し、リフレッシュコマンドの回数をカウントして第二のカウント値を生成するステップと、
    前記第一のカウント値が前記第二のカウント値に等しい時、前記アクセスコマンドに対応するメモリブロックアドレス及びメモリローアドレスをラッチして、ローハンマーリフレッシュブロックアドレス及びローハンマーリフレッシュローアドレスを得るステップと、
    前記ローハンマーリフレッシュブロックアドレス及び前記ローハンマーリフレッシュローアドレスに基づき、前記メモリブロックに対してローハンマーリフレッシュ操作を行うステップと、を含み、
    前記リフレッシュコマンドを受信する時に、前記第一のカウント値をリセットするステップと、
    前記第一のカウント値が前記第二のカウント値より小さく、且つ、前記リフレッシュコマンドを受信する時、前記第二のカウント値をリセットするステップとを、さらに含むリフレッシュ方法。
  7. 前記リフレッシュコマンドの後の一回目のアクセスコマンドに対応する前記メモリブロックアドレス及び前記メモリローアドレスをラッチするステップと、
    前記リフレッシュコマンドの周期において、前記アクセスコマンドを受信していない時、複数の前記メモリブロックアドレス及び複数の前記メモリローアドレスをラッチしないステップとを、さらに含む請求項６に記載のリフレッシュ方法。
  8. 前記アクセスコマンドを受信する回数に基づき前記第一のカウント値を生成し、前記リフレッシュコマンドを受信する回数に基づき前記第二のカウント値を生成するステップは、
    前記アクセスコマンド、前記アクセスコマンドに対応する複数の前記メモリブロックアドレス、前記アクセスコマンドに対応する複数の前記メモリローアドレス及び前記リフレッシュコマンドを受信することと、
    前記アクセスコマンドを受信する時に、前記アクセスコマンドの受信回数をカウントして前記第一のカウント値を生成することと、
    前記リフレッシュコマンドを受信する時に、前記リフレッシュコマンドの受信回数をカウントして前記第二のカウント値を生成することと、を含む請求項６に記載のリフレッシュ方法。
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