JP6611555B2 - Printed circuit board and electronic device - Google Patents
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Description
本発明は、半導体装置に対して、電源ノイズ対策としてバイパス回路を配置したプリント回路板に関する。 The present invention relates to a printed circuit board in which a bypass circuit is arranged as a countermeasure against power supply noise for a semiconductor device.
近年、電子機器の高機能・高性能化を受けて、プリント配線板に実装された第1半導体装置と第2半導体装置との間のデータ転送速度が高速化している。データ転送速度の高速化に伴って、様々なノイズに起因する電気信号の伝搬時間のばらつきが大きくなる。この伝搬時間のばらつきはジッタと呼ばれる。クロック同期型のインターフェースには、Double-Data-Rate3 Synchronous Dynamic Random Access Memory(以下、DDR3メモリと略す)がある。DDR3メモリのようなクロック同期型のインターフェースでは、ジッタの増大によってタイミングマージンが減少し、誤動作リスクが高まる。 In recent years, the data transfer speed between the first semiconductor device and the second semiconductor device mounted on the printed wiring board has been increased in response to higher performance and higher performance of electronic devices. As the data transfer rate increases, the variation in the propagation time of the electrical signal due to various noises increases. This variation in propagation time is called jitter. As a clock synchronous interface, there is a Double-Data-Rate 3 Synchronous Dynamic Random Access Memory (hereinafter abbreviated as DDR3 memory). In a clock-synchronous interface such as a DDR3 memory, the timing margin decreases due to an increase in jitter, and the risk of malfunction increases.
ジッタには、信号ノイズに起因するジッタと電源ノイズに起因するジッタとがある。信号ノイズに起因するジッタには、信号線のインピーダンス不整合や周波数帯域不足によって発生するシンボル間干渉ジッタや、配線間の電磁結合によって発生するクロストークノイズジッタがある。これらのジッタ低減には、終端抵抗の採用、配線間隔を広げる、線路インピーダンスを下げる等の対策方法がある。(非特許文献1参照)。 Jitter includes jitter caused by signal noise and jitter caused by power supply noise. The jitter caused by signal noise includes inter-symbol interference jitter caused by signal line impedance mismatch and insufficient frequency band, and crosstalk noise jitter caused by electromagnetic coupling between wirings. To reduce these jitters, there are countermeasures such as the use of termination resistors, widening the wiring interval, and reducing the line impedance. (Refer nonpatent literature 1).
電源ノイズに起因するジッタには、半導体装置の複数のバッファ回路が同時動作する際の電源ノイズによって発生する同時スイッチングノイズジッタ(以下、SSNジッタと略す)がある。半導体装置の複数のバッファ回路の信号端子から出力される各信号が、同時に論理レベルを切り替えたときに、電流が発生する。半導体装置への給電経路である、プリント配線板やパッケージ基板には寄生インダクタンスがある。電流がインダクタンスに流れると逆起電力が生じ、電源ノイズとなる。電源ノイズによって、半導体装置のバッファ回路の電源電位が変動し、信号波形が歪み、信号のジッタが発生する。 As jitter caused by power supply noise, there is simultaneous switching noise jitter (hereinafter abbreviated as SSN jitter) generated by power supply noise when a plurality of buffer circuits of a semiconductor device operate simultaneously. A current is generated when the signals output from the signal terminals of the plurality of buffer circuits of the semiconductor device are simultaneously switched in logic level. A printed wiring board or a package substrate, which is a power supply path to the semiconductor device, has a parasitic inductance. When the current flows through the inductance, a back electromotive force is generated, which causes power supply noise. Due to power supply noise, the power supply potential of the buffer circuit of the semiconductor device fluctuates, the signal waveform is distorted, and signal jitter occurs.
SSNジッタを低減する方法として、電源線とグラウンド線との間にコンデンサを設け、低インピーダンス化する方法がある。このとき、インピーダンスが急峻に変化しないように、コンデンサに抵抗器を追加したバイパス回路(特許文献1参照)や、コンデンサの寄生インダクタンス(ESL)が低く、寄生抵抗(ESR)が高いコンデンサが提案されている(特許文献2参照)。 As a method of reducing SSN jitter, there is a method of providing a capacitor between a power supply line and a ground line to reduce impedance. At this time, a bypass circuit in which a resistor is added to the capacitor (see Patent Document 1) and a capacitor with low parasitic inductance (ESL) and high parasitic resistance (ESR) are proposed so that the impedance does not change sharply. (See Patent Document 2).
しかし、第1半導体装置と第2半導体装置との間のデータ転送速度が高速化すると、信号の立ち上りと立ち下りの時間間隔が短くなる。信号の立ち上がりと立下りの時間間隔が短くなると、信号の立ち上りで発生した電源ノイズが収束する前に、信号の立ち下りで電源ノイズが発生することになる。信号の立ち上りで発生した電源ノイズが信号の立ち下りで発生した電源ノイズに重畳することにより、電源電位変動が大きくなり、信号のジッタが増加する。 However, when the data transfer rate between the first semiconductor device and the second semiconductor device is increased, the time interval between the rise and fall of the signal is shortened. When the time interval between the rising edge and the falling edge of the signal is shortened, the power noise occurs at the falling edge of the signal before the power noise generated at the rising edge of the signal converges. The power supply noise generated at the rising edge of the signal is superimposed on the power supply noise generated at the falling edge of the signal, so that the fluctuation of the power supply potential increases and the jitter of the signal increases.
そこで、特許文献1に記載のコンデンサと抵抗器からなる第1バイパス回路を用いて、第1半導体装置の動作により生じた電源ノイズを早く収束させることで、電源電位変動を低減し、ジッタを低減する方法が考えられる。その際、特許文献1記載のコンデンサに抵抗を直列に接続した第1バイパス回路を、第1半導体装置の近傍に設けることにより、第1半導体装置の動作による電源ノイズを早く収束させることができる。 Therefore, by using the first bypass circuit composed of the capacitor and the resistor described in Patent Document 1, the power supply noise generated by the operation of the first semiconductor device is quickly converged, thereby reducing the power supply potential fluctuation and reducing the jitter. A way to do this is conceivable. At that time, by providing a first bypass circuit in which a resistor described in Patent Document 1 is connected in series in the vicinity of the first semiconductor device, power supply noise due to the operation of the first semiconductor device can be quickly converged.
また、第2半導体装置に対しても、第2バイパス回路を配置することが考えられる。第2バイパス回路を追加することで、第2半導体装置にて発生する電源ノイズを早く収束させることができ、電源電位変動を安定化させることができる。その際、第2半導体装置の動作により発生する電源ノイズが小さければ、第2バイパス回路において抵抗器を省略することができ、プリント回路板のコストダウンや小型化を実現することができる。 It is also conceivable to arrange a second bypass circuit for the second semiconductor device. By adding the second bypass circuit, power supply noise generated in the second semiconductor device can be quickly converged, and power supply potential fluctuation can be stabilized. At this time, if the power supply noise generated by the operation of the second semiconductor device is small, the resistor can be omitted in the second bypass circuit, and the cost and size of the printed circuit board can be reduced.
ところが、第2半導体装置の電源ノイズ対策として第2バイパス回路を追加した場合、第1半導体装置には、第1バイパス回路及び第2バイパス回路から給電を受けることになる。第1バイパス回路の抵抗成分よりも第2バイパス回路の抵抗成分の電気抵抗値が低い場合、第2バイパス回路の方が低インピーダンスとなる。したがって、第1半導体装置への主な給電が第2バイパス回路から行われることとなり、第1半導体装置における電源ノイズの減衰効果が低下し、信号のジッタの低減効果が低下していた。 However, when a second bypass circuit is added as a countermeasure against power supply noise of the second semiconductor device, the first semiconductor device receives power from the first bypass circuit and the second bypass circuit. When the electrical resistance value of the resistance component of the second bypass circuit is lower than the resistance component of the first bypass circuit, the second bypass circuit has a lower impedance. Therefore, the main power supply to the first semiconductor device is performed from the second bypass circuit, the power noise reduction effect in the first semiconductor device is reduced, and the signal jitter reduction effect is reduced.
本発明は、第1半導体装置と第2半導体装置との間で通信される信号のジッタを低減することを目的とする。 An object of the present invention is to reduce jitter of a signal communicated between a first semiconductor device and a second semiconductor device.
本発明のプリント回路板は、電源端子及びグラウンド端子を有する第1半導体装置と、前記第1半導体装置の電源端子に電気的に導通する電源側端子、及び前記第1半導体装置のグラウンド端子に電気的に導通するグラウンド側端子を有し、第1容量成分と第1抵抗成分とを含む第1バイパス回路と、電源端子及びグラウンド端子を有し、前記第1半導体装置と通信する第2半導体装置と、前記第2半導体装置の電源端子に電気的に導通する電源側端子、及び前記第2半導体装置のグラウンド端子に電気的に導通するグラウンド側端子を有し、第2容量成分と前記第1抵抗成分よりも電気抵抗値の低い第2抵抗成分とを含む第2バイパス回路と、前記第1半導体装置、前記第2半導体装置、前記第1バイパス回路及び前記第2バイパス回路が実装され、第1導体層及び第2導体層を有するプリント配線板と、を備え、前記プリント配線板には、前記第1半導体装置の電源端子と前記第1バイパス回路の電源側端子とを電気的に導通させる第1電源ヴィアと、前記プリント配線板の表面に垂直な方向から見て、前記第1半導体装置と重なる位置に配置され、前記第1電源ヴィアに接続され、前記第1導体層に形成された第1電源パターンと、前記第1半導体装置のグラウンド端子と前記第1バイパス回路のグラウンド側端子とを電気的に導通させる第1グラウンドヴィアと、前記垂直な方向から見て、前記第1半導体装置と重なる位置に配置され、前記第1グラウンドヴィアに接続され、前記第2導体層に形成された第1グラウンドパターンと、前記垂直な方向から見て前記第1グラウンドパターンの一部と重なるように、前記第1電源パターンと間隔をあけて配置され、前記第2半導体装置のグラウンド端子及び前記第2バイパス回路のグラウンド側端子と電気的に導通し、前記第1導体層に形成された第2グラウンドパターンと、前記垂直な方向から見て前記第1電源パターンの一部と重なるように、前記第1グラウンドパターンと間隔をあけて配置され、前記第2半導体装置の電源端子及び前記第2バイパス回路の電源側端子と電気的に導通し、前記第2導体層に形成された第2電源パターンと、前記垂直な方向から見た前記第1電源パターンと前記第2電源パターンとの重なり合う部分を接続する第2電源ヴィアと、前記垂直な方向から見た前記第1グラウンドパターンと前記第2グラウンドパターンとの重なり合う部分を接続する第2グラウンドヴィアと、が形成されている。 The printed circuit board according to the present invention includes a first semiconductor device having a power supply terminal and a ground terminal, a power supply side terminal electrically connected to the power supply terminal of the first semiconductor device, and an electric circuit connected to the ground terminal of the first semiconductor device. And a first bypass circuit including a first capacitance component and a first resistance component, and a second semiconductor device having a power supply terminal and a ground terminal and communicating with the first semiconductor device A power supply side terminal electrically connected to the power supply terminal of the second semiconductor device, and a ground side terminal electrically connected to the ground terminal of the second semiconductor device, the second capacitance component and the first A second bypass circuit including a second resistance component having a lower electrical resistance value than the resistance component; and the first semiconductor device, the second semiconductor device, the first bypass circuit, and the second bypass circuit. And a printed wiring board having a first conductor layer and a second conductor layer, wherein the printed wiring board electrically connects a power supply terminal of the first semiconductor device and a power supply side terminal of the first bypass circuit. A first power supply via electrically connected to the first power supply via, disposed in a position overlapping the first semiconductor device when viewed from a direction perpendicular to the surface of the printed wiring board, and connected to the first power supply via. The first power supply pattern formed on the first semiconductor device, the first ground via that electrically connects the ground terminal of the first semiconductor device and the ground-side terminal of the first bypass circuit, and when viewed from the vertical direction, A first ground pattern disposed in a position overlapping the first semiconductor device, connected to the first ground via, and formed in the second conductor layer, and the first graph as viewed from the perpendicular direction. The first power supply pattern is spaced from the first power supply pattern so as to overlap a part of the second power supply pattern, and is electrically connected to the ground terminal of the second semiconductor device and the ground side terminal of the second bypass circuit, and A second ground pattern formed on one conductor layer and arranged to be spaced from the first ground pattern so as to overlap a part of the first power supply pattern when viewed from the vertical direction; A second power supply pattern formed in the second conductor layer, electrically connected to a power supply terminal of the device and a power supply side terminal of the second bypass circuit; the first power supply pattern viewed from the vertical direction; and a second power supply via connecting the overlapping each other part of the second power supply pattern overlaps with the first ground pattern as viewed from the direction perpendicular to the second ground pattern A second ground via connecting the portions is formed.
本発明によれば、第1半導体装置と第2バイパス回路との間のインダクタンスが高まり、第1半導体装置にて発生する電源ノイズを第1バイパス回路により効果的に低減することができる。これにより、第1半導体装置と第2半導体装置との間で通信される信号のジッタを低減することができる。 According to the present invention, the inductance between the first semiconductor device and the second bypass circuit is increased, and power supply noise generated in the first semiconductor device can be effectively reduced by the first bypass circuit. Thereby, the jitter of the signal communicated between the first semiconductor device and the second semiconductor device can be reduced.
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。 Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings.
[第1実施形態]
図1は、第1実施形態に係るプリント回路板を示す模式図である。図1に示すように、プリント回路板100は、プリント配線板200と、第1半導体装置である半導体パッケージ300と、半導体パッケージ300と通信する第2半導体装置である半導体パッケージ400と、を備えている。また、プリント回路板100は、第1バイパス回路であるバイパス回路500と、第2バイパス回路であるバイパス回路600と、を備えている。半導体パッケージ300,400及びバイパス回路500,600は、プリント配線板200に実装されている。
[First Embodiment]
FIG. 1 is a schematic diagram illustrating a printed circuit board according to the first embodiment. As shown in FIG. 1, the
ここで、プリント配線板200の表面に垂直な方向をZ方向、プリント配線板200の表面に水平な方向であってZ方向に直交する方向をX方向、プリント配線板200の表面に水平な方向であってZ,X方向に直交する方向をY方向とする。
Here, the direction perpendicular to the surface of the printed
半導体パッケージ300は、制御信号等の信号(デジタル信号)を送信する送信回路(バッファ回路)を有するメモリコントローラである。第1実施形態では、半導体パッケージ300は、複数の送信回路を有する。半導体パッケージ400は、半導体パッケージ300から送信された信号を受信する受信回路を有するメモリデバイス(例えば、DDR3−SDRAM)である。第1実施形態では、半導体パッケージ400は、複数の受信回路を有する。
The
半導体パッケージ300は、信号端子(送信端子)300S、電源端子300V及びグラウンド端子300Gを有する。信号端子300Sは、信号(デジタル信号)を送信する端子である。電源端子300Vには電源電位が印加され、グラウンド端子300Gにはグラウンド電位が印加される。半導体パッケージ300は、電源端子300Vとグラウンド端子300Gとの間に印加された直流電圧により動作し、信号端子300Sから信号を送信する。
The
半導体パッケージ400は、信号端子(受信端子)400S、電源端子400V及びグラウンド端子400Gを有する。信号端子400Sは、信号(デジタル信号)を受信する端子である。電源端子400Vには、電源電位が印加され、グラウンド端子400Gにはグラウンド電位が印加される。半導体パッケージ400は、電源端子400Vとグラウンド端子400Gとの間に印加された直流電圧により、信号端子400Sから信号を受信して動作する。
The
第1実施形態では、半導体パッケージ300は、信号端子300Sを複数有し、半導体パッケージ400は信号端子400Sを複数有する。また、半導体パッケージ300は、電源端子300Vとグラウンド端子300Gをそれぞれ複数有し、半導体パッケージ400は、電源端子400Vとグラウンド端子400Gをそれぞれ複数有する。
In the first embodiment, the
半導体パッケージ300,400は、BGA型の半導体パッケージであり、パッケージ基板の下面に複数の端子が形成されている。半導体パッケージ300(パッケージ基板)の外周側に信号端子300Sが配置され、内周側に電源端子300V及びグラウンド端子300Gが配置されている。また、半導体パッケージ400(パッケージ基板)の外周側に信号端子400Sが配置され、内周側に電源端子400V及びグラウンド端子400Gが配置されている。なお、半導体パッケージ300,400はBGA型に限定するものではない。また、半導体パッケージ300は、信号を受信する信号端子(受信端子)及び受信回路を有していてもよく、半導体パッケージ400は、信号を送信する信号端子(送信端子)及び送信回路を有していてもよい。
The semiconductor packages 300 and 400 are BGA type semiconductor packages, and a plurality of terminals are formed on the lower surface of the package substrate. The
プリント配線板200は、主に導体(例えば銅)が配置された導体層を複数有し、これら複数の導体層が主に絶縁体(例えばエポキシ樹脂)が配置された絶縁体層を介して積層された多層プリント配線板である。第1実施形態ではプリント配線板200は、表層201、内層(第1導体層)202、内層(第2導体層)203及び表層204からなる4層の導体層を有する4層基板である。なお、表層201,204上には、不図示のソルダーレジストが形成されている。
The printed
プリント配線板200の表層201には、半導体パッケージ300,400が実装され、半導体パッケージ300の信号端子300Sと半導体パッケージ400の信号端子400Sとを電気的に接続する信号線260が形成されている。半導体パッケージ300,400は、それぞれ複数の信号端子300S,400Sを有しているので、信号線260は複数形成されている。信号線260は、例えば銅箔等の導体パターンで形成されている。なお、第1実施形態では、信号線260が表層201のみに形成されているが、他の層に跨って形成されていてもよい。
On the
バイパス回路500は、表層201,204のうちいずれかの層、第1実施形態では表層204に実装されている。バイパス回路600は、表層201,204のうちいずれかの層、第1実施形態では表層201に実装されている。バイパス回路500は、半導体パッケージ300の近傍、即ちZ方向から見て半導体パッケージ300と重なる位置に配置されている。バイパス回路600は、半導体パッケージ400の近傍、即ち半導体パッケージ400に隣接して配置されている。バイパス回路500は、各電源端子300Vに対してそれぞれ配置され、バイパス回路600は、各電源端子400Vに対してそれぞれ配置されている。つまり、バイパス回路500は、電源端子300Vと同じ数だけプリント配線板200に実装され、バイパス回路600は、電源端子400Vと同じ数だけプリント配線板200に実装されている。
The
バイパス回路500は、半導体パッケージ300の電源端子300Vに電気的に導通する電源側端子500Vと、半導体パッケージ300のグラウンド端子300Gに電気的に導通するグラウンド側端子500Gとを有している。バイパス回路600は、半導体パッケージ400の電源端子400Vに電気的に導通する電源側端子600Vと、半導体パッケージ400のグラウンド端子400Gに電気的に導通するグラウンド側端子600Gとを有している。
The
バイパス回路500は、コンデンサ501と抵抗器502とが直列接続されて構成されており、第1容量成分とこれに直列接続された第1抵抗成分とを含んでいる。バイパス回路500の第1容量成分により電源端子300Vとグラウンド端子300Gとの間を電源ノイズ(高周波成分)に対してバイパスさせている。また、バイパス回路500の第1抵抗成分により電源ノイズを減衰させ、電源ノイズの振動の収束を早める。第1容量成分には、コンデンサ501の容量成分が含まれ、第1抵抗成分には、抵抗器502の抵抗成分と、コンデンサ501の寄生抵抗成分が含まれる。
The
バイパス回路600は、コンデンサ601で構成されており、第2容量成分とこれに直列接続された第2抵抗成分とを含んでいる。バイパス回路600の第2容量成分により電源端子400Vとグラウンド端子400Gとの間を電源ノイズ(高周波成分)に対してバイパスさせている。また、バイパス回路600の第2抵抗成分により電源ノイズを減衰させ、電源ノイズの振動の収束を早める。第2容量成分には、コンデンサ601の容量成分が含まれており、第2抵抗成分にはコンデンサ601の寄生抵抗成分が含まれている。つまり、第1実施形態では、バイパス回路600の第2抵抗成分は、コンデンサ601の寄生抵抗成分であり、バイパス回路500の第1抵抗成分よりも電気抵抗値が低い。
The
第1実施形態において、半導体パッケージ400にて発生する電源ノイズは、半導体パッケージ300にて発生する電源ノイズよりも小さく、バイパス回路600にて抵抗器を省略している。
In the first embodiment, the power supply noise generated in the
なお、バイパス回路500がコンデンサ501と抵抗器502とを直列接続して構成される場合について説明するが、抵抗器502を省略して、第2抵抗成分よりも電気抵抗値の高い寄生抵抗成分を有するコンデンサ501をバイパス回路500としてもよい。
In addition, although the case where the
プリント配線板200の表層201に絶縁体層を介して隣接する内層202には、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン(第1電源パターン)251Vが形成されている。さらに、プリント配線板200の内層202に絶縁体層を介して隣接する内層203には、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン(第1グラウンドパターン)251Gが形成されている。
On the
また、プリント配線板200の内層202には、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン(第2グラウンドパターン)252Gが形成されている。更に、プリント配線板200の内層203には、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン(第2電源パターン)252Vが形成されている。
A ground pattern (second ground pattern) 252G, which is a plain conductor pattern to which a ground potential is applied from a power supply circuit (not shown), is formed on the
このように、第1実施形態では、電源パターン251V,252V及びグラウンドパターン251G,252Gが2つの導体層202,203に交互に配置されている。
Thus, in the first embodiment, the
プリント配線板200の内層202において、電源パターン251Vとグラウンドパターン252Gとは、ショートしないよう間隔をあけて隣接して配置されている。また、プリント配線板200の内層203において、グラウンドパターン251Gと電源パターン252Vとは、ショートしないよう間隔をあけて隣接して配置されている。
In the
電源パターン251V及びグラウンドパターン251Gは、Z方向から見て半導体パッケージ300と重なる位置に配置されている。即ち、電源パターン251Vは、半導体パッケージ300をZ方向に内層202に投影した投影領域を含むように形成され、グラウンドパターン251Gは、半導体パッケージ300をZ方向に内層203に投影した投影領域を含むように形成されている。つまり、電源パターン251Vとグラウンドパターン251Gとは、Z方向から見て重なる位置に配置されている。
The
また、電源パターン252V及びグラウンドパターン252Gは、Z方向から見て半導体パッケージ400と重なる位置に配置されている。即ち、電源パターン252Vは、半導体パッケージ400をZ方向に内層203に投影した投影領域を含むように形成され、グラウンドパターン252Gは、半導体パッケージ400をZ方向に内層202に投影した投影領域を含むように形成されている。つまり、電源パターン252Vとグラウンドパターン252Gとは、Z方向から見て重なる位置に配置されている。
Further, the
プリント配線板200には、半導体パッケージ300の電源端子300Vとバイパス回路500の電源側端子500Vとを電気的に導通させる第1電源ヴィアである電源ヴィア271Vが形成されている。電源ヴィア271Vは、プリント配線板200を貫通したヴィア(スルーホール)に形成された導体(ヴィア導体)であり、Z方向から見て半導体パッケージ300と重なる位置に配置されている。また、プリント配線板200には、半導体パッケージ300のグラウンド端子300Gとバイパス回路500のグラウンド側端子500Gとを電気的に導通させる第1グラウンドヴィアであるグラウンドヴィア271Gが形成されている。グラウンドヴィア271Gは、プリント配線板200を貫通したヴィア(スルーホール)に形成された導体(ヴィア導体)であり、Z方向から見て半導体パッケージ300と重なる位置に配置されている。
The printed
電源ヴィア271Vは、電源パターン251Vに接続されており、グラウンドパターン251Gに非接触状態でグラウンドパターン251Gを貫通している。グラウンドヴィア271Gは、グラウンドパターン251Gに接続されており、電源パターン251Vに非接触状態で電源パターン251Vを貫通している。
The power supply via (271V) is connected to the power supply pattern (251V) and penetrates the ground pattern (251G) in a non-contact state with the ground pattern (251G). The ground via 271G is connected to the
第1実施形態では、半導体パッケージ300とバイパス回路500とが異なる表層201,204に実装されているので、半導体パッケージ300の1つの電源端子300Vに対して1つの電源ヴィア271Vが配置されている。また、半導体パッケージ300の1つのグラウンド端子300Gに対して1つのグラウンドヴィア271Gが配置されている。
In the first embodiment, since the
内層202の電源パターン251Vと内層203の電源パターン252Vとは、Z方向から見て互いに重なり合う部分を有するように形成されている。また、内層203のグラウンドパターン251Gと内層202のグラウンドパターン252Gとは、Z方向から見て互いに重なり合う部分を有するように形成されている。
The
第1実施形態では、プリント配線板200には、Z方向から見た電源パターン251Vと電源パターン252Vとの重なり合う部分を接続する第2電源ヴィアである電源ヴィア272Vが形成されている。また、プリント配線板200には、Z方向から見たグラウンドパターン251Gとグラウンドパターン252Gとの重なり合う部分を接続する第2グラウンドヴィアであるグラウンドヴィア272Gが形成されている。電源ヴィア272V及びグラウンドヴィア272Gはそれぞれ複数形成されている。電源ヴィア272V及びグラウンドヴィア272Gは、Z方向から見て、半導体パッケージ300と重なる位置に配置されている。
In the first embodiment, the printed
更に第1実施形態では、プリント配線板200には、半導体パッケージ400の電源端子400V及びバイパス回路600の電源側端子600Vと電気的に導通させる第3電源ヴィアである電源ヴィア273Vが半導体パッケージ400の近傍に形成されている。また、プリント配線板200には、半導体パッケージ400のグラウンド端子400Gとバイパス回路600のグラウンド側端子600Gとを電気的に導通させる第3グラウンドヴィアであるグラウンドヴィア273Gが形成されている。
Furthermore, in the first embodiment, the printed
電源ヴィア273Vは、電源パターン252Vに接続されており、グラウンドパターン252Gに非接触状態でグラウンドパターン252Gを貫通している。グラウンドヴィア273Gは、グラウンドパターン252Gに接続されており、電源パターン252Vに非接触状態で電源パターン252Vを貫通している。
The power supply via 273V is connected to the
第1実施形態では、半導体パッケージ400とバイパス回路600とが同じ表層201に実装されているので、半導体パッケージ400の1つの電源端子400Vに対して2つの電源ヴィア273Vが配置されている。また、半導体パッケージ400の1つのグラウンド端子400Gに対して2つのグラウンドヴィア273Gが配置されている。
In the first embodiment, since the
電源パターン252V及びグラウンドパターン252Gは、Z方向から見て、信号線260及び半導体パッケージ400と重なる位置に配置されている。ここで、電源ヴィア272V及びグラウンドヴィア272GがZ方向から見て半導体パッケージ300と重なる位置に配置されている。したがって、電源パターン252V及びグラウンドパターン252Gは、Z方向から見て、半導体パッケージ300の一部と重なり、信号線260及び半導体パッケージ400の全部と重なるように形成されている。
The
このように、信号線260が、分断されていないプレーン状の導体パターンに対向することとなるので、信号線260の信号のリターン経路を確保することができる。特に、第1実施形態では、信号線260に対向する導体パターンがグラウンドパターン252Gであるので、信号のリターン経路を安定して確保することができる。
Thus, since the
図2(a)は第1実施形態におけるプリント配線板の第1導体層の上面図である。図2(b)は第1実施形態におけるプリント配線板の第2導体層の上面図である。 FIG. 2A is a top view of the first conductor layer of the printed wiring board according to the first embodiment. FIG. 2B is a top view of the second conductor layer of the printed wiring board according to the first embodiment.
プリント配線板200をZ方向から見て、電源パターン251Vとグラウンドパターン252Gとの対向部分281V,282Gがそれぞれ凹凸状に形成されている。また、グラウンドパターン251Gと電源パターン252Vとの対向部分281G,282Vがそれぞれ凹凸状に形成されている。
When the printed
第1実施形態では、図2(a)に示すように、電源パターン251Vの対向部分281Vが、複数の凸部291VA及び複数の凹部291VBからなる櫛歯状に形成されている。また、グラウンドパターン252Gの対向部分282Gが、複数の凸部292GA及び複数の凹部292GBからなる櫛歯状に形成されている。そして、凸部291VAと凹部292GBとが対向し、凹部291VBと凸部292GAとが対向するよう電源パターン251Vとグラウンドパターン252Gとが配置されている。つまり、櫛歯状の対向部分281Vと櫛歯状の対向部分282Gとが噛み合うように配置されている。
In the first embodiment, as illustrated in FIG. 2A, the facing portion 281 </ b> V of the power supply pattern 251 </ b> V is formed in a comb-like shape including a plurality of convex portions 291 </ b> VA and a plurality of concave portions 291 </ b> VB. Further, the facing
また、図2(b)に示すように、グラウンドパターン251Gの対向部分281Gが、複数の凸部291GA及び複数の凹部291GBからなる櫛歯状に形成されている。また、電源パターン252Vの対向部分282Vが、複数の凸部292VA及び複数の凹部292VBからなる櫛歯状に形成されている。そして、凸部291GAと凹部292VBとが対向し、凹部291GBと凸部292VAとが対向するようグラウンドパターン251Gと電源パターン252Vとが配置されている。つまり、櫛歯状の対向部分281Gと櫛歯状の対向部分282Vとが噛み合うように配置されている。
Further, as shown in FIG. 2B, the opposing
これにより、電源パターン251Vの凸部291VAと電源パターン252Vの凸部292VAとがZ方向から見て重なり合う部分となっている。また、グラウンドパターン251Gの凸部291GAとグラウンドパターン252Gの凸部292GAとがZ方向から見て重なり合う部分となっている。
Thereby, the convex part 291VA of the
そして、電源パターン251Vの各凸部291VAと電源パターン252Vの各凸部292VAとがそれぞれ1つの電源ヴィア272Vで接続されている。また、グラウンドパターン251Gの各凸部291GAとグラウンドパターン252Gの各凸部292GAとがそれぞれ1つのグラウンドヴィア272Gで接続されている。
And each convex part 291VA of the
凸部291VA,292VA,291GA,292GAは、矩形状に形成されている。なお、凸部291VA,292VA,291GA,292GAの形状は、これに限定されるものではなく、例えば鋸刃状や鉤状、円弧状、ラビリンス状等の形状であってもよい。 The convex portions 291VA, 292VA, 291GA, and 292GA are formed in a rectangular shape. In addition, the shape of convex part 291VA, 292VA, 291GA, 292GA is not limited to this, For example, shapes, such as a saw blade shape, a saddle shape, a circular arc shape, a labyrinth shape, may be sufficient.
第1実施形態では、Z方向から見て、電源ヴィア272Vとグラウンドヴィア272GとがY方向に延びる直線上に交互に配置されており、複数の電源ヴィア272V及び複数のグラウンドヴィア272Gが集中して配置されるのを防止している。これにより、供給された直流電流が各電源ヴィア272V及び各グラウンドヴィア272Gに分散して流れ、電流の集中が防止されている。
In the first embodiment, when viewed from the Z direction, the
ここで、電源ヴィア272V及びグラウンドヴィア272Gは、プリント配線板200を貫通するヴィア(スルーホール)に形成されたヴィア導体である。電源ヴィア272V及びグラウンドヴィア272Gの表層201側及び表層204側の端部は、開放端となっている。なお、電源ヴィア272Vは、電源パターン251Vと電源パターン252Vとを接続していればよく、非貫通穴に形成されたヴィア導体であってもよい。同様に、グラウンドヴィア272Gは、グラウンドパターン251Gとグラウンドパターン252Gとを接続していればよく、非貫通穴に形成されたヴィア導体であってもよい。
Here, the power supply via 272 </ b> V and the ground via 272 </ b> G are via conductors formed in vias (through holes) penetrating the printed
以上の構成により、半導体パッケージ300の電源端子300Vは、電源ヴィア271Vを介してバイパス回路500の電源側端子500Vと電気的に導通している。また、半導体パッケージ300のグラウンド端子300Gは、グラウンドヴィア271Gを介してバイパス回路500のグラウンド側端子500Gと電気的に導通している。
With the above configuration, the
また、電源パターン251Vと電源パターン252Vとは電源ヴィア271V,272Vで電気的に導通しており、グラウンドパターン251Gとグラウンドパターン252Gとはグラウンドヴィア271G,272Gで電気的に導通している。
The
また、電源パターン252Vと半導体パッケージ400の電源端子400Vとバイパス回路600の電源側端子600Vとは、電源ヴィア273Vを介して電気的に導通している。また、グラウンドパターン252Gと半導体パッケージ400のグラウンド端子400Gとバイパス回路600のグラウンド側端子600Gとは、グラウンドヴィア273Gを介して電気的に導通している。
The
したがって、半導体パッケージ300の電源端子300Vとグラウンド端子300Gとの間、及び半導体パッケージ400の電源端子400Vとグラウンド端子400Gとの間には、不図示の電源回路から直流電圧が印加される。これにより、半導体パッケージ300,400は、不図示の電源回路から直流電圧が印加されて動作する。
Accordingly, a DC voltage is applied from a power supply circuit (not shown) between the
また、半導体パッケージ300にて発生する電源ノイズがバイパス回路500により低減され、半導体パッケージ400にて発生する電源ノイズがバイパス回路600により低減される。そして、バイパス回路500の抵抗成分、即ち抵抗器502により、半導体パッケージ300にて発生した電源ノイズの振動を早く収束させることができる。
Further, power supply noise generated in the
更に、第1実施形態では、それぞれ別の導体層202,203に配置された電源パターン251Vと電源パターン252Vとが、電源ヴィア272Vで接続されている。また、それぞれ別の導体層202,203に配置されたグラウンドパターン251Gとグラウンドパターン252Gとが、グラウンドヴィア272Gで接続されている。
Furthermore, in the first embodiment, the power supply pattern 251 </ b> V and the power supply pattern 252 </ b> V arranged on the different conductor layers 202 and 203 are connected by the power supply via 272 </ b> V. In addition, the
したがって、バイパス回路600を経由した半導体パッケージ300の電源端子300Vとグラウンド端子300Gとの間の経路(特にヴィアの経路)が長くなる。即ち、バイパス回路600から半導体パッケージ300への給電経路が長くなる。これにより、半導体パッケージ300とバイパス回路600との間のインダクタンス、つまりインピーダンスが高められている。
Therefore, a path (particularly a via path) between the
よって、半導体パッケージ300にて発生した電源ノイズがバイパス回路600側に流れるのを抑制でき、半導体パッケージ300にて発生した電源ノイズをバイパス回路500により効果的に低減することができる。これにより、半導体パッケージ300と半導体パッケージ400との間で通信される信号のジッタを低減することができる。
Therefore, the power supply noise generated in the
ここで、半導体パッケージ300の電源ノイズ対策(バイパス回路500)と半導体パッケージ400の電源ノイズ対策(バイパス回路600)との組み合わせによって、ジッタが増加する原因について、比較例のモデルを用いて説明する。
Here, the reason why the jitter increases due to the combination of the power supply noise countermeasure (bypass circuit 500) of the
図8は、比較例のプリント回路板を示す模式図である。図9(a)は比較例のプリント配線板の第1導体層の上面図である。図9(b)は比較例のプリント配線板の第2導体層の上面図である。なお、図8、図9(a)及び図9(b)において、第1実施形態のプリント回路板100の構成要素と同様の構成要素については、同一符号を付している。比較例のプリント回路板100Xは、第1実施形態と同様の半導体パッケージ300及び半導体パッケージ400を備えている。また、第1実施形態と同様、バイパス回路500及びバイパス回路600がプリント配線板200Xに実装されている。
FIG. 8 is a schematic view showing a printed circuit board of a comparative example. FIG. 9A is a top view of the first conductor layer of the printed wiring board of the comparative example. FIG. 9B is a top view of the second conductor layer of the printed wiring board of the comparative example. In FIG. 8, FIG. 9A and FIG. 9B, the same reference numerals are given to the same components as those of the printed
プリント配線板200Xは、表層201X、内層202X、内層203X、表層204Xの4層基板である。Z方向から見て、内層202Xには、半導体パッケージ300,400と重なるグラウンドパターン250Gが配置され、内層203Xには、半導体パッケージ300,400と重なる電源パターン250Vが配置されている。比較例のプリント回路板100Xにおける半導体パッケージ300への給電経路は、図8に示すように、経路ZX1と経路ZX2とがある。経路ZX1は、半導体パッケージ300にバイパス回路500から給電する経路である。経路ZX2は、半導体パッケージ400の近傍に配置されたバイパス回路600のコンデンサ601から給電される経路である。
The printed
図10(a)〜図10(c)は、比較例のプリント回路板100Xにおいて、電源ノイズ対策であるバイパス回路500とバイパス回路600の条件を変えたときの給電経路ZX1,ZX2のインピーダンスの周波数特性を示すグラフである。グラフの横軸は周波数である。グラフの縦軸は、半導体パッケージ300の電源端子300Vとグラウンド端子300Gから観測した入力インピーダンス(電源インピーダンス)である。
FIGS. 10A to 10C show the impedance frequencies of the power supply paths ZX1 and ZX2 when the conditions of the
図10(a)には、比較例のプリント回路板100Xにおいて、バイパス回路500がコンデンサ501とコンデンサ501に直列接続された抵抗器502の場合の入力インピーダンスZ1の周波数特性を図示している。また、図10(a)には、比較例のプリント回路板100Xにおいて、バイパス回路500がコンデンサ501のみの場合の入力インピーダンスZ2との周波数特性を図示している。なお、いずれの場合もバイパス回路600は実装していないものとした。図10(a)に示すように、100[kHz]〜900[MHz]では、コンデンサ501のみを実装した場合のインピーダンスZ2に対し、コンデンサ501と抵抗器502を実装した場合のインピーダンスZ1が高くなる。
FIG. 10A illustrates the frequency characteristic of the input impedance Z1 when the
図10(b)には、比較例のプリント回路板100Xにおける入力インピーダンスZ2を図示している。また、図10(b)には、比較例のプリント回路板100Xにおいて、バイパス回路500がコンデンサ501のみであり、バイパス回路600がコンデンサ601のみの場合の入力インピーダンスZ3の周波数特性を図示している。10[MHz]の共振周波数を除き、10[kHz]〜900[MHz]において、インピーダンスZ2に対し、インピーダンスZ3が低くなる。
FIG. 10B shows an input impedance Z2 in the printed
図10(c)には、比較例のプリント回路板100Xにおける入力インピーダンスZ1を図示している。また、図10(c)には、バイパス回路500がコンデンサ501と抵抗器502で構成され、バイパス回路600がコンデンサ601のみの場合の入力インピーダンスZ4の周波数特性を図示している。10[kHz]〜700[MHz]において、インピーダンスZ4がインピーダンスZ1に対して低くなっていることがわかる。
FIG. 10C illustrates an input impedance Z1 in the printed
これらの入力インピーダンスの大小関係から、バイパス回路500とバイパス回路600とを組み合わせた場合、半導体パッケージ300への主要な給電経路が、バイパス回路600を介した経路ZX2となる。その結果、比較例のプリント回路板100Xでは、バイパス回路500の抵抗器502による電源ノイズの収束を早める効果が低減し、電源ノイズが大きくなったために、ジッタが増大する。
Due to the magnitude relationship of these input impedances, when the
以上のように、比較例のプリント回路板100Xにおいて、ジッタ増大の原因が給電経路ZX1から給電経路ZX2へ変化したためであることを見出した。
As described above, in the printed
そこで、第1実施形態では、ジッタ増大の原因である給電経路の変化を防止するために、バイパス回路500を介した経路ZX1のインピーダンスがバイパス回路600を介した経路ZX2のインピーダンスに対して高くなるよう構成している。
Therefore, in the first embodiment, the impedance of the path ZX1 through the
経路ZX2のインピーダンスを高くするために、図1に示すように、半導体パッケージ300とバイパス回路600との間に、電源ヴィア272Vとグラウンドヴィア272Gが設けられている。この際、電源ヴィア272Vとグラウンドヴィア272Gを設けるために、電源パターン251V,252Vとグラウンドパターン251G,251Gを交互に配置している。第1実施形態では、電源パターン251Vとグラウンドパターン252Gとの対向部分、及びグラウンドパターン251Gと電源パターン252Vとの対向部分を櫛歯状にして、噛み合うように配置している。
In order to increase the impedance of the path ZX2, as shown in FIG. 1, a power supply via 272V and a ground via 272G are provided between the
ここで電源パターンの自己インダクタンスをLvdd_plane、グラウンドパターンの自己インダクタンスをLgnd_plane、電源ヴィアの自己インダクタンスをLvdd_via、グラウンドヴィアの自己インダクタンスをLgnd_viaとする。電源ヴィアとグラウンドヴィアの相互インダクタンスをMとすると、全体のインダクタンスLtotalは、以下の式(1)で表される。 Wherein the power supply pattern self inductance L Vdd_plane, self inductance L Gnd_plane ground pattern, the power supply via the self-inductance L Vdd_via, the self-inductance of the ground vias and L gnd_via. When the mutual inductance of the power via and the ground via is M, the overall inductance L total is expressed by the following formula (1).
Ltotal=Lvdd_plane+Lvdd_via+Lgnd_plane+Lgnd_via±2M
… 式(1)
相互インダクタンスMは、電源ヴィアとグラウンドヴィアの電流の向きによって符号が異なり、同方向の場合には正の符号をとり、逆方向の場合には負の符号をとる。自己インダクタンスは、電流経路の長さに比例する。
L total = L vdd_plane + L vdd_via + L gnd_plane + L gnd_via ± 2M
... Formula (1)
The mutual inductance M has a different sign depending on the current directions of the power supply via and the ground via, and takes a positive sign in the same direction and a negative sign in the opposite direction. Self-inductance is proportional to the length of the current path.
第1実施形態では、半導体パッケージ300とバイパス回路600との間に、電源ヴィア272Vとグラウンドヴィア272Gを設けたことにより、電流経路が長くなり、その結果、インダクタンスLtotalが高くなる。即ち、比較例のインダクタンスに対して、第1実施形態では、Lvdd_via+Lgnd_via−2Mの分、ヴィアのインダクタンスが高くなる。
In the first embodiment, between the
第1実施形態によれば、半導体パッケージ300とバイパス回路600との間に設けられた、電源ヴィア272Vとグラウンドヴィア272Gによってインダクタンス、即ちインピーダンスが高くなる。これにより、半導体パッケージ300の動作に伴って発生した電源ノイズは、バイパス回路600には流れにくくなり、バイパス回路500に流れるようになり、バイパス回路500のノイズ減衰効果が高まり、信号のジッタが低減する。よって、バイパス回路500とバイパス回路600との相互作用によって生じる信号のジッタを低減することができる。
According to the first embodiment, the inductance, that is, the impedance is increased by the power supply via 272V and the ground via 272G provided between the
ここで、コンピュータシミュレーションによって、プリント回路板100の効果を確認した。電源インピーダンスのシミュレーションには、Cadence社製のPower SIを用いた。ジッタのシミュレーションには、Synopsys社製のHSPICEを用いた。
Here, the effect of the printed
プリント配線板200の層構成を以下の表1に示す。
The layer configuration of the printed
ヴィアの穴径は0.4[mm]とした。内層202の電源パターン251V及び内層203の電源パターン252Vのサイズは、縦32[mm]、横30[mm]とした。半導体パッケージ300をプリント配線板200の内層202及び内層203に対してZ方向に投影した領域には、電源ヴィア272Vとグラウンドヴィア272Gが、それぞれ20個ずつ配置されている構成とした。
The hole diameter of the via was 0.4 [mm]. The
投影領域に配置される電源ヴィア272Vとグラウンドヴィア272Gは、BGAのボールパッド間に配置することを想定し、1[mm]間隔で交互に配置した。半導体パッケージ400の近傍に配置される電源ヴィア273Vとグラウンドヴィア273Gはそれぞれ40個配置されている構成とした。
The power supply via (272V) and the ground via (272G) arranged in the projection area are alternately arranged at intervals of 1 [mm] on the assumption that they are arranged between the ball pads of the BGA. 40
図3(a)は、第1実施形態のプリント回路板100と比較例のプリント回路板100Xの電源インピーダンスをシミュレーションした結果を示すグラフである。電源インピーダンスのシミュレーションにおいて、バイパス回路500の抵抗器502とコンデンサ501を未実装とし、バイパス回路600のコンデンサ601を実装することで、経路ZX2のインダクタンスを比較した。インダクタンスは、シミュレーションの100[MHz]のインピーダンスZの値から、下記の式(2)を用いて算出した。
FIG. 3A is a graph showing the result of simulating the power supply impedance of the printed
L=Z/jω …式(2)
ここで、jは複素数、ω=2πfであり、πは円周率、fは周波数である。比較例のインダクタンスが100[pH]であるのに対して、第1実施形態では250[pH]であった。したがって、第1実施形態では、インダクタンスを150[pH]高めることができた。即ち、給電経路の変化を防止するために、経路ZX2のインピーダンスを高めることができた。
L = Z / jω Equation (2)
Here, j is a complex number, ω = 2πf, π is a circular ratio, and f is a frequency. The inductance of the comparative example is 100 [pH], whereas in the first embodiment, it is 250 [pH]. Therefore, in the first embodiment, the inductance can be increased by 150 [pH]. That is, the impedance of the path ZX2 can be increased in order to prevent the change of the power feeding path.
図3(b)は、第1実施形態のプリント回路板100と比較例のプリント回路板100Xのジッタをシミュレーションした結果を示すグラフである。半導体パッケージ400として、DDR3−1333を想定した波形シミュレーションにおいて、半導体パッケージ300の信号端子(送信端子)300Sにおけるジッタを測定した。ジッタの観測電圧は、電源電圧の半分とした。電源電圧が1.425[V](1.5[V]×0.95)では、0.7125[V]である。比較例では73[psec]であり、第1実施形態では60[psec]であった。第1実施形態の電源配線構造によって、ジッタを13[psec](18[%])低減することができた。
FIG. 3B is a graph showing the result of simulating the jitter of the printed
以上、第1実施形態によれば、内層202と内層203とに交互に配置した電源パターン251V,252V間、グラウンドパターン251G,252G間をヴィア272V,272Gで接続する電源構造によって、給電経路の変化を防止することができる。これにより、比較例よりも信号のジッタを低減することができる。
As described above, according to the first embodiment, the power supply path is changed by the power supply structure in which the
[第2実施形態]
次に、本発明の第2実施形態に係るプリント回路板について説明する。図4は、第2実施形態に係るプリント回路板を示す模式図である。なお、第2実施形態において、第1実施形態と同様の構成につては、同一符号を付して説明を省略する。
[Second Embodiment]
Next, a printed circuit board according to a second embodiment of the present invention will be described. FIG. 4 is a schematic view showing a printed circuit board according to the second embodiment. Note that in the second embodiment, identical symbols are assigned to configurations similar to those in the first embodiment and descriptions thereof are omitted.
図4に示すように、プリント回路板100Aは、プリント配線板200Aと、第1実施形態と同様、半導体パッケージ300,400及びバイパス回路500,600とを備えている。半導体パッケージ300,400及びバイパス回路500,600は、プリント配線板200Aに実装されている。
As shown in FIG. 4, the printed
プリント配線板200Aは、導体層が複数ある多層プリント配線板であり、第2実施形態では、表層201A、内層202A、内層203A及び表層204Aからなる4層の導体層を有する4層基板である。なお、表層201A,204A上には、不図示のソルダーレジストが形成されている。内層202Aは、表層201Aに絶縁体層を介して隣接する導体層(第1導体層)である。内層203Aは、内層202Aに絶縁体層を介して隣接する導体層(第2導体層)である。
The printed
表層201Aには、半導体パッケージ300,400が実装され、第1実施形態と同様、半導体パッケージ300の信号端子300Sと半導体パッケージ400の信号端子400Sとを電気的に接続する信号線260が形成されている。なお、第2実施形態では、信号線260が表層201Aのみに形成されているが、他の層に跨って形成されていてもよい。
On the
バイパス回路500は、表層201A,204Aのうちいずれかの層、第2実施形態では表層204Aに実装されている。バイパス回路600は、表層201A,204Aのうちいずれかの層、第2実施形態では表層201Aに実装されている。バイパス回路500は、半導体パッケージ300の近傍、即ちZ方向から見て半導体パッケージ300と重なる位置に配置されている。バイパス回路600は、半導体パッケージ400の近傍、即ち半導体パッケージ400に隣接して配置されている。
The
プリント配線板200Aの内層202Aには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン(第1電源パターン)251VAが形成されている。さらに、プリント配線板200Aの内層203Aには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン(第1グラウンドパターン)251GAが形成されている。
On the
また、内層202Aには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン(第2グラウンドパターン)252GAが形成されている。更に、内層203Aには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン(第2電源パターン)252VAが形成されている。
In addition, a ground pattern (second ground pattern) 252GA, which is a plain conductor pattern to which a ground potential is applied from a power supply circuit (not shown), is formed in the
内層202Aにおいて、電源パターン251VAとグラウンドパターン252GAとは、ショートしないよう間隔をあけて隣接して配置されている。また、内層203Aにおいて、グラウンドパターン251GAと電源パターン252VAとは、ショートしないよう間隔をあけて隣接して配置されている。
In the
電源パターン251VA及びグラウンドパターン251GAは、Z方向から見て半導体パッケージ300と重なる位置に配置されている。即ち電源パターン251VAは、半導体パッケージ300をZ方向に内層202Aに投影した投影領域を含むように形成され、グラウンドパターン251GAは、半導体パッケージ300をZ方向に内層203Aに投影した投影領域を含むように形成されている。つまり、電源パターン251VAとグラウンドパターン251GAとは、Z方向から見て重なる位置に配置されている。
The power supply pattern 251VA and the ground pattern 251GA are arranged at positions overlapping the
また、電源パターン252VA及びグラウンドパターン252GAは、Z方向から見て半導体パッケージ400と重なる位置に配置されている。即ち、電源パターン252VAは、半導体パッケージ400をZ方向に内層203Aに投影した投影領域を含むように形成され、グラウンドパターン252GAは、半導体パッケージ400をZ方向に内層202Aに投影した投影領域を含むように形成されている。つまり、電源パターン252VAとグラウンドパターン252GAとは、Z方向から見て重なる位置に配置されている。
Further, the power supply pattern 252VA and the ground pattern 252GA are arranged at positions overlapping the
プリント配線板200Aには、第1実施形態と同様、半導体パッケージ300の電源端子300Vとバイパス回路500の電源側端子500Vとを電気的に導通させる第1電源ヴィアである電源ヴィア271Vが形成されている。また、プリント配線板200Aには、第1実施形態と同様、半導体パッケージ300のグラウンド端子300Gとバイパス回路500のグラウンド側端子500Gとを電気的に導通させる第1グラウンドヴィアであるグラウンドヴィア271Gが形成されている。電源ヴィア271V及びグラウンドヴィア271Gは、Z方向から見て半導体パッケージ300と重なる位置に配置されている。
Similarly to the first embodiment, the printed
内層202Aの電源パターン251VAと内層203Aの電源パターン252VAとは、Z方向から見て互いに重なり合う部分を有するように形成されている。また、内層203Aのグラウンドパターン251GAと内層202Aのグラウンドパターン252GAとは、Z方向から見て互いに重なり合う部分を有するように形成されている。
The power pattern 251VA of the
第2実施形態では、プリント配線板200Aには、Z方向から見た電源パターン251VAと電源パターン252VAとの重なり合う部分を接続する第2電源ヴィアである電源ヴィア272Vが形成されている。また、プリント配線板200Aには、Z方向から見たグラウンドパターン251GAとグラウンドパターン252GAとの重なり合う部分を接続する第2グラウンドヴィアであるグラウンドヴィア272Gが形成されている。電源ヴィア272V及びグラウンドヴィア272Gはそれぞれ複数形成されている。電源ヴィア272V及びグラウンドヴィア272Gは、Z方向から見て、半導体パッケージ300と重なる位置に配置されている。
In the second embodiment, the printed
プリント配線板200Aには、第1実施形態と同様、半導体パッケージ400の電源端子400V及びバイパス回路600の電源側端子600Vと電気的に導通させる第3電源ヴィアである電源ヴィア273Vが形成されている。また、プリント配線板200Aには、半導体パッケージ400のグラウンド端子400Gとバイパス回路600のグラウンド側端子600Gとを電気的に導通させる第3グラウンドヴィアであるグラウンドヴィア273Gが形成されている。
Similarly to the first embodiment, the printed
電源ヴィア273Vは、電源パターン252VAに接続されており、グラウンドパターン252GAに非接触状態でグラウンドパターン252Gを貫通している。グラウンドヴィア273Gは、グラウンドパターン252GAに接続されており、電源パターン252VAに非接触状態で電源パターン252VAを貫通している。
The power supply via 273V is connected to the power supply pattern 252VA and penetrates the
電源パターン252VA及びグラウンドパターン252GAは、Z方向から見て、信号線260及び半導体パッケージ400と重なる位置に配置されている。ここで、電源ヴィア272V及びグラウンドヴィア272GがZ方向から見て半導体パッケージ300と重なる位置に配置されている。したがって、電源パターン252VA及びグラウンドパターン252GAは、Z方向から見て、半導体パッケージ300の一部と重なり、信号線260及び半導体パッケージ400の全部と重なるように形成されている。
The power supply pattern 252VA and the ground pattern 252GA are arranged at positions overlapping the
このように、信号線260が、分断されていないプレーン状の導体パターンに対向することとなるので、信号線260の信号のリターン経路を確保することができる。特に、第2実施形態では、信号線260に対向する導体パターンがグラウンドパターン252GAであるので、信号のリターン経路を安定して確保することができる。
Thus, since the
第2実施形態では、電源パターン251VA,252VA及びグラウンドパターン251GA,252GAの形状、並びに電源ヴィア272Vおよびグラウンドヴィア272Gの配列が、上記第1実施形態と異なる。 In the second embodiment, the shapes of the power supply patterns 251VA and 252VA and the ground patterns 251GA and 252GA, and the arrangement of the power supply via 272V and the ground via 272G are different from those in the first embodiment.
図5(a)は第2実施形態におけるプリント配線板の第1導体層の上面図である。図5(b)は第2実施形態におけるプリント配線板の第2導体層の上面図である。 FIG. 5A is a top view of the first conductor layer of the printed wiring board according to the second embodiment. FIG. 5B is a top view of the second conductor layer of the printed wiring board according to the second embodiment.
プリント配線板200AをZ方向から見て、電源パターン251VAとグラウンドパターン252GAとの対向部分281VA,282GAがそれぞれ凹凸状に形成されている。また、グラウンドパターン251GAと電源パターン252VAとの対向部分281GA,282VAがそれぞれ凹凸状に形成されている。
When the printed
第2実施形態では、図5(a)に示すように、電源パターン251VAの対向部分281VAが、1つ以上(図5(a)では2つ)の凸部291VA及び1つ以上(図5(a)では1つ)の凹部291VBで形成されている。 In the second embodiment, as shown in FIG. 5A, the opposing portion 281VA of the power supply pattern 251VA has one or more (two in FIG. 5A) convex portions 291VA and one or more (FIG. 5 ( In a), it is formed of one) concave portion 291VB.
また、グラウンドパターン252GAの対向部分282GAが、1つ以上(図5(a)では1つ)凸部292GA及び1つ以上(図5(a)では2つ)凹部292GBからで形成されている。そして、凸部291VAと凹部292GBとが対向し、凹部291VBと凸部292GAとが対向するよう電源パターン251VAとグラウンドパターン252GAとが配置されている。 Further, the opposing portion 282GA of the ground pattern 252GA is formed of one or more (one in FIG. 5A) convex portions 292GA and one or more (two in FIG. 5A) concave portions 292GB. The power supply pattern 251VA and the ground pattern 252GA are arranged so that the convex portion 291VA and the concave portion 292GB face each other, and the concave portion 291VB and the convex portion 292GA face each other.
また、図5(b)に示すように、グラウンドパターン251GAの対向部分281GAが、1つ以上の(図5(b)では1つ)凸部291GA及び1つ以上の(図5(b)では2つ)凹部291GBで形成されている。また、電源パターン252VAの対向部分282VAが、1つ以上(図5(b)では2つ)の凸部292VA及び1つ以上の(図5(b)では1つ)の凹部292VBで形成されている。そして、凸部291GAと凹部292VBとが対向し、凹部291GBと凸部292VAとが対向するようグラウンドパターン251GAと電源パターン252VAとが配置されている。 Further, as shown in FIG. 5B, the opposing portion 281GA of the ground pattern 251GA has one or more (one in FIG. 5B) convex portions 291GA and one or more (in FIG. 5B). 2) It is formed of a concave portion 291GB. Further, the opposing portion 282VA of the power supply pattern 252VA is formed by one or more (two in FIG. 5B) convex portions 292VA and one or more (one in FIG. 5B) concave portions 292VB. Yes. The ground pattern 251GA and the power supply pattern 252VA are arranged so that the convex portion 291GA and the concave portion 292VB face each other, and the concave portion 291GB and the convex portion 292VA face each other.
これにより、電源パターン251VAの凸部291VAと電源パターン252VAの凸部292VAとがZ方向から見て重なり合う部分となっている。また、グラウンドパターン251GAの凸部291GAとグラウンドパターン252GAの凸部292GAとがZ方向から見て重なり合う部分となっている。 Thereby, the convex part 291VA of the power supply pattern 251VA and the convex part 292VA of the power supply pattern 252VA overlap with each other when viewed from the Z direction. Further, the convex portion 291GA of the ground pattern 251GA and the convex portion 292GA of the ground pattern 252GA overlap each other when viewed from the Z direction.
そして、電源パターン251VAの凸部291VAと電源パターン252VAの凸部292VAとが2つ以上の電源ヴィア272Vで接続されている。また、グラウンドパターン251GAの凸部291GAとグラウンドパターン252GAの凸部292GAとが2つ以上のグラウンドヴィア272Gで接続されている。
The convex portion 291VA of the power supply pattern 251VA and the convex portion 292VA of the power supply pattern 252VA are connected by two or more
第1実施形態では、Z方向から見て、1つの電源ヴィア272Vと1つのグラウンドヴィア272Gとを直線上に交互に配置している。これに対し、第2実施形態では、2つ以上の電源ヴィア272V、2つ以上のグラウンドヴィア272Gをそれぞれ1組とし、1組の電源ヴィア272Vと、1組のグラウンドヴィア272Gとを、Y方向に延びる直線上に交互に配置している。
In the first embodiment, when viewed from the Z direction, one power supply via 272V and one ground via 272G are alternately arranged on a straight line. On the other hand, in the second embodiment, two or more
また、隣接する2つの電源ヴィア272V,272Vの間隔が、隣接する電源ヴィア272Vとグラウンドヴィア272Gとの間隔以下となるように各ヴィアが配置されている。また、隣接する2つのグラウンドヴィア272G,272Gの間隔が、隣接する電源ヴィア272Vとグラウンドヴィア272Gとの間隔以下となるように各ヴィアが配置されている。
Each via is arranged so that the interval between two adjacent
第2実施形態によれば、それぞれ別の層202A,203Aに配置された電源パターン251VAと電源パターン252VAとが、電源ヴィア272Vで接続されている。また、それぞれ別の層202A,203Aに配置されたグラウンドパターン251GAとグラウンドパターン252GAとが、グラウンドヴィア272Gで接続されている。
According to the second embodiment, the power supply pattern 251VA and the power supply pattern 252VA arranged in
したがって、バイパス回路600を経由した半導体パッケージ300の電源端子300Vとグラウンド端子300Gとの間の経路(特にヴィアの経路)が長くなる。即ち、バイパス回路600から半導体パッケージ300への給電経路が長くなる。これにより、半導体パッケージ300とバイパス回路600との間のインダクタンス、つまりインピーダンスが高められている。
Therefore, a path (particularly a via path) between the
よって、半導体パッケージ300にて発生した電源ノイズがバイパス回路600側に流れにくくなり、半導体パッケージ300にて発生した電源ノイズをバイパス回路500により効果的に低減することができる。これにより、半導体パッケージ300と半導体パッケージ400との間で通信される信号のジッタを低減することができる。
Therefore, power noise generated in the
更に、第2実施形態では、凸部291VA,292VA同士を2つ以上の電源ヴィア272Vで接続したので、隣接する2つの電源ヴィア272V,272V間の相互インダクタンスが正の値となる。また、凸部291GA,292GA同士を2つ以上のグラウンドヴィア272Gで接続したので、隣接する2つのグラウンドヴィア272G,272G間の相互インダクタンスが正の値となる。したがって、半導体パッケージ300とバイパス回路600との間の経路のインダクタンスが高められ、半導体パッケージ300にて発生した電源ノイズをバイパス回路500により効果的に低減することができ、信号のジッタを効果的に低減することができる。
Further, in the second embodiment, since the convex portions 291VA and 292VA are connected to each other by two or more
更に、第2実施形態では、隣接する電源ヴィア272V,272V間の間隔lvvが、電源ヴィア272Vとグラウンドヴィア272Gとの間隔lvg以下(lvv≦lvg)に各ヴィアが配置されている。これにより、半導体パッケージ300とバイパス回路600との間の経路の相互インダクタンスが更に高まる。同様に、隣接するグラウンドヴィア272G,272G間の間隔lggが、電源ヴィア272Vとグラウンドヴィア272Gとの間隔lvg以下(lgg≦lvg)に各ヴィアが配置されている。これにより、半導体パッケージ300とバイパス回路600との間の経路の相互インダクタンスが更に高まる。これにより、第2実施形態では、Lvdd_via+Lgnd_via+2Mのヴィアのインダクタンスをより効果的に高めることができるので、全体のインダクタンスLtotalが高くなる。
Furthermore, in the second embodiment, each via is arranged such that the interval lvv between the adjacent
したがって、半導体パッケージ300にて発生した電源ノイズをバイパス回路500により効果的に低減することができ、信号のジッタをより効果的に低減することができる。
Therefore, power supply noise generated in the
このように、第2実施形態では、電源ヴィア272V及びグラウンドヴィア272Gの自己インダクタンスと、ヴィア間の相互インダクタンスによって、第1実施形態よりも効果的にインダクタンスを高めることができる。もしくは、第1実施形態よりも電源ヴィア272V及びグラウンドヴィア272Gの数を少なくすることができ、プリント配線板200Aの面積を小さくできるので、プリント回路板100Aを小型化することができる。
Thus, in the second embodiment, the inductance can be increased more effectively than in the first embodiment by the self-inductance of the power supply via 272V and the ground via 272G and the mutual inductance between the vias. Alternatively, the number of
ここで、コンピュータシミュレーションによって、プリント回路板100の効果を確認した。電源インピーダンスのシミュレーションには、Cadence社製のPower SIを用いた。ジッタのシミュレーションには、Synopsys社製のHSPICEを用いた。プリント配線板200Aの層構成は、第1実施形態(表1参照)と同様とした。
Here, the effect of the printed
ヴィア穴径は0.4[mm]とした。内層202Aの電源パターン251VA及び内層203Aの電源パターン252VAのサイズは、縦32[mm]、横30[mm]とした。半導体パッケージ300をプリント配線板200Aの内層202A及び内層203Aに対してZ方向に投影した領域には、電源ヴィア272Vとグラウンドヴィア272Gが、それぞれ16個ずつ配置されている構成とした。
The via hole diameter was 0.4 [mm]. The size of the power supply pattern 251VA of the
投影領域に配置される電源ヴィア272Vとグラウンドヴィア272Gは、BGAのボールパッド間に配置することを想定し、1[mm]間隔で配置した。 The power supply via 272V and the ground via 272G arranged in the projection area are assumed to be arranged between the ball pads of the BGA, and arranged at an interval of 1 [mm].
電源パターンの凸部291VAと凸部292VAとを隣接する2つの電源ヴィア272Vで接続した。また、グラウンドパターンの凸部291GAと凸部292GAとを隣接する2つのグラウンドヴィア272Gで接続した。半導体パッケージ400の近傍に配置される電源ヴィア273Vとグラウンドヴィア273Gはそれぞれ40個配置されている構成とした。
The convex part 291VA and the convex part 292VA of the power supply pattern were connected by two adjacent
図6(a)は、第2実施形態のプリント回路板100Aと比較例のプリント回路板100Xの電源インピーダンスをシミュレーションした結果を示すグラフである。比較例のインダクタンスが100[pH]であるに対して、第2実施形態では256[pH]であった。したがって、第2実施形態では、インダクタンスを156[pH]高めることができた。即ち、給電経路の変化を防止するために、経路ZX2のインピーダンスを高めることができた。
FIG. 6A is a graph showing the result of simulating the power supply impedance of the printed
図6(b)は、第2実施形態のプリント回路板100Aと比較例のプリント回路板100Xのジッタをシミュレーションした結果を示すグラフである。半導体パッケージ400として、DDR3−1333を想定した波形シミュレーションにおいて、半導体パッケージ300の信号端子(送信端子)300Sにおけるジッタを測定した。ジッタの観測電圧は、電源電圧の半分とした。比較例では73[psec]であり、第2実施形態では60[psec]であった。第1実施形態よりも電源ヴィア272V及びグラウンドヴィア272Gの少ない第2実施形態の電源構造によって、ジッタを13[psec](18[%])低減することができた。つまり、第2実施形態では、相互インダクタンスの活用によって、第1実施形態よりも少ないヴィア数で、第1実施形態と同様のジッタの低減効果を確認することができた。
FIG. 6B is a graph showing the result of simulating the jitter of the printed
以上、第2実施形態によれば、プリント配線板200Aの内層202Aと内層203Aに交互に配置した電源パターン251VA,252VA間、グラウンドパターン251GA,252GA間をヴィア272V,272Gで接続した電源構造としている。これによって、第1実施形態と同様、給電経路の変化を防止することができる。そのため、比較例よりもジッタを低減することができる。さらに、第2実施形態によれば、ヴィア間の相互インダクタンスを用いることで、第1実施形態よりもヴィア数を削減することができ、プリント回路板100Aを小型化することができる。
As described above, according to the second embodiment, the power supply structure in which the power supply patterns 251VA and 252VA alternately arranged on the
[第3実施形態]
次に、本発明の第3実施形態に係るプリント回路板について説明する。図7は、第3実施形態に係るプリント回路板を示す模式図である。なお、第3実施形態において、第1実施形態と同様の構成につては、同一符号を付して説明を省略する。
[Third Embodiment]
Next, a printed circuit board according to a third embodiment of the invention will be described. FIG. 7 is a schematic view showing a printed circuit board according to the third embodiment. Note that in the third embodiment, identical symbols are assigned to configurations similar to those in the first embodiment and descriptions thereof are omitted.
図7に示すように、プリント回路板100Bは、プリント配線板200Bと、第1実施形態と同様、半導体パッケージ300,400及びバイパス回路500,600とを備えている。半導体パッケージ300,400及びバイパス回路500,600は、プリント配線板200Bに実装されている。
As shown in FIG. 7, the printed
プリント配線板200Bは、導体層が複数ある多層プリント配線板であり、第3実施形態では、表層201B、内層202B、内層203B及び表層204Bからなる4層の導体層を有する4層基板である。なお、表層201B,204B上には、不図示のソルダーレジストが形成されている。内層202Bは、表層201Bに絶縁体層を介して隣接する導体層(第1導体層)である。内層203Bは、内層202Bに絶縁体層を介して隣接する導体層(第2導体層)である。
The printed
表層201Bには、半導体パッケージ300,400が実装され、第1実施形態と同様、半導体パッケージ300の信号端子300Sと半導体パッケージ400の信号端子400Sとを電気的に接続する信号線260が形成されている。なお、第3実施形態では、信号線260が表層201Bのみに形成されているが、他の層に跨って形成されていてもよい。
On the
バイパス回路500は、表層201B,204Bのうちいずれかの層、第3実施形態では表層204Bに実装されている。バイパス回路600は、表層201B,204Bのうちいずれかの層、第3実施形態では表層201Bに実装されている。バイパス回路500は、半導体パッケージ300の近傍、即ちZ方向から見て半導体パッケージ300と重なる位置に配置されている。バイパス回路600は、半導体パッケージ400の近傍、即ち半導体パッケージ400に隣接して配置されている。
The
プリント配線板200Bの内層202Bには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン(第1電源パターン)251VBが形成されている。さらに、プリント配線板200Bの内層203Bには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン(第1グラウンドパターン)251GBが形成されている。
On the
また、プリント配線板200Bの内層202Bには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン(第2グラウンドパターン)252GBが形成されている。更に、プリント配線板200Bの内層203Bには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン(第2電源パターン)252VBが形成されている。
A ground pattern (second ground pattern) 252GB, which is a plain conductor pattern to which a ground potential is applied from a power supply circuit (not shown), is formed on the
更に、プリント配線板200Bの内層202Bには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン(第3電源パターン)253VBが形成されている。また、プリント配線板200Bの内層203Bには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン(第3グラウンドパターン)253GBが形成されている。
Further, a power supply pattern (third power supply pattern) 253VB, which is a plain conductor pattern to which a power supply potential is applied from a power supply circuit (not shown), is formed on the
プリント配線板200Bの内層202Bにおいて、電源パターン251VBとグラウンドパターン252GBとは、ショートしないよう間隔をあけて隣接して配置されている。また、内層202Bにおいて、グラウンドパターン252GBと電源パターン253VBとは、ショートしないよう間隔をあけて隣接して配置されている。
In the
また、プリント配線板200Bの内層203Bにおいて、グラウンドパターン251GBと電源パターン252VBとは、ショートしないよう間隔をあけて隣接して配置されている。また、プリント配線板200Bの内層203Bにおいて、電源パターン252VBとグラウンドパターン253GBとは、ショートしないよう間隔をあけて隣接して配置されている。
Further, in the
電源パターン251VB及びグラウンドパターン251GBは、Z方向から見て半導体パッケージ300と重なる位置に配置されている。即ち、電源パターン251VBは、半導体パッケージ300をZ方向に内層202Bに投影した投影領域を含むように形成され、グラウンドパターン251GBは、半導体パッケージ300をZ方向に内層203Bに投影した投影領域を含むように形成されている。つまり、電源パターン251VBとグラウンドパターン251GBとは、Z方向から見て重なる位置に配置されている。
The power supply pattern 251VB and the ground pattern 251GB are arranged at a position overlapping the
また、電源パターン253VB及びグラウンドパターン253GBは、Z方向から見て半導体パッケージ400と重なる位置に配置されている。即ち、電源パターン253VBは、半導体パッケージ400をZ方向に内層202Bに投影した領域を含むように形成され、グラウンドパターン253GBは、半導体パッケージ400をZ方向に内層203Bに投影した領域を含むように形成されている。つまり、電源パターン253VBとグラウンドパターン253GBとは、Z方向から見て重なる位置に配置されている。
Further, the power supply pattern 253VB and the ground pattern 253GB are arranged at positions overlapping the
また、電源パターン252VB及びグラウンドパターン252GBは、Z方向から見て、信号線260と重なる位置に配置されている。したがって、電源パターン252V及びグラウンドパターン252Gは、Z方向から見て、半導体パッケージ300の一部及び半導体パッケージ400の一部と重なり、信号線260の全部と重なるように形成されている。
Further, the power supply pattern 252VB and the ground pattern 252GB are arranged at positions overlapping the
このように、信号線260が分断されていないプレーン状の導体パターンに対向することとなるので、信号線260の信号のリターン経路を確保することができる。特に、第3実施形態では、信号線260に対向する導体パターンがグラウンドパターン252GBであるので、信号のリターン経路を安定して確保することができる。
Thus, since the
プリント配線板200Bには、半導体パッケージ300の電源端子300Vとバイパス回路500の電源側端子500Vとを電気的に導通させる第1電源ヴィアである、第1実施形態と同様の電源ヴィア271Vが形成されている。またプリント配線板200Bには、半導体パッケージ300のグラウンド端子300Gとバイパス回路500のグラウンド側端子500Gとを電気的に導通させる第1グラウンドヴィアである、第1実施形態と同様のグラウンドヴィア271Gが形成されている。電源ヴィア271V及びグラウンドヴィア271Gは、Z方向から見て半導体パッケージ300と重なる位置に配置されている。
On the printed
電源ヴィア271Vは、電源パターン251VBに接続されており、グラウンドパターン251GBに非接触状態でグラウンドパターン251GBを貫通している。グラウンドヴィア271Gは、グラウンドパターン251GBに接続されており、電源パターン251VBに非接触状態で電源パターン251VBを貫通している。 The power supply via (271V) is connected to the power supply pattern (251VB) and penetrates the ground pattern (251GB) in a non-contact state with the ground pattern (251GB). The ground via 271G is connected to the ground pattern 251GB and penetrates the power supply pattern 251VB in a non-contact state with the power supply pattern 251VB.
内層202Bの電源パターン251VBと内層203Bの電源パターン252VBとは、第1実施形態と同様、Z方向から見て互いに重なり合う部分を有するように形成されている。また、内層203Bのグラウンドパターン251GBと内層202Bのグラウンドパターン252GBとは、第1実施形態と同様、Z方向から見て互いに重なり合う部分を有するように形成されている。
Similarly to the first embodiment, the power supply pattern 251VB of the
プリント配線板200Bには、Z方向から見た電源パターン251VBと電源パターン252VBとの重なり合う部分を接続する、第1実施形態と同様の電源ヴィア272Vが形成されている。また、プリント配線板200Bには、Z方向から見たグラウンドパターン251GBとグラウンドパターン252GBとの重なり合う部分を接続する、第1実施形態と同様のグラウンドヴィア272Gが形成されている。電源ヴィア272V及びグラウンドヴィア272Gはそれぞれ複数形成されている。電源ヴィア272V及びグラウンドヴィア272Gは、Z方向から見て、半導体パッケージ300と重なる位置に配置されている。
On the printed
また、プリント配線板200Bには、半導体パッケージ400の電源端子400Vとバイパス回路600の電源側端子600Vとを電気的に導通させる第3電源ヴィアである電源ヴィア273Vが形成されている。またプリント配線板200Bには、半導体パッケージ400のグラウンド端子400Gとバイパス回路600のグラウンド側端子600Gとを電気的に導通させる第3グラウンドヴィアであるグラウンドヴィア273Gが形成されている。
Further, the printed
電源ヴィア273Vは、電源パターン253VBに接続されており、グラウンドパターン253GBに非接触状態でグラウンドパターン253GBを貫通している。グラウンドヴィア273Gは、グラウンドパターン253GBに接続されており、電源パターン253VBに非接触状態で電源パターン253VBを貫通している。 The power supply via 273V is connected to the power supply pattern 253VB and penetrates the ground pattern 253GB in a non-contact state with the ground pattern 253GB. The ground via 273G is connected to the ground pattern 253GB and penetrates the power supply pattern 253VB in a non-contact state with the power supply pattern 253VB.
内層203Bの電源パターン252VBと内層202Bの電源パターン253VBとは、Z方向から見て互いに重なり合う部分を有するように形成されている。また、内層202Bのグラウンドパターン252GBと内層203Bのグラウンドパターン253GBとは、Z方向から見て互いに重なり合う部分を有するように形成されている。
The power pattern 252VB of the
プリント配線板200Bには、Z方向から見た電源パターン252VBと電源パターン253VBとの重なり合う部分を接続する、第4電源ヴィアである電源ヴィア274Vが形成されている。また、プリント配線板200Bには、Z方向から見たグラウンドパターン252GBとグラウンドパターン253GBとの重なり合う部分を接続する、第4グラウンドヴィアであるグラウンドヴィア274Gが形成されている。電源ヴィア274V及びグラウンドヴィア274Gはそれぞれ複数形成されている。
On the printed
なお、電源パターン251VBとグラウンドパターン252GBとの対向部分281VB,282GBの構成、及びグラウンドパターン251GBと電源パターン252VBとの対向部分281GB,282VBの構成は、第1実施形態と同様である。また、グラウンドパターン252GBと電源パターン253VBとの対向部分283GB,284VBの構成、及び電源パターン252VBとグラウンドパターン253GBとの対向部分283VB,284GBの構成も同様である。 The configuration of the facing portions 281VB and 282GB between the power supply pattern 251VB and the ground pattern 252GB and the configuration of the facing portions 281GB and 282VB between the ground pattern 251GB and the power supply pattern 252VB are the same as in the first embodiment. The configurations of the facing portions 283GB and 284VB between the ground pattern 252GB and the power supply pattern 253VB and the configurations of the facing portions 283VB and 284GB between the power supply pattern 252VB and the ground pattern 253GB are the same.
つまり、これら対向部分は、第1実施形態と同様、複数の凸部及び複数の凹部からなる櫛歯状に形成されている。そして、第1実施形態と同様、Z方向から見て重なる電源パターンの凸部同士、グラウンドパターンの凸部同士がそれぞれ1つの電源ヴィア272V(274V)、1つのグラウンドヴィア272G(274G)で接続されている。 That is, these opposing portions are formed in a comb-like shape including a plurality of convex portions and a plurality of concave portions, as in the first embodiment. Similarly to the first embodiment, the convex portions of the power supply patterns that overlap each other when viewed from the Z direction and the convex portions of the ground pattern are connected by one power via 272V (274V) and one ground via 272G (274G), respectively. ing.
第3実施形態によれば、内層202Bと内層203Bに交互に配置した電源パターン間をヴィア272V,274Vで接続し、内層202Bと内層203Bに交互に配置したグラウンドパターン間をヴィア272G,274Gで接続した電源構造としている。したがって、第1実施形態よりも、半導体パッケージ300とバイパス回路600との間の経路が長くなるためインダクタンスが高くなる。したがって、第1実施形態よりも半導体パッケージ300で発生した電源ノイズがバイパス回路600に流れにくくなり、より効果的にバイパス回路500で電源ノイズを減衰させることができる。これにより、より効果的に信号のジッタを低減することができる。
According to the third embodiment, the power patterns alternately arranged on the
なお、電源パターンとグランドパターンの対向部分の構成を第1実施形態と同様の構成としたが、第2実施形態と同様、Z方向から見て重なる凸部同士を複数のヴィアで接続するように構成してもよい。 Although the configuration of the opposing portion of the power supply pattern and the ground pattern is the same as that of the first embodiment, as in the second embodiment, the overlapping convex portions viewed from the Z direction are connected by a plurality of vias. It may be configured.
本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。また、本発明の実施形態に記載された効果は、本発明から生じる最も好適な効果を列挙したに過ぎず、本発明による効果は、本発明の実施形態に記載されたものに限定されない。 The present invention is not limited to the embodiments described above, and many modifications are possible within the technical idea of the present invention. In addition, the effects described in the embodiments of the present invention only list the most preferable effects resulting from the present invention, and the effects of the present invention are not limited to those described in the embodiments of the present invention.
第1〜第3実施形態では、表層201,201A,201Bに隣接する内層202,202A,202Bが第1導体層であり、この内層に隣接する内層203,203A,203Bが第2導体層である場合について説明したがこれに限定するものではない。表層に隣接するのが第2導体層であってもよいし、表層と第1導体層(又は第2導体層)との間に別の導体層があってもよいし、第1導体層と第2導体層との間に別の導体層があってもよい。例えば、第1〜第3実施形態の電源パターンとグラウンドパターンとの配置を、内層202,202A,202Bと内層203,203A,203Bとの間で入れ換えてもよい。
In the first to third embodiments, the
また、第1、第3実施形態では、対向部分の凸部と凹部の数が複数の場合について説明したが、これに限定するものではなく、凸部又は凹部が1つの場合であってもよい。例えば、各対向部分の凸部及び凹部が1つであってもよい。また、例えば一方の対向部分の凸部が1つで凹部が2つ、他方の対向部分の凹部が1つで凸部が2つであってもよい。 In the first and third embodiments, the case where the number of convex portions and concave portions in the opposing portion is plural has been described. However, the present invention is not limited to this, and the number of convex portions or concave portions may be one. . For example, the number of convex portions and concave portions in each facing portion may be one. In addition, for example, one opposing portion may have one convex portion and two concave portions, and the other opposing portion may have one concave portion and two convex portions.
同様に、第2実施形態では、一方の対向部分の凸部が1つで凹部が2つ、他方の対向部分の凹部が1つで凸部が2つの場合について説明したが、これに限定するものではない。例えば、各対向部分の凸部及び凹部が1つであってもよく、また、各対向部分の凹部及び凸部が複数であってもよい。 Similarly, in the second embodiment, a case has been described where one opposing portion has one convex portion and two concave portions, and the other opposing portion has one concave portion and two convex portions. However, the present invention is limited to this. It is not a thing. For example, the number of the convex portions and the concave portions of each facing portion may be one, and the number of the concave portions and the convex portions of each facing portion may be plural.
100…プリント回路板、200…プリント配線板、202…内層(第1導体層)、203…内層(第2導体層)、251G…グラウンドパターン(第1グラウンドパターン)、251V…電源パターン(第1電源パターン)、252G…グラウンドパターン(第2グラウンドパターン)、252V…電源パターン(第2電源パターン)、271G…グラウンドヴィア(第1グラウンドヴィア)、271V…電源ヴィア(第1電源ヴィア)、272G…グラウンドヴィア(第2グラウンドヴィア)、272V…電源ヴィア(第2電源ヴィア)、300…半導体パッケージ(第1半導体装置)、400…半導体パッケージ(第2半導体装置)、500…バイパス回路(第1バイパス回路)、600…バイパス回路(第2バイパス回路)
DESCRIPTION OF
Claims (13)
前記第1半導体装置の電源端子に電気的に導通する電源側端子、及び前記第1半導体装置のグラウンド端子に電気的に導通するグラウンド側端子を有し、第1容量成分と第1抵抗成分とを含む第1バイパス回路と、
電源端子及びグラウンド端子を有し、前記第1半導体装置と通信する第2半導体装置と、
前記第2半導体装置の電源端子に電気的に導通する電源側端子、及び前記第2半導体装置のグラウンド端子に電気的に導通するグラウンド側端子を有し、第2容量成分と前記第1抵抗成分よりも電気抵抗値の低い第2抵抗成分とを含む第2バイパス回路と、
前記第1半導体装置、前記第2半導体装置、前記第1バイパス回路及び前記第2バイパス回路が実装され、第1導体層及び第2導体層を有するプリント配線板と、を備え、
前記プリント配線板には、
前記第1半導体装置の電源端子と前記第1バイパス回路の電源側端子とを電気的に導通させる第1電源ヴィアと、
前記プリント配線板の表面に垂直な方向から見て、前記第1半導体装置と重なる位置に配置され、前記第1電源ヴィアに接続され、前記第1導体層に形成された第1電源パターンと、
前記第1半導体装置のグラウンド端子と前記第1バイパス回路のグラウンド側端子とを電気的に導通させる第1グラウンドヴィアと、
前記垂直な方向から見て、前記第1半導体装置と重なる位置に配置され、前記第1グラウンドヴィアに接続され、前記第2導体層に形成された第1グラウンドパターンと、
前記垂直な方向から見て前記第1グラウンドパターンの一部と重なるように、前記第1電源パターンと間隔をあけて配置され、前記第2半導体装置のグラウンド端子及び前記第2バイパス回路のグラウンド側端子と電気的に導通し、前記第1導体層に形成された第2グラウンドパターンと、
前記垂直な方向から見て前記第1電源パターンの一部と重なるように、前記第1グラウンドパターンと間隔をあけて配置され、前記第2半導体装置の電源端子及び前記第2バイパス回路の電源側端子と電気的に導通し、前記第2導体層に形成された第2電源パターンと、
前記垂直な方向から見た前記第1電源パターンと前記第2電源パターンとの重なり合う部分を接続する第2電源ヴィアと、
前記垂直な方向から見た前記第1グラウンドパターンと前記第2グラウンドパターンとの重なり合う部分を接続する第2グラウンドヴィアと、が形成されているプリント回路板。 A first semiconductor device having a power supply terminal and a ground terminal;
A power supply side terminal electrically connected to the power supply terminal of the first semiconductor device; and a ground side terminal electrically connected to the ground terminal of the first semiconductor device, the first capacitance component and the first resistance component A first bypass circuit including:
A second semiconductor device having a power supply terminal and a ground terminal and communicating with the first semiconductor device;
A power supply side terminal electrically connected to the power supply terminal of the second semiconductor device; and a ground side terminal electrically connected to the ground terminal of the second semiconductor device, the second capacitance component and the first resistance component. A second bypass circuit including a second resistance component having a lower electrical resistance value,
A printed wiring board on which the first semiconductor device, the second semiconductor device, the first bypass circuit, and the second bypass circuit are mounted and having a first conductor layer and a second conductor layer;
In the printed wiring board,
A first power supply via for electrically connecting a power supply terminal of the first semiconductor device and a power supply side terminal of the first bypass circuit;
A first power supply pattern that is disposed at a position overlapping the first semiconductor device when viewed from a direction perpendicular to the surface of the printed wiring board, is connected to the first power supply via, and is formed on the first conductor layer;
A first ground via that electrically connects a ground terminal of the first semiconductor device and a ground side terminal of the first bypass circuit;
A first ground pattern disposed in a position overlapping with the first semiconductor device when viewed from the vertical direction, connected to the first ground via, and formed in the second conductor layer;
The first power supply pattern is disposed at a distance from the first power supply pattern so as to overlap a part of the first ground pattern when viewed from the vertical direction, and the ground terminal of the second semiconductor device and the ground side of the second bypass circuit A second ground pattern electrically connected to the terminal and formed in the first conductor layer;
The power supply terminal of the second semiconductor device and the power supply side of the second bypass circuit are arranged to be spaced from the first ground pattern so as to overlap a part of the first power supply pattern when viewed from the vertical direction. A second power supply pattern electrically connected to the terminal and formed in the second conductor layer ;
And a second power supply via connecting the overlapping each other part of the first power supply pattern and said second power supply pattern as viewed from the direction perpendicular
A printed circuit board on which a second ground via for connecting an overlapping portion of the first ground pattern and the second ground pattern viewed from the vertical direction is formed.
前記第1電源パターンの凸部と前記第2電源パターンの凸部とが前記垂直な方向から見て重なり合い、前記第1グラウンドパターンの凸部と前記第2グラウンドパターンの凸部とが前記垂直な方向から見て重なり合うように、前記第1電源パターンと前記第2グラウンドパターンの凸部と凹部が対向し、前記第1グラウンドパターンと前記第2電源パターンの凸部と凹部が対向しており、
前記第1電源パターンの凸部と前記第2電源パターンの凸部とが前記第2電源ヴィアで接続されており、前記第1グラウンドパターンの凸部と前記第2グラウンドパターンの凸部とが前記第2グラウンドヴィアで接続されている請求項1に記載のプリント回路板。 When viewed from the vertical direction, the opposing portions of the first power pattern and the second ground pattern are each formed in an uneven shape, and the opposing portions of the first ground pattern and the second power pattern are each provided with an uneven shape. Formed into
The protrusions of the first power supply pattern and the protrusions of the second power supply pattern overlap each other when viewed from the vertical direction, and the protrusions of the first ground pattern and the protrusions of the second ground pattern overlap each other. so as to overlap when viewed from the direction, the convex and concave portions of the second ground pattern and the first power supply pattern faces, projections and recesses of the second power supply pattern and the first ground pattern faces,
The convex part of the first power pattern and the convex part of the second power pattern are connected by the second power via, and the convex part of the first ground pattern and the convex part of the second ground pattern are The printed circuit board according to claim 1, which is connected by a second ground via.
前記第1電源パターンの複数の凸部と前記第2電源パターンの複数の凸部とが複数の前記第2電源ヴィアで接続されている請求項2に記載のプリント回路板。 The facing portion between the first power supply pattern and the second ground pattern and the facing portion between the first ground pattern and the second power supply pattern are formed in a comb-teeth shape including a plurality of concave portions and a plurality of convex portions. And
The printed circuit board according to claim 2, wherein the plurality of convex portions of the first power supply pattern and the plurality of convex portions of the second power supply pattern are connected by the plurality of second power vias.
前記第1グラウンドパターンの複数の凸部と前記第2グラウンドパターンの複数の凸部とが複数の前記第2グラウンドヴィアで接続されている請求項2乃至4のいずれか1項に記載のプリント回路板。 The facing portion between the first power supply pattern and the second ground pattern and the facing portion between the first ground pattern and the second power supply pattern are formed in a comb-teeth shape including a plurality of concave portions and a plurality of convex portions. And
5. The printed circuit according to claim 2, wherein the plurality of convex portions of the first ground pattern and the plurality of convex portions of the second ground pattern are connected by the plurality of second ground vias. 6. Board.
前記垂直な方向から見て、前記第2電源パターン及び前記第2グラウンドパターンが前記信号線と重なる位置に配置されている請求項1乃至6のいずれか1項に記載のプリント回路板。 The first semiconductor device and the second semiconductor device are connected by a signal line formed on the printed wiring board,
7. The printed circuit board according to claim 1, wherein the second power supply pattern and the second ground pattern are arranged at a position overlapping the signal line as viewed from the vertical direction. 8.
前記第2半導体装置の電源端子と前記第2バイパス回路の電源側端子とを電気的に導通させる第3電源ヴィアと、
前記第2半導体装置のグラウンド端子と前記第2バイパス回路のグラウンド側端子とを電気的に導通させる第3グラウンドヴィアと、が形成されており、
前記第2電源パターンが、前記垂直な方向から見て前記第2半導体装置と重なる位置に配置されて、前記第3電源ヴィアに接続され、
前記第2グラウンドパターンが、前記垂直な方向から見て前記第2半導体装置と重なる位置に配置されて、前記第3グラウンドヴィアに接続されている請求項1乃至7のいずれか1項に記載のプリント回路板。 In the printed wiring board,
A third power supply via that electrically connects the power supply terminal of the second semiconductor device and the power supply side terminal of the second bypass circuit;
A third ground via that electrically connects a ground terminal of the second semiconductor device and a ground side terminal of the second bypass circuit is formed;
The second power supply pattern is disposed at a position overlapping the second semiconductor device when viewed from the vertical direction, and is connected to the third power supply via;
The said 2nd ground pattern is arrange | positioned in the position which overlaps with the said 2nd semiconductor device seeing from the said perpendicular | vertical direction, and is connected to a said 3rd ground via. Printed circuit board.
前記第2半導体装置の電源端子と前記第2バイパス回路の電源側端子とを電気的に導通させる第3電源ヴィアと、
前記垂直な方向から見て前記第2半導体装置と重なり、且つ前記第2電源パターンの一部と重なる位置に、前記第2グラウンドパターンと間隔をあけて配置され、前記第3電源ヴィアに接続され、前記第1導体層に形成された第3電源パターンと、
前記第2半導体装置のグラウンド端子と前記第2バイパス回路のグラウンド側端子とを電気的に導通させる第3グラウンドヴィアと、
前記垂直な方向から見て前記第2半導体装置と重なり、且つ前記第2グラウンドパターンの一部と重なる位置に、前記第2電源パターンと間隔をあけて配置され、前記第3グラウンドヴィアに接続され、前記第2導体層に形成された第3グラウンドパターンと、
前記垂直な方向から見た前記第2電源パターンと前記第3電源パターンとの重なり合う部分を接続する第4電源ヴィアと、
前記垂直な方向から見た前記第2グラウンドパターンと前記第3グラウンドパターンとの重なり合う部分を接続する第4グラウンドヴィアと、が形成されている請求項1乃至7のいずれか1項に記載のプリント回路板。 In the printed wiring board,
A third power supply via that electrically connects the power supply terminal of the second semiconductor device and the power supply side terminal of the second bypass circuit;
The second semiconductor device is disposed at a position overlapping the second semiconductor device as viewed from the vertical direction, and overlapping with a part of the second power supply pattern, and is connected to the third power supply via. A third power supply pattern formed on the first conductor layer;
A third ground via for electrically connecting a ground terminal of the second semiconductor device and a ground side terminal of the second bypass circuit;
The second power supply pattern is disposed at a position overlapping with the second semiconductor device as viewed from the vertical direction and overlapping with a part of the second ground pattern, and connected to the third ground via. A third ground pattern formed on the second conductor layer;
A fourth power supply via for connecting an overlapping portion of the second power supply pattern and the third power supply pattern as viewed from the vertical direction;
The print according to any one of claims 1 to 7, wherein a fourth ground via that connects an overlapping portion of the second ground pattern and the third ground pattern as viewed from the vertical direction is formed. Circuit board.
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