JP6608019B2 - 機能ユニット及び制御装置 - Google Patents

Description

本発明は、他のユニットと同期する機能ユニット及び制御装置に関する。

ＦＡ（Factory Automation）分野の設備は、複数の種類の機器を組み合わせて実現されることが一般的である。ＦＡ分野の設備を構成する複数の機器は、制御処理及び情報処理を統合した制御装置であるプログラマブルコントローラに接続される。プログラマブルコントローラは、ＦＡ分野の設備において分散配置される。分散配置されるプログラマブルコントローラは、通信用のバスから一定の同期周期で入力するトリガ信号に基づいて、同期する（特許文献１参照）。

特開２００６−２８５８８５号公報

プログラマブルコントローラを構成する機能ユニットは、トリガ信号の同期周期よりも短い制御周期で機能処理が可能なものが提案されている。しかしながら、特許文献１に示されたプログラマブルコントローラは、機能ユニットが一つの同期周期内で一回の機能処理を行うだけであるため、機能ユニットが有する高速機能処理性能を活かすことができない、という問題点がある。さらに、機能ユニットである入力ユニットと出力ユニットとがＣＰＵユニットと複数接続されている場合、係る問題に対し、最初の同期周期で入力されるトリガ信号を用いて同期制御を開始し、以降は各ユニットに搭載された内部制御プロセッサの制御周期に委ねて高速制御を行うという解決方法もあるが、内部制御プロセッサごとに制御周期のばらつきが発生するため、長期間の制御を行っている場合、そのばらつきがやがては無視できない大きさになってしまうという、新たな問題点も発生する。

本発明は、上記に鑑みてなされたものであって、高速機能処理性能を活かすことを可能とするとともに、制御周期のばらつきを抑制することができる機能ユニットを得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、外部から入力する信号に基づいて、他のユニットと同期する機能ユニットである。機能ユニットは、同期周期よりも短い制御周期で機能処理を実施するとともに、一同期周期内で機能処理を繰り返し複数回連続実行した処理結果を生成する機能処理部を備える。機能ユニットは、同期周期に基づいて、機能処理部の処理結果を纏めて外部に出力させる出力制御部を備える。

本発明に係る機能ユニットは、高速機能処理性能を活かすことが可能になるとともに、制御周期のばらつきを抑制することができるという効果を奏する。

実施の形態１に係る制御装置を備える制御システムの構成を示す図 実施の形態１に係る制御装置のハードウェア構成を示す図 実施の形態１に係る制御装置の入力系ユニットのハードウェア構成を示す図 実施の形態１に係る制御装置の入力系ユニットの共用メモリの記憶領域を示す図 実施の形態１に係る制御装置の動作の一例を示すタイムチャート 実施の形態１に係る制御装置の入力系ユニットの機能処理ユニットの処理の一例を示すフローチャート 実施の形態１に係る制御装置の入力系ユニットのトリガ制御回数の設定画面を示す図 実施の形態２に係る制御装置の出力系ユニットのハードウェア構成を示す図 実施の形態２に係る制御装置の出力系ユニットの共用メモリの記憶領域を示す図 実施の形態２に係る制御装置の動作の一例を示すタイムチャート 実施の形態２に係る制御装置の出力系ユニットの機能処理ユニットの処理の一例を示すフローチャート 実施の形態３に係る機能ユニットのハードウェア構成を示す図 実施の形態３に係る機能ユニットの動作の一例を示すタイムチャート

以下に、本発明の実施の形態に係る機能ユニット及び制御装置を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、実施の形態１に係る制御装置を備える制御システムの構成を示す図である。制御システム１は、ＦＡ（Factory Automation）分野の設備を構成するものであり、図１に示すように、設備に設置される複数の機器２，３と、複数の機器２，３に接続した制御装置５と、制御装置５に接続したコンピュータ６と、を備える。実施の形態１において、制御システム１は、機器２，３を二つ備えるが、二つに限定されない。実施の形態１において、機器２は、設備に設置される流量、圧力、濃度、又は温度を検出するセンサであり、機器３は、設備に設置されるスイッチ、調整弁、電磁弁、モータ、又はポンプである動作を実施する駆動機器である。

コンピュータ６は、制御装置５で実行される制御プログラムを作成して、制御装置５に送信する。制御装置５は、制御プログラムを実施することにより、機器２，３を制御する。実施の形態１において、制御装置５は、プログラマブルコントローラ（programmable controllers（ＰＬＣ））である。プログラマブルコントローラは、ＪＩＳ（日本工業規格） Ｂ ３５０２：２０１１により規定されたものである。

実施の形態１に係るコンピュータ６は、コンピュータプログラムを実施するものであって、図１に示すように、ＣＰＵ（Central Processing Unit）６１と、ＲＡＭ（Random Access Memory）６２と、ＲＯＭ（Read Only Memory）６３と、記憶装置６４と、入力装置６５と、表示装置６６と、通信インタフェース６７と、を含む。ＣＰＵ６１、ＲＡＭ６２、ＲＯＭ６３、記憶装置６４、入力装置６５、表示装置６６及び通信インタフェース６７は、バスＢを介して相互に接続されている。

ＣＰＵ６１は、ＲＡＭ６２を作業領域として使用しながら、ＲＯＭ６３及び記憶装置６４に記憶されているプログラムを実施する。ＲＯＭ６３に記憶されているプログラムは、ＢＩＯＳ（Basic Input/Output System）又はＵＥＦＩ（Unified Extensible Firmware Interface）であるが、ＲＯＭ６３に記憶されているプログラムは、ＢＩＯＳ又はＵＥＦＩに限定されない。実施の形態１において、記憶装置６４に記憶されているプログラムは、オペレーティングシステムプログラム及びエンジニアリングツールプログラムであるが、記憶装置６４に記憶されているプログラムは、オペレーティングシステムプログラム及びエンジニアリングツールプログラムに限定されない。実施の形態１において、記憶装置６４は、ＳＳＤ又はＨＤＤであるが、記憶装置６４は、ＳＳＤ又はＨＤＤに限定されない。

入力装置６５は、ユーザからの操作入力を受け付ける。実施の形態１において、入力装置６５は、キーボード又はマウスであるが、キーボード又はマウスに限定されない。表示装置６６は、文字及び画像を表示する。実施の形態１において、表示装置６６は、液晶表示装置であるが、液晶表示装置に限定されない。通信インタフェース６７は、制御装置５と通信を行う。

図２は、実施の形態１に係る制御装置のハードウェア構成を示す図である。制御装置５は、図２に示すように、制御プログラムを処理、実施する処理ユニットであるＣＰＵユニット１０と、センサである機器２に接続しかつ機器２の検出結果を加工する機能処理を実施する入力系ユニット２０と、を備える。また、制御装置５は、駆動機器である機器３に接続しかつ機器３に制御信号を送信する出力系ユニット３０と、ＣＰＵユニット１０、入力系ユニット２０、及び出力系ユニット３０を相互に接続するバックプレーン４０と、を備える。

バックプレーン４０は、平板状である。バックプレーン４０の表面部には、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０を装着する図示しないスロットが複数設けられている。バックプレーン４０は、各スロットにＣＰＵユニット１０、入力系ユニット２０、及び出力系ユニット３０のいずれかを装着する。バックプレーン４０におけるＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の装着位置は、適宜選択することができる。ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０のいずれも装着されないスロットが、バックプレーン４０に存在しても、制御装置５は動作可能である。

バックプレーン４０は、回路基板４１と、回路基板４１に実装された制御回路４２とを備える。制御回路４２は、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の同期制御を可能とする図５に示す一定の同期周期Ｔでトリガ信号ＴＳを伝達する回路により構成された同期クロック生成部４２ａと、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０間でデータ送受信を行うための回路により構成された通信中継制御部４２ｂとを備える。

同期クロック生成部４２ａは、電気信号線ＳによりＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０に接続する。同期クロック生成部４２ａは、同期制御を可能とするためのトリガ信号ＴＳを一定の同期周期Ｔで生成し、生成したトリガ信号ＴＳを同期周期ＴでＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０に同時に送信する。

通信中継制御部４２ｂは、電気信号線Ｓと別に設けられるバス通信線Ｌ１，Ｌ２，Ｌ３によりＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０に接続する。通信中継制御部４２ｂは、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０間のデータ送受信を中継する。

実施の形態１において、入力系ユニット２０は、機能ユニットであり、出力系ユニット３０は、他のユニットである。次に、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０は、構成が同等であるので、図２を参照して、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の共通する構成を説明する。ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０は、図２に示すように、回路基板５０と、回路基板５０に実装された通信用プロセッサ５１と、回路基板５０に実装された機能処理部である機能処理ユニット５２とを備える。

ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の通信用プロセッサ５１は、バス通信線Ｌ１，Ｌ２，Ｌ３及び通信中継制御部４２ｂを介して、互いに接続される。通信用プロセッサ５１は、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０間でデータ送受信を行う。また、通信用プロセッサ５１は、電気信号線Ｓを介して同期クロック生成部４２ａに接続している。

実施の形態１において、通信用プロセッサ５１は、特許第５３０１０４１号公報に記載されている技術と同様に、カウンタ（Counter）により構成されたカウンタ制御部５１ａを備える。カウンタ制御部５１ａは、電気信号線Ｓを介してトリガ信号ＴＳを受信すると、カウンタの値をゼロにリセットする回路を内蔵する。実施の形態１において、カウンタ制御部５１ａは、トリガ信号ＴＳが立ち上がりのタイミングで、カウンタの値をゼロにリセットするが、トリガ信号ＴＳの立下りのタイミングで、カウンタの値をゼロにリセットしても良い。

通信用プロセッサ５１は、カウンタ制御部５１ａがカウントするカウンタの値が任意の値になると、割込み信号を生成し、生成した割込み信号を機能処理ユニット５２に送信する。任意の値は、ＣＰＵユニット１０の機能処理ユニット５２により設定される。割込み信号は、機能処理ユニット５２にコンピュータプログラムを実施させるための信号である。ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の通信用プロセッサ５１が割込み信号を生成する任意の値は、同じである。実施の形態１において、任意の値は、「ゼロ」であるが、「ゼロ」に限定されない。実施の形態１において、通信用プロセッサ５１は、特許第５３０１０４１号公報に記載されている技術と同様に、カウンタ制御部５１ａがカウントするカウンタの値は任意の値になると割込み信号を生成するが、この技術に限定されない。

ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の通信用プロセッサ５１の割込み信号を生成するカウンタの任意の値を同じにし、同期クロック生成部４２ａが同時にトリガ信号ＴＳをＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の通信用プロセッサ５１に送信することで、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の機能処理ユニット５２は、同期してコンピュータプログラムを実施する。入力系ユニット２０は、通信用プロセッサ５１により機能処理ユニット５２が同期されることにより、入力系ユニット２０の外部から一定の同期周期Ｔで入力するトリガ信号ＴＳに基づいて、出力系ユニット３０と同期する。また、出力系ユニット３０は、通信用プロセッサ５１により機能処理ユニット５２が同期されることにより、出力系ユニット３０の外部から一定の同期周期Ｔで入力するトリガ信号ＴＳに基づいて、入力系ユニット２０と同期する。実施の形態１において、通信用プロセッサ５１は、ＡＳＩＣ（Application Specific Integrated Circuit）又はＦＰＧＡ（Field-Programmable Gate Array）により構成されるが、ＡＳＩＣ又はＦＰＧＡに限定されない。

機能処理ユニット５２は、コンピュータプログラムを記憶するＭＰＵ（Micro-processing unit）５２ａと、ハードウェア処理を実施する内部制御用プロセッサ５２ｂとを備える。ＭＰＵ５２ａは、内部制御用プロセッサ５２ｂと連携して、割込み信号を受信すると、記憶したコンピュータプログラムを実施する。入力系ユニット２０の内部制御用プロセッサ５２ｂは、機器２から入力した検出結果を加工する機能処理を実施し、機能処理により生成された処理結果をＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０間で送受信するデータとする。出力系ユニット３０の内部制御用プロセッサ５２ｂは、ＣＰＵユニット１０を介してコンピュータ６から入力した情報である処理対象を加工する機能処理を実施し、機能処理により生成した処理結果を機器３に制御信号として送信する。実施の形態１において、内部制御用プロセッサ５２ｂは、ＡＳＩＣ又はＦＰＧＡにより構成されるが、ＡＳＩＣ又はＦＰＧＡに限定されない。

入力系ユニット２０及び出力系ユニット３０の機能処理ユニット５２は、コンピュータプログラムを記憶するＭＰＵ５２ａと、ハードウェア処理を実施する内部制御用プロセッサ５２ｂとを備えることで、内部制御用プロセッサ５２ｂの機能処理をトリガ信号ＴＳの同期周期Ｔよりも短い図５に示す制御周期Ｔ１で実施し、内部制御用プロセッサ５２ｂの処理結果を生成することができる。実施の形態１において、入力系ユニット２０及び出力系ユニット３０の機能処理ユニット５２は、通信用プロセッサ５１により機能処理ユニット５２が同期されることにより、外部から一定の同期周期Ｔで入力するトリガ信号ＴＳに基づいて、トリガ信号ＴＳの同期周期Ｔ内に、内部制御用プロセッサ５２ｂの機能処理を繰り返し複数回実施して、処理結果を複数生成する。

実施の形態１において、入力系ユニット２０及び出力系ユニット３０の機能処理ユニット５２は、カウンタ制御部５１ａがカウントするカウンタの値が「ゼロ」になると通信用プロセッサ５１が送信した割込み信号を受信し、内部制御用プロセッサ５２ｂが機能処理を実施する。このために、実施の形態１において、入力系ユニット２０及び出力系ユニット３０の機能処理ユニット５２は、トリガ信号ＴＳを起点に、機能処理を繰り返し実施する。また、実施の形態１において、制御周期をＴ１とし、入力系ユニット２０及び出力系ユニット３０の機能処理ユニット５２が一同期周期Ｔ内で機能処理を実施する実施回数をＮとすると、入力系ユニット２０及び出力系ユニット３０の機能処理ユニット５２は、以下の式１を満たす。

Ｔ＞Ｔ１×Ｎ・・・式１

以下、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の各構成要素のうちＣＰＵユニット１０の構成要素であると特定できる構成要素の符号の末尾に（Ｃ）と示し、入力系ユニット２０の構成要素であると特定できる構成要素の符号の末尾に（Ｉ）と示し、出力系ユニット３０の構成要素であると特定できる構成要素の符号の末尾に（Ｏ）と示す。図３は、実施の形態１に係る制御装置の入力系ユニットのハードウェア構成を示す図である。

次に、図３を参照して、入力系ユニット２０の図２において省略された構成を説明する。入力系ユニット２０の通信用プロセッサ５１（Ｉ）は、カウンタ制御部５１ａ（Ｉ）に加え、割込み信号制御部５１ｂ（Ｉ）と、バス通信処理部５１ｃ（Ｉ）とを備える。割込み信号制御部５１ｂ（Ｉ）は、カウンタ制御部５１ａ（Ｉ）と、機能処理ユニット５２（Ｉ）に接続している。割込み信号制御部５１ｂ（Ｉ）は、カウンタ制御部５１ａ（Ｉ）がカウントするカウンタの値を受信する。割込み信号制御部５１ｂ（Ｉ）は、カウンタ制御部５１ａ（Ｉ）がカウントするカウンタの値がＣＰＵユニット１０の機能処理ユニット５２により設定された任意の値になると割込み信号を生成して、機能処理ユニット５２（Ｉ）に送信する。バス通信処理部５１ｃ（Ｉ）は、機能処理ユニット５２（Ｉ）に接続している。バス通信処理部５１ｃ（Ｉ）は、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０間で必要なデータを送受信する。

入力系ユニット２０は、回路基板５０（Ｉ）と、通信用プロセッサ５１（Ｉ）と、機能処理ユニット５２（Ｉ）とに加え、図３に示すように、同期クロック生成部４２ａに接続した同期クロックインタフェース５３（Ｉ）と、通信中継制御部４２ｂに接続したバスインタフェース５４（Ｉ）と、を備える。また、入力系ユニット２０は、機能処理ユニット５２（Ｉ）に接続した入力回路部５５（Ｉ）と、機器２に接続した外部入出力インタフェース５６（Ｉ）と、共用メモリ５７（Ｉ）と、を備える。

同期クロックインタフェース５３（Ｉ）は、電気信号線Ｓと、カウンタ制御部５１ａ（Ｉ）とに接続している。同期クロックインタフェース５３（Ｉ）は、同期クロック生成部４２ａが生成したトリガ信号ＴＳを通信用プロセッサ５１（Ｉ）のカウンタ制御部５１ａ（Ｉ）に受信させる。バスインタフェース５４（Ｉ）は、バス通信線Ｌ２と、バス通信処理部５１ｃ（Ｉ）とに接続している。

入力回路部５５（Ｉ）は、機能処理ユニット５２（Ｉ）の内部制御用プロセッサ５２ｂ（Ｉ）と接続している。入力回路部５５（Ｉ）は、Ａ／Ｄ（Analog／Digital）コンバータ又はデジタルＩ／Ｏ（Input/Output）により構成される。外部入出力インタフェース５６（Ｉ）は、機器２と、入力回路部５５（Ｉ）とに接続している。センサである機器２の検出結果は、外部入出力インタフェース５６（Ｉ）を通して入力回路部５５（Ｉ）に受信される。機器２の検出結果は、内部制御用プロセッサ５２ｂ（Ｉ）に受信されて、内部制御用プロセッサ５２ｂ（Ｉ）により機能処理が実施される。

共用メモリ５７（Ｉ）は、データを記憶する記憶装置であり、入力系ユニット２０の機能処理ユニット５２（Ｉ）のＭＰＵ５２ａ（Ｉ）、ＣＰＵユニット１０のＭＰＵ５２ａ（Ｃ）及び出力系ユニット３０のＭＰＵ５２ａ（Ｏ）がアクセス可能である。図４は、実施の形態１に係る制御装置の入力系ユニットの共用メモリの記憶領域を示す図である。共用メモリ５７（Ｉ）は、機能処理ユニット５２（Ｉ）と、通信用プロセッサ５１（Ｉ）のバス通信処理部５１ｃ（Ｉ）とに接続している。実施の形態１において、共用メモリ５７（Ｉ）は、ＲＡＭにより構成されているが、ＲＡＭに限定されない。

共用メモリ５７（Ｉ）は、図４に示すように、トリガ制御回数Ｎを記憶する設定機能部であるトリガ制御回数記憶領域５７ａ（Ｉ）と、機能処理ユニット５２（Ｉ）の内部制御用プロセッサ５２ｂ（Ｉ）の処理結果を記憶する処理結果記憶領域５７ｂ（Ｉ）とを備える。トリガ制御回数Ｎは、同期周期Ｔ内の機能処理ユニット５２（Ｉ）の機能処理を繰り返し実施する実施回数である。実施の形態１において、トリガ制御回数記憶領域５７ａ（Ｉ）は、ＭＰＵ５２ａ（Ｉ）内に記憶されたコンピュータプログラムからトリガ制御回数Ｎが書き込まれる。トリガ制御回数記憶領域５７ａ（Ｉ）は、ＭＰＵ５２ａ（Ｉ）内に記憶されたコンピュータプログラムから書き込まれたトリガ制御回数Ｎが、機能処理ユニット５２（Ｉ）のＭＰＵ５２ａ（Ｉ）により参照される。トリガ制御回数記憶領域５７ａ（Ｉ）は、トリガ制御回数Ｎを記憶することで、機能処理ユニット５２（Ｉ）が一同期周期Ｔ内で機能処理を実施する実施回数であるトリガ制御回数Ｎを設定する。実施の形態１において、トリガ制御回数Ｎは、ＭＰＵ５２ａ（Ｉ）内に記憶されたコンピュータプログラムから書き込まれたが、トリガ制御回数記憶領域５７ａ（Ｉ）を公開しておき、ＣＰＵユニット１０を介してコンピュータ６から書き込まれても良い。

実施の形態１において、処理結果記憶領域５７ｂ（Ｉ）は、機能処理ユニット５２（Ｉ）のＭＰＵ５２ａ（Ｉ）により内部制御用プロセッサ５２ｂ（Ｉ）の処理結果が書き込まれるが、内部制御用プロセッサ５２ｂ（Ｉ）により直接処理結果が書き込まれても良い。処理結果記憶領域５７ｂ（Ｉ）は、内部制御用プロセッサ５２ｂ（Ｉ）が処理した順にトリガ制御回数Ｎ分の処理結果が書き込まれる。実施の形態１において、処理結果記憶領域５７ｂ（Ｉ）は、次のトリガ信号ＴＳを受信したタイミングで記憶したトリガ制御回数Ｎ分の処理結果がＣＰＵユニット１０のＭＰＵ５２ａ（Ｃ）により取得されるが、入力系ユニット２０は、次のトリガ信号ＴＳを受信したタイミングで共用メモリ５７（Ｉ）に記憶したトリガ制御回数Ｎ分の処理結果をＣＰＵユニット１０のＭＰＵ５２ａ（Ｃ）に送信しても良い。なお、処理結果記憶領域５７ｂ（Ｉ）のアドレスは、予めＣＰＵユニット１０内に設定されている。ＣＰＵユニット１０は、予め設定されたアドレス領域から値を読み出すことでトリガ制御回数Ｎ分の処理結果を読み出している。

共用メモリ５７（Ｉ）は、トリガ制御回数Ｎ分の処理結果がＭＰＵ５２ａ（Ｉ）により書き込まれ、次のトリガ信号ＴＳを受信したタイミングで記憶したトリガ制御回数Ｎ分の処理結果がＣＰＵユニット１０のＭＰＵ５２ａ（Ｃ）により取得されることで、トリガ信号ＴＳに基づいて、機能処理ユニット５２（Ｉ）の複数の処理結果を纏めて入力系ユニット２０の外部に出力させる出力制御部として機能する。実施の形態１において、複数の処理結果を纏めるとは、トリガ信号ＴＳが入力して次のトリガ信号ＴＳが入力するまでの同期周期Ｔ内に、複数の処理結果を外部であるＣＰＵユニット１０が取得可能な状態にすること、又は、複数の処理結果を外部であるＣＰＵユニット１０に送信することをいう。実施の形態１において、共用メモリ５７（Ｉ）の処理結果記憶領域５７ｂ（Ｉ）は、記憶した処理結果がＣＰＵユニット１０のＭＰＵ５２ａ（Ｃ）により取得されると、ＣＰＵユニット１０のＭＰＵ５２ａ（Ｃ）によりクリアされて情報を記憶していない空きの状態となる。

また、実施の形態１に係る制御装置５において、ＣＰＵユニット１０は、図３に示す入力系ユニット２０とは、入力回路部５５（Ｉ）及び外部入出力インタフェース５６（Ｉ）を除いた以外は同一の構成である。実施の形態１に係る制御装置５において、出力系ユニット３０は、図３に示す入力系ユニット２０とは、入力回路部５５（Ｉ）の代わりにＤ／Ａ（Digital／Analog）コンバータ又はデジタルＩ／Ｏにより構成される出力回路部を備える以外は同一の構成である。

次に、実施の形態１に係る入力系ユニット２０及び制御装置５の動作の一例を図面に基づいて説明する。図５は、実施の形態１に係る制御装置の動作の一例を示すタイムチャートである。図６は、実施の形態１に係る制御装置の入力系ユニットの機能処理ユニットの処理の一例を示すフローチャートである。

実施の形態１に係る制御装置５には、図５に示すように、一定の同期周期Ｔでバックプレーン４０の同期クロック生成部４２ａからトリガ信号ＴＳが入力する。トリガ信号ＴＳが入力すると、入力系ユニット２０の機能処理ユニット５２（Ｉ）は、トリガ信号ＴＳの立ち上がりのタイミングで割込み信号を受信する。内部制御用プロセッサ５２ｂ（Ｉ）は、制御周期Ｔ１内で機器２の検出結果に機能処理を実施し、ＭＰＵ５２ａ（Ｉ）が、処理結果を共用メモリ５７（Ｉ）の処理結果記憶領域５７ｂ（Ｉ）に書き込む（ステップＳＴ１）。機能処理ユニット５２（Ｉ）のＭＰＵ５２ａ（Ｉ）は、共用メモリ５７（Ｉ）のトリガ制御回数記憶領域５７ａ（Ｉ）に記憶されたトリガ制御回数Ｎを参照し、トリガ制御回数Ｎ分の機能処理が終了したか否かを判定する（ステップＳＴ２）。

ＭＰＵ５２ａ（Ｉ）が、トリガ制御回数Ｎ分の機能処理が終了していないと判定する（ステップＳＴ２：Ｎｏ）と、ステップＳＴ１に戻る。ＭＰＵ５２ａ（Ｉ）が、トリガ制御回数Ｎ分の機能処理が終了したと判定する（ステップＳＴ２：Ｙｅｓ）と、一同期周期Ｔ分の機能処理を終了する。機能処理ユニット５２（Ｉ）は、トリガ制御回数Ｎ分の機能処理が終了していないと判定する（ステップＳＴ２：Ｎｏ）と、ステップＳＴ１を繰り返すことで、図５に示すように、トリガ制御回数Ｎ分の機能処理を実施し、トリガ制御回数Ｎ分の処理結果を共用メモリ５７（Ｉ）の処理結果記憶領域５７ｂ（Ｉ）に書き込む。

制御装置５に次のトリガ信号ＴＳが入力すると、図５に示すように、ＣＰＵユニット１０は、共用メモリ５７（Ｉ）の処理結果記憶領域５７ｂ（Ｉ）に記憶された処理結果を取得する。実施の形態１において、ＣＰＵユニット１０は、取得した複数の処理結果に日時を示す情報を対応付けてコンピュータ６の記憶装置６４に蓄積するが、ＣＰＵユニット１０の取得した処理結果の処理はこれに限定されない。実施の形態１において、ＣＰＵユニット１０は、ＣＰＵユニット１０により取得されることにより、入力系ユニット２０の共用メモリ５７（Ｉ）が纏めて出力させた複数の処理結果を処理する処理ユニットである。また、制御装置５に次のトリガ信号ＴＳが入力すると、図５に示すように、入力系ユニット２０は、前回のトリガ信号ＴＳが入力した際と同様に、機能処理を実施する。

図７は、実施の形態１に係る制御装置の入力系ユニットのトリガ制御回数の設定画面を示す図である。実施の形態１に係る制御装置５の入力系ユニット２０のトリガ制御回数を設定する際には、ユーザは、コンピュータ６の入力装置６５を操作し、図７に示すトリガ制御回数設定画面１００を表示装置６６に表示する。トリガ制御回数設定画面１００は、図７に示すように、トリガ制御回数Ｎを設定する対象のユニット名である「入力系ユニット」を示す対象ユニット表示領域１０１と、「トリガ制御回数」を設定するトリガ制御回数設定領域１０２とを少なくとも備える。ユーザは入力装置６５を操作して、トリガ制御回数設定領域１０２にトリガ制御回数Ｎを入力する入力動作を行い、入力したトリガ制御回数Ｎを決定する決定動作を行うと、決定されたトリガ制御回数Ｎは、コンピュータ６の通信インタフェース６７を通してＣＰＵユニット１０に送信され、ＣＰＵユニット１０の通信用プロセッサ５１、バス通信線Ｌ１、バックプレーン４０の通信中継制御部４２ｂ、バス通信線Ｌ２、入力系ユニット２０の通信用プロセッサ５１（Ｉ）に順に送信され、入力系ユニット２０の共用メモリ５７（Ｉ）のトリガ制御回数記憶領域５７ａ（Ｉ）に書き込まれる。

実施の形態１に係る入力系ユニット２０及び制御装置５によれば、トリガ信号ＴＳに基づいて、機能処理ユニット５２（Ｉ）がトリガ信号ＴＳの同期周期Ｔよりも短い制御周期Ｔ１で機能処理を実施する。また、入力系ユニット２０及び制御装置５によれば、共用メモリ５７（Ｉ）に機能処理ユニット５２（Ｉ）の処理結果が書き込まれて、処理結果を纏めて出力可能な状態にする。このため、入力系ユニット２０及び制御装置５は、一つの同期周期Ｔ内で機能処理ユニット５２（Ｉ）が複数回機能処理を実施することができるとともに、共用メモリ５７（Ｉ）に処理結果が書き込まれるので、一つの同期周期Ｔ内で生成された処理結果を外部で利用可能な状態とすることができる。その結果、入力系ユニット２０及び制御装置５は、入力系ユニット２０が有する高速機能処理性能を活かすことを可能とすることができる。また、実施の形態１に係る入力系ユニット２０及び制御装置５によれば、センサである機器２の検出結果を、同期周期Ｔよりも短い周期で取得することができる。

また、実施の形態１に係る入力系ユニット２０及び制御装置５によれば、機能処理ユニット５２（Ｉ）がトリガ信号ＴＳを起点に機能処理を繰り返し実施するので、一つの同期周期Ｔ内で極力多くの機能処理を実施することができる。さらに、実施の形態１に係る入力系ユニット２０及び制御装置５によれば、機能処理ユニット５２（Ｉ）がトリガ信号ＴＳを起点に機能処理を繰り返し実施するので、システム内に入力系ユニット２０が複数配置された場合に、内部制御用プロセッサ５２ｂ（Ｉ）によって発生する制御周期Ｔ１のばらつきを抑制することもできる。よって、システム内に複数配置された場合に、入力系ユニット２０は、ＰＬＣシステムで決められた同期周期Ｔをさらに極小化した周期で同期し、永久的に制御を行うことが可能となる。

また、実施の形態１に係る入力系ユニット２０及び制御装置５によれば、共用メモリ５７（Ｉ）のトリガ制御回数記憶領域５７ａ（Ｉ）にトリガ制御回数Ｎを設定することができるので、同期周期Ｔ内の機能処理を実施する回数を変更することができる。実施の形態１に係る入力系ユニット２０及び制御装置５は、トリガ制御回数ＮがＭＰＵ５２ａ（Ｉ）内に記憶されたコンピュータプログラムから書き込まれる。よって、実施の形態１に係る入力系ユニット２０及び制御装置５は、将来同期周期Ｔが短縮されても、内部制御用プロセッサ５２ｂ（Ｉ）を改変することなく柔軟に対応できる。また、入力系ユニット２０及び制御装置５は、ＣＰＵユニット１０を介してコンピュータ６からトリガ制御回数Ｎが書き込まれる場合には、同期周期Ｔよりも極小化された機能処理の制御周期をユーザが自由に設定することが可能となる。ただし、機能処理の制御周期の最短周期は、制御周期Ｔ１となる。

実施の形態１に係る入力系ユニット２０及び制御装置５によれば、式１を満たすので、機能処理ユニット５２（Ｉ）が実施する機能処理が複数の同期周期Ｔに亘って実施されることを抑制することができる。

実施の形態２．
次に、本発明の実施の形態２に係る制御装置５を図面に基づいて説明する。図８は、実施の形態２に係る制御装置の出力系ユニットのハードウェア構成を示す図である。図９は、実施の形態２に係る制御装置の出力系ユニットの共用メモリの記憶領域を示す図である。図８及び図９において、実施の形態１と同一部分には、同一符号を付して説明を省略する。

実施の形態２に係る制御装置５において、出力系ユニット３０は、機能ユニットであり、入力系ユニット２０は、他のユニットである。出力系ユニット３０は、実施の形態１の入力系ユニット２０の入力回路部５５（Ｉ）の代わりに出力回路部５５−２（Ｏ）を備え、外部入出力インタフェース５６（Ｏ）が機器３に接続している。出力回路部５５−２（Ｏ）は、Ｄ／Ａコンバータ又はデジタルＩ／Ｏにより構成される。

出力系ユニット３０の共用メモリ５７（Ｏ）は、図９に示すように、トリガ制御回数Ｎを記憶する設定機能部であるトリガ制御回数記憶領域５７ａ（Ｏ）と、機能処理ユニット５２（Ｏ）の内部制御用プロセッサ５２ｂ（Ｏ）の機能処理の処理対象を記憶する処理対象記憶領域５７ｃ（Ｏ）とを備える。トリガ制御回数記憶領域５７ａ（Ｏ）は、実施の形態１に係る入力系ユニット２０の共用メモリ５７（Ｉ）のトリガ制御回数記憶領域５７ａ（Ｉ）と同一の構成である。

処理対象記憶領域５７ｃ（Ｏ）は、ＣＰＵユニット１０を介してコンピュータ６により機能処理ユニット５２（Ｏ）の機能処理により加工される処理対象が書き込まれる。処理対象は、処理対象記憶領域５７ｃ（Ｏ）に機能処理される順に書き込まれる。処理対象記憶領域５７ｃ（Ｏ）には、トリガ制御回数Ｎ分の処理対象が、内部制御用プロセッサ５２ｂ（Ｏ）の処理順に書き込まれる。処理対象記憶領域５７ｃ（Ｏ）は、記憶したトリガ制御回数Ｎ分の処理対象が機能処理ユニット５２（Ｏ）のＭＰＵ５２ａ（Ｏ）により取得される。なお、処理対象記憶領域５７ｃ（Ｏ）のアドレスは、予めＣＰＵユニット１０内に設定されている。ＣＰＵユニット１０は、予め設定されたアドレス領域に値を書き込むことでトリガ制御回数Ｎ分の処理対象を書き込む。共用メモリ５７（Ｏ）は、トリガ制御回数Ｎ分の処理対象がＣＰＵユニット１０を介してコンピュータ６から書き込まれることで、トリガ信号ＴＳに基づいて、機能処理ユニット５２（Ｏ）の複数の処理対象が出力系ユニット３０の外部から纏めて入力される入力制御部として機能する。このため、実施の形態２において、ＣＰＵユニット１０は、トリガ信号ＴＳに基づいて、共用メモリ５７に処理対象を纏めて入力する処理ユニットである。なお、実施の形態２において、複数の処理対象が纏めて入力されるとは、トリガ信号ＴＳが入力して次のトリガ信号ＴＳが入力するまでの同期周期Ｔ内に、外部であるＣＰＵユニット１０が複数の処理対象を纏めて書き込むことをいう。

出力系ユニット３０の機能処理ユニット５２（Ｏ）の内部制御用プロセッサ５２ｂ（Ｏ）は、共用メモリ５７（Ｏ）の処理対象記憶領域５７ｃ（Ｏ）に記憶された処理対象を加工する機能処理を実施する。出力系ユニット３０の機能処理ユニット５２（Ｏ）は、機能処理により生成される処理結果を出力回路部５５−２（Ｏ）により受信された後、外部入出力インタフェース５６（Ｏ）を通して機器３に制御信号として送信する。

機能処理ユニット５２（Ｏ）は、コンピュータプログラムを記憶するＭＰＵ５２ａ（Ｏ）と、ハードウェア処理を実施する内部制御用プロセッサ５２ｂ（Ｏ）とを備えることで、処理対象の機能処理をトリガ信号ＴＳの同期周期Ｔよりも短い制御周期Ｔ１で実施し、機器３の制御信号を生成することができる。機能処理ユニット５２（Ｏ）は、トリガ信号ＴＳの一同期周期Ｔの間に、内部制御用プロセッサ５２ｂ（Ｏ）が処理対象の機能処理を繰り返し複数回実施して、制御信号を複数回生成し、機器３に送信する。

次に、実施の形態２に係る出力系ユニット３０及び制御装置５の動作の一例を図面に基づいて説明する。図１０は、実施の形態２に係る制御装置の動作の一例を示すタイムチャートである。図１１は、実施の形態２に係る制御装置の出力系ユニットの機能処理ユニットの処理の一例を示すフローチャートである。

実施の形態２に係る制御装置５には、図１０に示すように、一定の同期周期Ｔでバックプレーン４０の同期クロック生成部４２ａからトリガ信号ＴＳが入力する。トリガ信号ＴＳが入力すると、ＣＰＵユニット１０は、コンピュータ６から入力された処理対象を出力系ユニット３０の共用メモリ５７（Ｏ）の処理対象記憶領域５７ｃ（Ｏ）に書き込む。

制御装置５に、次のトリガ信号ＴＳが入力すると、出力系ユニット３０の機能処理ユニット５２（Ｏ）は、トリガ信号ＴＳの立ち上がりのタイミングで通信用プロセッサ５１（Ｏ）から割込み信号を受信する。機能処理ユニット５２（Ｏ）のＭＰＵ５２ａ（Ｏ）は、共用メモリ５７（Ｏ）の処理対象記憶領域５７ｃ（Ｏ）から複数の処理対象を取得する（ステップＳＴ１−２）。実施の形態２において、共用メモリ５７（Ｏ）の処理対象記憶領域５７ｃ（Ｏ）は、記憶した処理結果が機能処理ユニット５２（Ｏ）のＭＰＵ５２ａ（Ｏ）により取得されると、機能処理ユニット５２（Ｏ）のＭＰＵ５２ａ（Ｏ）によりクリアされて情報を記憶していない空きの状態となる。

出力系ユニット３０の機能処理ユニット５２（Ｏ）の内部制御用プロセッサ５２ｂ（Ｏ）が処理対象の機能処理を実施し、図１０に示すように、制御信号を機器３に出力する（ステップＳＴ２−２）。機能処理ユニット５２（Ｏ）のＭＰＵ５２ａ（Ｏ）は、共用メモリ５７（Ｏ）のトリガ制御回数記憶領域５７ａ（Ｏ）に記憶されたトリガ制御回数Ｎを参照し、トリガ制御回数Ｎ分の機能処理が終了したか否かを判定する（ステップＳＴ３−２）。

ＭＰＵ５２ａ（Ｏ）が、トリガ制御回数Ｎ分の機能処理が終了していないと判定する（ステップＳＴ３−２：Ｎｏ）と、ステップＳＴ２−２に戻る。ＭＰＵ５２ａ（Ｏ）が、トリガ制御回数Ｎ分の機能処理が終了したと判定する（ステップＳＴ３−２：Ｙｅｓ）と、一同期周期Ｔ分の機能処理を終了する。機能処理ユニット５２（Ｏ）は、トリガ制御回数Ｎ分の機能処理が終了していないと判定する（ステップＳＴ３−２：Ｎｏ）と、ステップＳＴ２−２を繰り返すことで、図１０に示すように、トリガ制御回数Ｎ分の機能処理を実施し、制御信号を機器３に出力する。

また、出力系ユニット３０の機能処理ユニット５２（Ｏ）のＭＰＵ５２ａ（Ｏ）が、ステップＳＴ１−２において、共用メモリ５７（Ｏ）の処理対象記憶領域５７ｃ（Ｏ）から複数の処理対象を取得した後、ＣＰＵユニット１０は、コンピュータ６から入力された処理対象を出力系ユニット３０の共用メモリ５７（Ｏ）の機能処理ユニット５２（Ｏ）のＭＰＵ５２ａ（Ｏ）によりクリアされて情報を記憶していない空きの状態の処理対象記憶領域５７ｃ（Ｏ）に書き込む。

また、実施の形態２に係る制御装置５の出力系ユニット３０のトリガ制御回数Ｎは、実施の形態１と同様に設定される。

実施の形態２に係る出力系ユニット３０及び制御装置５によれば、トリガ信号ＴＳに基づいて、機能処理ユニット５２（Ｏ）がトリガ信号ＴＳの同期周期Ｔよりも短い制御周期Ｔ１で機能処理を実施する。また、出力系ユニット３０及び制御装置５によれば、共用メモリ５７（Ｏ）に機能処理ユニット５２（Ｏ）の処理対象が外部から書き込まれて処理対象が纏めて入力する。このため、出力系ユニット３０及び制御装置５は、一つの同期周期Ｔ内で機能処理ユニット５２（Ｏ）が複数回機能処理を実施することができる。その結果、出力系ユニット３０及び制御装置５は、出力系ユニット３０が有する高速機能処理性能を活かすことを可能とすることができる。また、実施の形態２に係る出力系ユニット３０及び制御装置５によれば、同期周期Ｔよりも短い周期で駆動機器である機器３に制御信号を送信することができる。

また、実施の形態２に係る出力系ユニット３０及び制御装置５によれば、機能処理ユニット５２（Ｏ）がトリガ信号ＴＳを起点に機能処理を繰り返し実施するので、システム内に出力系ユニット３０が複数配置された場合に、内部制御用プロセッサ５２ｂ（Ｏ）によって発生する制御周期Ｔ１のばらつきを抑制することもできる。よって、システム内に複数配置された場合に、出力系ユニット３０は、ＰＬＣシステムで決められた同期周期Ｔをさらに極小化した周期で同期し、永久的に制御を行うことが可能となる。

実施の形態２に係る出力系ユニット３０及び制御装置５は、トリガ制御回数ＮがＭＰＵ５２ａ（Ｏ）内に記憶されたコンピュータプログラムから書き込まれるので、実施の形態１と同様に、将来同期周期Ｔが短縮されても、内部制御プロセッサ５２ｂ（Ｏ）を改変することなく柔軟に対応できる。また、出力系ユニット３０及び制御装置５は、ＣＰＵユニット１０を介してコンピュータ６からトリガ制御回数Ｎが書き込まれる場合には、同期周期Ｔよりも極小化された機能処理の制御周期をユーザが自由に設定することが可能となる。ただし、機能処理の制御周期の最短周期は、制御周期Ｔ１となる。

実施の形態３．
次に、本発明の実施の形態３に係る機能ユニット７０を図面に基づいて説明する。図１２は、実施の形態３に係る機能ユニットのハードウェア構成を示す図である。図１３は、実施の形態３に係る機能ユニットの動作の一例を示すタイムチャートである。図１２及び図１３において、実施の形態１及び実施の形態２と同一部分には、同一符号を付して説明を省略する。

実施の形態３において、機能ユニット７０は、実施の形態１及び実施の形態２に記載された入力系ユニット２０又は出力系ユニット３０である。機能ユニット７０は、図１２に示すように、トリガ信号ＴＳを受信すると、トリガ信号ＴＳの立ち上がりのタイミングで入力系ユニット２０又は出力系ユニット３０と同様の機能処理を実施する機能処理部である機能処理ユニット５２を備える。機能ユニット７０は、入力系ユニット２０又は出力系ユニット３０と同様のトリガ制御回数記憶領域５７ａを有する共用メモリ５７を備える。機能ユニット７０の通信用プロセッサ５１は、コンピュータ６に接続している。

実施の形態３において、機能ユニット７０は、ユーザがコンピュータ６を操作することにより入力したトリガ信号ＴＳを受信すると、図１３に示すように、トリガ制御回数記憶領域５７ａに書き込まれたトリガ制御回数Ｎ分、機能処理を実施する。即ち、機能ユニット７０の機能処理ユニット５２は、トリガ信号ＴＳを起点に、機能処理をトリガ制御回数Ｎ分繰り返し実施する。実施の形態３において、機能ユニット７０にコンピュータ６からトリガ信号ＴＳを入力したが、これに限定されず、トリガ信号ＴＳを機能ユニット７０の外部から任意のタイミング、即ち、トリガ信号ＴＳを非周期的に入力すれば良い。また、実施の形態３において、機能ユニット７０は、トリガ信号ＴＳの立ち上がりのタイミングで機能処理をトリガ制御回数Ｎ分繰り返し、その後、任意の処理を実施するが、任意の処理を実施しなくても良い。

実施の形態３に係る機能ユニット７０によれば、実施の形態１及び実施の形態２と同様に、トリガ信号ＴＳを起点に、機能処理ユニット５２が機能処理を繰り返し実施するので、機能ユニット７０が有する高速機能処理性能を活かすことを可能とすることができる。

以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

５ 制御装置、１０ ＣＰＵユニット（処理ユニット）、２０ 入力系ユニット、３０ 出力系ユニット、５２ 機能処理ユニット（機能処理部）、５７ 共用メモリ、５７ａ トリガ制御回数記憶領域（設定機能部）、７０ 機能ユニット、Ｔ 同期周期、Ｔ１ 制御周期、ＴＳ トリガ信号。

Claims (12)

1. 外部から入力する信号に基づいて、他のユニットと同期する機能ユニットであって、
   同期周期よりも短い制御周期で機能処理を実施するとともに、一同期周期内で前記機能処理を繰り返し複数回連続実行した処理結果を生成する機能処理部と、
   前記同期周期に基づいて、前記機能処理部の処理結果を纏めて外部に出力させる出力制御部と、
   を備えることを特徴とする機能ユニット。
2. 外部から入力する信号に基づいて、割込み信号を生成し、他のユニットと同期する機能ユニットであって、
   前記割込み信号に基づいて、同期周期よりも短い制御周期で機能処理を実施するとともに、一同期周期内で前記機能処理を繰り返し複数回連続実行した処理結果を生成する機能処理部と、
   前記割込み信号に基づいて、前記機能処理部の処理結果を纏めて外部に出力させる出力制御部と、
   を備えることを特徴とする機能ユニット。
3. 外部から入力する信号に基づいて、他のユニットと同期する機能ユニットであって、
   同期周期よりも短い制御周期で機能処理を実施するとともに、一同期周期内で前記機能処理を繰り返し複数回連続実行した処理結果を生成する機能処理部と、
   前記同期周期に基づいて、前記機能処理部の処理対象が外部から纏めて入力される入力制御部と、
   を備えることを特徴とする機能ユニット。
4. 外部から入力する信号に基づいて、割込み信号を生成し、他のユニットと同期する機能ユニットであって、
   前記割込み信号に基づいて、同期周期よりも短い制御周期で機能処理を実施するとともに、一同期周期内で前記機能処理を繰り返し複数回連続実行した処理結果を生成する機能処理部と、
   前記割込み信号に基づいて、前記機能処理部の処理対象が外部から纏めて入力される入力制御部と、
   を備えることを特徴とする機能ユニット。
5. 前記機能処理部が、一同期周期内で前記機能処理を実施する実施回数を設定する設定機能部を備えることを特徴とする請求項１から請求項４のいずれか１項に記載の機能ユニット。
6. 前記同期周期をＴとし、前記制御周期をＴ１とし、前記実施回数をＮとすると、
   Ｔ＞Ｔ１×Ｎを満たすことを特徴とする請求項５に記載の機能ユニット。
7. 請求項１又は請求項２に記載の機能ユニットと、
   前記機能ユニットと同期するとともに、前記機能ユニットの前記出力制御部が纏めて外部に出力させた前記処理結果を処理する処理ユニットと、
   を備えることを特徴とする制御装置。
8. 請求項３又は請求項４に記載の機能ユニットと、
   前記機能ユニットと同期するとともに、前記入力制御部に前記処理対象を纏めて入力する処理ユニットと、
   を備えることを特徴とする制御装置。
9. 請求項１に記載の機能ユニットと、
   前記同期周期に基づいて、前記機能ユニットの前記出力制御部が纏めて外部に出力させた前記処理結果を処理する処理ユニットと、
   を備えることを特徴とする制御装置。
10. 請求項２に記載の機能ユニットと、
    前記割込み信号に基づいて、前記機能ユニットの前記出力制御部が纏めて外部に出力させた前記処理結果を処理する処理ユニットと、
    を備えることを特徴とする制御装置。
11. 請求項３に記載の機能ユニットと、
    前同期周期に基づいて、前記入力制御部に前記処理対象を纏めて入力する処理ユニットと、
    を備えることを特徴とする制御装置。
12. 請求項４に記載の機能ユニットと、
    前記割込み信号に基づいて、前記入力制御部に前記処理対象を纏めて入力する処理ユニットと、
    を備えることを特徴とする制御装置。

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