JP6596927B2 - 電子装置及び電子装置の製造方法 - Google Patents

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Description

本発明は、電子装置及び電子装置の製造方法に関する。
ＩＣ（Integrated Circuits）チップ、コンデンサ、フィルタといった電子部品を樹脂層内に埋設する技術が知られている。また、そのような電子部品が埋設された樹脂層上に、電子部品に電気的に接続される導体パターン、或いは、アンテナを含む導体パターンを設ける技術が知られている。
特開２００２−１００７２５号公報
電子部品が埋設された樹脂層上に、アンテナの放射素子を含む導体パターンを設けたモジュールを、回路基板上に実装する場合、例えば、その回路基板上に、モジュールの放射素子に対向して、反射素子が設けられる。その回路基板上に、更に別の電子素子を実装する場合、電子素子は、反射素子の領域には実装できないため、回路基板上のモジュールの外側に、電子素子の実装領域が確保される。
しかし、このようにモジュールと共に実装する電子素子の領域を回路基板上に確保すると、回路基板の面積は増大する。回路基板の面積の増大を抑えるために、モジュールに近付けて電子素子を実装すると、モジュールのアンテナからの放射を受けて、電子素子を含む回路内にノイズが生じる可能性がある。
本発明の一観点によれば、第１面を有する第１樹脂層と、第１端子を有し、前記第１樹脂層内に埋設され、前記第１面内に前記第１端子が露出する電子部品と、前記第１樹脂層の前記第１面とは反対の第２面上に配設されたアンテナの反射素子と、前記反射素子上に配設された絶縁層とを含む構造体と、第２端子を有する半導体素子と、第３面を有し、前記構造体及び前記半導体素子が埋設され、前記第３面内の一部に前記絶縁層の前記反射素子側とは反対の第４面が露出し、前記第３面内の他部に前記第２端子が露出する第２樹脂層と、前記第３面内の前記一部に露出する前記絶縁層の前記第４面上に配設されたアンテナの放射素子と、前記第３面上に配設され、前記放射素子と前記第２端子とを接続する第１導体部を有する第１配線層とを含む電子装置が提供される。
また、本発明の一観点によれば、第１面を有する第１樹脂層と、第１端子を有し、前記第１樹脂層内に埋設され、前記第１面内に前記第１端子が露出する電子部品と、前記第１樹脂層の前記第１面とは反対の第２面上に配設されたアンテナの反射素子と、前記反射素子上に配設された絶縁層とを含む構造体、及び第２端子を有する半導体素子を、第３面を有する第２樹脂層内に、前記第３面内の一部に前記絶縁層の前記反射素子側とは反対の第４面が露出し、前記第３面内の他部に前記第２端子が露出するように、埋設する工程と、前記第３面内の前記一部に露出する前記絶縁層の前記第４面上に、アンテナの放射素子を配設する工程と、前記第３面上に、前記放射素子と前記第２端子とを接続する第１導体部を有する第１配線層を配設する工程とを含む電子装置の製造方法が提供される。
開示の技術によれば、アンテナを備えた耐ノイズ性に優れる電子装置を、大型化を抑えて実現することが可能になる。
電子装置の一形態の説明図である。 チップ部品実装時の問題点の説明図である。 第１の実施の形態に係る電子装置の一例を示す図（その１）である。 第１の実施の形態に係る電子装置の一例を示す図（その２）である。 第１の実施の形態に係る電子装置で得られる効果の説明図である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その１）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その２）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その３）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その４）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その５）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その６）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その７）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その８）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その９）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その１０）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その１１）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その１２）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その１３）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その１４）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その１５）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その１６）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その１７）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その１８）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その１９）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その２０）である。 第１の実施の形態に係る電子装置の製造方法の一例を説明する図（その２１）である。 第２の実施の形態に係る電子装置の一例を示す図である。 第２の実施の形態に係る電子装置で得られる効果の説明図である。 第２の実施の形態に係る構造体の製造方法の一例を説明する図である。 第３の実施の形態に係る電子装置の一例を示す図（その１）である。 第３の実施の形態に係る電子装置の一例を示す図（その２）である。 第４の実施の形態に係る電子装置の一例を示す図である。
まず、電子装置の一形態について述べる。
図１は電子装置の一形態の説明図である。図１には、電子装置の一形態の要部断面を模式的に図示している。
図１に示す電子装置１００は、モジュール１２０（電子装置）、及びモジュール１２０が実装された回路基板１３０を含む。
モジュール１２０は、半導体チップ１２１（半導体素子）、半導体チップ１２１が埋設された樹脂層１２２、及び樹脂層１２２上に配設された配線層１２３を有する。
半導体チップ１２１は、端子１２１ａ及び端子１２１ｂを有する。半導体チップ１２１は、端子１２１ａ及び端子１２１ｂが露出するように、樹脂層１２２内に埋設される。このような半導体チップ１２１が樹脂層１２２内に埋設された構造は、例えば、モールド技術、ＷＬＰ（Wafer Level Packaging）技術等が用いられて形成される。
配線層１２３は、導体パターン１２３ａ、放射素子１２３ｂ及び絶縁層１２３ｃを含む。導体パターン１２３ａの一部及び放射素子１２３ｂは、絶縁層１２３ｃから露出する。配線層１２３は、例えば、フォトリソグラフィ技術、導体及び絶縁体の成膜技術、エッチング技術等が用いられて形成される。
配線層１２３の導体パターン１２３ａの一部は、半導体チップ１２１の端子１２１ａに電気的に接続される。配線層１２３の放射素子１２３ｂは、半導体チップ１２１の端子１２１ｂに電気的に接続され、アンテナとして機能する。半導体チップ１２１は、例えば、送信回路又は受信回路或いは送受信回路を内蔵する。半導体チップ１２１からの信号が、アンテナの放射素子１２３ｂを介して電子装置１００の外部に送信され、或いは、電子装置１００の外部からの信号が、アンテナの放射素子１２３ｂを介して半導体チップ１２１に受信される。
このような構成を有するモジュール１２０が、回路基板１３０上に実装され、配線層１２３の導体パターン１２３ａを通じて、回路基板１３０に電気的に接続される。
回路基板１３０には、例えば、プリント配線板が用いられる。回路基板１３０は、その表面１３０ａに設けられた導体パターン１３１ａを有する。導体パターン１３１ａは、回路基板１３０の内部に設けられた配線やスルーホール等の導体パターンに電気的に接続される。回路基板１３０には、表面１３０ａとは反対側の表面１３０ｂにも、導体パターン１３２ａが設けられてよい。回路基板１３０の表面１３０ａの導体パターン１３１ａと、モジュール１２０の配線層１２３の導体パターン１２３ａとが、半田１４０を用いて接合され、回路基板１３０とモジュール１２０とが、電気的に接続される。
回路基板１３０の表面１３０ａには、接合されるモジュール１２０の放射素子１２３ｂと対向する位置に、アンテナの反射素子１３１ｂが設けられる。
反射素子１３１ｂは、放射素子１２３ｂから反射素子１３１ｂ側に放射される信号を放射素子１２３ｂへと反射する機能を有する。また、反射素子１３１ｂは、放射素子１２３ｂから反射素子１３１ｂ側に放射される信号の、回路基板１３０の内部への入射、或いは、回路基板１３０の内部からの信号の、放射素子１２３ｂへの入射等を抑える機能を有する。
電子装置１００では、半導体チップ１２１と放射素子１２３ｂとの間の信号伝送線路内に半田接合部が含まれず、また、その信号伝送線路長を比較的短くすることができる。
例えば、半導体チップと放射素子との間を、半田接合部を含む信号伝送線路や、比較的長い信号伝送線路で接続する構成を採用した電子装置では、半田接合部でのインピーダンスミスマッチによる反射や、信号伝送線路における損失が生じ得る。このような反射や損失は、ミリ波（３０ＧＨｚ〜３００ＧＨｚ）やテラヘルツ波（３００ＧＨｚ〜３ＴＨｚ）といった超高周波領域になると、より生じ易くなる。そのため、電子装置内の高周波信号の処理部分には、半田接合部を有しない構造や、短い信号伝送線路を採用することが望ましいとされている。
上記電子装置１００では、半導体チップ１２１と放射素子１２３ｂとの間を、半田接合部を含まない、比較的短い信号伝送線路で接続する構成が採用されるため、高周波信号の伝送に伴う反射や損失を抑えることが可能になっている。
ところで、上記電子装置１００の回路基板１３０上には、更にチップ部品（電子部品）が実装され得る。例えば、モジュール１２０及び回路基板１３０が含まれる回路の安定化のために、その回路上にコンデンサ（バイパスコンデンサ）が実装され得る。このほか、回路基板１３０上には、抵抗、コイル等のチップ部品が実装され得る。しかし、このようなチップ部品を、モジュール１２０と共に回路基板１３０上に実装する際には、次の図２に示すような問題が生じる場合がある。
図２はチップ部品実装時の問題点の説明図である。図２（Ａ）及び図２（Ｂ）にはそれぞれ、電子装置の一形態の要部断面を模式的に図示している。
上記のように電子装置１００では、回路基板１３０上の、モジュール１２０の放射素子１２３ｂと対向する位置に、反射素子１３１ｂが設けられる。そのため、図２（Ａ）に示すように、回路基板１３０上の、反射素子１３１ｂの配設領域１３５には、チップ部品１５０を実装することができない。尚、図２（Ａ）では、説明の便宜上、チップ部品１５０を仮想的に点線で図示している。高利得アンテナでは、例えばその平面サイズが５ｃｍ角といったように、比較的大面積となるため、結果として、反射素子１３１ｂの配設領域１３５の面積も大きくなり、回路基板１３０上のチップ部品１５０を実装することができない領域の面積も大きくなる。
このように回路基板１３０上の反射素子１３１ｂの配設領域１３５には、チップ部品１５０を実装することができないため、図２（Ｂ）に示すように、回路基板１３０上のモジュール１２０の外側に、チップ部品１５０が実装される。しかしながら、このようにモジュール１２０の外側にチップ部品１５０を実装する場合には、少なくともチップ部品１５０の実装領域分、回路基板１３０の面積が増大し、電子装置の大型化を招く。
回路基板１３０の面積の増大を抑えるために、できるだけモジュール１２０の近傍にチップ部品１５０を実装すると、チップ部品１５０が、モジュール１２０の放射素子１２３ｂからの放射１６０の影響を受ける可能性がある。例えば、チップ部品１５０が放射素子１２３ｂからの放射１６０の一部１６１を受けると、モジュール１２０及び回路基板１３０並びにチップ部品１５０を用いて形成される回路内にノイズ１６２が生じる可能性がある。このようなノイズ１６２を回避するために、できるだけモジュール１２０の放射素子１２３ｂから遠ざけてチップ部品１５０を配置すると、結局、回路基板１３０の面積が増大し、電子装置の大型化を招いてしまう。
以上のような点に鑑み、ここでは以下に実施の形態として示すような技術を採用することにより、アンテナを備える電子装置の、大型化の抑制及び耐ノイズ性の向上を図る。
まず、第１の実施の形態について説明する。
図３及び図４は第１の実施の形態に係る電子装置の一例を示す図である。図３には、第１の実施の形態に係る電子装置の一例の要部平面を模式的に図示している。図４には、第１の実施の形態に係る電子装置の一例の要部断面（図３のＬ−Ｌ断面）を模式的に図示している。
図３及び図４に示す電子装置１は、モジュール２０（電子装置）、及びモジュール２０が実装される回路基板３０を含む。
モジュール２０は、図３及び図４に示すような構造体１０、及び半導体チップ２１（半導体素子）が、樹脂層２２に埋設されて一体化され、その構造体１０上に、アンテナの放射素子２３が設けられた構成を有する。
ここで、モジュール２０に設けられる構造体１０は、図４に示すように、樹脂層１１、チップ部品１２（電子部品）、アンテナの反射素子１３、絶縁層１４及び配線層１５を有する。
樹脂層１１には、エポキシ樹脂等の樹脂材料、所謂モールド樹脂が用いられる。樹脂層１１には、絶縁性或いは導電性のフィラーが含有されてもよい。このような樹脂層１１内に、少なくとも１つのチップ部品１２が埋設され、内蔵される。
チップ部品１２は、抵抗、コンデンサ、コイル等である。図４にはチップ部品１２として、３つのチップ部品１２ａ、チップ部品１２ｂ及びチップ部品１２ｃを例示するが、樹脂層１１に埋設されるチップ部品１２の個数はこの例に限定されるものではない。図４に示すように、チップ部品１２ａ、チップ部品１２ｂ及びチップ部品１２ｃは、各々の端子１２ａａ、端子１２ｂａ及び端子１２ｃａが樹脂層１１の一表面１１ａから露出するように、樹脂層１１内に埋設され、樹脂層１１で覆われる。
樹脂層１１の表面１１ａ上には、図４に示すように、絶縁層１５ｃと、この絶縁層１５ｃを貫通しチップ部品１２ａの端子１２ａａ、チップ部品１２ｂの端子１２ｂａ及びチップ部品１２ｃの端子１２ｃａに接続されるビア１５ａとを含む配線層１５が設けられる。
反射素子１３は、図４に示すように、樹脂層１１の、チップ部品１２ａの端子１２ａａ、チップ部品１２ｂの端子１２ｂａ及びチップ部品１２ｃの端子１２ｃａが露出する表面１１ａとは反対の表面１１ｂ上に、設けられる。反射素子１３は、例えば、樹脂層１１の表面１１ｂの全体を覆うように、表面１１ｂ上に設けられる。反射素子１３には、導体が用いられる。導体としては、例えば、銅（Ｃｕ）等の金属材料が用いられる。
絶縁層１４は、図４に示すように、反射素子１３上に設けられる。絶縁層１４は、例えば、反射素子１３の表面の全体を覆うように、反射素子１３上に設けられる。絶縁層１４により、アンテナの放射素子２３と反射素子１３とが一定の間隔（絶縁層１４の厚さ分の間隔）で位置するように配置される。
絶縁層１４には、例えば、樹脂材料が用いられる。絶縁層１４の樹脂材料は、例えば、アンテナの放射素子２３を通じて送信或いは受信される信号に基づいて選択される。例えば、放射素子２３を通じてミリ波やテラヘルツ波といった高周波信号が送信或いは受信される場合、絶縁層１４の樹脂材料には、高周波で優れた特性（低誘電特性、高耐湿性、高耐熱性等）を示すものが用いられる。高周波で優れた特性を示す材料としては、例えば、ポリフェニレンエーテル系材料が挙げられる。
このように構造体１０は、チップ部品１２ａ、チップ部品１２ｂ及びチップ部品１２ｃの上方に、樹脂層１１（その一部）を介して、反射素子１３が積層され、更にその反射素子１３上に絶縁層１４が積層された構造を有する。
上記のような構成を有する構造体１０が、半導体チップ２１と共に樹脂層２２内に埋設される。
ここでは樹脂層２２内に埋設される１つの構造体１０を例示するが、樹脂層２２内には、構造体１０と同種又は異種の複数の構造体（例えば内蔵チップ部品が同じ又は異なる複数の構造体）が埋設されてもよい。また、ここでは樹脂層２２内に埋設される１つの半導体チップ２１を例示するが、樹脂層２２内には、半導体チップ２１と同種又は異種の複数の半導体チップが埋設されてもよい。
樹脂層２２の一表面２２ａには、図４に示すように、構造体１０の絶縁層１４、並びに、半導体チップ２１の端子２１ａ、端子２１ｂ及び端子２１ｃが露出する。樹脂層２２の表面２２ａから露出する絶縁層１４上に、図３及び図４に示すように、アンテナの放射素子２３が設けられる。絶縁層１４上には、図３に示すような所定の平面形状の放射素子２３、例えば、パッチアンテナのような平面形状の放射素子２３が設けられる。放射素子２３の平面形状は、例えば、放射素子２３を通じて送信或いは受信される信号に基づいて、設定される。
モジュール２０は、図３及び図４に示すように、その表面２２ａに設けられた配線層２４、その表面２２ａとは反対の表面２２ｂに設けられた配線層２５、及び、樹脂層２２を貫通する少なくとも１つの貫通ビア２６を有する。これらのうち、図３には、配線層２４及び３つの貫通ビア２６が図示されている。
配線層２４には、樹脂層２２の表面２２ａから露出する絶縁層１４上に設けられた放射素子２３と、樹脂層２２の表面２２ａから露出する半導体チップ２１の端子２１ａとを電気的に接続する導体パターン２４ａが含まれる。
導体パターン２４ａは、樹脂層２２の表面２２ａ上に設けられた絶縁層２４ｄを貫通し半導体チップ２１の端子２１ａに接続されるビア２４ａ１と、絶縁層２４ｄ上に設けられビア２４ａ１に接続される配線２４ａ２とを含む。導体パターン２４ａのビア２４ａ１が接続される半導体チップ２１の端子２１ａは、半導体チップ２１に内蔵される送信回路又は受信回路或いは送受信回路に電気的に接続される。ビア２４ａ１に接続される配線２４ａ２は、例えば、絶縁層１４上の放射素子２３と連続して設けられる。半導体チップ２１の送信回路又は受信回路或いは送受信回路が、端子２１ａ並びに導体パターン２４ａのビア２４ａ１及び配線２４ａ２を通じて、放射素子２３と電気的に接続される。
配線層２４には更に、樹脂層２２の表面２２ａから露出する半導体チップ２１の端子２１ｂに電気的に接続された導体パターン２４ｂが含まれる（図３）。
導体パターン２４ｂは、樹脂層２２上の絶縁層２４ｄを貫通し半導体チップ２１の端子２１ｂに接続されるビア２４ｂ１と、絶縁層２４ｄ上に設けられビア２４ｂ１に接続される配線２４ｂ２と、絶縁層１４を貫通し反射素子１３に接続されるビア２４ｂ３とを含む。導体パターン２４ｂのビア２４ｂ１が接続される半導体チップ２１の端子２１ｂは、半導体チップ２１内のグランド（ＧＮＤ）電位とされる導体パターンに電気的に接続される。このようなＧＮＤ電位とされる端子２１ｂに、導体パターン２４ｂのビア２４ｂ１、配線２４ｂ２及びビア２４ｂ３を通じて、反射素子１３が電気的に接続される。
絶縁層２４ｄ上には、例えば図３に示すように、平面視で、放射素子２３に電気的に接続される導体パターン２４ａの配線２４ａ２を挟むように、ＧＮＤ電位とされる一対の導体パターン２４ｂの配線２４ｂ２が設けられる。
配線層２４には更に、樹脂層２２を貫通し表面２２ａから露出する貫通ビア２６の一端と、樹脂層２２の表面２２ａから露出する半導体チップ２１の端子２１ｃとを電気的に接続する導体パターン２４ｃが含まれる。
導体パターン２４ｃは、樹脂層２２上の絶縁層２４ｄを貫通し半導体チップ２１の端子２１ｃに接続されるビア２４ｃ１と、絶縁層２４ｄ上に設けられビア２４ｃ１に接続される配線２４ｃ２と、絶縁層２４ｄを貫通し貫通ビア２６に接続されるビア２４ｃ３とを含む。導体パターン２４ｃのビア２４ｃ１が接続される半導体チップ２１の端子２１ｃは、半導体チップ２１内の信号線或いはＧＮＤ電位や電源電位とされる導体パターンに電気的に接続される。このような端子２１ｃに、導体パターン２４ｃのビア２４ｃ１、配線２４ｃ２及びビア２４ｃ３を通じて、貫通ビア２６が電気的に接続される。
反対側の配線層２５には、樹脂層２２の表面２２ｂから露出する貫通ビア２６の他端、チップ部品１２ａの端子１２ａａ、チップ部品１２ｂの端子１２ｂａ及びチップ部品１２ｃの端子１２ｃａに電気的に接続された導体パターン２５ａが含まれる。この例では、配線層２５に、貫通ビア２６と、構造体１０の配線層１５のビア１５ａとに接続された導体パターン２５ａが設けられる。導体パターン２５ａは、ビア２５ａ１と、ビア２５ａ１に接続される配線２５ａ２を含む。導体パターン２５ａのビア２５ａ１及び配線２５ａ２の所定の部位は、絶縁層２５ｃで覆われる。
上記のような構成を有するモジュール２０が、図３及び図４に示すように、回路基板３０上に実装される。回路基板３０には、例えば、プリント配線板が用いられる。また、回路基板３０には、シリコンインターポーザ等の中継基板が用いられてもよい。回路基板３０は、図４に示すように、その表面３０ａに設けられた導体パターン３１ａを有する。導体パターン３１ａは、回路基板３０の内部に設けられる配線やスルーホール等の導体パターンに電気的に接続される。回路基板３０には、表面３０ａとは反対の表面３０ｂにも、導体パターン３２ａが設けられてよい。
回路基板３０の表面３０ａの導体パターン３１ａと、モジュール２０の配線層２５の導体パターン２５ａとが、図４に示すように半田４０を用いて接合され、回路基板３０とモジュール２０とが、電気的に接続される。
ここでは回路基板３０上に実装される１つのモジュール２０を例示するが、回路基板３０上には、モジュール２０と同種又は異種の複数のモジュールが実装されてもよい。
図３及び図４に示すように、この第１の実施の形態に係る電子装置１では、チップ部品１２ａ，１２ｂ，１２ｃをモジュール２０（構造体１０の樹脂層１１）内に設ける。これにより、アンテナ付きモジュールが実装される回路基板上に更にコンデンサ等のチップ部品を実装するような場合（図２（Ｂ））に比べて、回路基板３０の面積の増大を抑えることが可能になる。即ち、電子装置１では、モジュール２０の外部の回路基板３０上にチップ部品１２ａ，１２ｂ，１２ｃの実装領域を確保することが不要になるため、少なくともチップ部品１２ａ，１２ｂ，１２ｃの実装領域分、回路基板３０の面積の増大を抑えることができる。
更に、この第１の実施の形態に係る電子装置１において、樹脂層１１内に配置されるチップ部品１２ａ，１２ｂ，１２ｃは、樹脂層１１上に配置される反射素子１３の、放射素子２３側とは反対の側に位置する。即ち、電子装置１では、チップ部品１２ａ，１２ｂ，１２ｃと、アンテナの放射素子２３との間に、反射素子１３（及び絶縁層１４）が介在される。
ここで、チップ部品１２ａ，１２ｂ，１２ｃと、アンテナの放射素子２３との間に、反射素子１３を介在させた配置とすることによる効果について述べる。
図５は第１の実施の形態に係る電子装置で得られる効果の説明図である。
電子装置１では、上記のような配置とすることで、図５に示すように、信号の送信時や受信時の放射素子２３からの放射３が、反射素子１３でシールドされる。これにより、放射３のチップ部品１２ａ，１２ｂ，１２ｃへの影響、即ち、放射３のチップ部品１２ａ，１２ｂ，１２ｃへの入射が、反射素子１３によって抑えられる。
第１の実施の形態に係る電子装置１によれば、上記のような配置を採用することで、半導体チップ２１、チップ部品１２ａ，１２ｂ，１２ｃ及び回路基板３０を用いて形成される回路内にノイズが生じるのを、効果的に抑えることができる。
以下、上記のような電子装置１の製造方法の一例について説明する。
図６〜図２６は第１の実施の形態に係る電子装置の製造方法の一例を説明する図である。図６〜図２６にはそれぞれ、各製造工程の要部断面を模式的に図示している。尚、図６〜図２６に示す各製造工程の要部断面は、図３のＬ−Ｌ断面位置に対応している。
まず、構造体１０の製造方法について、図６〜図１０を参照して説明する。
構造体１０の製造には、ＷＬＰ技術が用いられる。
例えば、図６に示すように、３つのチップ部品１２ａ、チップ部品１２ｂ及びチップ部品１２ｃを一組とする複数の組が、支持体上の所定の位置に配置され、樹脂層１１で封止されることで擬似ウェハ１０Ａが形成され、擬似ウェハ１０Ａと支持体とが分離される。擬似ウェハ１０Ａの、支持体から分離された表面（樹脂層１１の表面１１ａ）に、チップ部品１２ａの端子１２ａａ、チップ部品１２ｂの端子１２ｂａ及びチップ部品１２ｃの端子１２ｃａが露出する。
次いで、図７に示すように、擬似ウェハ１０Ａの、チップ部品１２ａの端子１２ａａ、チップ部品１２ｂの端子１２ｂａ及びチップ部品１２ｃの端子１２ｃａが露出する面とは反対の表面（樹脂層１１の表面１１ｂ）上に、反射素子１３が形成される。例えば、擬似ウェハ１０Ａの表面に、銅等の金属箔がラミネートされることで、反射素子１３が形成される。
次いで、図８に示すように、反射素子１３上に絶縁層１４が形成される。絶縁層１４は、反射素子１３と、後述する放射素子２３との間に介在される絶縁層であって、反射素子１３と放射素子２３とを一定の間隔で位置させるような厚さで、形成される。絶縁層１４には、例えば、ポリフェニレンエーテル系材料が用いられる。
次いで、図９に示すように、擬似ウェハ１０Ａの、樹脂層１１の表面１１ａ上に、配線層１５が形成される。配線層１５は、絶縁層１５ｃと、この絶縁層１５ｃを貫通しチップ部品１２ａの端子１２ａａ、チップ部品１２ｂの端子１２ｂａ及びチップ部品１２ｃの端子１２ｃａに接続されるビア１５ａとを含む。
配線層１５の形成では、まず、樹脂層１１の表面１１ａ上に、絶縁層１５ｃの材料として、感光性の絶縁材料、例えば感光性のフェノール材料が形成され、その露光及び現像により、各端子１２ａａ、端子１２ｂａ及び端子１２ｃａに通じる開口部１５ｃａが形成される。次いで、開口部１５ｃａが形成された絶縁層１５ｃ上に、シード層が形成され、絶縁層１５ｃの開口部１５ｃａに対応する開口部を有するレジストパターンが形成され、シード層を給電層に用いた電解めっきが行われる。この電解めっきの後、レジストパターンが除去され、その除去によって露出するシード層が除去されることで、絶縁層１５ｃの開口部１５ｃａ内にビア１５ａが形成される。
ここでは電解めっきによってビア１５ａを形成する場合を例示したが、ビア１５ａとして、銅や金（Ａｕ）のスタッドバンプを形成してもよい。
配線層１５の形成まで行った擬似ウェハ１０Ａは、図１０に示すように、例えばダイヤモンドブレード等が用いられて、所定の位置（図１０の鎖線位置）でダイシングされる。これにより、１枚の擬似ウェハ１０Ａから、図１０に示すような、個片化された複数の構造体１０（積層体）が得られる。
続いて、上記のような構造体１０を含むモジュール２０の製造方法について、図１１〜図２６を参照して説明する。モジュール２０の製造には、ＷＬＰ技術（所謂ＦＯ（Fun Out）−ＷＬＰ技術）が用いられる。
例えば、図１１に示すような、構造体１０及び半導体チップ２１、並びに貫通ビア２６となる導体ピン２６ａが準備される。準備された構造体１０、半導体チップ２１及び導体ピン２６ａの複数の組が、図１１に示すように、支持体５０上の所定の位置に配置される。構造体１０は、その絶縁層１４を支持体５０に対向させて配置される。半導体チップ２１は、その端子２１ａ、端子２１ｂ及び端子２１ｃ（図１１及び以降の図１２〜図２６には端子２１ａ及び端子２１ｃのみを図示）の配設面を支持体５０に対向させて配置される。導体ピン２６ａは、その一端面を支持体５０に対向させて配置される。
次いで、図１２に示すように、支持体５０上の構造体１０、半導体チップ２１及び導体ピン２６ａが、樹脂層２２で封止されて擬似ウェハ２０Ａが形成され、その擬似ウェハ２０Ａと支持体５０とが分離される。擬似ウェハ２０Ａの、支持体５０から分離された表面（樹脂層２２の表面２２ａ）に、構造体１０の絶縁層１４、並びに、半導体チップ２１の端子２１ａ、端子２１ｂ及び端子２１ｃ、更に導体ピン２６ａの一端面が露出する。
次いで、図１３に示すように、擬似ウェハ２０Ａに含まれる、構造体１０の配線層１５のビア１５ａ、及び導体ピン２６ａが露出するように、樹脂層２２（この例では樹脂層２２と導体ピン２６ａの一部）が研削される。樹脂層２２の研削には、例えばダイヤモンドホイールが用いられる。樹脂層２２の研削により、擬似ウェハ２０Ａの、支持体５０から分離された表面とは反対の表面（樹脂層２２の表面２２ｂ）に、構造体１０の配線層１５のビア１５ａ、及び導体ピン２６ａ（貫通ビア２６）の他端面が露出する擬似ウェハ２０Ａが得られる。
次いで、図１４に示すように、擬似ウェハ２０Ａの、半導体チップ２１（その端子２１ａ及び端子２１ｃ等）、並びに構造体１０の絶縁層１４が露出する、樹脂層２２の表面２２ａ上に、絶縁層２４ｄが形成される。例えば、樹脂層２２の表面２２ａ上に、感光性のフェノール系樹脂を厚さ１０μｍで塗布し、露光後、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を用いて現像し、２００℃〜２５０℃（例えば２００℃）で硬化（キュア）する。このような処理により、樹脂層２２の表面２２ａ上に絶縁層２４ｄが形成される。絶縁層２４ｄには、半導体チップ２１の端子２１ａ、端子２１ｂ及び端子２１ｃ、貫通ビア２６、並びに絶縁層１４に通じる開口部２４ｄａが形成される。
絶縁層２４ｄの開口部２４ｄａは、上記図３及び図４並びに後述の、半導体チップ２１の端子２１ａに接続されるビア２４ａ１、端子２１ｂに接続されるビア２４ｂ１、及び、端子２１ｃに接続されるビア２４ｃ１を形成する領域に、それぞれ形成される。開口部２４ｄａは更に、上記図３及び図４並びに後述の、反射素子１３に接続されるビア２４ｂ３、及び、貫通ビア２６に接続されるビア２４ｃ３を形成する領域にも、それぞれ形成される。開口部２４ｄａは更に、上記図３及び図４並びに後述の、放射素子２３を形成する領域が含まれる領域にも、形成される。
所定の開口部２４ｄａを有する絶縁層２４ｄの形成後、図１５に示すように、擬似ウェハ２０Ａの、構造体１０の絶縁層１４を貫通し、反射素子１３に達する開口部１４ａが形成される。例えば、フォトリソグラフィ技術とエッチング技術が用いられ、反射素子１３に接続されるビア２４ｂ３を形成する領域の絶縁層１４が除去され、反射素子１３に達する開口部１４ａが形成される。尚、図１５では便宜上、絶縁層１４に形成される開口部１４ａを点線で図示している。
次いで、図１６に示すように、絶縁層２４ｄ上に、シード層６０が形成される。シード層６０は、絶縁層２４ｄの上面、並びに、半導体チップ２１の端子２１ａ、端子２１ｂ及び端子２１ｃ、更に貫通ビア２６、反射素子１３及び絶縁層１４に通じる開口部２４ｄａの内部に、連続して形成される。シード層６０は、例えば、スパッタリングにより、チタン（Ｔｉ）層を厚さ２０ｎｍで堆積し、更にそのチタン層上に銅層を厚さ１００ｎｍで堆積することで、形成される。
次いで、図１７に示すように、シード層６０上に、レジストパターン６１が形成される。例えば、レジスト材料を厚さ８μｍで塗布し、露光後、ＴＭＡＨにより現像することで、レジストパターン６１が形成される。レジストパターン６１には、上記図３及び図４並びに後述の、導体パターン２４ａ、導体パターン２４ｂ、導体パターン２４ｃ、及び放射素子２３を形成する領域に、開口部６１ａが形成される。
次いで、図１８に示すように、レジストパターン６１をマスクとし、シード層６０を給電層に用いた例えば銅の電解めっきにより、導体パターン２４ａ、導体パターン２４ｂ、導体パターン２４ｃ、及び放射素子２３が形成される。
この電解めっきにより、半導体チップ２１の端子２１ａに接続されるビア２４ａ１と、ビア２４ａ１に接続される配線２４ａ２とを含む導体パターン２４ａ、及び、その配線２４ａ２に連続する放射素子２３が形成される。
更に、この電解めっきにより、半導体チップ２１の端子２１ｂに接続されるビア２４ｂ１と、反射素子１３に接続されるビア２４ｂ３と、これらのビア２４ｂ１及びビア２４ｂ３に接続される配線２４ｂ２とを含む導体パターン２４ｂが形成される。尚、図１８では、導体パターン２４ｂのうち、反射素子１３に接続されるビア２４ｂ３のみを点線で図示している。
更に、この電解めっきにより、半導体チップ２１の端子２１ｃに接続されるビア２４ｃ１と、貫通ビア２６に接続されるビア２４ｃ３と、これらのビア２４ｃ１及びビア２４ｃ３に接続される配線２４ｃ２とを含む導体パターン２４ｃが形成される。
配線２４ａ２、配線２４ｂ２、配線２４ｃ２及び放射素子２３の厚さは、例えば５μｍとされる。
次いで、図１９に示すように、レジストパターン６１が除去され、その除去によって露出するシード層６０が除去される。レジストパターン６１は、例えば、アセトン等を用いて除去される。シード層６０は、チタン層と銅層の積層構造の場合、例えば、まず硫酸カリウム（Ｋ2ＳＯ4）を含むエッチング液を用いたウェットエッチングで銅層が除去され、次いで、四フッ化炭素（ＣＦ4）と酸素（Ｏ2）を含むエッチングガスを用いたドライエッチングでチタン層が除去される。これにより、半導体チップ２１に電気的に接続される各導体パターン２４ａ、導体パターン２４ｂ及び導体パターン２４ｃ、並びに放射素子２３が完成される。
図１４〜図１９の工程により、擬似ウェハ２０Ａの樹脂層２２の表面２２ａ上に、上記図３及び図４に示したような配線層２４が形成される。
次いで、図２０に示すように、擬似ウェハ２０Ａの、構造体１０の配線層１５が露出する、樹脂層２２の表面２２ｂ上に、絶縁層２５ｃ（上記図３に示した絶縁層２５ｃの一部）が形成される。例えば、樹脂層２２の表面２２ｂ上に、感光性のフェノール系樹脂を厚さ１０μｍで塗布し、露光後、ＴＭＡＨを用いて現像し、２００℃〜２５０℃（例えば２００℃）で硬化する。このような処理により、樹脂層２２の表面２２ｂ上に絶縁層２５ｃ（一部）が形成される。ここで形成される絶縁層２５ｃには、チップ部品１２ａの端子１２ａａ、チップ部品１２ｂの端子１２ｂａ及びチップ部品１２ｃの端子１２ｃａに接続されるビア１５ａ、並びに貫通ビア２６に通じる開口部２５ｃａが形成される。
次いで、図２１に示すように、絶縁層２５ｃ上に、シード層７０が形成される。シード層７０は、絶縁層２５ｃの上面、並びに開口部２５ｃａの内部に、連続して形成される。シード層７０は、例えば、スパッタリングにより、チタン層を厚さ２０ｎｍで堆積し、更にそのチタン層上に銅層を厚さ１００ｎｍで堆積することで、形成される。
次いで、図２２に示すように、シード層７０上に、レジストパターン７１が形成される。例えば、レジスト材料を厚さ８μｍで塗布し、露光後、ＴＭＡＨにより現像することで、レジストパターン７１が形成される。レジストパターン７１には、上記図４及び後述の、ビア２５ａ１とそれに接続される配線２５ａ２とを含む導体パターン２５ａを形成する領域に、開口部７１ａが形成される。
次いで、図２３に示すように、レジストパターン７１をマスクとし、シード層７０を給電層に用いた例えば銅の電解めっきにより、導体パターン２５ａが形成される。この電解めっきにより、構造体１０の配線層１５のビア１５ａ及び貫通ビア２６に接続されるビア２５ａ１と、ビア２５ａ１に接続される配線２５ａ２とを含む導体パターン２５ａが形成される。配線２５ａ２の厚さは、例えば５μｍとされる。
次いで、図２４に示すように、レジストパターン７１が除去され、その除去によって露出するシード層７０が除去される。レジストパターン７１は、例えば、アセトン等を用いて除去される。シード層７０は、チタン層と銅層の積層構造の場合、例えば、まず硫酸カリウムを含むエッチング液を用いたウェットエッチングで銅層が除去され、次いで、四フッ化炭素と酸素を含むエッチングガスを用いたドライエッチングでチタン層が除去される。これにより、各チップ部品１２ａ、チップ部品１２ｂ及びチップ部品１２ｃ、並びに貫通ビア２６にそれぞれ電気的に接続される導体パターン２５ａが完成される。
次いで、図２５に示すように、更に絶縁層２５ｃ（上記図３に示した絶縁層２５ｃの一部）が形成される。例えば、感光性のフェノール系樹脂を厚さ１０μｍで塗布し、露光後、ＴＭＡＨを用いて現像し、２００℃〜２５０℃（例えば２００℃）で硬化する。このような処理により、配線層２５の表層部の絶縁層２５ｃが形成される。ここで形成される絶縁層２５ｃには、導体パターン２５ａの、外部接続用のパッド部となる部位に通じる開口部２５ｃｂが形成される。
図２０〜図２５の工程により、擬似ウェハ２０Ａの樹脂層２２の表面２２ｂ上に、上記図４に示したような配線層２５が形成される。
以上の図１１〜図２５の工程により、構造体１０と半導体チップ２１が樹脂層２２で一体化され、一方の表面２２ａに配線層２４が形成され、他方の表面２２ｂに配線層２５が形成された擬似ウェハ２０Ａ（基板）が製造される。
この擬似ウェハ２０Ａは、図２６に示すように、例えばダイヤモンドブレード等が用いられ、所定の位置（図２６の鎖線位置）でダイシングされてよい。これにより、１枚の擬似ウェハ２０Ａから、図２６に示すような、個片化された複数のモジュール２０（集積体）が得られる。
モジュール２０の絶縁層２５ｃから露出する導体パターン２５ａのパッド部が、上記図４に示したように、回路基板３０の導体パターン３１ａと半田４０で接合される。これにより、上記図３及び図４に示したような、モジュール２０と回路基板３０とが電気的に接続された電子装置１が得られる。
尚、例えばモジュール２０の厚さを６００μｍ、アンテナ部（反射素子１３、絶縁層１４及び放射素子２３）の厚さを２００μｍとする場合であれば、モジュール２０には、配線層１５のビア１５ａも含めて４００μｍ程度までの高さのチップ部品１２ａ，１２ｂ，１２ｃが内蔵可能となる。
また、上記のようにモジュール２０の製造には、所謂ＦＯ−ＷＬＰ技術が採用される。このような技術を採用すると、チップ部品１２ａ，１２ｂ，１２ｃ間の間隔や、構造体１０と半導体チップ２１の間隔、半導体チップ２１と貫通ビア２６の間隔を狭めて電気接続を行うことができる。そのため、小型の構造体１０やモジュール２０、更には小型の電子装置１を得ることが可能になる。また、半導体チップ２１と放射素子２３とを繋ぐ導体パターン２４ａ（信号伝送線路）、半導体チップ２１と貫通ビア２６とを繋ぐ導体パターン２４ｃ、チップ部品１２ａ，１２ｂ，１２ｃに繋がる導体パターン２５ａの長大化を抑えることが可能になる。
次に、第２の実施の形態について説明する。
図２７は第２の実施の形態に係る電子装置の一例を示す図である。図２７には、第２の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
図２７に示す電子装置１ａは、構造体１０の側面に導体１６が設けられたモジュール２０ａを含む点で、上記第１の実施の形態に係る電子装置１と相違する。
導体１６は、例えば、構造体１０の樹脂層１１の側面、反射素子１３の側面、絶縁層１４の側面を覆うように設けられる。導体１６は、例えば、構造体１０の少なくとも一側面を覆うように設けられる。導体１６は、反射素子１３と電気的に接続される。導体１６には、例えば、金属材料が用いられる。導体１６に用いられる金属材料としては、例えば、ニッケル（Ｎｉ）が挙げられる。
図２８は第２の実施の形態に係る電子装置で得られる効果の説明図である。
図２８に示すように、この第２の実施の形態に係る電子装置１ａでは、半導体チップ２１と共に樹脂層２２内に設けられる構造体１０の側面に導体１６を設ける。
電子装置１ａでは、信号の送信時や受信時の放射素子２３からの放射３が、反射素子１３でシールドされ、チップ部品１２ａ，１２ｂ，１２ｃへの放射３の影響が抑えられる。
更に、電子装置１ａでは、放射素子２３や反射素子１３から構造体１０の側面に回り込む放射３ａが、導体１６でシールドされる。また、モジュール２０ａの周辺に他のモジュールが配置される場合、当該他のモジュールからの放射３ｂも、導体１６でシールドされる。構造体１０の側面の導体１６により、チップ部品１２ａ，１２ｂ，１２ｃへの放射３ａ，３ｂの影響が抑えられる。尚、上記のような回り込む放射３ａや外部からの放射３ｂのチップ部品１２ａ，１２ｂ，１２ｃへの影響を効果的に抑えるためには、導体１６を構造体１０の側面全体を覆うように設けておくことが好ましい。
第２の実施の形態に係る電子装置１ａによれば、半導体チップ２１、チップ部品１２ａ，１２ｂ，１２ｃ及び回路基板３０を用いて形成される回路内にノイズが生じるのを、一層効果的に抑えることができる。
上記のような導体１６は、例えば、次の図２９に示すような方法で、構造体１０の側面に形成することができる。
図２９は第２の実施の形態に係る構造体の製造方法の一例を説明する図である。図２９（Ａ）及び図２９（Ｂ）にはそれぞれ、各製造工程の要部断面を模式的に図示している。
まず、上記第１の実施の形態で述べた図６〜図１０の工程に従い、個片化された構造体１０が得られる。即ち、チップ部品１２ａ，１２ｂ，１２ｃ、それらを覆う樹脂層１１、樹脂層１１の表面１１ａの配線層１５、樹脂層１１の表面１１ｂの反射素子１３、及び反射素子１３上の絶縁層１４を含む擬似ウェハ１０Ａが形成され、ダイシングにより個片化される。
そして、例えば、図２９（Ａ）に示すように、個片化された構造体１０の、配線層１５上及び絶縁層１４上に、レジスト層８０が形成される。レジスト層８０の形成後、導体１６の材料の無電解めっき、例えばニッケルの無電解めっきによって、レジスト層８０から露出する構造体１０の側面に、導体１６が形成される。
導体１６の形成後、図２９（Ｂ）に示すように、レジスト層８０が除去される。例えば、アセトン等によってレジスト層８０が除去される。これにより、側面に導体１６が形成された構造体１０が得られる。
このようにして側面に導体１６が形成された構造体１０を用いて上記第１の実施の形態で述べた図１１〜図２６の例に従って各製造工程を実施することで、図２７に示すようなモジュール２０ａが得られる。また、得られたモジュール２０ａを、半田４０を用いて回路基板３０と接合することで、図２７に示すような、モジュール２０ａと回路基板３０とが電気的に接続された電子装置１ａが得られる。
次に、第３の実施の形態について説明する。
図３０及び図３１は第３の実施の形態に係る電子装置の一例を示す図である。図３０及び図３１にはそれぞれ、第３の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
図３０に示す電子装置１ｂは、例えば上記第１の実施の形態で述べたようなモジュール２０が、半導体装置９０ａ（基板）上に実装されている点で、上記第１の実施の形態に係る電子装置１と相違する。
半導体装置９０ａは、半導体チップ、若しくは回路基板（パッケージ基板）上に実装された半導体チップを含む半導体パッケージ、或いは、上記同様にＷＬＰ技術を用いて形成されるモジュール、擬似ＳｏＣ（System on a Chip）等である。例えば、モジュール２０に設けられる配線層２５の導体パターン２５ａのパッド部と、半導体装置９０ａのモジュール２０との対向面に設けられる導体パターン９１ａとが、半田９３によって接合される。これにより、モジュール２０と半導体装置９０ａとが、電気的に接続される。
このようにモジュール２０は、回路基板３０のほか、各種半導体装置９０ａ上に実装されてもよい。
また、モジュール２０と半導体装置９０ａの積層体は、図３１に示す電子装置１ｃのように、回路基板３０上に実装されてもよい。例えば、半導体装置９０ａに設けられた導体パターン９２ａと、回路基板３０の半導体装置９０ａとの対向面に設けられる導体パターン３１ａとが、半田９４によって接合される。これにより、モジュール２０と半導体装置９０ａの積層体と、回路基板３０とが、電気的に接続される。
ここでは、上記第１の実施の形態で述べたモジュール２０を例にした。このほか、上記第２の実施の形態で述べたモジュール２０ａについても同様に、半導体装置９０ａ上に実装したり、半導体装置９０ａとの積層体を回路基板３０上に実装したりすることが可能である。
次に、第４の実施の形態について説明する。
図３２は第４の実施の形態に係る電子装置の一例を示す図である。図３２には、第４の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
上記第１の実施の形態で述べた擬似ウェハ２０Ａ（図２５）は、ダイシングによる個片化前に、図３２に示すように、他の基板９０ｂと接合されてもよい。
基板９０ｂは、半導体チップが形成された半導体ウェハ、上記同様にＷＬＰ技術を用いて形成される擬似ウェハ、或いは回路基板等である。基板９０ｂには、例えば、接合される擬似ウェハ２０Ａ内のモジュール２０群に対応する位置に、半導体チップや擬似ＳｏＣのような半導体装置、回路基板等の要素群が含まれる。例えば、擬似ウェハ２０Ａに設けられる配線層２５の導体パターン２５ａのパッド部と、基板９０ｂの擬似ウェハ２０Ａとの対向面に設けられる導体パターン９１ｂとが、半田９５によって接合される。これにより、擬似ウェハ２０Ａと基板９０ｂとが電気的に接続される。
このように擬似ウェハ２０Ａは、そのダイシング前に、各種基板９０ｂと接合されてもよい。
擬似ウェハ２０Ａを基板９０ｂと接合した後、例えば、図３２に鎖線で示すような位置で、接合された擬似ウェハ２０Ａと基板９０ｂを一括でダイシングする。このようなダイシングにより、半導体装置や回路基板（ダイシング前の基板９０ｂに含まれている要素）の上にモジュール２０が実装された、個片化された各種電子装置が得られる。
ここでは、上記第１の実施の形態で述べたモジュール２０を含む擬似ウェハ２０Ａを例にした。このほか、上記第２の実施の形態で述べたモジュール２０ａを製造する過程のダイシング前の擬似ウェハについても同様に、他の基板９０ｂと接合したり、基板９０ｂとの接合後にダイシングしたりすることが可能である。
以上述べた第１〜第４の実施の形態によれば、アンテナを備えた耐ノイズ性に優れるモジュール２０，２０ａ、及びそのようなモジュール２０，２０ａを含む電子装置１，１ａ，１ｂ，１ｃを、大型化を抑えて実現することが可能になる。
上記のようなモジュール２０，２０ａ及び電子装置１，１ａ，１ｂ，１ｃは、例えば、高周波信号を利用する、高速通信装置、イメージング装置、材料や構造の分析装置、車載レーダ等に採用することが可能である。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１樹脂層と、前記第１樹脂層内に埋設された電子部品と、前記第１樹脂層上に配設されたアンテナの反射素子と、前記反射素子上に配設された絶縁層とを含む構造体と、
半導体素子と、
前記構造体及び前記半導体素子が埋設された第２樹脂層と、
前記絶縁層上に配設され、前記半導体素子に電気的に接続されたアンテナの放射素子と
を含むことを特徴とする電子装置。
（付記２） 前記構造体の側面に配設された導体を更に含むことを特徴とする付記１に記載の電子装置。
（付記３） 前記導体は、前記反射素子に電気的に接続されることを特徴とする付記２に記載の電子装置。
（付記４） 前記第１樹脂層の第１面から前記電子部品の第１端子が露出し、
前記第１樹脂層の、前記第１面とは反対の第２面上に、前記反射素子が配設されることを特徴とする付記１乃至３のいずれかに記載の電子装置。
（付記５） 前記第２樹脂層の第３面から前記絶縁層及び前記半導体素子の第２端子が露出し、
前記第３面上に、前記放射素子と前記第２端子とを電気的に接続する第１導体部を有する第１配線層が配設されることを特徴とする付記１乃至４のいずれかに記載の電子装置。
（付記６） 前記第２樹脂層を貫通する貫通ビアを更に含み、
前記第３面から前記半導体素子の第３端子が露出し、
前記第１配線層は、前記貫通ビアと前記第３端子とを電気的に接続する第２導体部を更に有することを特徴とする付記５に記載の電子装置。
（付記７） 前記第２樹脂層の、前記第３面とは反対の第４面上に配設され、前記電子部品及び前記半導体素子に電気的に接続された第２配線層を更に含むことを特徴とする付記５又は６に記載の電子装置。
（付記８） 前記第２樹脂層の前記第４面側に配設され、前記第２配線層に電気的に接続された基板を更に含むことを特徴とする付記７に記載の電子装置。
（付記９） 第１樹脂層と、前記第１樹脂層内に埋設された電子部品と、前記第１樹脂層上に配設されたアンテナの反射素子と、前記反射素子上に配設された絶縁層とを含む構造体、及び半導体素子を、第２樹脂層内に埋設する工程と、
前記絶縁層上に、前記半導体素子に電気的に接続されるアンテナの放射素子を配設する工程と
を含むことを特徴とする電子装置の製造方法。
（付記１０） 前記構造体を前記第２樹脂層内に埋設する工程前に、
前記電子部品を前記第１樹脂層内に埋設する工程と、
前記第１樹脂層上に前記反射素子を配設する工程と、
前記反射素子上に前記絶縁層を配設する工程と
を更に含むことを特徴とする付記９に記載の電子装置の製造方法。
（付記１１） 前記電子部品を前記第１樹脂層内に埋設する工程は、前記電子部品を、前記第１樹脂層の第１面から前記電子部品の第１端子を露出させて埋設する工程を含み、
前記第１樹脂層上に前記反射素子を配設する工程は、前記反射素子を、前記第１樹脂層の、前記第１面とは反対の第２面上に配設する工程を含むことを特徴とする付記１０に記載の電子装置の製造方法。
（付記１２） 前記構造体を前記第２樹脂層内に埋設する工程前に、前記構造体の側面に導体を配設する工程を更に含むことを特徴とする付記９乃至１１のいずれかに記載の電子装置の製造方法。
（付記１３） 前記構造体及び前記半導体素子を前記第２樹脂層内に埋設する工程は、前記構造体及び前記半導体素子を、前記第２樹脂層の第３面から前記絶縁層及び前記半導体素子の第２端子を露出させて埋設する工程を含み、
前記絶縁層上に前記放射素子を配設する工程は、前記第３面上に、前記放射素子と前記第２端子とを電気的に接続する第１導体部を有する第１配線層を配設する工程を含むことを特徴とする付記９乃至１２のいずれかに記載の電子装置の製造方法。
（付記１４） 前記構造体及び前記半導体素子を前記第２樹脂層内に埋設する工程は、前記第２樹脂層を貫通する貫通ビアを配設する工程を含み、
前記第１配線層は、前記第３面から露出する前記貫通ビアと前記半導体素子の第３端子とを電気的に接続する第２導体部を更に有することを特徴とする付記１３に記載の電子装置の製造方法。
（付記１５） 前記第２樹脂層の、前記第３面とは反対の第４面上に、前記電子部品及び前記半導体素子に電気的に接続される第２配線層を配設する工程を更に含むことを特徴とする付記１３又は１４に記載の電子装置の製造方法。
（付記１６） 第１樹脂層と、前記第１樹脂層内に埋設された電子部品と、前記第１樹脂層上に配設されたアンテナの反射素子と、前記反射素子上に配設された絶縁層とを含む構造体と、
半導体素子と、
前記構造体及び前記半導体素子が埋設された第２樹脂層と、
前記絶縁層上に配設され、前記半導体素子に電気的に接続されたアンテナの放射素子と、
前記第２樹脂層の、前記放射素子側とは反対の面上に配設され、前記電子部品及び前記半導体素子に電気的に接続された配線層と
を含むモジュールを、
前記配線層を用いて基板と電気的に接続する工程を含むことを特徴とする電子装置の製造方法。
１，１ａ，１ｂ，１ｃ，１００ 電子装置
３，３ａ，３ｂ，１６０ 放射
１０ 構造体
１０Ａ，２０Ａ 擬似ウェハ
１１，２２，１２２ 樹脂層
１１ａ，１１ｂ，２２ａ，２２ｂ，３０ａ，３０ｂ，１３０ａ，１３０ｂ 表面
１２，１２ａ，１２ｂ，１２ｃ，１５０ チップ部品
１２ａａ，１２ｂａ，１２ｃａ，２１ａ，２１ｂ，２１ｃ，１２１ａ，１２１ｂ 端子
１３，１３１ｂ 反射素子
１４，１５ｃ，２４ｄ，２５ｃ，１２３ｃ 絶縁層
１４ａ，１５ｃａ，２４ｄａ，２５ｃａ，２５ｃｂ，６１ａ，７１ａ 開口部
１５，２４，２５，１２３ 配線層
１５ａ，２４ａ１，２４ｂ１，２４ｂ３，２４ｃ１，２４ｃ３，２５ａ１ ビア
１６ 導体
２０，２０ａ，１２０ モジュール
２１，１２１ 半導体チップ
２３，１２３ｂ 放射素子
２４ａ２，２４ｂ２，２４ｃ２，２５ａ２ 配線
２４ａ，２４ｂ，２４ｃ，２５ａ，３１ａ，３２ａ，９１ａ，９１ｂ，９２ａ，１２３ａ，１３１ａ，１３２ａ 導体パターン
２６ 貫通ビア
２６ａ 導体ピン
３０，１３０ 回路基板
４０，９３，９４，９５，１４０ 半田
５０ 支持体
６０，７０ シード層
６１，７１ レジストパターン
８０ レジスト層
９０ａ 半導体装置
９０ｂ 基板
１３５ 配設領域
１６１ 放射の一部
１６２ ノイズ

Claims (6)

  1. 第１面を有する第１樹脂層と、第１端子を有し、前記第１樹脂層内に埋設され、前記第１面内に前記第１端子が露出する電子部品と、前記第１樹脂層の前記第１面とは反対の第２面上に配設されたアンテナの反射素子と、前記反射素子上に配設された絶縁層とを含む構造体と、
    第２端子を有する半導体素子と、
    第３面を有し、前記構造体及び前記半導体素子が埋設され、前記第３面内の一部に前記絶縁層の前記反射素子側とは反対の第４面が露出し、前記第３面内の他部に前記第２端子が露出する第２樹脂層と、
    前記第３面内の前記一部に露出する前記絶縁層の前記第４面上に配設されたアンテナの放射素子と、
    前記第３面上に配設され、前記放射素子と前記第２端子とを接続する第１導体部を有する第１配線層と
    を含むことを特徴とする電子装置。
  2. 前記構造体の側面に配設された導体を更に含むことを特徴とする請求項１に記載の電子装置。
  3. 前記第２樹脂層の、前記第３面とは反対の第５面上に配設され、前記電子部品及び前記半導体素子に電気的に接続された第２配線層を更に含むことを特徴とする請求項１又は２に記載の電子装置。
  4. 前記第２樹脂層の前記第５面側に配設され、前記第２配線層に電気的に接続された基板を更に含むことを特徴とする請求項３に記載の電子装置。
  5. 第１面を有する第１樹脂層と、第１端子を有し、前記第１樹脂層内に埋設され、前記第１面内に前記第１端子が露出する電子部品と、前記第１樹脂層の前記第１面とは反対の第２面上に配設されたアンテナの反射素子と、前記反射素子上に配設された絶縁層とを含む構造体、及び第２端子を有する半導体素子を、第３面を有する第２樹脂層内に、前記第３面内の一部に前記絶縁層の前記反射素子側とは反対の第４面が露出し、前記第３面内の他部に前記第２端子が露出するように、埋設する工程と、
    前記第３面内の前記一部に露出する前記絶縁層の前記第４面上に、アンテナの放射素子を配設する工程と、
    前記第３面上に、前記放射素子と前記第２端子とを接続する第１導体部を有する第１配線層を配設する工程と
    を含むことを特徴とする電子装置の製造方法。
  6. 前記構造体を前記第２樹脂層内に埋設する工程前に、前記構造体の側面に導体を配設する工程を更に含むことを特徴とする請求項５に記載の電子装置の製造方法。
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