JP6594652B2 - Dsdデコーダ、オーディオシステム - Google Patents
Dsdデコーダ、オーディオシステム Download PDFInfo
- Publication number
- JP6594652B2 JP6594652B2 JP2015094312A JP2015094312A JP6594652B2 JP 6594652 B2 JP6594652 B2 JP 6594652B2 JP 2015094312 A JP2015094312 A JP 2015094312A JP 2015094312 A JP2015094312 A JP 2015094312A JP 6594652 B2 JP6594652 B2 JP 6594652B2
- Authority
- JP
- Japan
- Prior art keywords
- word
- mode
- dsd
- decoder
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/00007—Time or data compression or expansion
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/00007—Time or data compression or expansion
- G11B2020/00014—Time or data compression or expansion the compressed signal being an audio signal
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computational Linguistics (AREA)
- Health & Medical Sciences (AREA)
- Audiology, Speech & Language Pathology (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
ビットの並び替えを、プロセッサによるソフトウェア処理にゆだねると、プロセッサの演算負荷が増えるため、プロセッサの動作周波数が高くなり、消費電力が大きくなるという問題がある。この態様によれば、DMAコントローラに、ビットの並び替え機能を実装することにより、プロセッサの負荷を減らし、動作周波数を下げ、消費電力を低減できる。
この態様によれば、パラレルシリアル変換器にビットの並び替え機能を実装することにより、プロセッサの負荷を減らし、動作周波数を下げ、消費電力を低減できる。
インタフェース回路が、デコーダにおける処理進捗に応じてコンピュータからのデータの伝送速度を調節することで、オーバーフローやアンダーフローを防止し、音質をさらに改善できる。
たとえば後段のP/S変換器208が、1ワードに含まれる複数のビットを、MSBファーストのビットストリーム形式で出力するよう構成されてもよい。このときCPU204は、フラグがMSB(Most Significant Bit)ファーストを示すとき(つまり値が8)、DMAコントローラ206を第1モードで動作させ、そのフラグがLSB(Least Significant Bit)ファーストを示すとき(つまり値が1)、DMAコントローラ206を第2モードで動作させる。
たとえばDMAコントローラ206が1ワードをそのまま出力するよう構成されてもよい。このときCPU204は、フラグがMSB(Most Significant Bit)ファーストを示すとき(つまり値が8)、P/S変換器208を第1モードで動作させ、フラグがLSB(Least Significant Bit)ファーストを示すとき(つまり値が1)、P/S変換器208を第2モードで動作させる。
図2に示すように、本実施の形態においては、D/Aコンバータ300からデコーダ200に、シリアル伝送用のクロック信号が供給される。このクロック信号は、PLL回路304が発生するクロック信号CLK2であり、DSDCLKそのものであってもよいし、DSDCLKの元となるマスタークロックであってもよい。DSDデコーダ200のP/S変換器208は、D/Aコンバータ300からのクロック信号(DSDCLK)と同期して、パラレルシリアル変換を行い、デコードされたDSDデータを出力する。D/Aコンバータ300側において、D/A変換部302は、D/Aコンバータ300において生成されたクロック信号CLK2、すなわちDSDCLKを利用して、DSDデコーダ200からのビットストリームの各ビットをラッチする。
実施の形態では、サイレントパターン発生器220をCPU204とそれが実行するプログラムの組み合わせによりソフトウェア的に実装したが、サイレントパターン発生器220の一部あるいは全部をハードウェアで実装してもよい。たとえばサイレントパターンはソフトウェア的に設定され、CPU204が、ソフトウェアプログラムにもとづいてサイレントパターン発生器220のハードウェアが発生すべきサイレントパターンを制御してもよい。この変形例においても実施の形態と同様の効果を得ることができる。
図2において、フリップフロップ301が、クロック信号DSDCLKを用いてオーディオデータS2をラッチしたが本発明はそれには限定されない。図9は、第2変形例に係るオーディオ再生システム100aの一部のブロック図である。
Claims (20)
- DSD(Direct Stream Digital)データのデコーダであって、
前記DSDデータを格納するメモリと、
プロセッサと、
前記プロセッサからの命令にもとづいて、前記メモリから前記DSDデータを1ワードずつ読み出すDMA(Direct Memory Access)コントローラと、
前記DMAコントローラが読み出した前記1ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
無音期間において、複数のサイレントパターンを時分割で選択的に出力するサイレントパターン発生器であって、前記複数のサイレントパターンはそれぞれ、50%のマーク率を有し、値の異なるビット列である、サイレントパターン発生器と、
を備え、
前記DMAコントローラは、(i)前記1ワードをそのまま出力する第1モードと、(ii)前記1ワードに含まれるビットの並び順を反転して出力する第2モードと、が切りかえ可能に構成され、
前記パラレルシリアル変換器は、前記1ワードに含まれる複数のビットを、MSBファーストのビットストリーム形式で出力し、
前記プロセッサは、前記DSDデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがMSB(Most Significant Bit)ファーストを示すとき、前記DMAコントローラを前記第1モードで動作させ、前記フラグがLSB(Least Significant Bit)ファーストを示すとき、前記DMAコントローラを前記第2モードで動作させることを特徴とするデコーダ。 - DSD(Direct Stream Digital)データのデコーダであって、
前記DSDデータを格納するメモリと、
プロセッサと、
前記プロセッサからの命令にもとづいて、前記メモリから前記DSDデータを1ワードずつ読み出すDMA(Direct Memory Access)コントローラと、
前記DMAコントローラが読み出した前記1ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
無音期間において、複数のサイレントパターンを時分割で選択的に出力するサイレントパターン発生器であって、前記複数のサイレントパターンはそれぞれ、50%のマーク率を有し、値の異なるビット列である、サイレントパターン発生器と、
を備え、
前記DMAコントローラは、(i)前記1ワードをそのまま出力する第1モードと、(ii)前記1ワードに含まれるビットの並び順を反転して出力する第2モードと、が切りかえ可能に構成され、
前記パラレルシリアル変換器は、前記1ワードに含まれる複数のビットを、LSBファーストのビットストリーム形式で出力し、
前記プロセッサは、前記DSDデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがMSB(Most Significant Bit)ファーストを示すとき、前記DMAコントローラを前記第2モードで動作させ、前記フラグがLSB(Least Significant Bit)ファーストを示すとき、前記DMAコントローラを前記第1モードで動作させることを特徴とするデコーダ。 - DSD(Direct Stream Digital)データのデコーダであって、
前記DSDデータを格納するメモリと、
プロセッサと、
前記プロセッサからの命令にもとづいて、前記メモリから前記DSDデータを1ワードずつ読み出すDMA(Direct Memory Access)コントローラと、
前記DMAコントローラが読み出した前記1ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
無音期間において、複数のサイレントパターンを時分割で選択的に出力するサイレントパターン発生器であって、前記複数のサイレントパターンはそれぞれ、50%のマーク率を有し、値の異なるビット列である、サイレントパターン発生器と、
を備え、
前記パラレルシリアル変換器は、(i)前記DMAコントローラから出力される前記1ワードをそのままシリアルのビット列に変換する第1モードと、(ii)前記1ワードに含まれる各ビットを入れ替えて、シリアルのビット列に変換する第2モードと、が切りかえ可能に構成され、
前記DMAコントローラは、前記1ワードをそのまま出力し、
前記プロセッサは、前記DSDデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがMSB(Most Significant Bit)ファーストを示すとき、前記パラレルシリアル変換器を前記第1モードで動作させ、前記フラグがLSB(Least Significant Bit)ファーストを示すとき、前記パラレルシリアル変換器を前記第2モードで動作させることを特徴とするデコーダ。 - DSD(Direct Stream Digital)データのデコーダであって、
前記DSDデータを格納するメモリと、
プロセッサと、
前記プロセッサからの命令にもとづいて、前記メモリから前記DSDデータを1ワードずつ読み出すDMA(Direct Memory Access)コントローラと、
前記DMAコントローラが読み出した前記1ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
無音期間において、複数のサイレントパターンを時分割で選択的に出力するサイレントパターン発生器であって、前記複数のサイレントパターンはそれぞれ、50%のマーク率を有し、値の異なるビット列である、サイレントパターン発生器と、
を備え、
前記パラレルシリアル変換器は、(i)前記DMAコントローラから出力される前記1ワードをそのままシリアルのビット列に変換する第1モードと、(ii)前記1ワードに含まれる各ビットを入れ替えて、シリアルのビット列に変換する第2モードと、が切りかえ可能に構成され、
前記DMAコントローラは、前記1ワードに含まれるビットの並び順を反転して出力し、
前記プロセッサは、前記DSDデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがMSB(Most Significant Bit)ファーストを示すとき、前記パラレルシリアル変換器を前記第2モードで動作させ、前記フラグがLSB(Least Significant Bit)ファーストを示すとき、前記パラレルシリアル変換器を前記第1モードで動作させることを特徴とするデコーダ。 - 前記サイレントパターンは、ソフトウェア的に設定可能であることを特徴とする請求項1から4のいずれかに記載のデコーダ。
- DSD(Direct Stream Digital)データのデコーダと、
前記デコーダから出力されるデコードされたDSDデータをアナログ信号に変換するD/Aコンバータと、
を備え、
前記デコーダは、
前記DSDデータを格納するメモリと、
プロセッサと、
前記プロセッサからの命令にもとづいて、前記メモリから前記DSDデータを1ワードずつ読み出すDMA(Direct Memory Access)コントローラと、
前記DMAコントローラが読み出した前記1ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
無音期間において、複数のサイレントパターンを時分割で選択的に出力するサイレントパターン発生器であって、前記複数のサイレントパターンはそれぞれ、50%のマーク率を有し、値の異なるビット列である、サイレントパターン発生器と、
を備え、
前記D/Aコンバータから前記デコーダに、シリアル伝送用のクロック信号を供給し、
前記デコーダの前記パラレルシリアル変換器は、前記クロック信号と同期して前記デコードされたDSDデータを出力することを特徴とするオーディオシステム。 - DSD(Direct Stream Digital)データのデコーダであって、
前記DSDデータを格納するメモリと、
プロセッサと、
前記プロセッサからの命令にもとづいて、前記メモリから前記DSDデータを1ワードずつ読み出すDMA(Direct Memory Access)コントローラと、
前記DMAコントローラが読み出した前記1ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
無音期間において、50%のマーク率を有し、外部から設定された値を有するビット列であるサイレントパターンを生成するサイレントパターン発生器と、
を備え、
前記DMAコントローラは、(i)前記1ワードをそのまま出力する第1モードと、(ii)前記1ワードに含まれるビットの並び順を反転して出力する第2モードと、が切りかえ可能に構成され、
前記パラレルシリアル変換器は、前記1ワードに含まれる複数のビットを、MSBファーストのビットストリーム形式で出力し、
前記プロセッサは、前記DSDデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがMSB(Most Significant Bit)ファーストを示すとき、前記DMAコントローラを前記第1モードで動作させ、前記フラグがLSB(Least Significant Bit)ファーストを示すとき、前記DMAコントローラを前記第2モードで動作させることを特徴とするデコーダ。 - DSD(Direct Stream Digital)データのデコーダであって、
前記DSDデータを格納するメモリと、
プロセッサと、
前記プロセッサからの命令にもとづいて、前記メモリから前記DSDデータを1ワードずつ読み出すDMA(Direct Memory Access)コントローラと、
前記DMAコントローラが読み出した前記1ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
無音期間において、50%のマーク率を有し、外部から設定された値を有するビット列であるサイレントパターンを生成するサイレントパターン発生器と、
を備え、
前記DMAコントローラは、(i)前記1ワードをそのまま出力する第1モードと、(ii)前記1ワードに含まれるビットの並び順を反転して出力する第2モードと、が切りかえ可能に構成され、
前記パラレルシリアル変換器は、前記1ワードに含まれる複数のビットを、LSBファーストのビットストリーム形式で出力し、
前記プロセッサは、前記DSDデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがMSB(Most Significant Bit)ファーストを示すとき、前記DMAコントローラを前記第2モードで動作させ、前記フラグがLSB(Least Significant Bit)ファーストを示すとき、前記DMAコントローラを前記第1モードで動作させることを特徴とするデコーダ。 - DSD(Direct Stream Digital)データのデコーダであって、
前記DSDデータを格納するメモリと、
プロセッサと、
前記プロセッサからの命令にもとづいて、前記メモリから前記DSDデータを1ワードずつ読み出すDMA(Direct Memory Access)コントローラと、
前記DMAコントローラが読み出した前記1ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
無音期間において、50%のマーク率を有し、外部から設定された値を有するビット列であるサイレントパターンを生成するサイレントパターン発生器と、
を備え、
前記パラレルシリアル変換器は、(i)前記DMAコントローラから出力される前記1ワードをそのままシリアルのビット列に変換する第1モードと、(ii)前記1ワードに含まれる各ビットを入れ替えて、シリアルのビット列に変換する第2モードと、が切りかえ可能に構成され、
前記DMAコントローラは、前記1ワードをそのまま出力し、
前記プロセッサは、前記DSDデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがMSB(Most Significant Bit)ファーストを示すとき、前記パラレルシリアル変換器を前記第1モードで動作させ、前記フラグがLSB(Least Significant Bit)ファーストを示すとき、前記パラレルシリアル変換器を前記第2モードで動作させることを特徴とするデコーダ。 - DSD(Direct Stream Digital)データのデコーダであって、
前記DSDデータを格納するメモリと、
プロセッサと、
前記プロセッサからの命令にもとづいて、前記メモリから前記DSDデータを1ワードずつ読み出すDMA(Direct Memory Access)コントローラと、
前記DMAコントローラが読み出した前記1ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
無音期間において、50%のマーク率を有し、外部から設定された値を有するビット列であるサイレントパターンを生成するサイレントパターン発生器と、
を備え、
前記パラレルシリアル変換器は、(i)前記DMAコントローラから出力される前記1ワードをそのままシリアルのビット列に変換する第1モードと、(ii)前記1ワードに含まれる各ビットを入れ替えて、シリアルのビット列に変換する第2モードと、が切りかえ可能に構成され、
前記DMAコントローラは、前記1ワードに含まれるビットの並び順を反転して出力し、
前記プロセッサは、前記DSDデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがMSB(Most Significant Bit)ファーストを示すとき、前記パラレルシリアル変換器を前記第2モードで動作させ、前記フラグがLSB(Least Significant Bit)ファーストを示すとき、前記パラレルシリアル変換器を前記第1モードで動作させることを特徴とするデコーダ。 - DSD(Direct Stream Digital)データのデコーダと、
前記デコーダから出力されるデコードされたDSDデータをアナログ信号に変換するD/Aコンバータと、
を備え、
前記デコーダは、
前記DSDデータを格納するメモリと、
プロセッサと、
前記プロセッサからの命令にもとづいて、前記メモリから前記DSDデータを1ワードずつ読み出すDMA(Direct Memory Access)コントローラと、
前記DMAコントローラが読み出した前記1ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
無音期間において、50%のマーク率を有し、外部から設定された値を有するビット列であるサイレントパターンを生成するサイレントパターン発生器と、
を備え、
前記D/Aコンバータから前記デコーダに、シリアル伝送用のクロック信号を供給し、
前記デコーダの前記パラレルシリアル変換器は、前記クロック信号と同期して前記デコードされたDSDデータを出力することを特徴とするオーディオシステム。 - 請求項1から4,7から10のいずれかに記載のデコーダと、
前記デコーダから出力されるデコードされたDSDデータをアナログ信号に変換するD/Aコンバータと、
を備え、
前記D/Aコンバータから前記デコーダに、シリアル伝送用のクロック信号を供給し、
前記デコーダの前記パラレルシリアル変換器は、前記クロック信号と同期して前記デコードされたDSDデータを出力することを特徴とするオーディオシステム。 - DSDフォーマットのオーディオファイルを格納するストレージをさらに備え、
前記デコーダは、前記ストレージからの前記DSDデータを受信し、前記メモリに格納するインタフェース回路を含むことを特徴とする請求項6,11,12のいずれかに記載のオーディオシステム。 - 前記ストレージは、コンピュータに内蔵され、
前記インタフェース回路は、前記コンピュータに、前記DSDデータの送出速度を指示するデータを出力することを特徴とする請求項13に記載のオーディオシステム。 - DSD(Direct Stream Digital)データのデコーダであって、
前記DSDデータを格納するメモリと、
プロセッサと、
前記プロセッサからの命令にもとづいて、前記メモリから前記DSDデータを1ワードずつ読み出すDMA(Direct Memory Access)コントローラと、
前記DMAコントローラが読み出した前記1ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
を備え、
前記DMAコントローラは、(i)前記1ワードをそのまま出力する第1モードと、(ii)前記1ワードに含まれるビットの並び順を反転して出力する第2モードと、が切りかえ可能に構成され、
前記プロセッサは、前記DSDデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグに応じて、前記DMAコントローラのモードを設定することを特徴とするデコーダ。 - 前記パラレルシリアル変換器は、前記1ワードに含まれる複数のビットを、MSBファーストのビットストリーム形式で出力し、
前記プロセッサは、前記フラグがMSB(Most Significant Bit)ファーストを示すとき、前記DMAコントローラを前記第1モードで動作させ、前記フラグがLSB(Least Significant Bit)ファーストを示すとき、前記DMAコントローラを前記第2モードで動作させることを特徴とする請求項15に記載のデコーダ。 - 前記パラレルシリアル変換器は、前記1ワードに含まれる複数のビットを、LSBファーストのビットストリーム形式で出力し、
前記プロセッサは、前記フラグがMSB(Most Significant Bit)ファーストを示すとき、前記DMAコントローラを前記第2モードで動作させ、前記フラグがLSB(Least Significant Bit)ファーストを示すとき、前記DMAコントローラを前記第1モードで動作させることを特徴とする請求項15に記載のデコーダ。 - DSD(Direct Stream Digital)データのデコーダであって、
前記DSDデータを格納するメモリと、
プロセッサと、
前記プロセッサからの命令にもとづいて、前記メモリから前記DSDデータを1ワードずつ読み出すDMA(Direct Memory Access)コントローラと、
前記DMAコントローラが読み出した前記1ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
を備え、
前記パラレルシリアル変換器は、(i)前記DMAコントローラから出力される前記1ワードをそのままシリアルのビット列に変換する第1モードと、(ii)前記1ワードに含まれる各ビットを入れ替えて、シリアルのビット列に変換する第2モードと、が切りかえ可能に構成され、
前記プロセッサは、前記DSDデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグに応じて、前記パラレルシリアル変換器のモードを設定することを特徴とするデコーダ。 - 前記DMAコントローラは、前記1ワードをそのまま出力し、
前記プロセッサは、前記DSDデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがMSB(Most Significant Bit)ファーストを示すとき、前記パラレルシリアル変換器を前記第1モードで動作させ、前記フラグがLSB(Least Significant Bit)ファーストを示すとき、前記パラレルシリアル変換器を前記第2モードで動作させることを特徴とする請求項18に記載のデコーダ。 - 前記DMAコントローラは、前記1ワードに含まれるビットの並び順を反転して出力し、
前記プロセッサは、前記DSDデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがMSB(Most Significant Bit)ファーストを示すとき、前記パラレルシリアル変換器を前記第2モードで動作させ、前記フラグがLSB(Least Significant Bit)ファーストを示すとき、前記パラレルシリアル変換器を前記第1モードで動作させることを特徴とする請求項18に記載のデコーダ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015094312A JP6594652B2 (ja) | 2015-05-01 | 2015-05-01 | Dsdデコーダ、オーディオシステム |
US15/133,770 US10020018B2 (en) | 2015-05-01 | 2016-04-20 | DSD decoder and audio system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015094312A JP6594652B2 (ja) | 2015-05-01 | 2015-05-01 | Dsdデコーダ、オーディオシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016212192A JP2016212192A (ja) | 2016-12-15 |
JP6594652B2 true JP6594652B2 (ja) | 2019-10-23 |
Family
ID=57205218
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015094312A Active JP6594652B2 (ja) | 2015-05-01 | 2015-05-01 | Dsdデコーダ、オーディオシステム |
Country Status (2)
Country | Link |
---|---|
US (1) | US10020018B2 (ja) |
JP (1) | JP6594652B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180120560A (ko) * | 2016-02-25 | 2018-11-06 | 파나소닉 인텔렉츄얼 프로퍼티 코포레이션 오브 아메리카 | 신호 복호 방법, 신호 복호 장치 및 프로그램 |
US10424311B2 (en) * | 2017-01-30 | 2019-09-24 | Cirrus Logic, Inc. | Auto-mute audio processing |
US10522155B2 (en) | 2017-02-21 | 2019-12-31 | Cirrus Logic, Inc. | Pulse code modulation (PCM) data-marking |
CN107507617B (zh) * | 2017-08-15 | 2022-04-22 | 深圳山灵数码科技发展有限公司 | 一种实现dsd音频硬解的***及方法 |
TWI695313B (zh) * | 2019-02-15 | 2020-06-01 | 矽統科技股份有限公司 | 音訊介面偵測裝置及方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4777591A (en) * | 1984-01-03 | 1988-10-11 | Texas Instruments Incorporated | Microprocessor with integrated CPU, RAM, timer, and bus arbiter for data communications systems |
JPH04173159A (ja) * | 1990-11-05 | 1992-06-19 | Nec Niigata Ltd | ビデオ・データ制御回路 |
JPH09198338A (ja) * | 1996-01-16 | 1997-07-31 | Mitsubishi Electric Corp | ダイレクト・メモリ・アクセス・コントローラ |
JP3912389B2 (ja) * | 2004-03-24 | 2007-05-09 | ソニー株式会社 | ディジタル信号処理装置及びディジタル信号処理方法 |
JP2006014079A (ja) * | 2004-06-28 | 2006-01-12 | Sony Corp | ディジタル信号処理装置及びディジタル信号処理方法 |
JP2006079742A (ja) | 2004-09-10 | 2006-03-23 | Sony Corp | 情報処理装置および方法、並びにプログラム |
JP2007187941A (ja) * | 2006-01-16 | 2007-07-26 | Sony Corp | データの変換方法およびクライアント・サーバシステム |
JP4343923B2 (ja) * | 2006-06-02 | 2009-10-14 | 富士通株式会社 | Dma回路およびデータ転送方法 |
JP4789777B2 (ja) * | 2006-11-07 | 2011-10-12 | 株式会社ソニー・コンピュータエンタテインメント | タスクの分配方法および情報処理装置 |
US8438344B2 (en) * | 2010-03-12 | 2013-05-07 | Texas Instruments Incorporated | Low overhead and timing improved architecture for performing error checking and correction for memories and buses in system-on-chips, and other circuits, systems and processes |
-
2015
- 2015-05-01 JP JP2015094312A patent/JP6594652B2/ja active Active
-
2016
- 2016-04-20 US US15/133,770 patent/US10020018B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US10020018B2 (en) | 2018-07-10 |
US20160322056A1 (en) | 2016-11-03 |
JP2016212192A (ja) | 2016-12-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6594652B2 (ja) | Dsdデコーダ、オーディオシステム | |
TWI476779B (zh) | 無關於在串列互連中的混合裝置類型而產生識別碼之系統、設備及方法 | |
JP2834388B2 (ja) | データパイプライン装置及びデータエンコーディング方法 | |
KR101166009B1 (ko) | 저전력 디시리얼라이저 및 디멀티플렉싱 방법 | |
US7339500B2 (en) | Encoding method and decoding method | |
CN108319441B (zh) | 音频播放的控制方法、装置、***、处理器及存储介质 | |
JP2004129258A (ja) | 集積回路装置 | |
JP4138031B2 (ja) | n−ビットソースワードから対応したm−ビットチャネルワードへの符号化装置、並びに、逆向きの復号化装置 | |
JP2009026047A (ja) | 動作周波数動的自動制御機能を有するオーディオプロセッサ | |
JP7371637B2 (ja) | 記録装置、記録方法、再生装置、再生方法、符号化装置、及び、復号装置 | |
TWI279712B (en) | Voice message encoding/decoding apparatus and its method | |
TW501057B (en) | Digital data reproducing apparatus and method, digital data transmitting apparatus and method, and storage media therefor | |
JP4011062B2 (ja) | 信号伝送方法 | |
JP4765964B2 (ja) | 符号化方法および符号化装置、並びに復号方法および復号装置 | |
JP4143907B2 (ja) | 情報処理装置および方法、並びにプログラム | |
JP3339336B2 (ja) | Dsv制御方法及びその装置 | |
JP4612139B2 (ja) | 入力回路及びその入力回路を利用する半導体装置 | |
JP2007200441A (ja) | 符号化装置、復号装置、信号処理装置、および記憶システム | |
JP2017525005A (ja) | 専用算術符号化命令 | |
JP2004325761A (ja) | 情報処理装置、情報処理方法 | |
JPS61145934A (ja) | ランレングスリミテツド符号の復号装置 | |
JP4656524B2 (ja) | デジタル信号処理装置 | |
JP2794719B2 (ja) | 符号変換装置 | |
JP5154375B2 (ja) | デジタル処理回路 | |
JP2001094431A (ja) | ビットストリーム調整装置およびビットストリーム調整方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180416 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190312 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190319 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190515 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190903 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190925 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6594652 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |