JP6594652B2 - Ｄｓｄデコーダ、オーディオシステム - Google Patents

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Description

本発明は、ＤＳＤ（Direct Stream Digital）データをデコードするデコーダに関する。
近年、オーディオ分野において、音源のハイレゾ化が進められており、高音質なオーディオデータの符号化方式として、ＤＳＤ方式が脚光を浴びている。ＤＳＤ方式は古くはＳＡＣＤ（Super Audio CD）に採用されていたものであるが、オーディオデータのネットワーク配信にも採用されていることから、その高音質再生システムが要求されている。
ＤＳＤ方式は、ＰＤＭ（パルス密度変調）の一種であり、オーディオ波形が１ビットのパルス密度変調されたビットストリームとして記録され、原理的にはそれをローパスフィルタを通過させることで、もとのオーディオ波形を再生できる。
図１は、ＤＳＤデータを再生するオーディオシステム１００のブロック図である。ＤＳＤ方式で符号化されたオーディオデータは、ストレージ１０２に格納されている。ストレージ１０２は、ＰＣやＵＳＢメモリなどであり得る。ＤＳＤデコーダ２００は、ストレージ１０２に格納されたオーディオデータを所定単位（１セクタ）ごとに読み出す。ＤＳＤデコーダ２００は、読み出したオーディオデータＳ１を、ビットストリーム形式のオーディオデータＳ２に変換して出力する。Ｄ／Ａコンバータ３００は、ビットストリーム形式のオーディオデータＳ２をアナログオーディオ信号Ｓ３に変換する。アンプ１０４は、アナログオーディオ信号Ｓ３を増幅し、スピーカ１０６を駆動する。
特開２００６−０７９７４２号公報
曲と曲の間の無音状態において、スピーカ１０６からノイズが出力されるのを防止するために、ミュート機能が実装される。本発明者は、ミュート機能の実装について、以下の２つの方式を検討した。
第１の方式は、図１に示すように、ＤＳＤデコーダ２００からＤ／Ａコンバータ３００を、ミュート制御用の信号線１０８で接続し、ミュート状態、非ミュート状態で信号線１０８の電気的状態（たとえば信号レベル）を切りかえるというものである。ミュート状態を通知されたＤ／Ａコンバータ３００は、スピーカ１０６からノイズが出力されないように、その出力Ｓ３を固定する。この方式では、ＤＳＤデコーダ２００、Ｄ／Ａコンバータ３００それぞれのピン数が増え、あるいは、ビットストリームデータＳ２を伝送するラインに加えて、ミュート制御用の追加の信号線１０８が必要となるという問題がある。
第２の方法は、ミュート状態において、ＤＳＤデコーダ２００から、予め定められたパターン（サイレントパターンという）を有するビットストリームデータＳ２を発生させるというものである。Ｄ／Ａコンバータ３００には、サイレントパターンを検出する検出器を搭載しておき、サイレントパターンが複数回、繰り返されると、ミュート状態と判定する。
第２の方法では、ミュート状態において、同じパターン（ビット列）が繰り返し出力されることから、輻射ノイズが問題となりうる。また、ＤＳＤデコーダ２００のベンダーとＤ／Ａコンバータ３００のベンダーが異なる場合、ＤＳＤデコーダ２００が出力するサイレントパターンと、Ｄ／Ａコンバータ３００が期待するサイレントパターンが不一致であると、ミュート機能が動作しないという問題がある。
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、輻射ノイズを低減可能なＤＳＤデコーダの提供にある。
本発明のある態様は、ＤＳＤ（Direct Stream Digital）データのデコーダに関する。デコーダは、ＤＳＤデータを格納するメモリと、プロセッサと、プロセッサからの命令にもとづいて、メモリからＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、ＤＭＡコントローラが読み出した１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、無音期間において、複数のサイレントパターンを時分割で選択的に出力するサイレントパターン発生器と、を備える。複数のサイレントパターンはそれぞれ、５０％のマーク率を有し、値の異なるビット列である。
この態様によると、異なるサイレントパターンを時分割で出力することで、スペクトルを拡散し、輻射ノイズを低減できる。パターン（ビット列）の「値」とは、ビット列を１６進数（あるいは１０進数、あるいはバイナリデータ）と捕らえたときの値をいう。
サイレントパターンはソフトウェア的に設定されてもよい。これにより、ＤＳＤデコーダが発生するサイレントパターンを、組み合わせて使用するＤ／Ａコンバータに応じて変更することで、ＤＳＤデコーダの汎用性を高めることができる。
本発明の別の態様もまた、デコーダである。このデコーダは、ＤＳＤデータを格納するメモリと、プロセッサと、プロセッサからの命令にもとづいて、メモリからＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、ＤＭＡコントローラが読み出した１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、無音期間において、５０％のマーク率を有し、外部から設定された値を有するビット列であるサイレントパターンを生成するサイレントパターン発生器と、を備える。
これにより、ＤＳＤデコーダが発生するサイレントパターンを、組み合わせて使用するＤ／Ａコンバータに応じて変更することができ、ＤＳＤデコーダの汎用性を高めることができる。
ＤＭＡコントローラは、（i）１ワードをそのまま出力する第１モードと、（ii）１ワードに含まれるビットの並び順を反転して出力する第２モードと、が切りかえ可能に構成され、プロセッサは、ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、ＤＭＡコントローラを第１モードで動作させ、フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、ＤＭＡコントローラを第２モードで動作させてもよい。
ビットの並び替えを、プロセッサによるソフトウェア処理にゆだねると、プロセッサの演算負荷が増えるため、プロセッサの動作周波数が高くなり、消費電力が大きくなるという問題がある。この態様によれば、ＤＭＡコントローラに、ビットの並び替え機能を実装することにより、プロセッサの負荷を減らし、動作周波数を下げ、消費電力を低減できる。
パラレルシリアル変換器は、（i）ＤＭＡコントローラから出力される１ワードをそのままシリアルのビット列に変換する第１モードと、（ii）１ワードに含まれる各ビットを入れ替えて、シリアルのビット列に変換する第２モードと、が切りかえ可能に構成され、プロセッサは、ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、パラレルシリアル変換器を第１モードで動作させ、フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、パラレルシリアル変換器を第２モードで動作させてもよい。
この態様によれば、パラレルシリアル変換器にビットの並び替え機能を実装することにより、プロセッサの負荷を減らし、動作周波数を下げ、消費電力を低減できる。
本発明の別の態様は、オーディオシステムに関する。オーディオシステムは、上述のいずれかに記載のデコーダと、デコーダから出力されるデコードされたＤＳＤデータをアナログ信号に変換するＤ／Ａコンバータと、を備える。Ｄ／Ａコンバータは、デコーダに、シリアル伝送用のクロック信号を供給し、デコーダのパラレルシリアル変換器は、Ｄ／Ａコンバータからのクロック信号と同期して、デコードされたＤＳＤデータを出力してもよい。
この態様によれば、前段のデコーダのクロック周波数と後段のＤ／Ａコンバータのクロック周波数の偏差によるオーバーフローやアンダーフローを防止でき、音質を改善できる。
オーディオシステムは、ＤＳＤフォーマットのオーディオファイルを格納するストレージをさらに備えてもよい。デコーダは、ストレージからのＤＳＤデータを受信し、メモリに格納するインタフェース回路を含んでもよい。
ストレージは、コンピュータに内蔵されてもよい。インタフェース回路は、コンピュータに、ＤＳＤデータの送出速度を指示するデータを出力してもよい。
インタフェース回路が、デコーダにおける処理進捗に応じてコンピュータからのデータの伝送速度を調節することで、オーバーフローやアンダーフローを防止し、音質をさらに改善できる。
本発明のさらに別の態様も、デコーダに関する。このデコーダは、ＤＳＤデータを格納するメモリと、プロセッサと、プロセッサからの命令にもとづいて、メモリからＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、ＤＭＡコントローラが読み出した１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、を備える。ＤＭＡコントローラは、（i）１ワードをそのまま出力する第１モードと、（ii）１ワードに含まれるビットの並び順を反転して出力する第２モードと、が切りかえ可能に構成され、プロセッサは、ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、ＤＭＡコントローラを第１モードで動作させ、フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、ＤＭＡコントローラを第２モードで動作させる。
本発明のさらに別の態様もまた、デコーダである。このデコーダは、ＤＳＤデータを格納するメモリと、プロセッサと、プロセッサからの命令にもとづいて、メモリからＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、ＤＭＡコントローラが読み出した１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、を備える。パラレルシリアル変換器は、（i）ＤＭＡコントローラから出力される１ワードをそのままシリアルのビット列に変換する第１モードと、（ii）１ワードに含まれる各ビットを入れ替えて、シリアルのビット列に変換する第２モードと、が切りかえ可能に構成され、プロセッサは、ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、パラレルシリアル変換器を第１モードで動作させ、フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、パラレルシリアル変換器を第２モードで動作させる。
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、輻射ノイズを低減できる。
ＤＳＤデータを再生するオーディオシステムのブロック図である。 実施の形態に係るＤＳＤデコーダを備えるオーディオシステムのブロック図である。 図３（ａ）は、複数のサイレントパターンＰＡＴを示す図であり、図３（ｂ）は、サイレントパターン発生器の動作波形図である。 図４（ａ）は、実施の形態に係るオーディオシステムの無音状態におけるビットストリームのスペクトルであり、図４（ｂ）は、同じサイレントパターンを固定的に出力した場合のスペクトルである。 図５（ａ）は、オーディオ波形に対応するビットストリームを示す図であり、図５（ｂ）は、ＬＳＢファーストのエンコードを、図５（ｃ）は、ＭＳＢファーストのエンコードを示す図である。 モード切りかえ可能なＤＭＡコントローラの構成例を示す回路図である。 モード切りかえ可能なＰ／Ｓ変換器の構成例を示す回路図である。 図８（ａ）は従来のオーディオシステムを、図８（ｂ）は実施の形態に係るオーディオシステムを示す図である。 第２変形例に係るオーディオ再生システムの一部のブロック図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図２は、実施の形態に係るＤＳＤデコーダ２００を備えるオーディオシステム１００のブロック図である。図２には、アンプ１０４やスピーカ１０６は省略されている。
ＤＳＤデコーダ２００は、外部からのＤＳＤデータＳ１を受け、ビットストリーム形式のオーディオ信号Ｓ１に変換する。たとえばＤＳＤデコーダ２００には、ＤＳＤデータが格納されるストレージ１０２が接続される。ストレージ１０２とＤＳＤデコーダ２００のインタフェースとして、ＵＳＢ（Universal Serial Bus）を用いてもよい。
ＤＳＤデコーダ２００は、バス２０３、メモリ２０２、ＣＰＵ（Central Processing Unit）２０４、ＤＭＡコントローラ２０６、Ｐ／Ｓ（パラレルシリアル）変換器２０８、ＰＬＬ（Phase Locked Loop）回路２１０、外部オシレータ２１２、ＤＭＡコントローラ２１４、インタフェース回路２１６を備えるＳｏＣ（System On Chip）である。
インタフェース回路２１６は、ストレージ１０２からのＤＳＤデータを受ける。ＤＭＡコントローラ２１４は、ＣＰＵ２０４からのＤＭＡ転送命令に応答して、インタフェース回路２１６が受信したデータを、メモリ２０２に転送する。ストレージ１０２からインタフェース回路２１６へは、１セクタごとに、ＤＳＤデータが転送される。１セクタは、たとえば５１２Ｂｙｔｅあるいは１０２４Ｂｙｔｅで構成される。
ＤＭＡコントローラ２０６は、ＣＰＵ２０４からのＤＭＡ転送命令に応答して、メモリ２０２に格納されるＤＳＤデータを、１ワード単位で読み出す。Ｐ／Ｓ変換器２０８は、ＤＭＡコントローラ２０６が読み出した１ワードに含まれる複数のビット（たとえば８ビット）をシリアル変換し、ビットストリーム形式で出力する。
ＰＬＬ回路２１０は、外部オシレータ２１２からの基準クロック信号ＣＬＫを受け、基準クロック信号ＣＬＫを逓倍し、第１クロック信号ＣＬＫ１を生成する。ＤＳＤデコーダ２００のＣＰＵ２０４をはじめとする各ブロックは、第１クロック信号ＣＬＫ１と同期して動作する。なお、ＰＬＬ回路２１０は複数個、設けられてもよく、たとえばＣＰＵ２０４にクロックを供給するＰＬＬ回路と、Ｐ／Ｓ変換器２０８にクロックを供給するＰＬＬ回路が設けられてもよい。
Ｄ／Ａコンバータ３００のフリップフロップ３０１は、ビットストリーム形式のＤＳＤオーディオデータＳ２を、クロック信号ＤＳＤＣＬＫのエッジを利用してラッチ（リタイミング）する。Ｄ／Ａ変換部３０２は、フリップフロップ３０１においてリタイミングされたビットストリームを、アナログオーディオ信号Ｓ３に変換する。Ｄ／Ａ変換部３０２の構成は特に限定されない。たとえばＤ／Ａ変換部３０２は、ローパスフィルタで構成してもよいし、ＤＳＤデータをＰＣＭ（Pulse Code Modulation）データに変換した後に、アナログ信号に変換してもよい。
外部オシレータ３０６は、Ｄ／Ａコンバータ３００に外付けされ、基準クロック信号ＣＬＫを生成する。ＰＬＬ回路３０４は、基準クロック信号ＣＬＫを逓倍し、第２クロック信号ＣＬＫ２を生成する。Ｄ／Ａ変換部３０２は、第２クロック信号ＣＬＫ２と同期して、信号処理を行なう。後述するように、第２クロック信号ＣＬＫ２は、クロック信号ＤＳＤＣＬＫとしてフリップフロップ３０１に供給されるとともに、ＤＳＤデコーダ２００に供給される。
以上がオーディオシステム１００の基本構成である。続いてオーディオシステム１００のさまざまな特徴について具体的に説明する。
ＤＳＤデコーダ２００は、サイレントパターン発生器２２０を内蔵する。本実施の形態では、サイレントパターン発生器２２０は、ＣＰＵ２０４とそれが実行するプログラムの組み合わせによりソフトウェア的に実装される。
サイレントパターン発生器２２０は、値の異なる複数のサイレントパターンＰＡＴを発生可能に構成される。サイレントパターンＰＡＴは、連続する複数Ｍ（Ｍは２以上の整数）ビットを含み、マーク率（１，０の比率）が５０％となるよう定められる。たとえばサイレントパターンＰＡＴが、１ワードＭ＝８ビットで構成される場合、４ビットが１，残りの４ビットが０となる。サイレントパターンＰＡＴは、ストレージ１０２から読み出されるＤＳＤデータとは無関係である。
図３（ａ）は、複数のサイレントパターンＰＡＴを示す図である。ＰＡＴ１は、［０１０１０１０１］であり、その値は１６進数で０ｘ５５である。ＰＡＴ２は、［０１１０１００１］であり、その値は１６進数で０ｘ６９である。ＰＡＴ３は、［００１０１１０１］であり、その値は１６進数で０ｘ２Ｄである。そのほかサイレントパターンＰＡＴはＰＡＴ１〜ＰＡＴ３をビット反転したものを用いてもよいし、それらと異なる別のパターンであってもよく、特に限定されない。
サイレントパターン発生器２２０は、無音期間において、複数のサイレントパターンＰＡＴを時分割で選択的に出力する。無音期間は、曲と曲の間、曲の前のブランク、曲の後のブランクなどに挿入され、あるいは、一時停止（Ｐａｕｓｅ）が無音期間となる。
サイレントパターン発生器２２０に対応して、Ｄ／Ａコンバータ３００は、サイレントパターン検出器３２０を内蔵する。サイレントパターン検出器３２０は、ＤＳＤデコーダ２００から出力されるビットストリーム形式のオーディオデータＳ２が、サイレントパターンであるか否かを判定する。
たとえばサイレントパターン検出器３２０は、複数のサイレントパターンを保持しており、パターンマッチングによって、サイレントパターンを検出してもよい。あるいはサイレントパターン検出器３２０は、連続するビットを加算する加算器を含み、加算結果が加算回数（加算したビット数）の略１／２となる場合に、サイレントパターンと判定してもよい。サイレントパターン検出器３２０の検出方法は特に限定されない。またサイレントパターン検出器３２０は、ハードウェアで構成しても良いし、ＣＰＵとソフトウェアの組み合わせで実装してもよい。サイレントパターン検出器３２０は、サイレントパターンを決定すると、Ｄ／Ａ変換部３０２の出力を固定し、ミュート状態とする。
図３（ｂ）は、サイレントパターン発生器２２０の動作波形図である。サイレントパターン発生器２２０は、複数のサイレントパターンＰＡＴ１〜ＰＡＴ３を、所定の順序で時分割で発生する。たとえば図３（ｂ）に示すように、複数のサイレントパターンＰＡＴ１〜ＰＡＴ３を１回ずつ、サイクリックに生成してもよい。あるいはＰＡＴ１〜ＰＡＴ３を、所定回数ずつ、サイクリックに生成してもよい。あるいはＰＡＴ１〜ＰＡＴ３をより複雑な所定順序にしたがって生成してもよいし、ランダムに生成してもよい。
図４（ａ）は、実施の形態に係るオーディオシステム１００の無音状態におけるビットストリームＳ２のスペクトルであり、図４（ｂ）は、同じサイレントパターンを固定的に出力した場合のスペクトルである。図４（ｂ）に示すように、サイレントパターンを固定出力すると、スペクトルがある周波数に集中し、ノイズ輻射が問題となる。これに対して、実施の形態に係るＤＳＤデコーダ２００では、値の異なる複数のサイレントパターンを切りかえながら出力することにより、スペクトルを拡散し、ノイズ輻射を抑制できる。
Ｄ／Ａコンバータ３００に実装されるサイレントパターン検出器３２０が、パターンマッチングを利用したものである場合、サイレントパターン検出器３２０が期待するサイレントパターンと、サイレントターン発生器２２０が発生するサイレントパターンを一致させる必要がある。本実施の形態では、サイレントパターンＰＡＴは、ソフトウェア的に設定されるため、具体的にいえば、ＣＰＵ２０４が実行するソフトウェアプログラムに記述指されるため、サイレントパターン検出器３２０が期待するサイレントパターンを用いて、ソフトウェアプログラムを記述すればよい。
あるいは、サイレントパターンＰＡＴは、外部から静的、あるいは動的に設定可能であってもよい。たとえばビット列の全ビットを指定（すなわち値を指定）できるようにしてもよいし、予め定められた複数のパターンから選択するようにしてもよい。外部からの設定には、Ｉ２Ｃ（Inter IC）バスを用いた外部ＩＣからレジスタへの設定値の書き込みなどを用いてもよい。
これによりオーディオシステム１００の設計者は、ＤＳＤデコーダ２００と併用するＤ／Ａコンバータ３００のメーカ、品種などに応じて、サイレントパターン発生器２２０に適切なサイレントパターンを発生させることがきる。つまりＤＳＤデコーダ２００は、さまざまなＤ／Ａコンバータ３００との組み合わせが可能な汎用性を具備することとなる。
続いて、ＤＳＤデータのエンコード、デコードについて説明する。ＤＳＤデータのファイル形式として、ＤＳＦファイルが知られている。ＤＳＦファイルでは、ＤＳＤデータのビットストリームが、１ワード８ビット単位で保持されている。そして１ワードのビットが、ＬＳＢファーストで格納される場合と、ＭＳＢファーストで格納される場合の２通りがある。図５（ａ）は、オーディオ波形に対応するビットストリームを示す図であり、図５（ｂ）は、ＬＳＢファーストのエンコードを、図５（ｃ）は、ＭＳＢファーストのエンコードを示す図である。
図５（ａ）では、連続する８ビットごとに、１ワードとしてエンコードされる。１ワード目Ｗ１に着目すると、ビットの並びは、［０００００００１］であり、２ワード目のビットの並びは［０１０００１１０］である。
図５（ｂ）に示すようにＬＳＢファーストでのエンコードでは、時間軸上で先頭となる１番目のビット（ファーストビット）がＬＳＢ、時間軸上で最後尾となる８番目のビット（ラストビット）がＭＳＢとなるように、ビットの並び順が反転され、その結果、１ワード目は、［１０００００００］、２ワード目は、［０１１０００１０］となり、それぞれ、０ｘ８０、０ｘ６２にエンコードされる。
図５（ｃ）に示すようにＭＳＢファーストでのエンコードでは、時間軸上で先頭の１番目のビット（ファーストビット）がＭＳＢ、時間軸上で最後尾となる８番目のビット（ラストビット）がＬＳＢであり、ビットの並び順は変更されない。その結果、１ワード目は、［０００００００１］、２ワード目は、［０１０００１１０］となり、それぞれ、０ｘ０１、０ｘ４６にエンコードされる。
エンコード形式がＬＳＢファーストであるか、ＭＳＢファーストであるかは、ＤＳＦファイルのヘッダに含まれる"Bits per sample"というデータ（フラグ）により指定される。この値が１であればＬＳＢファーストであり、８であればＭＳＢファーストである。
ＤＳＦファイルを再生するＤＳＤデコーダ２００には、エンコードの方式がＬＳＢファーストである場合に、ビットの並び順を反転して出力する機能が必要となる。この処理を、ＣＰＵ２０４によりソフトウェア的に実行しようとすると、以下の問題が生ずる。
多くの汎用的なＣＰＵでは、ビットの並び順を反転する機能（標準命令、ニーモニック）は実装されていないため、ソフトウェアプログラムに、ビットを並び替えるルーチンを記述し、ＣＰＵ２０４が、各ワードをアキュムレータあるいはレジスタに読み出し、複数の命令を実行することで、ビットを並び替える必要がある。したがってＣＰＵの負荷が増大し、リアルタイム再生を行なうためには、ＣＰＵのクロック周波数を高くする必要が生ずる。
そこで実施の形態に係るＤＳＤデコーダ２００は、ビットの並び替えを、ＣＰＵによるソフトウェア処理ではなく、ハードウェア処理で行なうことを特徴のひとつとする。
第１の実施例においては、ビットの並び替えの機能が、ＤＭＡコントローラ２０６に実装される。ＤＭＡコントローラ２０６は、（i）１ワードをそのまま出力する第１モードと、（ii）１ワードに含まれるビットの並び順を反転して出力する第２モードと、が切りかえ可能に構成される。
ＣＰＵ２０４は、ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグ（"Bits per Sample"）にもとづいてＤＭＡコントローラ２０６の動作モードを設定する。
たとえば後段のＰ／Ｓ変換器２０８が、１ワードに含まれる複数のビットを、ＭＳＢファーストのビットストリーム形式で出力するよう構成されてもよい。このときＣＰＵ２０４は、フラグがＭＳＢ（Most Significant Bit）ファーストを示すとき（つまり値が８）、ＤＭＡコントローラ２０６を第１モードで動作させ、そのフラグがＬＳＢ（Least Significant Bit）ファーストを示すとき（つまり値が１）、ＤＭＡコントローラ２０６を第２モードで動作させる。
反対に後段のＰ／Ｓ変換器２０８が、１ワードに含まれる複数のビットを、ＬＳＢファーストのビットストリーム形式で出力するよう構成されてもよい。このときＣＰＵ２０４は、フラグがＭＳＢ（Most Significant Bit）ファーストを示すとき（つまり値が８）、ＤＭＡコントローラ２０６を第２モードで動作させ、そのフラグがＬＳＢ（Least Significant Bit）ファーストを示すとき（つまり値が１）、ＤＭＡコントローラ２０６を第１モードで動作させる。
図６は、モード切りかえ可能なＤＭＡコントローラ２０６の構成例を示す回路図である。図６には、ＤＭＡコントローラ２０６の構成の一部のみが示され、アドレスセレクタなどは省略される。第１のデータライン２３０には、メモリ２０２の出力データ（１ワード）が、第１の順序（ＭＳＢファースト）で入力され、第２のデータライン２３２には、メモリ２０２の出力データ（１ワード）が、第２の順序（ＬＳＢファースト）で入力される。セレクタ２３４は、第１モード（ＭＳＢファースト）のとき第１のデータライン２３０を選択し、第２モード（ＬＳＢファースト）のとき第２のデータライン２３２を選択する。なおＤＭＡコントローラ２０６の構成は特に限定されず、そのほかの構成としてもよい。
第２の実施例においては、ビットの並び替えの機能が、Ｐ／Ｓ変換器２０８に実装される。Ｐ／Ｓ変換器２０８は、（i）ＤＭＡコントローラ２０６から出力される１ワードをそのままシリアルのビット列に変換する第１モードと、（ii）１ワードに含まれる各ビットを入れ替えて、シリアルのビット列に変換する第２モードと、が切りかえ可能に構成される。
ＣＰＵ２０４は、ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグ（"Bits per Sample"）にもとづいてＰ／Ｓ変換器２０８の動作モードを設定する。
たとえばＤＭＡコントローラ２０６が１ワードをそのまま出力するよう構成されてもよい。このときＣＰＵ２０４は、フラグがＭＳＢ（Most Significant Bit）ファーストを示すとき（つまり値が８）、Ｐ／Ｓ変換器２０８を第１モードで動作させ、フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき（つまり値が１）、Ｐ／Ｓ変換器２０８を第２モードで動作させる。
反対にＤＭＡコントローラ２０６が１ワードに含まれるビットの並び順を反転して出力するよう構成されてもよい。このときＣＰＵ２０４は、フラグがＭＳＢ（Most Significant Bit）ファーストを示すとき（つまり値が８）、Ｐ／Ｓ変換器２０８を第２モードで動作させ、フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき（つまり値が１）、Ｐ／Ｓ変換器２０８を第１モードで動作させる。
図７は、モード切りかえ可能なＰ／Ｓ変換器２０８の構成例を示す回路図である。Ｐ／Ｓ変換器２０８は、複数のフリップフロップＦＦ１〜ＦＦ８と、データローダ２４０を含む。データローダ２４０は、（i）パラレルデータ２４２の各ビットＤ７〜Ｄ０がそれぞれ、フリップフロップＦＦ１〜ＦＦ８に入力されるように並べてロードする状態と、（ii）各ビットＤ７〜Ｄ０がそれぞれ、フリップフロップＦＦ８〜ＦＦ１に入力されるように並べてロードする状態と、が切りかえ可能に構成される。なおＰ／Ｓ変換器２０８の構成は特に限定されず、そのほかの構成としてもよい。
このように、１ワードに含まれるビットの並び替えの機能を、ハードウェアに実装することにより、ＣＰＵ２０４の負荷を減らすことができる。これにより、ＣＰＵ２０４の動作クロック周波数を下げることができ、消費電力を低減できる。
続いて、オーディオシステム１００の音質改善に関する特徴を説明する。
図２に示すように、本実施の形態においては、Ｄ／Ａコンバータ３００からデコーダ２００に、シリアル伝送用のクロック信号が供給される。このクロック信号は、ＰＬＬ回路３０４が発生するクロック信号ＣＬＫ２であり、ＤＳＤＣＬＫそのものであってもよいし、ＤＳＤＣＬＫの元となるマスタークロックであってもよい。ＤＳＤデコーダ２００のＰ／Ｓ変換器２０８は、Ｄ／Ａコンバータ３００からのクロック信号（ＤＳＤＣＬＫ）と同期して、パラレルシリアル変換を行い、デコードされたＤＳＤデータを出力する。Ｄ／Ａコンバータ３００側において、Ｄ／Ａ変換部３０２は、Ｄ／Ａコンバータ３００において生成されたクロック信号ＣＬＫ２、すなわちＤＳＤＣＬＫを利用して、ＤＳＤデコーダ２００からのビットストリームの各ビットをラッチする。
この利点を説明する。図８（ａ）、（ｂ）は、従来および実施の形態に係るオーディオシステム１００を示す図である。はじめに図８（ａ）を参照し、従来のオーディオシステム１００ｒの問題点を説明する。符号２０１は、ＤＳＤデコーダ２００のうち、ＰＬＬ回路２１０以外の部分を示す。
従来のオーディオシステム１００ｒでは、ＤＳＤデコーダ２００ｒにおいて生成されるクロック信号ＣＬＫ１が、パラレルシリアル変換用のクロック信号ＤＳＤＣＬＫとして使用され、ビットストリームＳ２とともにクロック信号ＤＳＤＣＬＫ（ＣＬＫ１）が、Ｄ／Ａコンバータ３００ｒに出力されていた。
Ｄ／Ａコンバータ３００ｒにおいては、クロック信号ＤＳＤＣＬＫ（ＣＬＫ１）を用いてビットストリームＳ２の各ビットをラッチした後、その後のＤ／Ａ変換処理は、外部オシレータ３０６を原振とする第２クロック信号ＣＬＫ２と同期して行なわれる。
この場合に、ＤＳＤデコーダ２００ｒ、Ｄ／Ａコンバータ３００ｒそれぞれの原振である外部オシレータ２１２、３０６に周波数偏差が存在すると、第１クロック信号ＣＬＫ１（ＤＳＤＣＬＫ）と第２クロック信号ＣＬＫ２に周波数偏差が発生する。周波数偏差が大きくなると、ＤＳＤデコーダ２００ｒからフリップフロップ３０１に供給されるデータ量と、Ｄ／Ａ変換部３０２が処理可能なデータ量に差が生じ、前者が多い場合、オーバーフロー、後者が多い場合アンダーフローとなり、音質が低下する。
そこで実施の形態に係るオーディオシステム１００においては、図８（ｂ）および図２に示すように、クロック信号ＤＳＤＣＬＫとして、第２クロック信号ＣＬＫ２が使用され、Ｄ／Ａコンバータ３００からＤＳＤデコーダ２００へと供給される。これにより、ＤＳＤデコーダ２００とＤ／Ａコンバータ３００で周波数偏差が生じた場合であっても、フリップフロップ３０１に供給されるデータ量と、Ｄ／Ａ変換部３０２が処理可能なデータ量がバランスするため、Ｄ／Ａコンバータ３００におけるオーバーフロー、アンダーフローを防止でき、ひいては音質を改善できる。
図８（ｂ）に示すように、ストレージ１０２はコンピュータ１１０に内蔵され、コンピュータ１１０とＤＳＤデコーダ２００は、ＵＳＢ（Universal Serial Bus）などのシリアルバスを経由して接続される。この場合、図２のインタフェース回路２１６は、ＵＳＢインタフェース（すなわちトランシーバ、レシーバ）となる。コンピュータ１１０側のＵＳＢインタフェースは、ストレージ１０２のＤＳＤデータを、所定単位（１セクタ）ずつ、ＤＳＤデコーダ２００に伝送する。インタフェース回路２１６およびＤＭＡコントローラ２１４は、受信したＤＳＤデータをメモリ２０２に格納する。
インタフェース回路２１６は、ストレージ１０２からメモリ２０２に供給されるデータ量と、ＤＳＤデコーダ２００が処理してＤ／Ａコンバータ３００に出力するデータ量がバランスするように、コンピュータ１１０に対して、ＤＳＤデータの送出速度を指示する制御データＳ４を出力する。Ｗｉｎｄｏｗｓ（登録商標）をはじめとする多くのＯＳ（Operating System）では、そのドライバ層において、データの送信速度の制御をサポートする。ＤＳＤデコーダ２００は、制御データＳ４によりドライバ層のこの機能を利用して、送出速度を制御してもよい。
これにより、ＤＳＤデコーダ２００においても、ストレージ１０２から供給されるデータ量と、ＤＳＤデコーダ２００が処理するデータ量をバランスさせることができ、オーバーフローやアンダーフローを防止でき、ひいては音質を改善できる。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（第１変形例）
実施の形態では、サイレントパターン発生器２２０をＣＰＵ２０４とそれが実行するプログラムの組み合わせによりソフトウェア的に実装したが、サイレントパターン発生器２２０の一部あるいは全部をハードウェアで実装してもよい。たとえばサイレントパターンはソフトウェア的に設定され、ＣＰＵ２０４が、ソフトウェアプログラムにもとづいてサイレントパターン発生器２２０のハードウェアが発生すべきサイレントパターンを制御してもよい。この変形例においても実施の形態と同様の効果を得ることができる。
（第２変形例）
図２において、フリップフロップ３０１が、クロック信号ＤＳＤＣＬＫを用いてオーディオデータＳ２をラッチしたが本発明はそれには限定されない。図９は、第２変形例に係るオーディオ再生システム１００ａの一部のブロック図である。
Ｄ／Ａコンバータ３００ａのＰＬＬ回路３０４が発生する第２クロック信号ＣＬＫ２は、シリアル伝送用のマスタークロックＭＣＬＫとしてＤＳＤデコーダ２００ａに供給される。ＰＬＬ回路３０４を省略し、外部オシレータ３０６が発生するクロックを第２クロックＣＬＫ２としてもよい。
フリップフロップＦＦ１１，ＦＦ１２はそれぞれ、マスタークロックＭＣＬＫと同期して、オーディオデータＳ２およびクロック信号ＤＳＤＣＬＫを、Ｄ／Ａコンバータ３００ａに出力する。フリップフロップＦＦ２１，Ｆ２２は、第２クロック信号ＣＬＫ２と同期して、オーディオデータＳ２およびクロック信号ＤＳＤＣＬＫを取り込む。後段のＤ／Ａ変換部３０２（不図示）は、フリップフロップＦ２１から出力されるオーディオデータＳ２’を、フリップフロップＦＦ２２からのクロック信号ＤＳＤＣＬＫ’と同期してアナログオーディオ信号Ｓ３に変換する。この変形例においても実施の形態と同様の効果を得ることができる。
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
１００…オーディオシステム、１０２…ストレージ、１０４…アンプ、１０６…スピーカ、１１０…コンピュータ、２００…ＤＳＤデコーダ、２０２…メモリ、２０４…ＣＰＵ、２０６…ＤＭＡコントローラ、２０８…Ｐ／Ｓ変換器、２１０…ＰＬＬ回路、２１２…外部オシレータ、２１４…ＤＭＡコントローラ、２１６…インタフェース回路、２２０…サイレントパターン発生器、３００…Ｄ／Ａコンバータ、３０１…フリップフロップ、３０２…Ｄ／Ａ変換部、３０４…ＰＬＬ回路、３０６…外部オシレータ、３２０…サイレントパターン検出器。

Claims (20)

  1. ＤＳＤ（Direct Stream Digital）データのデコーダであって、
    前記ＤＳＤデータを格納するメモリと、
    プロセッサと、
    前記プロセッサからの命令にもとづいて、前記メモリから前記ＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、
    前記ＤＭＡコントローラが読み出した前記１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
    無音期間において、複数のサイレントパターンを時分割で選択的に出力するサイレントパターン発生器であって、前記複数のサイレントパターンはそれぞれ、５０％のマーク率を有し、値の異なるビット列である、サイレントパターン発生器と、
    を備え、
    前記ＤＭＡコントローラは、（i）前記１ワードをそのまま出力する第１モードと、（ii）前記１ワードに含まれるビットの並び順を反転して出力する第２モードと、が切りかえ可能に構成され、
    前記パラレルシリアル変換器は、前記１ワードに含まれる複数のビットを、ＭＳＢファーストのビットストリーム形式で出力し、
    前記プロセッサは、前記ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、前記ＤＭＡコントローラを前記第１モードで動作させ、前記フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、前記ＤＭＡコントローラを前記第２モードで動作させることを特徴とするデコーダ。
  2. ＤＳＤ（Direct Stream Digital）データのデコーダであって、
    前記ＤＳＤデータを格納するメモリと、
    プロセッサと、
    前記プロセッサからの命令にもとづいて、前記メモリから前記ＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、
    前記ＤＭＡコントローラが読み出した前記１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
    無音期間において、複数のサイレントパターンを時分割で選択的に出力するサイレントパターン発生器であって、前記複数のサイレントパターンはそれぞれ、５０％のマーク率を有し、値の異なるビット列である、サイレントパターン発生器と、
    を備え、
    前記ＤＭＡコントローラは、（i）前記１ワードをそのまま出力する第１モードと、（ii）前記１ワードに含まれるビットの並び順を反転して出力する第２モードと、が切りかえ可能に構成され、
    前記パラレルシリアル変換器は、前記１ワードに含まれる複数のビットを、ＬＳＢファーストのビットストリーム形式で出力し、
    前記プロセッサは、前記ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、前記ＤＭＡコントローラを前記第２モードで動作させ、前記フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、前記ＤＭＡコントローラを前記第１モードで動作させることを特徴とするデコーダ。
  3. ＤＳＤ（Direct Stream Digital）データのデコーダであって、
    前記ＤＳＤデータを格納するメモリと、
    プロセッサと、
    前記プロセッサからの命令にもとづいて、前記メモリから前記ＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、
    前記ＤＭＡコントローラが読み出した前記１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
    無音期間において、複数のサイレントパターンを時分割で選択的に出力するサイレントパターン発生器であって、前記複数のサイレントパターンはそれぞれ、５０％のマーク率を有し、値の異なるビット列である、サイレントパターン発生器と、
    を備え、
    前記パラレルシリアル変換器は、（i）前記ＤＭＡコントローラから出力される前記１ワードをそのままシリアルのビット列に変換する第１モードと、（ii）前記１ワードに含まれる各ビットを入れ替えて、シリアルのビット列に変換する第２モードと、が切りかえ可能に構成され、
    前記ＤＭＡコントローラは、前記１ワードをそのまま出力し、
    前記プロセッサは、前記ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、前記パラレルシリアル変換器を前記第１モードで動作させ、前記フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、前記パラレルシリアル変換器を前記第２モードで動作させることを特徴とするデコーダ。
  4. ＤＳＤ（Direct Stream Digital）データのデコーダであって、
    前記ＤＳＤデータを格納するメモリと、
    プロセッサと、
    前記プロセッサからの命令にもとづいて、前記メモリから前記ＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、
    前記ＤＭＡコントローラが読み出した前記１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
    無音期間において、複数のサイレントパターンを時分割で選択的に出力するサイレントパターン発生器であって、前記複数のサイレントパターンはそれぞれ、５０％のマーク率を有し、値の異なるビット列である、サイレントパターン発生器と、
    を備え、
    前記パラレルシリアル変換器は、（i）前記ＤＭＡコントローラから出力される前記１ワードをそのままシリアルのビット列に変換する第１モードと、（ii）前記１ワードに含まれる各ビットを入れ替えて、シリアルのビット列に変換する第２モードと、が切りかえ可能に構成され、
    前記ＤＭＡコントローラは、前記１ワードに含まれるビットの並び順を反転して出力し、
    前記プロセッサは、前記ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、前記パラレルシリアル変換器を前記第２モードで動作させ、前記フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、前記パラレルシリアル変換器を前記第１モードで動作させることを特徴とするデコーダ。
  5. 前記サイレントパターンは、ソフトウェア的に設定可能であることを特徴とする請求項１から４のいずれかに記載のデコーダ。
  6. ＤＳＤ（Direct Stream Digital）データのデコーダと、
    前記デコーダから出力されるデコードされたＤＳＤデータをアナログ信号に変換するＤ／Ａコンバータと、
    を備え、
    前記デコーダは、
    前記ＤＳＤデータを格納するメモリと、
    プロセッサと、
    前記プロセッサからの命令にもとづいて、前記メモリから前記ＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、
    前記ＤＭＡコントローラが読み出した前記１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
    無音期間において、複数のサイレントパターンを時分割で選択的に出力するサイレントパターン発生器であって、前記複数のサイレントパターンはそれぞれ、５０％のマーク率を有し、値の異なるビット列である、サイレントパターン発生器と、
    を備え、
    前記Ｄ／Ａコンバータから前記デコーダに、シリアル伝送用のクロック信号を供給し、
    前記デコーダの前記パラレルシリアル変換器は、前記クロック信号と同期して前記デコードされたＤＳＤデータを出力することを特徴とするオーディオシステム。
  7. ＤＳＤ（Direct Stream Digital）データのデコーダであって、
    前記ＤＳＤデータを格納するメモリと、
    プロセッサと、
    前記プロセッサからの命令にもとづいて、前記メモリから前記ＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、
    前記ＤＭＡコントローラが読み出した前記１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
    無音期間において、５０％のマーク率を有し、外部から設定された値を有するビット列であるサイレントパターンを生成するサイレントパターン発生器と、
    を備え、
    前記ＤＭＡコントローラは、（i）前記１ワードをそのまま出力する第１モードと、（ii）前記１ワードに含まれるビットの並び順を反転して出力する第２モードと、が切りかえ可能に構成され、
    前記パラレルシリアル変換器は、前記１ワードに含まれる複数のビットを、ＭＳＢファーストのビットストリーム形式で出力し、
    前記プロセッサは、前記ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、前記ＤＭＡコントローラを前記第１モードで動作させ、前記フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、前記ＤＭＡコントローラを前記第２モードで動作させることを特徴とするデコーダ。
  8. ＤＳＤ（Direct Stream Digital）データのデコーダであって、
    前記ＤＳＤデータを格納するメモリと、
    プロセッサと、
    前記プロセッサからの命令にもとづいて、前記メモリから前記ＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、
    前記ＤＭＡコントローラが読み出した前記１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
    無音期間において、５０％のマーク率を有し、外部から設定された値を有するビット列であるサイレントパターンを生成するサイレントパターン発生器と、
    を備え、
    前記ＤＭＡコントローラは、（i）前記１ワードをそのまま出力する第１モードと、（ii）前記１ワードに含まれるビットの並び順を反転して出力する第２モードと、が切りかえ可能に構成され、
    前記パラレルシリアル変換器は、前記１ワードに含まれる複数のビットを、ＬＳＢファーストのビットストリーム形式で出力し、
    前記プロセッサは、前記ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、前記ＤＭＡコントローラを前記第２モードで動作させ、前記フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、前記ＤＭＡコントローラを前記第１モードで動作させることを特徴とするデコーダ。
  9. ＤＳＤ（Direct Stream Digital）データのデコーダであって、
    前記ＤＳＤデータを格納するメモリと、
    プロセッサと、
    前記プロセッサからの命令にもとづいて、前記メモリから前記ＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、
    前記ＤＭＡコントローラが読み出した前記１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
    無音期間において、５０％のマーク率を有し、外部から設定された値を有するビット列であるサイレントパターンを生成するサイレントパターン発生器と、
    を備え、
    前記パラレルシリアル変換器は、（i）前記ＤＭＡコントローラから出力される前記１ワードをそのままシリアルのビット列に変換する第１モードと、（ii）前記１ワードに含まれる各ビットを入れ替えて、シリアルのビット列に変換する第２モードと、が切りかえ可能に構成され、
    前記ＤＭＡコントローラは、前記１ワードをそのまま出力し、
    前記プロセッサは、前記ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、前記パラレルシリアル変換器を前記第１モードで動作させ、前記フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、前記パラレルシリアル変換器を前記第２モードで動作させることを特徴とするデコーダ。
  10. ＤＳＤ（Direct Stream Digital）データのデコーダであって、
    前記ＤＳＤデータを格納するメモリと、
    プロセッサと、
    前記プロセッサからの命令にもとづいて、前記メモリから前記ＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、
    前記ＤＭＡコントローラが読み出した前記１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
    無音期間において、５０％のマーク率を有し、外部から設定された値を有するビット列であるサイレントパターンを生成するサイレントパターン発生器と、
    を備え、
    前記パラレルシリアル変換器は、（i）前記ＤＭＡコントローラから出力される前記１ワードをそのままシリアルのビット列に変換する第１モードと、（ii）前記１ワードに含まれる各ビットを入れ替えて、シリアルのビット列に変換する第２モードと、が切りかえ可能に構成され、
    前記ＤＭＡコントローラは、前記１ワードに含まれるビットの並び順を反転して出力し、
    前記プロセッサは、前記ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、前記パラレルシリアル変換器を前記第２モードで動作させ、前記フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、前記パラレルシリアル変換器を前記第１モードで動作させることを特徴とするデコーダ。
  11. ＤＳＤ（Direct Stream Digital）データのデコーダと、
    前記デコーダから出力されるデコードされたＤＳＤデータをアナログ信号に変換するＤ／Ａコンバータと、
    を備え、
    前記デコーダは、
    前記ＤＳＤデータを格納するメモリと、
    プロセッサと、
    前記プロセッサからの命令にもとづいて、前記メモリから前記ＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、
    前記ＤＭＡコントローラが読み出した前記１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
    無音期間において、５０％のマーク率を有し、外部から設定された値を有するビット列であるサイレントパターンを生成するサイレントパターン発生器と、
    を備え、
    前記Ｄ／Ａコンバータから前記デコーダに、シリアル伝送用のクロック信号を供給し、
    前記デコーダの前記パラレルシリアル変換器は、前記クロック信号と同期して前記デコードされたＤＳＤデータを出力することを特徴とするオーディオシステム。
  12. 請求項１から４，７から１０のいずれかに記載のデコーダと、
    前記デコーダから出力されるデコードされたＤＳＤデータをアナログ信号に変換するＤ／Ａコンバータと、
    を備え、
    前記Ｄ／Ａコンバータから前記デコーダに、シリアル伝送用のクロック信号を供給し、
    前記デコーダの前記パラレルシリアル変換器は、前記クロック信号と同期して前記デコードされたＤＳＤデータを出力することを特徴とするオーディオシステム。
  13. ＤＳＤフォーマットのオーディオファイルを格納するストレージをさらに備え、
    前記デコーダは、前記ストレージからの前記ＤＳＤデータを受信し、前記メモリに格納するインタフェース回路を含むことを特徴とする請求項６，１１，１２のいずれかに記載のオーディオシステム。
  14. 前記ストレージは、コンピュータに内蔵され、
    前記インタフェース回路は、前記コンピュータに、前記ＤＳＤデータの送出速度を指示するデータを出力することを特徴とする請求項１３に記載のオーディオシステム。
  15. ＤＳＤ（Direct Stream Digital）データのデコーダであって、
    前記ＤＳＤデータを格納するメモリと、
    プロセッサと、
    前記プロセッサからの命令にもとづいて、前記メモリから前記ＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、
    前記ＤＭＡコントローラが読み出した前記１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
    を備え、
    前記ＤＭＡコントローラは、（i）前記１ワードをそのまま出力する第１モードと、（ii）前記１ワードに含まれるビットの並び順を反転して出力する第２モードと、が切りかえ可能に構成され、
    前記プロセッサは、前記ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグに応じて、前記ＤＭＡコントローラのモードを設定することを特徴とするデコーダ。
  16. 前記パラレルシリアル変換器は、前記１ワードに含まれる複数のビットを、ＭＳＢファーストのビットストリーム形式で出力し、
    前記プロセッサは、前記フラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、前記ＤＭＡコントローラを前記第１モードで動作させ、前記フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、前記ＤＭＡコントローラを前記第２モードで動作させることを特徴とする請求項１５に記載のデコーダ。
  17. 前記パラレルシリアル変換器は、前記１ワードに含まれる複数のビットを、ＬＳＢファーストのビットストリーム形式で出力し、
    前記プロセッサは、前記フラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、前記ＤＭＡコントローラを前記第２モードで動作させ、前記フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、前記ＤＭＡコントローラを前記第１モードで動作させることを特徴とする請求項１５に記載のデコーダ。
  18. ＤＳＤ（Direct Stream Digital）データのデコーダであって、
    前記ＤＳＤデータを格納するメモリと、
    プロセッサと、
    前記プロセッサからの命令にもとづいて、前記メモリから前記ＤＳＤデータを１ワードずつ読み出すＤＭＡ（Direct Memory Access）コントローラと、
    前記ＤＭＡコントローラが読み出した前記１ワードに含まれる複数のビットをビットストリーム形式で出力するパラレルシリアル変換器と、
    を備え、
    前記パラレルシリアル変換器は、（i）前記ＤＭＡコントローラから出力される前記１ワードをそのままシリアルのビット列に変換する第１モードと、（ii）前記１ワードに含まれる各ビットを入れ替えて、シリアルのビット列に変換する第２モードと、が切りかえ可能に構成され、
    前記プロセッサは、前記ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグに応じて、前記パラレルシリアル変換器のモードを設定することを特徴とするデコーダ。
  19. 前記ＤＭＡコントローラは、前記１ワードをそのまま出力し、
    前記プロセッサは、前記ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、前記パラレルシリアル変換器を前記第１モードで動作させ、前記フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、前記パラレルシリアル変換器を前記第２モードで動作させることを特徴とする請求項１８に記載のデコーダ。
  20. 前記ＤＭＡコントローラは、前記１ワードに含まれるビットの並び順を反転して出力し、
    前記プロセッサは、前記ＤＳＤデータを格納するファイルのヘッダに含まれるビットの並び順を示すフラグがＭＳＢ（Most Significant Bit）ファーストを示すとき、前記パラレルシリアル変換器を前記第２モードで動作させ、前記フラグがＬＳＢ（Least Significant Bit）ファーストを示すとき、前記パラレルシリアル変換器を前記第１モードで動作させることを特徴とする請求項１８に記載のデコーダ。
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