JP6583851B2 - Ｄｃ−ｄｃコンバータ - Google Patents

Description

本発明は、ノイズの発生を抑制すると共に、変換効率を高めたＤＣ−ＤＣコンバータに関する。

ＨＥＶ（Hybrid Electric Vehicle）式の電気自動車の普及や、ＥＶ（Electric Vehicle）式の電気自動車の実用化に伴い車載用ＤＣ−ＤＣコンバータの研究が盛んであり、本発明者も各種の構成を提案している（例えば、特許文献１〜特許文献７）。

特開２０１３−２５８７８９号公報 特開２０１１−２５０５９８号公報 特開２０１１−１７２４２３号公報 特開２０１１−１７２４２２号公報 特開２０１１−１２０３８９号公報 特開２０１１−１２０３８８号公報 特開２０１１−０３０３３５号公報

しかし、電源ラインに重畳する高周波ノイズの低減や、変換効率の更なる向上が望まれている。ここで、車載用コンバータの配置スペースや、昨今の電子素子の高集積化及び高性能化に鑑みると、多少の部品点数の増加は問題にならない。

本発明は、上記の実情を踏まえて完成されたものであって、電源ラインのノイズの低減と、更なる電源効率の向上を実現するＤＣ−ＤＣコンバータを提供することを目的とする。

上記の目的を達成するため、本発明に係るＤＣ−ＤＣコンバータは、直流電圧を受けて所定のスイッチング周波数の交流信号に変換する上流側の交流変換回路（１）と、前記交流信号を直流電圧に変換する下流側の同期整流回路（２）とが、出力巻線にセンタタップを設けた高周波トランス（ＴＲ）で結合されて構成され、前記同期整流回路（２）は、高周波トランスの出力巻線の両端に接続されるＯＮ／ＯＦＦ制御可能な第１と第２の一対のスイッチング素子（Ｑ５，Ｑ６）と、前記一対のスイッチング素子の一方又は双方のＯＮ動作時に、高周波トランスの出力巻線に流れる電流が流通するコイル素子（Ｌ２）を配置して構成された電源ライン（ＬＮ）と、前記一対のスイッチング素子（Ｑ５，Ｑ６）の各々に、並列接続されるダイオード（Ｄ１／Ｄ２）及びコンデンサ（Ｃ１／Ｃ２）の直列回路と、前記一対のスイッチング素子（Ｑ５，Ｑ６）の各々の動作に関連してＯＮ／ＯＦＦ制御される一対の出力制御素子（Ｑ７，Ｑ８）を有して構成され、前記出力制御素子（Ｑ７，Ｑ８）の一方のＯＮ動作に対応して、前記コンデンサ（Ｃ１／Ｃ２）の一方の充電電荷を前記電源ライン（ＬＮ）に供給する回生制御回路（ＣＴＬ）と、を設けて構成されている。

本発明では、構成の明確化のため、便宜上、ダイオードなる用語を使用するが、一方向電流素子を総称する意味で使用しており、具体的な電子素子としてのダイオードを意味しない。コンデンサについても同様であり、蓄電機能を有する電子素子を意味するに過ぎない。なお、カッコ書きした引用記号は、構成の明確化のため、実施例の回路素子を例示しているに過ぎず、権利範囲を何ら限定するものではない。

本発明において、第１スイッチング素子（Ｑ５）をＯＮ／ＯＦＦ制御する第１制御信号（Ｓ１）と、第２スイッチング素子（Ｑ６）をＯＮ／ＯＦＦ制御する第２制御信号（Ｓ２）は、互いのＯＦＦ制御期間が重複しない一方、互いのＯＮ制御期間が重複するよう構成されているのが好適である。

また、第１スイッチング素子（Ｑ５）のＯＦＦ遷移時からＯＮ遷移時までのＯＦＦ期間に、第１スイッチング素子（Ｑ５）に対応する第１コンデンサ（Ｃ１）に充電された電荷が、第１スイッチング素子（Ｑ５）のＯＮ遷移時まで放電しないよう制御する第１遅延回路（ＤＹ１）が、前記回生制御回路（ＣＴＬ）に設けられて、第１の出力制御素子（Ｑ７）は、第１遅延回路（ＤＹ１）の出力を受けてＯＮ動作するよう構成されているのが好ましい。

一方、第２スイッチング素子（Ｑ６）のＯＦＦ遷移時からＯＮ遷移時までのＯＦＦ期間に、第２スイッチング素子（Ｑ６）に対応する第２コンデンサ（Ｃ２）に充電された電荷が、第２スイッチング素子（Ｑ６）のＯＮ遷移時まで放電しないよう制御する第２遅延回路（ＤＹ２）が、前記回生制御回路（ＣＴＬ）に設けられて、第２の出力制御素子（Ｑ８）は、第２遅延回路（ＤＹ２）の出力を受けてＯＮ動作するよう構成されているのも好ましい。

第１遅延回路は、好適には、第１コンデンサ（Ｃ１）の両端電圧を基準電圧（Ｖｒ）と比較する第１コンパレータと、第１コンパレータの出力と第１制御信号（Ｓ１）の論理積を論理出力する第１ゲート回路とを有して構成されている。同様に、第２遅延回路は、好適には、第２コンデンサ（Ｃ２）の両端電圧を基準電圧（Ｖｒ）と比較する第２コンパレータと、第２コンパレータの出力と第２制御信号（Ｓ２）の論理積を論理出力する第２ゲート回路とを有して構成されている。

好ましくは、ダイオード（Ｄ１／Ｄ２）及びコンデンサ（Ｃ１／Ｃ２）の直列回路には、抵抗（Ｒ１／Ｒ２）とコンデンサ（Ｃ３／Ｃ４）が直列接続されたスナバ回路が並列接続されているべきである。また、前記電源ライン（ＬＮ）は、センタタップ（Ｔｃ）を設けた高周波トランス（ＴＲ）のセンタタップに設けられているべきである。

上記した本発明によれば、電源ラインのノイズの低減と、更なる電源効率の向上を実現するＤＣ−ＤＣコンバータを実現することができる。

実施例に係るＤＣ−ＤＣコンバータを説明する図面である。 動作フェーズＰＨ１時の動作内容を説明する図面である。 動作フェーズＰＨ３時の動作内容を説明する図面である。 動作フェーズＰＨ２時や動作フェーズＰＨ４時の動作内容を説明する図面である。

以下、実施例に基づいて本発明を更に詳細に説明する。図１は、実施例に係るＤＣ−ＤＣコンバータを説明する図面であり、全体回路構成（図１（ａ））と、遅延回路の回路構成（図１（ｂ））と、回路動作を説明するタイムチャート（図１（ｃ）〜図１（ｇ））と、を示している。

図１（ａ）に示す通り、実施例のＤＣ−ＤＣコンバータは、直流電圧を受けて所定のスイッチング周波数の交流信号を生成する交流変換回路１と、交流変換回路１が生成した交流信号を直流電圧に変換する同期整流回路２とが、高周波トランスＴＲで電磁結合されて構成されている。図示の通り、高周波トランスＴＲは、出力巻線にセンタタップＴｃを設けて構成されている。

交流変換回路１は、各々、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などで実現される４個のスイッチング素子Ｑ１〜Ｄ４が、フルブリッジ型に接続されて構成されている。そして、各スイッチング素子Ｑ１〜Ｄ４が、所定のスイッチング周波数でＯＮ／ＯＦＦ制御されることで交流信号が生成され、生成された交流信号が、チョークコイルＬ１を経由して、高周波トランスＴＲの一次巻線に供給されるよう構成されている。

特に限定されるものではないが、本実施例では、第１群のスイッチング素子Ｑ１，Ｑ４のゲート端子には、第１の駆動制御信号ＯＵＴ１が供給され、第２群のスイッチング素子Ｑ２，Ｑ３には、第２の駆動制御信号ＯＵＴ２が供給されることにする。

そのため、以下の説明では、交流変換回路１は、（１）第２群のスイッチング素子Ｑ２，Ｑ３のＯＦＦ動作状態で、第１群のスイッチング素子Ｑ１，Ｑ４がＯＮ動作する第１動作フェーズＰＨ１と、（２）第１群のスイッチング素子Ｑ１，Ｑ４がＯＮ動作からＯＦＦ動作に移行する第２動作フェーズＰＨ２と、（３）第１群のスイッチング素子Ｑ１，Ｑ４のＯＦＦ動作状態で、第２群のスイッチング素子Ｑ２，Ｑ３がＯＮ動作する第３動作フェーズＰＨ３と、（４）第２群のスイッチング素子Ｑ２，Ｑ３がＯＮ動作からＯＦＦ動作に移行する第４動作フェーズＰＨ４と、がこの順番で繰り返されることになる（図１（ｃ）及び図１（ｄ）参照）。

次に、同期整流回路２は、高周波トランスＴＲの二次巻線の一方端子Ｔ１に接続される第１スイッチング素子Ｑ５と、二次巻線の他方端子Ｔ２に接続される第２スイッチング素子Ｑ６と、高周波トランスＴＲのセンタタップＴｃに接続されるチョークコイルＬ２を有する電源ラインＬＮと、電源ラインＬＮに回生電流を供給する回生制御回路ＣＴＬとを有して構成されている。

図示の通り、チョークコイルＬ２の一方端子が、二次巻線のセンタタップＴｃに接続される一方、チョークコイルＬ２の他方端子とグランド間に平滑コンデンサＣ５が接続されることで、ＤＣ−ＤＣコンバータの電源ラインＬＮを形成している。

第１と第２のスイッチング素子Ｑ５，Ｑ６は、本実施例では、例えば、ＮチャンネルＭＯＳで構成され、各スイッチング素子Ｑ５，Ｑ６のソース端子とドレイン端子の間には、抵抗Ｒ１／Ｒ２とコンデンサＣ３／Ｃ４が直列接続された第１と第２のＲＣスナバ回路と、ダイオードＤ１／Ｄ２とコンデンサＣ１／Ｃ２が直列接続された第１と第２の充電回路とが各々接続されている。

特に限定されるものではないが、実施例の場合、第１と第２のスイッチング素子Ｑ５，Ｑ６だけでなく、第１と第２のスナバ回路及び充電回路についても、同一特性の回路素子で構成されている。

図１（ａ）に示す通り、スイッチング素子Ｑ５，Ｑ６のゲート端子には、位相の異なる２つの動作制御信号Ｓ１，Ｓ２が、ドライバ回路Ｄｒを経由して供給されている。ここで、ドライバ回路Ｄｒとしては、好適には、過電流制限機能を有する高耐圧のドライバＩＣ（例えば、AUIRS21271S）が使用される。なお、この点は、他のドライバ回路Ｄｒについても同様である。

位相の異なる２つの動作制御信号Ｓ１、Ｓ２は、適宜に選択されるが、ここでは、第１の駆動制御信号ＯＵＴ１を論理反転させた第１動作制御信号Ｓ１と、第２の駆動制御信号ＯＵＴ２を論理反転させた第２動作制御信号Ｓ２を使用している（図１（ｅ）及び図１（ｆ）参照）。

回生制御回路ＣＴＬは、第１充電回路のコンデンサＣ１の出力Ｖｉｎを受ける第１遅延回路ＤＹ１と、第２充電回路のコンデンサＣ２の出力Ｖｉｎを受ける第２遅延回路ＤＹ２と、ＮチャンネルＭＯＳで構成された第１と第２の出力制御素子Ｑ７，Ｑ８と、各出力制御素子Ｑ７，Ｑ８を駆動するドライバＤｒ，Ｄｒと、一方向電流素子たるダイオードＤ３と、チョークコイルＬ３と、を有して構成されている。

ダイオードＤ３は、出力制御素子Ｑ７，Ｑ８のソース端子からグランドに向かう電流を阻止する方向に接続されている。そして、２つの出力制御素子Ｑ７，Ｑ８のソース端子は、チョークコイルＬ３を経由して電源ラインＬＮに接続されている。

第１と第２の遅延回路ＤＹ１，ＤＹ２は同一構成であり、図１（ｂ）に示す通り、コンデンサＣ１／Ｃ２から受ける入力電圧Ｖｉｎを分圧する分圧抵抗Ｒ３，Ｒ４と、分圧抵抗Ｒ３，Ｒ４で分圧された分圧電圧Ｖｓ（＝Ｖｉｎ＊Ｒ４／（Ｒ３＋Ｒ４））を基準電圧Ｖｒと比較するコンパレータＣＭと、コンパレータＣＭの出力Ｖｍを受けて論理ＡＮＤ動作をするゲート回路ＧＴと、を有して構成されている。

図示の通り、基準電圧Ｖｒは、コンパレータＣＭの反転入力端子（−）に供給される一方、分圧電圧Ｖｓは、コンパレータＣＭの非反転入力端子（＋）に供給されている。そのため、分圧電圧Ｖｓが基準電圧Ｖｒを上回る場合に限り、コンパレータ出力ＶｍがＨレベルとなる。

また、遅延回路のゲート回路ＧＴには、コンパレータ出力Ｖｍと共に、動作制御信号Ｓ１／Ｓ２が供給されており、２つの信号の論理積が出力されるよう構成されている。そのため、Ｈレベルのコンパレータ出力Ｖｍは、動作制御信号Ｓ１／Ｓ２がＨレベルの場合に限り、Ｈレベル出力Ｖｏとして、ドライバＤｒに供給されることになる。

ここで、ドライバＤｒは入力信号と同相の信号を、出力制御素子Ｑ７／Ｑ８のゲート端子に出力するよう構成されているので、結局、出力制御素子Ｑ７／Ｑ８は、コンパレータ出力ＶｍがＨレベルであって、且つ、動作制御信号Ｓ１／Ｓ２がＨレベルの場合に限りＯＮ動作することになる。

図１（ａ）に示す通り、出力制御素子Ｑ７／Ｑ８のドレイン端子には、コンデンサＣ１／Ｃ２の両端電圧Ｖｉｎが供給されているので、出力制御素子Ｑ７／Ｑ８のＯＮ動作時には、コンデンサＣ１／Ｃ２の充電電荷が、出力制御素子Ｑ７／Ｑ８を経由して放電して、チョークコイルＬ３に供給されることになる。そして、動作状態では、チョークコイルＬ３が、出力制御素子Ｑ７／Ｑ８を経由して、ＬＣ直列共振回路を構成しており、コンデンサＣ１／Ｃ２の放電終了時に出力制御素子Ｑ７／Ｑ８がＯＦＦ遷移することになる。

続いて、以上の回路構成を有する実施例のＤＣ−ＤＣコンバータについて、その回路動作を確認的に説明する。先に説明した通り、交流変換回路１は、第１動作フェーズＰＨ１→第２動作フェーズＰＨ２→第３動作フェーズＰＨ３→第４動作フェーズＰＨ４の順番で内部動作を遷移させている（図１（ｃ）、図１（ｄ）参照）。

＜第１動作フェーズＰＨ１＞
先ず、第１動作フェーズＰＨ１時の動作から説明すると、第１動作フェーズＰＨ１では、第１群のスイッチング素子Ｑ１，Ｑ４がＯＮ状態であり、図２に示す通り、高周波トランスＴＲに図示下向きの一次電流が流れる。

図１（ｆ）に示す通り、第１動作フェーズＰＨ１では、第２スイッチング素子Ｑ６がＯＮ状態であるので、高周波トランスＴＲの二次側には、その出力端子Ｔ２からセンタタップＴｃに向う二次電流Ｉｏが流れ、これがチョークコイルＬ２の充電電流Ｉｏとして電源ラインＬＮに流れる（図２及び図１（ｇ）参照）。

ところで、第１動作フェーズＰＨ１の初期タイミングにおいて、それまでＯＮ状態であった第１スイッチング素子Ｑ５がＯＦＦ遷移するので（図１（ｅ））、この急変に対応して、第１スイッチング素子Ｑ５のドレイン端子（Ａ点）には、少なからず振動するサージ電圧が発生することになる（図２（ｂ）参照）。

但し、このサージ電圧は、本実施例の構成では、ダイオードＤ１を経由してコンデンサＣ１を充電すると共に、抵抗Ｒ１とコンデンサＣ３で構成された第１スナバ回路で適宜に吸収される。そして、コンデンサＣ１が充電されることに対応して（図４（ｄ）参照）、遅延回路ＤＹ１のコンパレータＣＭの出力Ｖｍは、Ｈレベルとなる（図４（ｅ）参照）。

しかし、この第１動作フェーズＰＨ１時には、動作制御信号Ｓ１がＬレベルであるので（図４（ｃ））、遅延回路ＤＹ１のゲート回路ＧＴの出力ＶｏはＬレベルを維持し（図４（ｆ）参照）、これに対応して、出力制御素子Ｑ７がＯＦＦ状態を維持する。そのため、コンデンサＣ１の充電電荷が放電されることはなく、コンデンサＣ１の両端電圧Ｖｉｎは、サージ電圧の最高レベルにほぼ維持されることなる。

＜第３動作フェーズＰＨ３＞
続いて、第３動作フェーズＰＨ３時の動作について図３に基づいて説明する。交流変換回路１の第３動作フェーズＰＨ３では、第２群のスイッチング素子Ｑ２，Ｑ３がＯＮ状態であり、図３に示す通り、高周波トランスＴＲの一次側には、図示上向きの一次電流が流れる。

一方、同期整流回路２では、この第３動作フェーズＰＨ３時、第１スイッチング素子Ｑ５がＯＮ状態であるので（図１（ｅ）参照）、高周波トランスＴＲの二次側には、その出力端子Ｔ１からセンタタップＴｃに向う二次電流Ｉｏが流れ、これがチョークコイルＬ２の充電電流Ｉｏとして電源ラインＬＮに流れる（図３及び図１（ｇ）参照）。

この第３動作フェーズＰＨ３の初期タイミングでは、それまでＯＮ状態であった第２スイッチング素子Ｑ６がＯＦＦ遷移するので（図１（ｆ）参照）、第２スイッチング素子Ｑ６のドレイン端子（Ｂ点）には、少なからず振動するサージ電圧が発生することになる（図３（ｂ）参照）。

但し、このサージ電圧は、本実施例の構成では、ダイオードＤ２を経由してコンデンサＣ２を充電すると共に、抵抗Ｒ２とコンデンサＣ４で構成された第２スナバ回路で適宜に吸収される。そして、コンデンサＣ２が充電されることに対応して、遅延回路ＤＹ２のコンパレータＣＭの出力Ｖｍは、Ｈレベルとなる。

しかし、この第３動作フェーズＰＨ３のタイミングでは、動作制御信号Ｓ２がＬレベルであるので（図１（ｆ）参照）、遅延回路ＤＹ２のゲート回路ＧＴの出力ＶｏはＬレベルを維持し、これに対応して、出力制御素子Ｑ８がＯＦＦ状態を維持する。そのため、コンデンサＣ２の充電電荷が放電されることはなく、コンデンサＣ２の両端電圧Ｖｉｎは、サージ電圧（図３（ｂ））の最高レベルにほぼ維持されることなる。

なお、図４には、遅延回路ＤＹ２のコンパレータＣＭ出力やＡＮＤゲートの出力Ｖｏを図示していないが、動作制御信号Ｓ２と各部の電圧との位置関係は、動作制御信号Ｓ１（図４（ｃ））に対する、コンデンサＣ１の充電電圧Ｖｉｎ（図４（ｄ））や、コンパレータＣＭの出力Ｖｍ（図４（ｅ））や、ゲート回路ＧＴの出力Ｖｏ（図４（ｆ））と同じである。

＜第２動作フェーズＰＨ２、第４動作フェーズＰＨ４＞
続いて、第２動作フェーズＰＨ２と、第４動作フェーズＰＨ４における同期整流回路２の動作を説明する。図４（ａ）に示す通り、これらの動作タイミングでは、交流変換回路１のスイッチング素子Ｑ１〜Ｑ４は全てＯＦＦ状態である。

一方、同期整流回路２における第１と第２のスイッチング素子Ｑ５，Ｑ６は、共にＯＮ状態であるので、グランドから高周波トランスＴＲのセンタタップＴｃに向かう電流経路が形成され、チョークコイルＬ２の放電電流が、図示の向きに流れることになる（図４及び図１（ｇ）参照）。

そして、図４（ｃ）に示す通り、第２動作フェーズＰＨ２は、動作制御信号Ｓ１がＨレベルに立上ることで開始される。そのため、動作制御信号Ｓ１の立上りタイミングに同期して、第１遅延回路ＤＹ１のゲート回路ＧＴの出力ＶｏがＨレベルとなり、これに対応して第１出力制御素子Ｑ７がＯＮ遷移することで、コンデンサＣ１の充電電荷の放電が開始される。

充電電荷の放電経路は、コンデンサＣ１→第１出力制御素子Ｑ７→チョークコイルＬ３→電源ラインＬＮであり、この放電動作は、コンデンサＣ１の両端電圧Ｖｉｎが基準電圧Ｖｒを下回るまで継続される。そして、コンデンサＣ１の両端電圧Ｖｉｎが基準電圧Ｖｒを下回った後は、第１出力制御素子Ｑ７がＯＦＦ状態となるので、その後は、遅延回路ＤＹ１が、他の回路に影響を与えるおそれがない。

以上の関係は、動作制御信号Ｓ２がＨレベルに立上ることで開始される第４動作フェーズＰＨ４の場合も基本的に同じである。すなわち、第４動作フェーズＰＨ４では、コンデンサＣ２の充電電荷が、コンデンサＣ２→第２出力制御素子Ｑ８→チョークコイルＬ３→電源ラインＬＮの経路で放電され、この放電動作は、コンデンサＣ２の両端電圧Ｖｉｎが基準電圧Ｖｒを下回るまで継続される。

このように、本実施例では、第１動作フェーズＰＨ１でコンデンサＣ１に充電された静電エネルギーが、第２動作フェーズＰＨ２で電源ラインＬＮに回生され、第３動作フェーズＰＨ３でコンデンサＣ２に充電された静電エネルギーが、第４動作フェーズＰＨ４で電源ラインＬＮに回生されるので、余分なエネルギーを回収することで、変換効率を効果的に改善することができる。

また、エネルギー回収タイミングを敢えて一動作フェーズ遅らせることで、サージ電圧に重畳されるノイズ成分（リンギング成分）を、コンデンサＣ１／Ｃ２で吸収することでき、電源ラインにノイズ成分が重畳することも確実に解消される。

また、エネルギー回収タイミングを敢えて一動作フェーズ遅らせることで、増加傾向のコイル充電電流Ｉｏ（図１（ｇ）参照）に、回生電流を付加するのではなく、減少傾向のコイル放電電流コンデンサＩｏ（図１（ｇ）参照）に、回生電流を付加するので、出力電流Ｉｏの変動分を抑制することができ、この意味でも効果的である。

以上、本発明の実施例について具体的に説明したが、具体的な記載内容は特に本発明を限定するものではない。すなわち、実施例では、説明の便宜上、フルブリッジ型の交流変換回路１が、基本動作するよう説明したが、基本動作に代えて、位相シフト方式の制御動作を採っても良いことは勿論である。また、上流側の交流変換回路１は、直流電圧を受けて高周波信号に変換するものであれば、如何なる回路構成であっても良い。

１ 交流変換回路
２ 同期整流回路
ＴＲ 高周波トランス
Ｑ５ 第１スイッチング素子
Ｑ６ 第２スイッチング素子
Ｌ２ コイル素子
ＬＮ 電源ライン
Ｑ７ 出力制御素子
Ｑ８ 出力制御素子
ＣＴＬ 回生制御回路

Claims (8)

1. 直流電圧を受けて所定のスイッチング周波数の交流信号に変換する上流側の交流変換回路（１）と、前記交流信号を直流電圧に変換する下流側の同期整流回路（２）とが、出力巻線にセンタタップを設けた高周波トランス（ＴＲ）で結合されて構成され、
   前記同期整流回路（２）は、
   高周波トランスの出力巻線の両端に接続されるＯＮ／ＯＦＦ制御可能な第１と第２の一対のスイッチング素子（Ｑ５，Ｑ６）と、
   前記一対のスイッチング素子の一方又は双方のＯＮ動作時に、高周波トランスの出力巻線に流れる電流が流通するコイル素子（Ｌ２）を配置して構成された電源ライン（ＬＮ）と、
   前記一対のスイッチング素子（Ｑ５，Ｑ６）の各々に、並列接続されるダイオード（Ｄ１／Ｄ２）及びコンデンサ（Ｃ１／Ｃ２）の直列回路と、
   前記一対のスイッチング素子（Ｑ５，Ｑ６）の各々の動作に関連してＯＮ／ＯＦＦ制御される一対の出力制御素子（Ｑ７，Ｑ８）を有して構成され、前記出力制御素子（Ｑ７，Ｑ８）の一方のＯＮ動作に対応して、前記コンデンサ（Ｃ１／Ｃ２）の一方の充電電荷を前記電源ライン（ＬＮ）に供給する回生制御回路（ＣＴＬ）と、
   を設けたことを特徴とするＤＣ−ＤＣコンバータ。
2. 第１スイッチング素子（Ｑ５）をＯＮ／ＯＦＦ制御する第１制御信号（Ｓ１）と、第２スイッチング素子（Ｑ６）をＯＮ／ＯＦＦ制御する第２制御信号（Ｓ２）は、
   互いのＯＦＦ制御期間が重複しない一方、互いのＯＮ制御期間が重複するよう構成されている請求項１に記載のＤＣ−ＤＣコンバータ。
3. 第１スイッチング素子（Ｑ５）のＯＦＦ遷移時からＯＮ遷移時までのＯＦＦ期間に、第１スイッチング素子（Ｑ５）に対応する第１コンデンサ（Ｃ１）に充電された電荷が、第１スイッチング素子（Ｑ５）のＯＮ遷移時まで放電しないよう制御する第１遅延回路（ＤＹ１）が、前記回生制御回路（ＣＴＬ）に設けられて、
   第１の出力制御素子（Ｑ７）は、第１遅延回路（ＤＹ１）の出力を受けてＯＮ動作するよう構成されている請求項１又は２に記載のＤＣ−ＤＣコンバータ。
4. 第２スイッチング素子（Ｑ６）のＯＦＦ遷移時からＯＮ遷移時までのＯＦＦ期間に、第２スイッチング素子（Ｑ６）に対応する第２コンデンサ（Ｃ２）に充電された電荷が、第２スイッチング素子（Ｑ６）のＯＮ遷移時まで放電しないよう制御する第２遅延回路（ＤＹ２）が、前記回生制御回路（ＣＴＬ）に設けられて、
   第２の出力制御素子（Ｑ８）は、第２遅延回路（ＤＹ２）の出力を受けてＯＮ動作するよう構成されている請求項１〜３の何れかに記載のＤＣ−ＤＣコンバータ。
5. 第１遅延回路は、第１コンデンサ（Ｃ１）の両端電圧を基準電圧（Ｖｒ）と比較する第１コンパレータと、第１コンパレータの出力と第１制御信号（Ｓ１）の論理積を論理出力する第１ゲート回路とを有して構成されている請求項３に記載のＤＣ−ＤＣコンバータ。
6. 第２遅延回路は、第２コンデンサ（Ｃ２）の両端電圧を基準電圧（Ｖｒ）と比較する第２コンパレータと、第２コンパレータの出力と第２制御信号（Ｓ２）の論理積を論理出力する第２ゲート回路とを有して構成されている請求項４に記載のＤＣ−ＤＣコンバータ。
7. ダイオード（Ｄ１／Ｄ２）及びコンデンサ（Ｃ１／Ｃ２）の直列回路には、抵抗（Ｒ１／Ｒ２）とコンデンサ（Ｃ３／Ｃ４）が直列接続されたスナバ回路が並列接続されている請求項１〜６の何れか記載のＤＣ−ＤＣコンバータ。
8. 前記電源ライン（ＬＮ）は、センタタップ（Ｔｃ）を設けた高周波トランス（ＴＲ）のセンタタップに設けられている請求項１〜７の何れかに記載のＤＣ−ＤＣコンバータ。

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