JP6563657B2 - 半導体装置 - Google Patents

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置またはプロセッサに関する。または、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置またはプロセッサの製造方法に関する。または、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置またはプロセッサの駆動方法に関する。

なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。

また、ｃ軸に配向した結晶構造を持つ酸化物半導体をトランジスタの活性層として用いた高精細・低消費電力の表示装置が開示されている（非特許文献１参照）。

また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。

例えば、ｃ軸が表面に垂直な方向に配向した結晶構造を持つ酸化物半導体を活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献２参照）、その特性を利用した不揮発性メモリ、ＣＰＵ、イメージセンサなどのＬＳＩへの応用が提案されている（非特許文献３乃至非特許文献５参照）。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報

Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， Ｔｈｅ Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ ２０１２ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ， ｐｐ． １８３−１８６ Ｋ． Ｋａｔｏ ｅｔ ａｌ．， Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ２０１２， ｖｏｌｕｍｅ ５１， ０２１２０１ Ｈ． Ｉｎｏｕｅ ｅｔ ａｌ．， Ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ２０１２， ｖｏｌｕｍｅ ４７， ｐｐ． ２２５８−２０６５ Ｔ． Ｏｈｍａｒｕ ｅｔ ａｌ．， Ｅｘｔｅｎｔｅｄ Ａｂｓｔｒａｃｔ， Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ ２０１２， ｐｐ． １１４４−１１４５ Ｔ． Ａｏｋｉ ｅｔ ａｌ．， Ｓｙｍｐｏｓｉａ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ２０１１， ｐｐ． １７４−１７５

良好な電気特性を有するトランジスタを提供することを課題の一つとする。または、微細化に適したトランジスタを提供することを課題の一つとする。または、スイッチングスピードの速いトランジスタを提供することを課題の一つとする。または、導通時の電流の大きいトランジスタを提供することを課題の一とする。または、当該トランジスタを有する半導体装置を提供することを課題の一とする。または、当該トランジスタを有する動作速度の速い半導体装置を提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、酸化物半導体と、ゲート電極と、ゲート絶縁体と、を有するトランジスタを有し、前記酸化物半導体は、前記ゲート絶縁体を介して前記酸化物半導体と、前記ゲート電極と、が互いに重なる第１の領域を有し、前記トランジスタは、しきい値電圧が０Ｖより大きく、かつスイッチ速度が１００ナノ秒未満である半導体装置である。

または、本発明の一態様は、ゲート電極にしきい値電圧以上の電圧を印加したとき、前記酸化物半導体の全体を電流が流れる半導体装置である。

または、本発明の一態様は、第１の領域のキャリア密度が、１×１０^１５ｃｍ^−３未満である半導体装置である。

または、本発明の一態様は、酸化物半導体は、ゲート絶縁体を介して当該酸化物半導体の側面と、前記ゲート電極と、が面する第２の領域を有する半導体装置である。

または、本発明の一態様は、酸化物半導体と接する導電体を有し、酸化物半導体は、導電体と接する第３の領域を有し、第３の領域は、酸素欠損のサイトを有し、酸素欠損のサイトは、水素を有する半導体装置である。

または、本発明の一態様は、第３の領域はｎ型導電領域である半導体装置である。

良好な電気特性を有するトランジスタを提供することができる。または、微細化に適したトランジスタを提供することができる。または、スイッチングスピードの速いトランジスタを提供することができる。または、導通時の電流の大きいトランジスタを提供することができる。または、当該トランジスタを有する半導体装置を提供することができる。または、当該トランジスタを有する動作速度の速い半導体装置を提供することができる。

本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す断面図。 本発明の一態様に係るトランジスタを示す断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の断面図および回路図。 本発明の一態様に係る半導体装置の断面図および回路図。 本発明の一態様に係る半導体装置の構成。 本発明の一態様に係るＣＰＵの構成。 本発明の一態様に係るチップとモジュールの構成。 本発明の一態様に係る電子機器。 本発明の一態様に係るトランジスタを示す模式図、断面図、および断面ＳＴＥＭ像。 ＣＡＡＣ−ＩＧＺＯのＸ線回折スペクトラム、単位セル構造、断面における高分解能ＴＥＭ像、および表面における高分解能ＴＥＭ像。 単結晶ＩＧＺＯの高分解能ＴＥＭ像。 本発明の一態様に係るトランジスタの電気特性。 本発明の一態様に係るトランジスタのｔｕｒｎ−ｏｎ電圧およびＳＳのドレイン電圧依存性。 本発明の一態様に係るトランジスタの電気特性のチャネル幅依存性。 本発明の一態様に係るトランジスタのｔｕｒｎ−ｏｎ電圧およびＳＳのチャネル幅依存性。 本発明の一態様に係るトランジスタの電気特性のチャネル長依存性。 本発明の一態様に係るトランジスタのｔｕｒｎ−ｏｎ電圧およびＳＳのチャネル長依存性。 本発明の一態様に係るメモリ回路。 本発明の一態様に係るメモリ回路の書き込み動作のタイミングチャート。 本発明の一態様に係るメモリ回路の書き込み時間特性。 本発明の一態様に係るメモリ回路の保持容量と書き込み時間の関係。 本発明の一態様に係るメモリ回路の特性。 デバイス計算によって得られた活性層の電子電流密度分布。 デバイス計算によって得られた活性層の電子電流密度分布。 本発明の一態様に係るトランジスタのドレイン電流のチャネル長依存性。 本発明の一態様に係るトランジスタのオフ電流とオン電流との関係。 本発明の一態様に係るトランジスタの断面ＳＴＥＭ像。 本発明の一態様に係るトランジスタの電気特性。 本発明の一態様に係るトランジスタの電気特性。 デバイス計算によって得られた活性層の電子電流密度分布。 酸化物半導体の断面における高分解能ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体のナノビーム電子回折パターン、および透過電子回折測定装置の一例。 透過電子回折測定による構造解析の一例、および平面における高分解能ＴＥＭ像。 本発明の一態様に係るトランジスタのしきい値の累積度数分布。 本発明の一態様に係るトランジスタのしきい値の累積度数分布。 本発明の一態様に係るトランジスタのしきい値の累積度数分布。

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。

なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。

また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。

なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。

なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。

また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。

なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。

なお、以下に示す実施の形態では、特に断りがない場合、絶縁体として、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを一種以上含む絶縁体を、単層で、または積層で用いればよい。または、絶縁体として、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、アクリル、シリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁体の上面を平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜することができるため、生産性を高めることができる。絶縁体としては、好ましくは酸化アルミニウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁体を、単層で、または積層で用いればよい。

また、以下に示す実施の形態では、特に断りがない場合、導電体として、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルまたはタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。

なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における深さ方向全体が濃度Ｂである場合、Ａのある領域における深さ方向の平均値が濃度Ｂである場合、Ａのある領域における深さ方向の中央値が濃度Ｂである場合、Ａのある領域における深さ方向の最大値が濃度Ｂである場合、Ａのある領域における深さ方向の最小値が濃度Ｂである場合、Ａのある領域における深さ方向の収束値が濃度Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が濃度Ｂである場合などを含む。

また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における全体が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における平均値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における中央値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最大値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最小値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における収束値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合などを含む。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。

以下では、特に断りのない限り、一例として、チャネル形成領域に酸化物半導体を含む半導体装置について説明する。

図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ１−Ａ２方向の断面が図１（Ｂ）に相当する。また、図１（Ａ）に示す一点鎖線Ａ３−Ａ４方向の断面が図１（Ｃ）に相当する。なお、図１（Ａ）、（Ｂ）、（Ｃ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ａ３−Ａ４方向をチャネル幅方向と呼称する場合がある。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

トランジスタ１０１は、基板１１０上の絶縁体１２０と、当該絶縁体１２０上の酸化物半導体１３０と、当該酸化物半導体１３０と電気的に接続するソース電極１４０およびドレイン電極１５０と、酸化物半導体１３０、ソース電極１４０およびドレイン電極１５０上のゲート絶縁体１６０と、酸化物半導体１３０、ソース電極１４０の一部およびドレイン電極１５０の一部とゲート絶縁体１６０を介して重なるゲート電極１７０と、を有する。また、ゲート絶縁体１６０およびゲート電極１７０上には絶縁体１８０を有していてもよい。また、絶縁体１８０上に酸化物で形成された絶縁体１８５が形成されていてもよい。ただし、絶縁体１８５は有さなくてもよい。さらにその上部に他の絶縁体を形成してもよい。

本発明の一態様のトランジスタは、チャネル長が１０ｎｍ以上３００ｎｍ以下のトップゲート型構造である。また、ゲート電極１７０とソース電極１４０とが互いに重なる領域１９１（ＬｏｖＳ）およびゲート電極１７０とドレイン電極１５０とが互いに重なる領域１９２（ＬｏｖＤ）を有する。領域１９１および領域１９２のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。

また、チャネルを形成する領域において、酸化物半導体１３０の膜厚は３０ｎｍ以上３００ｎｍ以下とすることが好ましい。例えば、１００ｎｍ以上２００ｎｍ以下とすることもできる。なお、当該数値に絶縁体１２０のオーバーエッチングにて形成された凸部の高さが含まれていてもよい。即ち、当該凸部の高さと、酸化物半導体１３０の膜厚と、を併せて３０ｎｍ以上３００ｎｍ以下（例えば、１００ｎｍ以上２００ｎｍ以下）としても構わない。

また、酸化物半導体１３０の膜厚をチャネル幅で除した値は、０．５以上とすることが好ましい。例えば、０．５以上５以下または１以上３以下であることが好ましい。

また、ゲート絶縁体１６０の厚さは、酸化膜換算膜厚で２ｎｍ以上３０ｎｍ以下とすることが好ましい。また、絶縁体１２０の厚さは、酸化膜換算膜厚で１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。

図１に示すトランジスタ１０１では、ゲート電極１７０は、酸化物半導体１３０のチャネル幅方向を電気的に取り囲んだ構造となっている。特に、図２のように、ゲート電極１７０が酸化物半導体１３０を上面だけでなく側面も取り囲んでおり、かつ酸化物半導体１３０の下方まで伸びている構造となっていてもよい。このように、ゲート電極によって酸化物半導体のチャネル幅方向を電気的に取り囲んだトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。

トランジスタ１０１をｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ構造とし、チャネル幅を狭くすることで、酸化物半導体１３０の側面に対してゲート電界によるキャリアの制御がしやすくなる。そのため、良好なサブスレッショルド特性と極めて小さいオフ電流を有するトランジスタ１０１が得られる。また、このような構造とすることで、酸化物半導体１３０の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。

また、ソース電極１４０（および／または、ドレイン電極１５０）の、少なくとも一部（または全部）は、酸化物半導体１３０などの半導体の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）と、接触している。当該接触している酸化物半導体１３０では、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがあり、Ｎ型導電領域を有する。なお、酸素欠損のサイトに水素が入り込んだ状態をＶ_ＯＨと表記する場合がある。その結果、Ｎ型導電領域を電流が流れることで、良好なオン電流を得ることができる。

また、酸化物半導体１３０のチャネル形成領域中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０^１７個／ｃｍ^３以下、好ましくは１×１０^１５個／ｃｍ^３以下、さらに好ましくは１×１０^１３個／ｃｍ^３以下、より好ましくは１×１０^１１個／ｃｍ^３以下、特に好ましくは１×１０^１０個／ｃｍ^３以下であり、１×１０^−９個／ｃｍ^３以上であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。

当該酸化物半導体を用いたトランジスタは、チャネル形成領域におけるキャリア密度が低いため、しきい値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。

また、トランジスタ１０１が電子を多数キャリアとする蓄積型である場合、酸化物半導体１３０のソース電極１４０およびドレイン電極１５０と接する領域からチャネル形成領域へ延びる電界が遮蔽されやすく、短チャネルでもゲート電界によるキャリアの制御を行いやすい。

また、絶縁表面上にトランジスタを形成することで、半導体基板をそのままチャネル形成領域として用いる場合と異なり、ゲート電極と酸化物半導体もしくは半導体基板との間で寄生容量が形成されないため、ゲート電界によるキャリアの制御が容易になる。また、良好なスイッチング特性が得られる。

このような構造とすることで、良好な電気特性が得られる。具体的には、優れたサブスレッショルド特性、極めて小さいオフ電流、良好なオン電流が得られる。

このような構造とすることで、微細なトランジスタにおいても良好な電気特性が得られる。トランジスタの微細化により、トランジスタに寄生する各種容量が減少するため、良好なスイッチング特性が得られる。

一例として、チャネル長およびチャネル幅を５０ｎｍとすることができる。チャネルを形成する領域において、酸化物半導体１３０の厚さを４０ｎｍとし、ゲート絶縁体１６０の厚さを酸化膜換算膜厚で１１ｎｍとし、絶縁体１２０の厚さを酸化膜換算膜厚で３９０ｎｍとすることができる。

その結果、ゲート電圧３Ｖ、ドレイン電圧１Ｖ、ソース電圧０Ｖにおけるチャネル幅で規格化したオン電流は５８μＡ／μｍで、かつ、オフ電流は０．１ｐＡ以下とすることができる。また、しきい値電圧をプラスとすることができ（ノーマリオフの電気特性ともいう）、さらには、ドレイン電流が１ｐＡとなるゲート電圧が０Ｖ以上とすることも可能である。また、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）は、４５ｍＶ／Ｖ以上１００ｍＶ／Ｖ以下、代表的には６７ｍＶ／Ｖ、ＳＳ（Ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ ｖａｌｕｅ）は６０ｍＶ／ｄｅｃ以上１２０ｍＶ／ｄｅｃ以下、代表的には９２ｍＶ／ｄｅｃという優れた電気特性を得ることができる。

このような構造のトランジスタを用いることにより、ノーマリオフであって、かつ、トランジスタのスイッチ速度が１００ｎｓ未満、好ましくは１０ｎｓ未満、１０ｐｓ以上とすることができる。

一例として、チャネル長６４ｎｍ、チャネル幅６８ｎｍのトランジスタを書き込みトランジスタとして用い、容量を充電させる場合、容量値１４ｆＦを持つ容量を約６０ｎｓで９０％充電することができる。

また、トランジスタのスイッチ速度が１０ｎｓ未満、１０ｐｓ以上、好ましくは３ｎｓ未満、１００ｐｓ以上とすることができる。

なお、トランジスタのスイッチ速度（スイッチングスピードとも呼ぶ）が速いとは、トランジスタのスイッチングに要する時間が短いことをいう。例えば、トランジスタのスイッチ速度とは、一つのトランジスタのゲート容量が９０％充電されるのに要する時間を表し、一つのトランジスタが負荷のない状態で非導通状態から導通状態となる時間を表す。これは、ゲート電圧が変化した際に、トランジスタのドレイン電流の増分が、ゲート容量に蓄積される電荷の増分を充電する時間と解釈することができる。または、トランジスタのスイッチングに要する時間とは、トランジスタを増幅器として用いる場合に、電流利得が１以上となる最大の周波数ｆ_Ｔ（遮断周波数ともいう）を用いて、１／（２×ｆ_Ｔ）で表わす場合がある。または、電力利得が１以上となる最大の周波数ｆ_ｍａｘ（最大発振周波数ともいう）を用いて１／（２×ｆ_ｍａｘ）で表わす場合がある。電力利得としては、単方向電力利得や最大有能電力利得を用いることができる。

なお、スイッチ速度は、実際に測定してもよいし、計算によって検証してもよい。計算によって検証する場合には、ＳＰＩＣＥを用いることができる。トランジスタモデルパラメータは実際に測定したトランジスタの電気特性から抽出することが好ましい。電気特性の測定は室温で行ってもよいし、低温（例えばー４０℃）、高温（例えば１２５℃）における電気特性を合わせて測定してもよい。トランジスタモデルの一例として、ＲＰＩ（Ｒｅｎｓｓｅｌａｅｒ Ｐｏｌｙｔｅｃｈｎｉｃ Ｉｎｓｔｉｔｕｔｅ）モデルを用いることができる。また、レイアウトに基づいて、寄生容量や寄生抵抗といった寄生素子を抽出することが好ましい。

一例として、チャネル長６４ｎｍ、チャネル幅６８ｎｍのトランジスタから抽出したトランジスタモデルパラメータを用いたＳＰＩＣＥ計算において、１ｆＦ以下の容量を充電させる場合、５ｎｓ以下で９０％充電することができる。

また、このような構造のトランジスタを用いることにより、酸化膜換算膜厚で１１ｎｍという比較的厚いゲート絶縁体でチャネル長が５０ｎｍ程度まで短くなっても極小オフ電流と、非常に良好なサブスレッショルド特性が得られる。

また、このような構造のトランジスタを用いることにより、酸化膜換算膜厚で１１ｎｍという比較的厚いゲート絶縁体で、かつゲートオーバーラップ構造にもかかわらず、チャネル長が５０ｎｍ程度まで短くなっても極小オフ電流と、非常に良好なサブスレッショルド特性が得られる。

比較的厚いゲート絶縁体を用いることで、ゲート絶縁体を介したリーク電流が低減される。また、薄いゲート絶縁体を形成する場合と比較して、容易に製造でき、膜厚ばらつきの小さいゲート絶縁体を形成することが可能となる。

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

なお、ソース電極１４０（および／または、ドレイン電極１５０）の、少なくとも一部（または全部）は、酸化物半導体１３０などの半導体の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）に設けられている。

または、ソース電極１４０（および／または、ドレイン電極１５０）の、少なくとも一部（または全部）は、酸化物半導体１３０などの半導体の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）と、接触している。または、ソース電極１４０（および／または、ドレイン電極１５０）の、少なくとも一部（または全部）は、酸化物半導体１３０などの半導体の少なくとも一部（または全部）と、接触している。

または、ソース電極１４０（および／または、ドレイン電極１５０）の、少なくとも一部（または全部）は、酸化物半導体１３０などの半導体の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）と、電気的に接続されている。または、ソース電極１４０（および／または、ドレイン電極１５０）の、少なくとも一部（または全部）は、酸化物半導体１３０などの半導体の少なくとも一部（または全部）と、電気的に接続されている。

または、ソース電極１４０（および／または、ドレイン電極１５０）の、少なくとも一部（または全部）は、酸化物半導体１３０などの半導体の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）に、近接して配置されている。または、ソース電極１４０（および／または、ドレイン電極１５０）の、少なくとも一部（または全部）は、酸化物半導体１３０などの半導体の少なくとも一部（または全部）に、近接して配置されている。

または、ソース電極１４０（および／または、ドレイン電極１５０）の、少なくとも一部（または全部）は、酸化物半導体１３０などの半導体の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）の横側に配置されている。または、ソース電極１４０（および／または、ドレイン電極１５０）の、少なくとも一部（または全部）は、酸化物半導体１３０などの半導体の少なくとも一部（または全部）の横側に配置されている。

または、ソース電極１４０（および／または、ドレイン電極１５０）の、少なくとも一部（または全部）は、酸化物半導体１３０などの半導体の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）の斜め上側に配置されている。または、ソース電極１４０（および／または、ドレイン電極１５０）の、少なくとも一部（または全部）は、酸化物半導体１３０などの半導体の少なくとも一部（または全部）の斜め上側に配置されている。

または、ソース電極１４０（および／または、ドレイン電極１５０）の、少なくとも一部（または全部）は、酸化物半導体１３０などの半導体の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）の上側に配置されている。または、ソース電極１４０（および／または、ドレイン電極１５０）の、少なくとも一部（または全部）は、酸化物半導体１３０などの半導体の少なくとも一部（または全部）の上側に配置されている。

また、トランジスタ１０１は、図３に示すように、酸化物半導体１３０と基板１１０との間に導電体１７２を備えていてもよい。当該導電体を第２のゲート電極（バックゲート）として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、ゲート電極１７０と導電体１７２を同電位としてトランジスタ１０１を駆動させればよい。また、しきい値電圧の制御を行うには、ゲート電極１７０とは異なる定電位を導電体１７２に供給すればよい。

また、本発明の一態様のトランジスタは、図４（Ａ）、図４（Ｂ）および図４（Ｃ）に示す構成であってもよい。図４（Ａ）は上面図であり、図４（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図４（Ｂ）に相当する。また、図４（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図４（Ｃ）に相当する。なお、図４（Ａ）、図４（Ｂ）および図４（Ｃ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。

図４（Ａ）、図４（Ｂ）および図４（Ｃ）に示すトランジスタ１０２は、酸化物半導体１３０が絶縁体１２０側から第１の酸化物半導体１３１、第２の酸化物半導体１３２、および第３の酸化物半導体１３３の順で形成された点がトランジスタ１０１とは異なる。

例えば、第１の酸化物半導体１３１、第２の酸化物半導体１３２、および第３の酸化物半導体１３３には、それぞれ組成の異なる酸化物半導体などを用いることができる。ただし、例えば、第１の酸化物半導体１３１と、第３の酸化物半導体１３３と、が同じまたはその近傍の組成であってもよい。

なお、トランジスタ１０１における酸化物半導体１３０の形状に関する説明は、トランジスタ１０２にも適用でき、同様の効果を得ることができる。また、図３に示す構成をトランジスタ１０２に適用することもできる。

また、本発明の一態様のトランジスタは、図５（Ａ）、図５（Ｂ）および図５（Ｃ）に示す構成であってもよい。図５（Ａ）は上面図であり、図５（Ａ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図５（Ｂ）に相当する。また、図５（Ａ）に示す一点鎖線Ｃ３−Ｃ４方向の断面が図５（Ｃ）に相当する。なお、図５（Ａ）、図５（Ｂ）および図５（Ｃ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。

図５（Ａ）、図５（Ｂ）および図５（Ｃ）に示すトランジスタ１０３は、酸化物半導体１３０が絶縁体１２０側から第１の酸化物半導体１３１、第２の酸化物半導体１３２の順で形成された積層と、当該積層の一部を覆う第３の酸化物半導体１３３を有する点が、トランジスタ１０１およびトランジスタ１０２とは異なる。

例えば、第１の酸化物半導体１３１、第２の酸化物半導体１３２、および第３の酸化物半導体１３３には、それぞれ組成の異なる酸化物半導体などを用いることができる。ただし、例えば、第１の酸化物半導体１３１と、第３の酸化物半導体１３３と、が同じまたはその近傍の組成であってもよい。

具体的にトランジスタ１０３は、基板１１０上の絶縁体１２０と、当該絶縁体１２０上の第１の酸化物半導体１３１、第２の酸化物半導体１３２の順で形成された積層と、当該積層の一部と電気的に接続するソース電極１４０およびドレイン電極１５０と、当該積層の一部、ソース電極１４０の一部、およびドレイン電極１５０の一部を覆う第３の酸化物半導体１３３と、当該積層の一部、ソース電極１４０の一部、ドレイン電極１５０の一部、第３の酸化物半導体１３３と重なるゲート絶縁体１６０およびゲート電極１７０と、を有する。また、ソース電極１４０およびドレイン電極１５０、ならびにゲート電極１７０上には絶縁体１８０が設けられていてもよい。また、絶縁体１８０上に酸化物で形成された絶縁体１８５が形成されていてもよい。絶縁体１８５を有さなくてもよい。また、さらにその上部に他の絶縁体を形成してもよい。

図１に示すトランジスタ１０１ではチャネルが形成される領域において酸化物半導体１３０は一層である。一方、図４に示すトランジスタ１０２では酸化物半導体１３０は基板１１０側から第１の酸化物半導体１３１、第２の酸化物半導体１３２、第３の酸化物半導体１３３が積層された三層構造を有している。また、図５に示すトランジスタ１０３では、トランジスタ１０２と同様に三層構造の酸化物半導体１３０を有している。一方、チャネル形成領域において第２の酸化物半導体１３２は第１の酸化物半導体１３１および第３の酸化物半導体１３３で取り囲まれている構造となっている。

なお、トランジスタ１０２およびトランジスタ１０３の構造において、酸化物半導体１３０を構成する三層の材料を適切に選択することで電流を第２の酸化物半導体１３２の全体に流すことができる。酸化物半導体１３０内部の第２の酸化物半導体１３２に電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。なお、第２の酸化物半導体１３２を厚くすると、オン電流を向上させることができる。

次に本発明の一態様のトランジスタの構成要素について詳細を説明する。

基板１１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタのゲート電極１７０、ソース電極１４０、およびドレイン電極１５０の一つは、上記の他のデバイスと電気的に接続されていてもよい。

絶縁体１２０は、基板１１０からの不純物の拡散を防止する役割を有するほか、酸化物半導体１３０に酸素を供給する役割を担うことができる。したがって、絶縁体１２０は酸素を含む絶縁体であることが好ましく、化学量論組成よりも多い酸素を含む絶縁体であることがより好ましい。例えば、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ）にて、酸素原子に換算しての酸素の放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、上述のように基板１１０が他のデバイスが形成された基板である場合、絶縁体１２０は、層間絶縁体としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

なお、本実施の形態では、酸化物半導体１３０が三層構造である場合を主として詳細を説明するが、積層数は問わない。トランジスタ１０１のように酸化物半導体１３０が一層の場合は、本実施の形態で説明する第２の酸化物半導体１３２に相当する層を用いればよい。また、酸化物半導体１３０が二層の場合は、例えば、トランジスタ１０２またはトランジスタ１０３に示す酸化物半導体１３０の構成において、第３の酸化物半導体１３３を設けない構成とすればよい。この構成の場合、第２の酸化物半導体１３２と第１の酸化物半導体１３１を入れ替えることもできる。また、酸化物半導体１３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の積層に対して他の酸化物半導体を積む構成や当該三層構造におけるいずれかの界面に他の酸化物半導体を挿入する構成とすることができる。

一例としては、第２の酸化物半導体１３２には、第１の酸化物半導体１３１および第３の酸化物半導体１３３よりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。

第１の酸化物半導体１３１および第３の酸化物半導体１３３は、第２の酸化物半導体１３２を構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが第２の酸化物半導体１３２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。

このような構造において、ゲート電極１７０に電界を印加すると、酸化物半導体１３０のうち、伝導帯下端のエネルギーが最も小さい第２の酸化物半導体１３２にチャネルが形成される。

また、第１の酸化物半導体１３１は、第２の酸化物半導体１３２を構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体１３２と絶縁体１２０とが接した場合の界面と比較して、第２の酸化物半導体１３２と第１の酸化物半導体１３１との界面には界面準位を形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、第１の酸化物半導体１３１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。

また、第３の酸化物半導体１３３は、第２の酸化物半導体１３２を構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体１３２とゲート絶縁体１６０が接した場合の界面と比較して、第２の酸化物半導体１３２と第３の酸化物半導体１３３との界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導体１３３を設けることにより、トランジスタの電界効果移動度を高くすることができる。

第１の酸化物半導体１３１および第３の酸化物半導体１３３には、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体１３２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、第１の酸化物半導体１３１および第３の酸化物半導体１３３は、第２の酸化物半導体１３２よりも酸素欠損が生じにくいと言うことができる。

なお、第１の酸化物半導体１３１、第２の酸化物半導体１３２、第３の酸化物半導体１３３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物半導体１３１をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、第２の酸化物半導体１３２をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、第３の酸化物半導体１３３をＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、第２の酸化物半導体１３２において、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

第１の酸化物半導体１３１および第３の酸化物半導体１３３のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、第２の酸化物半導体１３２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。

第１の酸化物半導体１３１および第３の酸化物半導体１３３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体１３２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下、さらに好ましくは１０ｎｍ以上８０ｎｍ以下とする。また、第２の酸化物半導体１３２は、第１の酸化物半導体１３１および第３の酸化物半導体１３３より厚い方が好ましい。

なお、酸化物半導体をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０^１７個／ｃｍ^３以下、好ましくは１×１０^１５個／ｃｍ^３以下、さらに好ましくは１×１０^１３個／ｃｍ^３以下、より好ましくは１×１０^１１個／ｃｍ^３以下、特に好ましくは１×１０^１０個／ｃｍ^３以下であり、１×１０^−９個／ｃｍ^３以上であることを指す。

また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、第１の酸化物半導体１３１、第２の酸化物半導体１３２および第３の酸化物半導体１３３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とすればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とすればよい。

また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。

また、上述のように高純度化された酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。

なお、トランジスタのゲート絶縁体としては、シリコンを含む絶縁体が多く用いられるため、上記理由により酸化物半導体のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁体と接しない構造が好ましいということができる。また、ゲート絶縁体と酸化物半導体との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体のチャネルとなる領域はゲート絶縁体から離すことが好ましいといえる。

したがって、酸化物半導体１３０を第１の酸化物半導体１３１、第２の酸化物半導体１３２、第３の酸化物半導体１３３の積層構造とすることで、第２の酸化物半導体１３２にチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。また、良好なスイッチング特性が得られる。

第１の酸化物半導体１３１、第２の酸化物半導体１３２、第３の酸化物半導体１３３のバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物半導体１３１、第２の酸化物半導体１３２、第３の酸化物半導体１３３の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、第１の酸化物半導体１３１、第２の酸化物半導体１３２、第３の酸化物半導体１３３は組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、本明細書の図面において、当該積層体のそれぞれの界面は点線で表している。

主成分を共通として積層された酸化物半導体１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物濃度が低くなるように積層構造を形成する。仮に、積層された酸化物半導体の層間に不純物が高濃度で存在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう場合がある。

例えば、第１の酸化物半導体１３１および第３の酸化物半導体１３３にはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：６：４または１：９：６（原子数比）、第２の酸化物半導体１３２にはＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、第１の酸化物半導体１３１にＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、第３の酸化物半導体１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いてもよい。このような、第１の酸化物半導体１３１、第２の酸化物半導体１３２および第３の酸化物半導体１３３の成膜に、上述した原子数比の酸化物ターゲットを用いたスパッタリング法を用いると好ましい。スパッタリング法を用いた場合、基板加熱温度にもよるが、成膜された酸化物半導体の組成に対する亜鉛の比率が、ターゲットの組成と比べて２０％から６０％程度低減する場合がある。また、成膜された酸化物半導体の組成に対するガリウムの比率が、ターゲットの組成と比べて１％から２０％程度低減する場合がある。

酸化物半導体１３０における第２の酸化物半導体１３２はウェル（井戸）となり、酸化物半導体１３０を用いたトランジスタにおいて、チャネルは第２の酸化物半導体１３２に形成される。なお、酸化物半導体１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。

また、第１の酸化物半導体１３１および第３の酸化物半導体１３３と、酸化シリコン膜などの絶縁体との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物半導体１３１および第３の酸化物半導体１３３があることにより、第２の酸化物半導体１３２と当該トラップ準位とを遠ざけることができる。

ただし、第１の酸化物半導体１３１および第３の酸化物半導体１３３の伝導帯下端のエネルギーと、第２の酸化物半導体１３２の伝導帯下端のエネルギーとの差が小さい場合、第２の酸化物半導体１３２の電子が該エネルギー差を越えてトラップ準位に達することがある。マイナスの電荷となる電子がトラップ準位に捕獲されることで、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

したがって、トランジスタのしきい値電圧の変動を低減するには、第１の酸化物半導体１３１および第３の酸化物半導体１３３の伝導帯下端のエネルギーと、第２の酸化物半導体１３２の伝導帯下端のエネルギーとの間に一定以上の差を設けることが好ましい。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。

第１の酸化物半導体１３１、第２の酸化物半導体１３２および第３の酸化物半導体１３３には、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。

ソース電極１４０およびドレイン電極１５０には、酸化物半導体から酸素を引き抜く性質を有する導電体を用いると好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。上記材料において、特に酸素と結合しやすいＴｉや、後のプロセス温度を比較的高く設定できる、融点の高いＷを用いることがより好ましい。

酸化物半導体から酸素を引き抜く性質を有する導電体の作用により、酸化物半導体中の酸素が脱離し、酸化物半導体中に酸素欠損が形成される。当該酸化物半導体中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。

ゲート絶縁体１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁体を用いることができる。また、ゲート絶縁体１６０は上記材料の積層であってもよい。なお、ゲート絶縁体１６０に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。

また、ゲート絶縁体１６０の積層構造の一例について説明する。ゲート絶縁体１６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。

酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化膜換算膜厚に対して物理的な膜厚を大きくできるため、酸化膜換算膜厚を１０ｎｍ以下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。

ところで、結晶構造を有する酸化ハフニウムの被形成面は、欠陥に起因した界面準位を有する場合がある。該界面準位はトラップセンターとして機能する場合がある。そのため、酸化ハフニウムがトランジスタのチャネル形成領域に近接して配置されるとき、該界面準位によってトランジスタの電気特性が劣化する場合がある。そこで、該界面準位の影響を低減するために、トランジスタのチャネル形成領域と酸化ハフニウムとの間に、別の膜を配置することによって互いに離間させることが好ましい場合がある。この膜は、緩衝機能を有する。緩衝機能を有する膜は、ゲート絶縁体１６０に含まれる膜であってもよいし、酸化物半導体に含まれる膜であってもよい。即ち、緩衝機能を有する膜としては、酸化シリコン、酸化窒化シリコン、酸化物半導体などを用いることができる。なお、緩衝機能を有する膜には、たとえば、チャネル形成領域となる半導体よりもエネルギーギャップの大きい半導体または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル形成領域となる半導体よりも電子親和力の小さい半導体または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル形成領域となる半導体よりもイオン化エネルギーの大きい半導体または絶縁体を用いる。

一方、上述した結晶構造を有する酸化ハフニウムの被形成面における界面準位（トラップセンター）に電荷をトラップさせることで、トランジスタのしきい値電圧を制御できる場合がある。該電荷を安定して存在させるためには、たとえば、チャネル形成領域と酸化ハフニウムとの間に、酸化ハフニウムよりもエネルギーギャップの大きい絶縁体を配置すればよい。または、酸化ハフニウムよりも電子親和力の小さい半導体または絶縁体を配置すればよい。または、緩衝機能を有する膜には、酸化ハフニウムよりもイオン化エネルギーの大きい半導体または絶縁体を配置すればよい。このような絶縁体を用いることで、界面準位にトラップされた電荷の放出が起こりにくくなり、長期間に渡って電荷を保持することができる。

そのような絶縁体として、例えば、酸化シリコン、酸化窒化シリコンが挙げられる。ゲート絶縁体１６０内の界面準位に電荷を捕獲させるためには、酸化物半導体１３０からゲート電極１７０に向かって電子を移動させればよい。具体的な例としては、高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極１７０の電位をソース電極１４０やドレイン電極１５０の電位より高い状態にて１秒以上、代表的には１分以上維持すればよい。

このようにゲート絶縁体１６０などの界面準位に所望の量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極１７０の電圧や、電圧を印加する時間を調整することによって、電子を捕獲させる量（しきい値電圧の変動量）を制御することができる。なお、電荷を捕獲させることができれば、ゲート絶縁体１６０内でなくても構わない。同様の構造を有する積層膜を、他の絶縁体に用いても構わない。

ゲート電極１７０には、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電体を用いることができる。また、当該ゲート電極は、上記材料の積層であってもよい。また、当該ゲート電極には、窒素を含んだ導電体を用いてもよい。

ゲート絶縁体１６０、およびゲート電極１７０上に形成する絶縁体１８０には、酸化アルミニウム膜を含むことが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物半導体１３０への混入防止、酸化物半導体１３０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁体１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。

また、絶縁体１８０上には絶縁体１８５が形成されていることが好ましい。絶縁体１８５には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁体を用いることができる。また、絶縁体１８５は上記材料の積層であってもよい。

ここで、絶縁体１８５は絶縁体１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁体１８５から放出される酸素はゲート絶縁体１６０を経由して酸化物半導体１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。

また、半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られている。

そこで、図５に示す本発明の一態様のトランジスタでは、前述したように、チャネルが形成される第２の酸化物半導体１３２を覆うように第３の酸化物半導体１３３が形成されており、チャネル形成層とゲート絶縁体が接しない構成となっている。そのため、チャネル形成層とゲート絶縁体との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。その結果、良好なスイッチング特性が得られる。

本発明の一態様のトランジスタでは、前述したように酸化物半導体１３０のチャネル幅方向を電気的に取り囲むようにゲート電極１７０が形成されているため、酸化物半導体１３０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体１３０の全体的にゲート電界が印加させることとなり、電流はチャネルとなる第２の酸化物半導体１３２全体に流れるようになり、さらにオン電流を高められる。その結果、良好なスイッチング特性が得られる。

また、本発明の一態様のトランジスタは、第２の酸化物半導体１３２を第１の酸化物半導体１３１上に形成することで界面準位を形成しにくくする効果や、第２の酸化物半導体１３２を三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、ＳＳを向上させることができる。したがって、ゲート電圧Ｖｇが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、容量に保持した電荷（あるいは情報）を当該トランジスタによって制御する場合に長期間にわたって保持（あるいは記憶）することができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、本発明の一態様である図６に示すトランジスタ４９０の作製方法について説明する。図６（Ａ）は、トランジスタ４９０の構成の一例を示す平面図である。図６（Ｂ）には、図６（Ａ）の一点鎖線Ｅ１−Ｅ２方向の断面図、および一点鎖線Ｅ３−Ｅ４方向の断面図を示す。

まず、絶縁体４４２を成膜する。絶縁体４４２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて成膜すればよい。

絶縁体４４２は、金属または合金のターゲットを用い、ＤＣスパッタリング法による成膜すると好ましい。特に、反応性ガスとして酸素を用いたＤＣスパッタリング法では、ターゲット表面における反応が十分でないため、亜酸化物を含む絶縁体が成膜できる場合がある。亜酸化物は、水素や酸素などを捕獲して安定化する場合がある。したがって、絶縁体４４２が亜酸化物を含む絶縁体である場合、水素や酸素などに対するブロック性の高い絶縁体であることがわかる。

なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。

プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。熱ＣＶＤ法は、プラズマを用いないため、プラズマダメージが生じず、欠陥の少ない膜が得られる。

ＣＶＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、トランジスタ４９０の生産性を高めることができる。

次に、導電体４１３となる導電体を成膜する。導電体４１３となる導電体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。

次に、導電体４１３となる導電体の一部をエッチングし、導電体４１３を形成する。

次に、絶縁体４０２を成膜する（図７（Ａ）参照。）。絶縁体４０２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。なお、ここでは、絶縁体４０２は、ＣＭＰ法などによって、上面から平坦化する場合について説明する。絶縁体４０２の上面を平坦化することで、後の工程が容易となり、トランジスタ４９０の歩留まりを高くすることができる。例えば、ＣＭＰ法によって、絶縁体４０２のＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ：二乗平均平方根）粗さを１ｎｍ以下、好ましくは０．５ｎｍ以下、さらに好ましくは０．３ｎｍ以下とする。または、１μｍ×１μｍの範囲におけるＲａ（平均面粗さ）を１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とする。または、１μｍ×１μｍの範囲におけるＰｅａｋ−Ｖａｌｌｅｙを１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とする。ただし、本発明の一態様に係るトランジスタ４９０は、絶縁体４０２の上面を平坦化した場合に限定されない。

絶縁体４０２は、過剰酸素を含ませるように成膜すればよい。または、絶縁体４０２の成膜後に酸素を添加しても構わない。酸素の添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１４ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下として行えばよい。

なお、絶縁体４０２を積層膜で構成する場合には、それぞれの膜を、上記のような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目をＣＶＤ法で成膜し、２層目をＡＬＤ法で成膜してもよい。または、１層目をスパッタリング法で成膜し、２層目をＡＬＤ法で成膜してもよい。このように、それぞれ異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。

つまり、ｎ層目（ｎは自然数）の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜する。なお、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が同じでも異なっていてもよい。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。

次に、半導体４０６ａとなる半導体４３６ａ、および半導体４０６ｂとなる半導体４３６ｂをこの順に成膜する。半導体４０６ａとなる半導体４３６ａ、および半導体４０６ｂとなる半導体４３６ｂは、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。

なお、半導体４３６ａおよび半導体４３６ｂとして、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。

次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、半導体４３６ａ、および半導体４３６ｂの結晶性を高めることや、水素や水などの不純物を除去すること等ができる。

次に、導電体４１６を成膜する（図７（Ｂ）参照。）。導電体４１６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。

導電体４１６ａおよび導電体４１６ｂは、導電体４１６を成膜した後で、導電体４１６の一部をエッチングすることで形成される。したがって、導電体４１６の成膜時に、半導体４０６ｂへダメージを与えない成膜方法を用いると好ましい。即ち、導電体４１６の成膜には、ＭＣＶＤ法などを用いると好ましい。

なお、導電体４１６を積層膜で構成する場合には、それぞれの膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目をＭＯＣＶＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をＭＯＣＶＤ法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜し、３層目をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。

つまり、導電体４１６を積層膜で構成する場合には、例えば、ｎ層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。

なお、導電体４１６、または導電体４１６の積層膜の内の少なくとも一つの膜と、半導体４０６ａとなる半導体４３６ａ、または半導体４０６ｂとなる半導体４３６ｂとは、同じ成膜方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。

なお、導電体４１６、または導電体４１６の積層膜の内の少なくとも一つの膜と、半導体４０６ａとなる半導体４３６ａ、または半導体４０６ｂとなる半導体４３６ｂと、絶縁体４０２、または絶縁体４０２の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どれも、スパッタリング法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。

次に、マスク４２６を形成する（図８（Ａ）参照。）。マスク４２６は、感光性を有するレジストを用いればよい。なお、マスク４２６として、フォトレジストの下地に、反射防止膜（ＢＡＲＣ：Ｂｏｔｔｏｍ Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ）を設けてもよい。反射防止膜を設けることで、ハレーションによる不良を抑制することができ、微細な形状を得ることができる。

次に、マスク４２６をマスクに用いて、導電体４１６をエッチングし、導電体４１７を形成する。なお、微細な形状を有する導電体４１７を形成するためには、微細な形状を有するマスク４２６を形成することになる。微細な形状を有するマスク４２６は、厚すぎると倒れる場合があるため、自立できる程度の厚さの領域を有すると好ましい。また、マスク４２６をマスクとしてエッチングする導電体４１６は、マスク４２６が耐えうる条件でエッチングされる程度に薄いことが好ましい。ただし、導電体４１６は、後にトランジスタ４９０のソース電極およびドレイン電極としての機能を有する導電体４１６ａおよび導電体４１６ｂとなるため、トランジスタ４９０のオン電流を大きくするためにはある程度の厚さがあるほうが好ましい。したがって、例えば、５ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下、さらに好ましくは５ｎｍ以上１５ｎｍ以下の厚さの領域を有する導電体４１６とすればよい。

次に、導電体４１７をマスクに用いて、半導体４３６ｂおよび半導体４３６ａをエッチングし、半導体４０６ａおよび半導体４０６ｂを形成する。このとき、絶縁体４０２までエッチングすると、ｓ−ｃｈａｎｎｅｌ構造が形成されやすくなる（図８（Ｂ）参照。）。

次に、導電体４１７の一部をエッチングし、導電体４１６ａおよび導電体４１６ｂを形成する（図９（Ａ）参照。）。このように、半導体４３６ａおよび半導体４３６ｂをエッチングするためのマスクとして形成された導電体４１６は、トランジスタ４９０のソース電極およびドレイン電極としての機能を有する導電体４１６ａおよび導電体４１６ｂとなる。導電体４１６ａおよび導電体４１６ｂとなる導電体４１６をマスクとしても用いることから、トランジスタ４９０を作製するための工程数を低減できる。また、トランジスタ４９０は、導電体４１６ａおよび導電体４１６ｂの占有面積を小さくすることができるため、微細な半導体装置に適した構造である。

次に、半導体４０６ｃとなる半導体を成膜する。半導体４０６ｃとなる半導体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。

なお、半導体４０６ｃとなる半導体として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。

次に、第２の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０６ｃとなる半導体よりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとなる半導体として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。換言すると、半導体４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、半導体４０６ｃとなる半導体として、酸素をブロックする機能を有する半導体を選択する。このとき、第２の加熱処理を行うことで、半導体４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０６ｂまで移動する。半導体４０６ｂは半導体４０６ｃとなる半導体で覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミングで第２の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減することができる。なお、第２の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。低下させる温度範囲は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体４０２から余分に過剰酸素（酸素）が放出することを抑えることができる。。

次に、絶縁体４１２となる絶縁体を成膜する。絶縁体４１２となる絶縁体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。

なお、絶縁体４１２となる絶縁体を積層膜で構成する場合には、それぞれの膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目をＭＯＣＶＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をＭＯＣＶＤ法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜し、３層目をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。

つまり、絶縁体４１２となる絶縁体を積層膜で構成する場合には、例えば、ｎ層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。

次に、第３の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０６ｃとなる半導体よりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとなる半導体として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。また、半導体４０６ｃとなる半導体として、酸素をブロックする機能を有する半導体を選択する。または、例えば、半導体４０６ａとして、絶縁体４１２となる絶縁体よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４１２となる絶縁体として、半導体４０６ａよりも酸素透過性の低い絶縁体を選択する。換言すると、半導体４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、絶縁体４１２となる絶縁体として、酸素をブロックする機能を有する絶縁体を選択する。このとき、第３の加熱処理を行うことで、半導体４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０６ｂまで移動する。半導体４０６ｂは半導体４０６ｃとなる半導体および絶縁体４１２となる絶縁体で覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミングで第３の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減することができる。なお、第３の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第３の加熱処理は、第１の加熱処理よりも低い温度が好ましい。低下させる温度範囲は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。なお、絶縁体４１２となる絶縁体が酸素をブロックする機能を有する場合、半導体４０６ｃとなる半導体が酸素をブロックする機能を有さなくても構わない。

次に、導電体４０４となる導電体を成膜する。導電体４０４となる導電体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。

絶縁体４１２となる絶縁体は、トランジスタ４９０のゲート絶縁体として機能する。したがって導電体４０４となる導電体の成膜時に、絶縁体４１２となる絶縁体へダメージを与えない成膜方法を用いると好ましい。即ち、該導電体の成膜には、ＭＣＶＤ法などを用いると好ましい。

なお、導電体４０４となる導電体を積層膜で構成する場合には、それぞれの膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目をＭＯＣＶＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をＭＯＣＶＤ法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜し、３層目をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。

つまり、導電体４０４となる導電体を積層膜で構成する場合には、例えば、ｎ層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。

なお、導電体４０４となる導電体、または導電体４０４となる導電体の積層膜の内の少なくとも一つの膜と、絶縁体４１２となる絶縁体、または絶縁体４１２となる絶縁体の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。または、例えば、絶縁体４１２となる絶縁体と接する導電体４０４となる導電体と、導電体４０４となる導電体と接する絶縁体４１２となる絶縁体とは、同じ成膜方法を用いてもよい。これにより、同じチャンバーで成膜することができる。その結果、不純物の混入を防ぐことができる。

なお、導電体４０４となる導電体、または導電体４０４となる導電体の積層膜の内の少なくとも一つの膜と、絶縁体４１２となる絶縁体、または絶縁体４１２となる絶縁体の積層膜の内の少なくとも一つの膜とは同じ成膜方法を用いてもよい。例えば、どれも、スパッタリング法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。

次に、導電体４０４となる導電体の一部をエッチングして導電体４０４を形成する。なお、導電体４０４は、半導体４０６ｂの少なくとも一部と重なるように形成する。

次に、導電体４０４となる導電体と同様に、絶縁体４１２となる絶縁体の一部をエッチングして絶縁体４１２を形成する。

次に、導電体４０４となる導電体および絶縁体４１２となる絶縁体と同様に、半導体４０６ｃとなる半導体の一部をエッチングして半導体４０６ｃを形成する。

なお、導電体４０４となる導電体、絶縁体４１２となる絶縁体および半導体４０６ｃとなる半導体の一部をエッチングする際には、同一のフォトリソグラフィ工程など用いてもよい。または、導電体４０４をマスクとして用いて絶縁体４１２となる絶縁体および半導体４０６ｃとなる半導体をエッチングしてもよい。そのため、導電体４０４、絶縁体４１２および半導体４０６ｃは、上面図において同様の形状となる。なお、図９（Ｃ１）に示す拡大断面のように、導電体４０４よりも絶縁体４１２または／および半導体４０６ｃが突出した（迫り出した）形状となる場合や、図９（Ｃ２）に示す拡大断面のように、導電体４０４が絶縁体４１２または／および半導体４０６ｃよりも突出した（迫り出した）形状となる場合がある。これらに示すような形状とすることによって、形状不良が低減され、ゲートリーク電流を低減できる場合がある。

次に、絶縁体４０８を成膜する（図９（Ｂ）参照。）。絶縁体４０８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。

次に、第４の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０６ｃよりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとして、半導体４０６ａよりも酸素透過性の低い半導体を選択する。また、半導体４０６ｃとして、酸素をブロックする機能を有する半導体を選択する。または、例えば、半導体４０６ａとして、絶縁体４１２よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４１２として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。または、例えば、半導体４０６ａとして、絶縁体４０８よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４０８として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。換言すると、半導体４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、絶縁体４０８として、酸素をブロックする機能を有する絶縁体を選択する。このとき、第４の加熱処理を行うことで、半導体４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０６ｂまで移動する。半導体４０６ｂは半導体４０６ｃ、絶縁体４１２、絶縁体４０８のいずれかで覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミングで第４の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減することができる。なお、第４の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第４の加熱処理は、第１の加熱処理よりも低い温度が好ましい。低下させる温度範囲は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。なお、絶縁体４０８が酸素をブロックする機能を有する場合、半導体４０６ｃまたは／および絶縁体４１２が酸素をブロックする機能を有さなくても構わない。

なお、第１の加熱処理、第２の加熱処理、第３の加熱処理および第４の加熱処理の全てまたは一部を行わなくても構わない。

次に、絶縁体４１８を成膜する。絶縁体４１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。

以上のようにして、図６に示したトランジスタ４９０を作製することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、本発明の一態様であるトランジスタに使用することができる酸化物半導体について説明する。

酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結晶酸化物半導体とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などをいう。なお、ＣＡＡＣ−ＯＳをＣＡＮＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｎａｎｏ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶこともできる。

まずは、ＣＡＡＣ−ＯＳについて説明する。

ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳを形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

図３８（Ａ）は、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像である。また、図３８（Ｂ）は、図３８（Ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。

図３８（Ｃ）は、図３８（Ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図３８（Ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。

なお、ＣＡＡＣ−ＯＳに対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳの上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図３９（Ａ）参照。）。

断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳの結晶部は配向性を有していることがわかる。

なお、ＣＡＡＣ−ＯＳに含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳに含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳに含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳでは、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳを成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳの形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳの被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳの結晶部が、ＣＡＡＣ−ＯＳの上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳは、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体について説明する。

微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、層全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図３９（Ｂ）参照。）。

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

なお、酸化物半導体は、例えば、非晶質酸化物半導体、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。

酸化物半導体が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。

図３９（Ｃ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。

また、図３９（Ｄ）に、図３９（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。

カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。

試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。

次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。

例えば、図３９（Ｄ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳであれば、図３９（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳであれば、図３９（Ｂ）に示したような回折パターンが観測される。

ところで、物質２８がＣＡＡＣ−ＯＳであったとしても、部分的にｎｃ−ＯＳなどと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳの良否は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳであれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳと異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。

一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳを有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。

各試料におけるＣＡＡＣ化率を図４０（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳのＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳのＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳが得られることがわかる。

ここで、ＣＡＡＣ−ＯＳと異なる回折パターンのほとんどはｎｃ−ＯＳと同様の回折パターンであった。また、測定領域において非晶質酸化物半導体は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳと同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。

図４０（Ｂ）および図４０（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像である。図４０（Ｂ）と図４０（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳは、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳの膜質が向上することがわかる。

このような測定方法を用いれば、複数の構造を有する酸化物半導体の構造解析が可能となる場合がある。

以上が、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半導体の構造である。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。

［断面構造］
図１０（Ａ）に本発明の一態様の半導体装置の断面図を示す。図１０（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。図１０（Ａ）では、第２の半導体材料を用いたトランジスタ２１００として、先の実施の形態で例示したトランジスタを適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向の断面である。

第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、先の実施の形態で例示したトランジスタを適用することで、優れたサブスレッショルド特性が得られ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能であり、オフ電流が低いためリーク電流が小さい。

トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図１０（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁体２２０１、絶縁体２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁体に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁体２２０４と、絶縁体２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導電体を加工して得られた配線２２０６と、が設けられている。

このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。

ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体の近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体の近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁体２２０７を設けることは特に効果的である。絶縁体２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。

絶縁体２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。

また、酸化物半導体を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有するブロック膜２２０８（トランジスタ１０１乃至トランジスタ１０３では絶縁体１８０に相当）を形成することが好ましい。ブロック膜２２０８としては、絶縁体２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆うブロック膜２２０８として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体からの酸素の脱離を防止するとともに、酸化物半導体への水および水素の混入を防止することができる。

なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図１０（Ｄ）に示す。半導体基板２２１１の上に、絶縁体２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には、絶縁体が設けられていてもよい。その絶縁体は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁体２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。

［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極を適宜接続することにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。

〔ＣＭＯＳインバータ回路〕
図１０（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。

〔ＣＭＯＳアナログスイッチ〕
また、図１０（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。

〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１１に示す。

図１１（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上記実施の形態で説明したトランジスタを用いることができる。

図１１（Ｂ）に図１１（Ａ）に示す半導体装置の断面図を示す。当該断面図の半導体装置では、トランジスタ３３００にバックゲートを設けた構成を示しているが、バックゲートを設けない構成であってもよい。

図１１（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極は、トランジスタ３３００のソース電極またはドレイン電極の他方、および容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。

図１１（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００の電極の一方に与えられる。すなわち、容量素子３４００には所定の電荷が与えられる。ここでは、ＬｏｗレベルとＨｉｇｈレベルの二つの電位レベルを与えることとする。容量素子３４００には二つの電位レベルに対応する電荷のいずれかが与えられる。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、容量素子３４００に与えられた電荷が保持される。このようにして、図１１（Ａ）に示す半導体装置に書き込みを行う。

トランジスタ３３００のオフ電流は極めて小さいため、容量素子３４００に与えられた電荷は長時間にわたって保持される。したがって、電源が供給されない状況でも記憶内容の保持が可能となる。

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、容量素子３４００に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電位が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電位が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ３２００のゲート電極に与えられた電位を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電位が与えられていた場合には、第５の配線３００５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電位が与えられていた場合には、第５の配線３００５の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、容量素子３４００に保持された電荷量にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、容量素子３４００に保持された電荷量にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。

本実施の形態に示す半導体装置では、トランジスタ３３００は、酸化物半導体を有する半導体にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

本実施の形態に示す半導体装置では、トランジスタ３３００は、酸化物半導体を有する半導体にチャネルが形成されるトランジスタである。トランジスタ３３００は、先の実施の形態で例示したトランジスタを適用することで、優れたサブスレッショルド特性が得られ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能である。一方、トランジスタ３２００は、酸化物半導体以外の半導体材料として単結晶シリコンなどを用いたトランジスタであり、微細なトランジスタや高速動作が可能である。これらを組み合わせることで、小型の半導体装置を実現できる。また、高速な書き込み動作、読み出し動作が可能となる。

図１１（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図１１（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が可能である。

次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３に付随する配線容量と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００に蓄積された電荷（または容量素子３４００の電極の一方の電位）によって、異なる値をとる。

例えば、容量素子３４００の一方の電極の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３に付随する配線容量をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とし、第５の配線３００５の電位を０Ｖ、第３の配線３００３に付随する配線容量の他方の電極の電位を０Ｖとすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。

この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

本実施の形態に示す半導体装置では、トランジスタ３３００は、酸化物半導体を有する半導体にチャネルが形成されるトランジスタである。トランジスタ３３００は、先の実施の形態で例示したトランジスタを適用することで、優れたサブスレッショルド特性が得られ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能である。その結果、小型の半導体装置を実現できる。また、高速な書き込み動作、読み出し動作が可能となる。

また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。すなわち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態５）
本発明の一態様に係る半導体装置の構成例を、図１２に示す。

図１２に示す半導体装置２００は、第１の記憶回路２０１と、第２の記憶回路２０２と、第３の記憶回路２０３と、読み出し回路２０４と、を有する。半導体装置２００には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、本発明の一態様に係る半導体装置の構成例について説明するものとする。

第１の記憶回路２０１は、半導体装置２００に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、半導体装置２００に電源電圧が供給されている期間において、第１の記憶回路２０１からは、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路２０１は、半導体装置２００に電源電圧が供給されていない期間においては、データを保持することができない。すなわち、第１の記憶回路２０１は、揮発性の記憶回路と呼ぶことができる。

第２の記憶回路２０２は、半導体装置２００に電源電圧が供給されている期間において、第１の記憶回路２０１に保持されているデータを読み込むことで、当該データを退避させる機能を有する。第３の記憶回路２０３は、半導体装置２００に電源電圧が供給されてない期間において、第２の記憶回路２０２に保持されているデータを読み込むことで、当該データを退避させる機能を有する。読み出し回路２０４は、電源電圧が半導体装置２００に供給されている期間において、第２の記憶回路２０２または第３の記憶回路２０３に保持されたデータを読み出す機能を有する。

図１２に示すように、第２の記憶回路２０２が、トランジスタ２１２と、容量素子２１９と、を有する。第３の記憶回路２０３が、トランジスタ２１３と、トランジスタ２１５と、容量素子２２０と、を有する。読み出し回路２０４が、トランジスタ２１０と、トランジスタ２１８と、トランジスタ２０９と、トランジスタ２１７と、を有する。

トランジスタ２１２は、第１の記憶回路２０１に保持されているデータに応じた電荷を、容量素子２１９に充放電する機能を有する。トランジスタ２１２は、第１の記憶回路２０１に保持されているデータに応じた電荷を容量素子２１９に対して高速に充放電できることが望ましい。具体的には、トランジスタ２１２が、結晶性を有するシリコン（好ましくは多結晶シリコン、更に好ましくは単結晶シリコン）をチャネル形成領域に含むことが望ましい。

トランジスタ２１３は、容量素子２１９に保持されている電荷にしたがって導通状態または非導通状態が選択される。トランジスタ２１５は、トランジスタ２１３が導通状態であるときに、配線２４４の電位に応じた電荷を容量素子２２０に充放電する機能を有する。トランジスタ２１５は、オフ電流が著しく小さいことが望ましい。具体的には、トランジスタ２１５が、酸化物半導体（好ましくはＩｎ、Ｇａ、およびＺｎを含む酸化物）をチャネル形成領域に含むことが望ましい。

各素子の接続関係を具体的に説明すると、トランジスタ２１２のソースおよびドレインの一方は、第１の記憶回路２０１に接続されている。トランジスタ２１２のソースおよびドレインの他方は、容量素子２１９の一方の電極、トランジスタ２１３のゲート、およびトランジスタ２１８のゲートに接続されている。容量素子２１９の他方の電極は、配線２４２に接続されている。トランジスタ２１３のソースおよびドレインの一方は、配線２４４に接続されている。トランジスタ２１３のソースおよびドレインの他方は、トランジスタ２１５のソースおよびドレインの一方に接続されている。トランジスタ２１５のソースおよびドレインの他方は、容量素子２２０の一方の電極、およびトランジスタ２１０のゲートに接続されている。容量素子２２０の他方の電極は、配線２４３に接続されている。トランジスタ２１０のソースおよびドレインの一方は、配線２４１に接続されている。トランジスタ２１０のソースおよびドレインの他方は、トランジスタ２１８のソースおよびドレインの一方に接続されている。トランジスタ２１８のソースおよびドレインの他方は、トランジスタ２０９のソースおよびドレインの一方に接続されている。トランジスタ２０９のソースおよびドレインの他方は、トランジスタ２１７のソースおよびドレインの一方、および第１の記憶回路２０１に接続されている。トランジスタ２１７のソースおよびドレインの他方は、配線２４０に接続されている。また、図１２においては、トランジスタ２０９のゲートは、トランジスタ２１７のゲートと接続されているが、トランジスタ２０９のゲートは、必ずしもトランジスタ２１７のゲートと接続されていなくてもよい。

なお、図１２では、第３の記憶回路２０３と読み出し回路２０４とが接続されているとともに、第２の記憶回路２０２と読み出し回路２０４とが接続されている場合を例示しているが、本発明の一態様はこの構成に必ずしも限定されない。すなわち、読み出し回路２０４は、少なくとも第３の記憶回路２０３と接続されていれば、第２の記憶回路２０２とは必ずしも接続されていなくてもよい。ただし、読み出し回路２０４が第２の記憶回路２０２と接続されている構成の方が、第２の記憶回路２０２に保持されているデータを読み出して第１の記憶回路２０１に当該データを供給することが可能となるので、時間的に粒度の細かいパワーゲーティングを行うためには好ましい。

トランジスタ２１５に先の実施の形態で例示したトランジスタを適用することで、オフ電流が小さいだけでなく、優れたサブスレッショルド特性が得られ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能である。その結果、小型の半導体装置を実現できる。また、第１の記憶回路２０１に保持されているデータを高速に退避することが可能となるので、時間的に粒度の細かいパワーゲーティングを行うことができる。

（実施の形態６）
本発明の一態様に係る半導体装置を用いた装置の構成の一例について、図１３を用いながら説明する。

図１３に示す半導体装置３００は、ＣＰＵコア３０１、パワーマネージメントユニット３２１および周辺回路３２２を有する。パワーマネージメントユニット３２１は、パワーコントローラ３０２、およびパワースイッチ３０３を有する。周辺回路３２２は、キャッシュメモリを有するキャッシュ３０４、バスインターフェース（ＢＵＳ Ｉ／Ｆ）３０５、およびデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）３０６を有する。ＣＰＵコア３０１は、データバス３２３、制御装置３０７、ＰＣ（プログラムカウンタ）３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）３１１、およびレジスタファイル３１２を有する。ＣＰＵコア３０１と、キャッシュ３０４等の周辺回路３２２とのデータのやり取りは、データバス３２３を介して行われる。本発明の一態様に係る半導体装置は、ＰＣ（プログラムカウンタ）３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、または／およびレジスタファイル３１２等に適用することができる。なお、これらは本発明の一態様に係る半導体装置を適用できる回路の一例であって、レジスタを有する回路であれば、他の回路にも適用することができる。本発明の一態様に係る半導体装置を、これらの回路に適用することにより、消費電力を積極的に抑制することが可能な半導体装置を提供できる。

制御装置３０７は、ＰＣ３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ３１１、レジスタファイル３１２、キャッシュ３０４、バスインターフェース３０５、デバッグインターフェース３０６、およびパワーコントローラ３０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。

ＡＬＵ３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。

キャッシュ３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図１３では図示していないが、キャッシュ３０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。

パイプラインレジスタ３０９は、命令データを一時的に記憶する機能を有するレジスタである。

レジスタファイル３１２は、汎用レジスタを含む複数のレジスタを有しており、制御装置３０７のメインメモリから読み出されたデータ、またはＡＬＵ３１１の演算処理により得られたデータ、などを記憶することができる。

パイプラインレジスタ３１０は、ＡＬＵ３１１の演算処理に利用するデータ、またはＡＬＵ３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。

バスインターフェース３０５は、半導体装置３００と半導体装置３００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース３０６は、デバッグの制御を行うための命令を半導体装置３００に入力するための信号の経路としての機能を有する。バスインターフェース３０５とデバッグインターフェース３０６には、それぞれにレジスタが付設されている。

パワースイッチ３０３は、半導体装置３００が有する、パワーコントローラ３０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ３０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ３０２はパワースイッチ３０３の動作を制御する機能を有する。

上記構成を有する半導体装置３００における、パワーゲーティングの動作の流れについて、一例を挙げて説明する。

まず、ＣＰＵコア３０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ３０２のレジスタに設定する。次いで、ＣＰＵコア３０１からパワーコントローラ３０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置３００内に含まれる各種レジスタとキャッシュ３０４が、データの退避を開始する。次いで、半導体装置３００が有するパワーコントローラ３０２以外の各種回路への電源電圧の供給が、パワースイッチ３０３により停止される。次いで、割込み信号がパワーコントローラ３０２に入力されることで、半導体装置３００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ３０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ３０４が、データの復帰を開始する。次いで、制御装置３０７における命令の実行が再開される。

本発明の一態様に係るトランジスタを、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。

本発明の一態様に係るトランジスタは、オフ電流が小さいだけでなく、優れたサブスレッショルド特性が得られ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能である。その結果、先の実施形態で例示した当該トランジスタを用いたレジスタを適用することで、小型の半導体装置を実現できる。また、データを高速に退避することが可能となるので、時間的に粒度の細かいパワーゲーティングを行うことができる。その結果、消費電力を抑えることができる。

なお、本発明の一態様に係るトランジスタを用いた記憶回路は、ＣＰＵだけでなく、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などのＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）にも応用可能である。

（実施の形態７）
本実施の形態では、本発明の一態様に係る半導体装置の使用例について説明する。

図１４（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。図１４（Ａ）に示すパッケージは、本発明の一態様に係る半導体装置に相当するチップ７５１が、ワイヤボンディング法により、インターポーザ７５０上の端子７５２と接続されている。端子７５２は、インターポーザ７５０のチップ７５１がマウントされている面上に配置されている。そしてチップ７５１はモールド樹脂７５３によって封止されていてもよいが、各端子７５２の一部が露出した状態で封止されるようにする。

パッケージが回路基板に実装されている電子機器（携帯電話）のモジュールの構成を、図１４（Ｂ）に示す。図１４（Ｂ）に示す携帯電話のモジュールは、プリント配線基板８０１に、パッケージ８０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８００に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。

（実施の形態８）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃなどの記録媒体を再生し、その画像を表示しうる表示装置を有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型表示装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤーなど）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。

図１５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８などを有する。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１５（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６などを有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４などを有する。

図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３などを有する。

図１５（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６などを有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。

図１５（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４などを有する。

これらの電子機器に、本発明の一態様に係る半導体装置を用いることで、電子機器内のＬＳＩの省電力を行うことが可能となる。つまり、ＬＳＩに本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能な記憶回路を用いることで、当該ＬＳＩが一時的に使用されていない場合に、当該ＬＳＩへ供給する電源を遮断することが可能となる。電源を遮断する前に、論理回路の状態を当該記憶回路に退避することで可能となる。その結果、消費電力を低減することが可能となるとともに、電源を投入後に、電源遮断前の状態に素早く戻ることで、高速に復帰することができる。

先の実施の形態で例示したトランジスタを適用することで、優れたサブスレッショルド特性が得られ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能である。その結果、小型の半導体装置を実現できる。また、高速な書き込み動作、読み出し動作が可能となる。その結果、素早く電源を遮断することができ、また、電源投入後に素早く復帰することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。

本実施例では、本発明の一態様の半導体装置について図面を用いて説明する。

チャネル形成領域であるＣ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ Ｏｘｉｄｅ（ＣＡＡＣ−ＩＧＺＯ）アイランドの上面だけでなく側面もゲート電極で取り囲んだ構造のトランジスタ、すなわちＳｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ （ｓ−ｃｈａｎｎｅｌ） ＣＡＡＣ−ＩＧＺＯトランジスタを作製することにより、チャネル長を５０ｎｍ程度まで微細化しても良好なサブスレッショルド特性を維持することができる。

図１６（Ａ）と図１６（Ｂ）に、ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタの模式図と平面図をそれぞれ示す。トランジスタは絶縁体ＢＩと、絶縁体ＢＩ上のＣＡＡＣ−ＩＧＺＯを有する酸化物半導体ＯＳと、酸化物半導体ＯＳと電気的に接続する電極ＭＥ（ソース電極およびドレイン電極）と、酸化物半導体ＯＳ、電極ＭＥ上のゲート絶縁体ＧＩと、酸化物半導体ＯＳ、電極ＭＥの一部とゲート絶縁体ＧＩを介して重なるゲート電極ＧＥと、を有する。図１６のトランジスタはトップゲート・トップコンタクト構造でゲート電極ＧＥがソース電極およびドレイン電極を構成する電極ＭＥと重なった構造をしている。図１６（Ｂ）に示すように、チャネル長Ｌ_ｃｈは電極ＭＥ間の距離、チャネル幅Ｗ_{ｉｓｌａｎｄ}は酸化物半導体ＯＳの幅を表す。

図１６（Ｃ）と図１６（Ｄ）に、実際に作製したトランジスタの断面ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像を示す。図に示す通り、トランジスタは絶縁体ＢＩと、酸化物半導体ＯＳと、電極ＭＥ（ソース電極およびドレイン電極）と、ゲート絶縁体ＧＩと、ゲート電極ＧＥと、を有し、所望のデバイス構造が出来ていることが確認できる。

酸化物半導体ＯＳは、絶縁体ＢＩ上に、気体のＡｒおよびＯ_２を含む雰囲気のもとＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の組成を有する多結晶ターゲットを用い、ＤＣスパッタリング法で、基板温度３００℃として成膜した。図１７（Ａ）の酸化物半導体ＯＳのＯｕｔ−ｏｆ−ｐｌａｎｅ Ｘ線回折スペクトラムは、図１７（Ｂ）のような単位セルを持つＩｎＧａＺｎＯ_４結晶に起因する（００９）回折ピークを示す。実際、図１７（Ｃ）に示す酸化物半導体ＯＳの断面における高分解能ＴＥＭ像を見ると、基板垂直方向に層状に原子が配列した構造が観察される。また、図１７（Ｄ）に示すように、酸化物半導体ＯＳの表面における高分解能ＴＥＭ像を見ると、三角形状および六角形状の原子配列が観察される。これらの特徴より、酸化物半導体ＯＳがＣＡＡＣ−ＩＧＺＯであることがわかる。参考までに、図１８にｓｉｎｇｌｅ ｃｒｙｓｔａｌｌｉｎｅ Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ Ｏｘｉｄｅ（単結晶ＩＧＺＯ）の高分解能ＴＥＭ像を示す。なお、図１８（Ａ）は断面における高分解能ＴＥＭ像であり、図１８（Ｂ）は表面における高分解能ＴＥＭ像である。単結晶ＩＧＺＯとＣＡＡＣ−ＩＧＺＯとは構造が異なることがわかる。

酸化物半導体ＯＳの膜厚は４０ｎｍ、ゲート絶縁体ＧＩの厚さは酸化膜換算膜厚で１１ｎｍ、絶縁体ＢＩの厚さは酸化膜換算膜厚で３９０ｎｍとしたときのトランジスタの電気特性を調べた。図１９（Ａ）および（Ｂ）にＷ_{ｉｓｌａｎｄ}＝４７ｎｍ、Ｌ_ｃｈ＝５６ｎｍのトランジスタにおけるＩ_ｄ−Ｖ_ｄ特性とＩ_ｄ−Ｖ_ｇ特性をそれぞれ示す。なお、Ｉ_ｄはトランジスタのドレイン電流、Ｖ_ｄはドレイン電圧、Ｖ_ｇはゲート電圧を、それぞれ示す。また、図１９（Ａ）および（Ｂ）には、９サンプル測定したうちの中央値を示している。アウトプット特性は良好であり、Ｖ_ｇ＝３Ｖ、Ｖ_ｄ＝１Ｖにおけるオン電流は５８μＡ／μｍである。また、トランジスタ特性はノーマリオフである。オフ電流は通常の半導体パラメータアナライザの測定下限（０．１ｐＡ未満）未満になる。ｔｕｒｎ−ｏｎ電圧Ｖ_{ｔｕｒｎ−ｏｎ}（Ｉ_ｄ＝１ｐＡにおけるＶ_ｇ）およびＳＳの９サンプルに対するＶ_ｄ依存性を図２０に示す。図２０によると、短チャネルにも関わらず優れたサブスレッショルド特性であることが分かる。すなわち、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）とＳＳ（Ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ ｖａｌｕｅ）は中央値で６７ｍＶ／Ｖ、９２ｍＶ／ｄｅｃ（Ｖ_ｄ＝１Ｖ）であった。

これはチャネル幅が十分に狭いため、酸化物半導体ＯＳ側面からのゲート電界のチャネルへの影響が強くなるためである。実際、図２１と図２２に示すように、チャネル幅が大きくなるほどサブスレッショルド特性が悪化している。図２１には、チャネル長Ｌ_ｃｈを５６ｎｍに固定してチャネル幅を変化させたＶ_ｄ＝１ＶにおけるＩ_ｄ−Ｖ_ｇ特性を示す。図２２にｔｕｒｎ−ｏｎ電圧とＳＳのチャネル幅依存性を示す。チャネル幅が大きくなると、ＳＳが増大しｔｕｒｎ−ｏｎ電圧が負方向にシフトしている。逆にチャネル幅Ｗ_{ｉｓｌａｎｄ}が１００ｎｍ未満では特性値が飽和し始めている。

チャネル幅の縮小に伴いＳＳが改善した理由を、デバイス計算を用いて考察する。Ｓｙｎｏｐｓｙｓ社のＳｅｎｔａｕｒｕｓを用いて、３Ｄデバイス計算を行った。デバイス構造は、作製したｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタを模した構造とした。図３０（Ａ）および（Ｂ）に、それぞれ、Ｗ_{ｉｓｌａｎｄ}＝５０ｎｍおよび９０ｎｍ、Ｌ_ｃｈ＝５６ｎｍのトランジスタのチャネル幅方向の断面における活性層の電子電流密度分布を示す。活性層は酸化物半導体に相当する。Ｖ_ｇは−１Ｖ、Ｖ_ｄは１Ｖを設定した。図３０（Ｂ）に示すように、Ｗ_{ｉｓｌａｎｄ}が９０ｎｍのトランジスタは、ゲート電極から遠い、活性層のバックチャネル側の電子電流密度が大きくなっていることが分かる。一方、図３０（Ａ）に示すように、Ｗ_{ｉｓｌａｎｄ}が５０ｎｍのトランジスタは、バックチャネル側の電子電流密度が大きく低減している。このように、Ｗ_{ｉｓｌａｎｄ}を狭くすることで、バックチャネル側の電子電流密度の制御性が高くなっている。その結果、ＳＳが改善したと言うことができる。

活性層の上端部に丸みを持たせた場合の３Ｄデバイス計算の結果を、図３１（Ａ）および図３１（Ｂ）に示す。結果として、狭いチャネル幅をもつデバイス構造では、図２３と図２４で示されるように短チャネル効果に強くなる。図２３にチャネル幅を４７ｎｍに固定して、チャネル長Ｌ_ｃｈを変化させたＶ_ｄ＝１ＶにおけるＩ_ｄ−Ｖ_ｇ特性を示す。図２４にｔｕｒｎ−ｏｎ電圧とＳＳのチャネル長Ｌ_ｃｈ依存性を示す。チャネル幅を４７ｎｍに固定したとき、チャネル長Ｌ_ｃｈ５６ｎｍまでの結果では短チャネル効果による特性劣化がほとんど見られない。

図３２に、２種類のトランジスタ（図中、トランジスタＡおよびトランジスタＢと記載）のドレイン電流Ｉ_ｄのチャネル長Ｌ_ｃｈ依存性を示す。ドレイン電流Ｉ_ｄは、Ｖ_ｄ＝１Ｖ、Ｖ_ｇ＝２．７Ｖにおける電流である。チャネル幅は約５０ｎｍである。トランジスタＡは、図２３に示すＩ_ｄ−Ｖ_ｇ特性を得たトランジスタである。トランジスタＢは、トランジスタＡと比較して、ソース電極およびドレイン電極の膜厚を厚くしたトランジスタである。トランジスタＢのドレイン電流Ｉ_ｄは、６サンプルの平均値を用いた。図３２より、いずれのトランジスタにおいても、ドレイン電流Ｉ_ｄはチャネル長Ｌ_ｃｈの縮小に伴い増加することが確認される。トランジスタＢのドレイン電流Ｉ_ｄは、トランジスタＡのドレイン電流Ｉ_ｄと比較して、高く、また、チャネル長Ｌ_ｃｈの縮小に伴う増加が大きい。これは、ソース電極およびドレイン電極の膜厚を厚くした結果、ソース電極およびドレイン電極の抵抗値が低減されたためである。

図３３に、Ｖ_ｄ＝１Ｖ、Ｖ_ｇ＝２．７Ｖにおけるドレイン電流（図中、オン電流Ｉ_ｏｎと記載）と、Ｖ_ｄ＝１Ｖ、Ｖ_ｇ＝０Ｖにおけるドレイン電流（図中、オフ電流Ｉ_ｏｆｆと記載）の関係を示す。データは、図２３に示すＩ_ｄ−Ｖ_ｇ特性を得たトランジスタから取得した。図３３より、Ｖ_ｄ＝１Ｖ、Ｖ_ｇ＝０Ｖにおけるドレイン電流は、Ｖ_ｄ＝１Ｖ、Ｖ_ｇ＝２．７Ｖにおけるドレイン電流に依らず、測定下限である１０^−１３Ａ以下であり、低い値であることが確認された。

ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタを用いた一応用例として図２５に示すメモリ回路が挙げられる。図２５に示すメモリ回路は、Ｓｉトランジスタとｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタ、および容量素子Ｃｓを有している。容量素子Ｃｓの容量値は１４ｆＦである。

図２５において、Ｓｉトランジスタのソース電極はソース線ＳＬと電気的に接続され、ドレイン電極はビット線ＲＢＬと電気的に接続される。また、ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタのゲート電極はワード線ＷＷＬと電気的に接続され、ソース電極またはドレイン電極の一方はビット線ＷＢＬと電気的に接続される。そして、Ｓｉトランジスタのゲート電極および、ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタのソース電極またはドレイン電極の他方は、容量素子Ｃｓの電極の一方と電気的に接続され、容量素子Ｃｓの電極の他方はワード線ＲＷＬ電気的に接続されている。

Ｗ_{ｉｓｌａｎｄ}＝６４ｎｍ、Ｌ_ｃｈ＝６８ｎｍのｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタを用いたメモリセルを作製し、実測とＳＰＩＣＥで書き込み時間（Ｔ_{ｗｒｉｔｅ}）の比較を行った。ここで書き込み時間（Ｔ_{ｗｒｉｔｅ}）は図２６に示すタイミングチャートより、ワード線ＷＷＬをローレベルの電位（Ｌ電位）からハイレベルの電位（Ｈ電位）に上げた後、フローティングノード（ＦＮ）の電位（Ｖ_ＦＮ）がビット線ＷＢＬの電位の９０％になるまでの時間とした。

図２６は、メモリ回路への書き込みのタイミングチャートの一例を示している。ビット線ＷＢＬをＨ電位（ここでは１．１Ｖ）として、ワード線ＷＷＬをＨ電位（ここでは３Ｖ）とすると、ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタがオンして、ビット線ＷＢＬと容量素子Ｃｓの電極の一方が導通し、容量素子の電極の一方の電位（ＦＮの電位Ｖ_ＦＮ）がビット線ＷＢＬの電位に近づいて、書き込まれる。ワード線ＷＷＬがＬ電位（ここでは０Ｖ）となると、ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタがオフして書き込みが終了する。その後、ビット線ＷＢＬはＬ電位（ここでは０Ｖ）となる。書き込み動作においては、ワード線ＲＷＬはＬ電位（ここでは０Ｖ）、ソース線ＳＬはＬ電位（ここでは０Ｖ）、ビット線ＲＢＬはＨ電位（ここでは１．１Ｖ）とする。

図２７に、書き込み時間と容量素子の電極の一方の電位（ＦＮの電位Ｖ_ＦＮ）の関係を示す。図２７に示すように実測では書き込み時間が６０ｎｓ、ＳＰＩＣＥでは５０ｎｓとなり、概ね一致することが確認できた。

また、図２８において、ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタとＷ＝９０ｎｍ、Ｌ＝４５ｎｍのＳｉトランジスタで保持容量の値を条件振りした場合の書き込み時間の変動をＳＰＩＣＥにて確認を行った。ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタとＳｉトランジスタとでは約３０倍の書き込み時間Ｔ_{ｗｒｉｔｅ}の差が確認された。しかし、ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタのオフ電流は、Ｖ_ｇが０Ｖのときに１０^−１９Ａ未満と見積もられ、保持容量を１ｆＦ、ＦＮノードのリークによる電圧降下を０．１Ｖまで許容すると１，０００ｓより長いリテンションとなる。また、この場合、書き込み時間は５ｎｓ未満となる。

また、図２９（Ａ）に、室温における時間と容量素子の電極の一方の電位（ＦＮの電位Ｖ_ＦＮ）の関係を示す。電位Ｖ_ＦＮが１０％低下するまでの期間をデータの保持期間とすると、図２９（Ａ）に示すように実測では、およそ３×１０^５ｓ（３．５日）までデータを保持できることがわかった。

また、図２９（Ｂ）には、室温における電位Ｖ_ＦＮと、ビット線ＲＢＬとソース線ＳＬとの間を流れる電流と、の関係を示す。なお、ＦＮの電位Ｖ_ＦＮは、ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯ トランジスタを導通状態とし、ビット線ＷＢＬに印加する電位を変化させることによって変化させた。電位Ｖ_ＦＮの変化と前述の電流との間には、電位Ｖ_ＦＮが０Ｖ（厳密には０．０２Ｖ程度）から１．１Ｖまでの範囲において、正の相関が見られることがわかった。したがって、前述の電流をモニターすることにより、メモリ回路に保持されたデータ（電位Ｖ_ＦＮ）を読み出しすることが可能であることがわかる。

このような特性は、高速低消費電力ＬＳＩへ応用可能である。特に、メモリなどへの応用が可能である。

本実施例では、本発明の一態様の半導体装置について図面を用いて説明する。

微細化したｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタの特徴を詳しく調べることは、ＬＳＩ等への応用において非常に重要である。そこで、様々なチャネル幅をもつチャネル長５０ｎｍレベルのｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタを作製し、それらの電流特性を比較することで、ｓ−ｃｈａｎｎｅｌ構造の効果を調べた。

作製したｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタの構造は、図１６（Ａ）と図１６（Ｂ）に示したトランジスタの模式図と平面図と同様であり、図１６（Ａ）と図１６（Ｂ）の説明を適宜参照することができる。ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタはトップゲート、トップコンタクト構造で、ゲート電極ＧＥは、ソース電極およびドレイン電極を構成する電極ＭＥにオーバーラップしている。また、チャネル側面に設けられたゲート電極ＧＥは、酸化物半導体ＯＳ下の絶縁体ＢＩの側壁の一部を覆う構造になっている。図１６（Ｂ）に示すように、チャネル長Ｌ_ｃｈは電極ＭＥ間の距離、チャネル幅Ｗ_{ｉｓｌａｎｄ}は酸化物半導体ＯＳの幅を表す。

作製プロセスを以下に示す。Ｓｉ基板上に形成した絶縁体ＢＩ上に、酸化物半導体ＯＳを、ＤＣスパッタ装置を用いて１５ｎｍ成膜した。ターゲットは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の組成を有する多結晶ターゲットを用いた。また、成膜条件は、ＡｒおよびＯ_２を含む雰囲気とし、成膜時の基板温度は３００℃とした。ここで、このような条件で成膜された酸化物半導体は、ＸＲＤ装置を用いた構造解析や高分解能ＴＥＭによる観察から、ＣＡＡＣ−ＩＧＺＯであることが確認された。ＣＡＡＣ−ＩＧＺＯ成膜後にＣＡＡＣ−ＩＧＺＯのアイランドを形成し、その次にソース電極およびドレイン電極をＣＡＡＣ−ＩＧＺＯアイランドの上部に形成した。その後、酸化膜換算膜厚で１１ｎｍのゲート絶縁体と、メタルのゲート電極を形成した。

図３４（Ａ）と（Ｂ）に、ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタのチャネル長方向とチャネル幅方向の断面ＳＴＥＭ像を、それぞれ示す。図３４（Ａ）と（Ｂ）より、所望の構造が得られていることが分かる。

図３５（Ａ）に、Ｗ_{ｉｓｌａｎｄ}＝１１０ｎｍ、Ｌ_ｃｈ＝５１ｎｍのｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタの、Ｖ_ｄ＝０．１Ｖおよび１ＶにおけるＩ_ｄ−Ｖ_ｇ特性を示す。図３５（Ｂ）に、Ｗ_{ｉｓｌａｎｄ}＝５０ｎｍで、Ｌ_ｃｈ＝５１ｎｍのｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタの、Ｖ_ｄ＝０．１Ｖおよび１ＶにおけるＩ_ｄ−Ｖ_ｇ特性を示す。図３５（Ａ）より、Ｗ_{ｉｓｌａｎｄ}が１１０ｎｍと広いときは、Ｖ_ｄが大きくなるとＩ_ｄ−Ｖ_ｇ特性がゲート電圧のマイナス方向にシフトし、ＤＩＢＬ効果が確認できる。このときのＤＩＢＬは０．５９Ｖ／Ｖである。一方、図３５（Ｂ）のようにＷ_{ｉｓｌａｎｄ}が５０ｎｍと狭いときは、Ｖ_ｄが大きくなってもＩ_ｄ−Ｖ_ｇ特性のゲート電圧のマイナス方向へのシフトは小さく、ＤＩＢＬ効果が抑えられていることが分かる。このときのＤＩＢＬは０．１４Ｖ／Ｖと小さくなっている。

この理由を説明する。ドレイン電界により、チャネル中のポテンシャルが影響を受ける距離を自然長といい、式（１）で表される。

ここで、λ_ｎは自然長、ε_ａｃｔは活性層の比誘電率、ε_ｏｘはゲート絶縁体の比誘電率、ｔ_ａｃｔは活性層の膜厚、ｔ_ｏｘはゲート絶縁体の膜厚を示す。ｎはチャネルに対する実効的なゲートの数（ｅｆｆｅｃｔｉｖｅ ｎｕｍｂｅｒ ｏｆ ｇａｔｅ）を表す。活性層は、ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタにおいて、酸化物半導体に相当する。例えば、単一のゲートが設けられているトランジスタ（シングルゲート構造とも呼ぶ）では、ｎは１である。半導体を挟むように２つのゲートが設けられているトランジスタ（デュアルゲート構造とも呼ぶ）では、ｎは２である。半導体の上面と側面の３方向を覆うようにゲートが設けられているトランジスタ（トライゲート構造とも呼ぶ）では、ｎは３である。半導体を一周して覆うようにゲートが設けられているトランジスタ（クアドラプルゲート構造とも呼ぶ）では、ｎは４である。λ_ｎが短いほど、ドレイン電界によるチャネル中のポテンシャルへの影響が小さいことを意味する。ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯ トランジスタでは、Ｗ_{ｉｓｌａｎｄ}が広い場合、チャネル上面のゲート電極の寄与が支配的で、式（１）のｎは１に近い。一方、Ｗ_{ｉｓｌａｎｄ}が狭くなると、チャネル側面のゲート電極の寄与も大きくなるので、式（１）のｎが３に近づき、λ_ｎが短くなる。そのため、Ｗ_{ｉｓｌａｎｄ}が狭くなることでＤＩＢＬが改善したと言うことができる。

図３６に、Ｌ_ｃｈが５１ｎｍで、Ｗ_{ｉｓｌａｎｄ}が様々な値を有する複数のｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタのＩ_ｄ−Ｖ_ｇ特性を示す。Ｖ_ｄは１Ｖである。また、式（２）より求められる線形領域の電界効果移動度μ_{ＦＥ＿ｌｉｎ}も示す。

ここで、ｇ_ｍはＩ_ｄ−Ｖ_ｇ特性より求めたトランスコンダクタンス、Ｃ_ｏｘはゲート絶縁体容量である。比較したＷ_{ｉｓｌａｎｄ}は、５０ｎｍ、９０ｎｍ、２１０ｎｍ、５１０ｎｍである。

まず、オフ状態となる領域に着目する。図３６より、Ｗ_{ｉｓｌａｎｄ}が狭くなっていくとＳＳが改善し、Ｗ_{ｉｓｌａｎｄ}＝５０ｎｍではＳＳ＝１０３ｍＶ／ｄｅｃとなっていることが分かる。一方、Ｗ_{ｉｓｌａｎｄ}を広くするとＳＳは悪化するものの、ゲート電圧を負に大きくすれば、測定下限である１０^−１３Ａ以下のオフ電流が得られている。特に、Ｗ_{ｉｓｌａｎｄ}が５０ｎｍと９０ｎｍの場合は、ノーマリオフ特性も同時に満たしている。

例えば、Ｗ_{ｉｓｌａｎｄ}＝５１０ｎｍの場合は、Ｖ_ｇが−１．５Ｖ以下であれば、１０^−１３Ａ以下のオフ電流が得られている。例えば、Ｗ_{ｉｓｌａｎｄ}が５０ｎｍと９０ｎｍの場合は、Ｖ_ｇが０Ｖ以下であれば、１０^−１３Ａ以下のオフ電流が得られている。

チャネル幅の縮小に伴いＳＳが改善した理由を、デバイス計算を用いて考察する。Ｓｙｎｏｐｓｙｓ社のＳｅｎｔａｕｒｕｓを用いて、３Ｄデバイス計算を行った。デバイス構造は、作製したｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタを模した構造とした。図３７（Ａ）および（Ｂ）に、それぞれ、Ｗ_{ｉｓｌａｎｄ}＝５０ｎｍおよび９０ｎｍ、Ｌ_ｃｈ＝５１ｎｍのトランジスタのチャネル幅方向の断面における活性層の電子電流密度分布を示す。活性層は酸化物半導体に相当する。Ｖ_ｇは−１Ｖ、Ｖ_ｄは１Ｖとした。図３７（Ｂ）に示すように、Ｗ_{ｉｓｌａｎｄ}が９０ｎｍのトランジスタは、ゲート電極から遠い、活性層のバックチャネル側の電子電流密度が大きくなっていることが分かる。一方、図３７（Ａ）に示すように、Ｗ_{ｉｓｌａｎｄ}が５０ｎｍのトランジスタは、バックチャネル側の電子電流密度が大きく低減している。このように、Ｗ_{ｉｓｌａｎｄ}を狭くすることで、バックチャネル側の電子電流密度の制御性が高くなっている。その結果、ＳＳが改善したと言うことができる。

次に、オン状態となる領域に着目する。μ_{ＦＥ＿ｌｉｎ}は本来チャネル幅に依存しないはずであるが、Ｗ_{ｉｓｌａｎｄ}の縮小に伴い上昇していることが分かる。この理由は、Ｗ_{ｉｓｌａｎｄ}の縮小に伴い、チャネル側面を流れる電流の寄与がチャネル上面を流れる電流に対して大きくなったためである。つまり、Ｗ_{ｉｓｌａｎｄ}の縮小により、トランジスタ一つ当たりに流せる電流を高めることができる。すなわち、ｓ−ｃｈａｎｎｅｌ構造のＷ_{ｉｓｌａｎｄ}を狭くすることでオン電流特性の向上が可能である。

以上のように、チャネル幅を狭くすることでＤＩＢＬ、ＳＳ、オン電流特性が改善することがわかった。この理由としては、Ｗ_{ｉｓｌａｎｄ}の縮小に伴い、チャネル上面に対してチャネル側面のゲート電極の寄与が大きくなるためである。また、ｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタでは、Ｗ_{ｉｓｌａｎｄ}を狭くすることで、チャネル長５０ｎｍレベルの微細領域でも、ノーマリオフであり、オフ状態となる領域では、小さいＳＳと小さいオフ電流が得られ、オン状態となる領域では、優れたオン電流特性が得られることが分かった。このような特徴を利用することで、Ｓｉ−ＬＳＩでは実現できないような低消費電力向けのＬＳＩ等を実現できる可能性がある。

本実施例では、本発明の一態様の半導体装置について図面を用いて説明する。

微細化したｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタの特徴を詳しく調べることは、ＬＳＩ等への応用において非常に重要である。そこで、様々なチャネル幅、チャネル長を有するｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタを作製し、ｓ−ｃｈａｎｎｅｌ構造の特性安定性を調べた。なお、作製プロセスは実施例２と同様であり、酸化物半導体ＯＳを１５ｎｍ成膜し、ゲート絶縁体ＧＩを酸化膜換算膜厚で９．５ｎｍ成膜したものを用いた。

図４１、図４２、図４３に１枚の基板内に作製された２３４個のｓ−ｃｈａｎｎｅｌ ＣＡＡＣ−ＩＧＺＯトランジスタの、Ｉ_ｄ−Ｖ_ｇ特性で得られたしきい値Ｖｔｈの累積度数分布を示す。図４１のトランジスタのサイズは、Ｗ_{ｉｓｌａｎｄ}＝５４ｎｍ、Ｌ_ｃｈ＝１１８ｎｍであり、測定時の条件は、Ｖ_ｄ＝１Ｖとした。図４２のトランジスタのサイズは、Ｗ_{ｉｓｌａｎｄ}＝５４ｎｍ、Ｌ_ｃｈ＝５１８ｎｍであり、測定時の条件は、Ｖ_ｄ＝１Ｖとした。図４３のトランジスタのサイズは、Ｗ_{ｉｓｌａｎｄ}＝９４ｎｍ、Ｌ_ｃｈ＝１１８ｎｍであり、測定時の条件は、Ｖ_ｄ＝１Ｖとした。図４１乃至４３より、種々のサイズおけるＣＡＡＣ−ＩＧＺＯトランジスタのＶｔｈ特性バラツキ（σＶｔｈ）は４３乃至７０ｍＶであった。ＣＡＡＣ−ＩＧＺＯをトランジスタに用いることで、高いオン電流、低いＳＳ、さらに極めて低いオフ電流などの、優れたトランジスタ特性向上を有するだけでなく、トランジスタ特性のばらつきが少なく、安定していることが確認された。したがって、このような特徴、および他の実施例において得られた特徴を組み合わせることにより、Ｓｉ−ＬＳＩでは実現できないような低消費電力向けのＬＳＩ等を安定して作製できる可能性がある。

１０ 電子銃室
１２ 光学系
１４ 試料室
１６ 光学系
１８ カメラ
２０ 観察室
２２ フィルム室
２４ 電子
２８ 物質
３２ 蛍光板
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１１０ 基板
１２０ 絶縁体
１３０ 酸化物半導体
１３１ 酸化物半導体
１３２ 酸化物半導体
１３３ 酸化物半導体
１４０ ソース電極
１５０ ドレイン電極
１６０ ゲート絶縁体
１７０ ゲート電極
１７２ 導電体
１８０ 絶縁体
１８５ 絶縁体
１９１ 領域
１９２ 領域
２００ 半導体装置
２０１ 記憶回路
２０２ 記憶回路
２０３ 記憶回路
２０４ 回路
２０９ トランジスタ
２１０ トランジスタ
２１２ トランジスタ
２１３ トランジスタ
２１５ トランジスタ
２１７ トランジスタ
２１８ トランジスタ
２１９ 容量素子
２２０ 容量素子
２４０ 配線
２４１ 配線
２４２ 配線
２４３ 配線
２４４ 配線
３００ 半導体装置
３０１ ＣＰＵコア
３０２ パワーコントローラ
３０３ パワースイッチ
３０４ キャッシュ
３０５ バスインターフェース
３０６ デバッグインターフェース
３０７ 制御装置
３０８ ＰＣ
３０９ パイプラインレジスタ
３１０ パイプラインレジスタ
３１１ ＡＬＵ
３１２ レジスタファイル
３２１ パワーマネージメントユニット
３２２ 周辺回路
３２３ データバス
４０２ 絶縁体
４０４ 導電体
４０６ａ 半導体
４０６ｂ 半導体
４０６ｃ 半導体
４０８ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１６ 導電体
４１６ａ 導電体
４１６ｂ 導電体
４１７ 導電体
４１８ 絶縁体
４２６ マスク
４３６ａ 半導体
４３６ｂ 半導体
４４２ 絶縁体
４９０ トランジスタ
７５０ インターポーザ
７５１ チップ
７５２ 端子
７５３ モールド樹脂
８００ パネル
８０１ プリント配線基板
８０２ パッケージ
８０３ ＦＰＣ
８０４ バッテリー
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁体
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁体
２２０５ 配線
２２０６ 配線
２２０７ 絶縁体
２２０８ ブロック膜
２２１１ 半導体基板
２２１２ 絶縁体
２２１３ ゲート電極
２２１４ ゲート絶縁体
２２１５ ソース領域およびドレイン領域
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子

Claims (4)

1. 上面に凸部を有する絶縁体を有し、
   酸化物半導体と、ゲート電極と、ゲート絶縁体と、ソース電極と、ドレイン電極と、を有するトランジスタを有し、
   前記酸化物半導体は、前記凸部上に設けられ、
   前記酸化物半導体は、前記ゲート絶縁体を介して前記ゲート電極と重なる第１の領域を有し、
   前記ゲート電極は、前記ソース電極と重なる第２の領域と、前記ドレイン電極と重なる第３の領域とを有し、
   前記トランジスタのチャネル幅方向において、前記ゲート電極は、前記ゲート絶縁体を介して前記酸化物半導体の側面と面する第４の領域と、前記ゲート絶縁体を介して前記凸部と面する第５の領域とを有し、
   前記トランジスタのチャネル長方向において、前記第２の領域及び前記第３の領域の各々の長さは、３ｎｍ以上３００ｎｍ以下であり、
   前記トランジスタは、しきい値電圧が０Ｖより大きく、かつスイッチ速度が１００ナノ秒未満である、半導体装置。
2. 請求項１において、
   前記トランジスタは、前記ゲート電極に前記しきい値電圧以上の電圧を印加したとき、前記酸化物半導体の全体に電流が流れる、半導体装置。
3. 請求項１又は２において、
   前記第１の領域のキャリア密度は、１×１０^１５ｃｍ^−３未満である、半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記トランジスタのチャネル幅方向において、前記酸化物半導体は、前記ゲート絶縁体を介して前記酸化物半導体の側面と、前記ゲート電極と、が面する第６の領域を有する、半導体装置。