JP6563250B2 - Semiconductor device, display system, and signal monitoring method - Google Patents
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Description
本発明は、半導体装置、表示システム及び信号監視方法に関し、特に画像表示に関連する信号の故障の有無を検出して監視する機能を備えた半導体装置、表示システム及び信号監視方法に関する。 The present invention relates to a semiconductor device, a display system, and a signal monitoring method, and more particularly to a semiconductor device, a display system, and a signal monitoring method having a function of detecting and monitoring the presence or absence of a signal failure related to image display.
表示システムの従来技術の一例として、車両における車載用後方監視装置（バックモニタ）が知られている。車載用後方監視装置では、車両の後部が運転者の死角となるので、車体の後部にカメラを設置し、バックギヤの入力に連動してカメラを作動させ、車両後部周辺の映像を取得して、この映像を車両内に設置されたモニタに表示させる。その際、たとえばバック運転の操舵角に応じた車両走行予測軌跡を、カメラで撮像された映像にスーパーインポーズした合成映像を出力すること、あるいはカメラで撮像された映像に線描画等の加工処理を施した合成映像を出力することが行われている。 As an example of a conventional display system, an in-vehicle rear monitoring device (back monitor) in a vehicle is known. In the in-vehicle rear monitoring device, the rear part of the vehicle becomes the blind spot of the driver, so a camera is installed at the rear part of the vehicle body, the camera is operated in conjunction with the input of the back gear, and the image around the rear part of the vehicle is acquired, This video is displayed on a monitor installed in the vehicle. At that time, for example, outputting a composite image obtained by superimposing a vehicle traveling prediction trajectory according to the steering angle of the back operation on the image captured by the camera, or processing such as line drawing on the image captured by the camera A composite video that has been subjected to is output.
このような表示システムには画像表示装置が含まれ、該画像表示装置によって、カメラから入力された映像信号あるいは合成映像信号のモニタへの表示が制御されるが、その際、画像表示装置において処理された同期信号等の画像表示に関連する信号（画像表示用信号）の監視が必要となる場合がある。カメラ本体又は周辺回路の故障や、信号ラインの断線や、信号ラインに入り込むノイズの影響を受けて画像データの異常や画像表示用信号の異常が起きているにもかかわらずモニタへの表示制御を継続すると、表示のずれや不意の停止といった誤動作が発生するからである（たとえば、特許文献１）。 Such a display system includes an image display device, and the image display device controls display of a video signal or a composite video signal input from a camera on the monitor. It may be necessary to monitor a signal related to image display (image display signal) such as a synchronized signal. Display control on the monitor is performed even if there is an abnormality in the image data or image display signal due to the camera body or peripheral circuit failure, signal line disconnection, or noise entering the signal line. This is because if it continues, a malfunction such as a display shift or an unexpected stop occurs (for example, Patent Document 1).
一方、画像表示用信号の異常検出方法として、特許文献２に開示されたものが知られている。特許文献２に開示された画像表示用信号の異常検出方法では、画像表示装置に画像を表示するために使用される複数の画像表示用信号のうち、第１の信号と、第１の信号よりも周期が短い第２の信号とに関して、第１の信号が入力されてから次の第１の信号が入力されるまでの期間に、第２の信号が入力される入力数を計数し、計数された入力数が所定範囲外であるときには、第１の信号又は第２の信号が異常であると判定する。 On the other hand, a method disclosed in Patent Document 2 is known as an abnormality detection method for an image display signal. In the method for detecting an abnormality of an image display signal disclosed in Patent Document 2, among a plurality of image display signals used for displaying an image on an image display device, a first signal and a first signal are used. For the second signal having a short cycle, the number of inputs of the second signal is counted during the period from the input of the first signal to the input of the next first signal. When the input number is out of the predetermined range, it is determined that the first signal or the second signal is abnormal.
図８に、特許文献２に開示された画像表示用信号の異常検出方法を採用した比較例に係る信号監視回路１００を示す。信号監視回路１００は、画像表示装置における画像処理部と、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）１６０とのインタフェースであるＬＣＤ Ｉ／Ｆ（インタフェース）２００に含まれ、水平同期信号停止検出回路５２０及びデータイネーブル信号停止検出回路５４０を備えている。ＬＣＤ Ｉ／Ｆ２００は、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）２４０からＬＣＤ制御信号を受け取り、ＬＣＤを制御するためのＬＣＤ制御信号をＬＣＤ１６０に送出する。 FIG. 8 shows a signal monitoring circuit 100 according to a comparative example employing the image display signal abnormality detection method disclosed in Patent Document 2. The signal monitoring circuit 100 is included in an LCD I / F (interface) 200 that is an interface between an image processing unit in the image display device and an LCD (Liquid Crystal Display) 160, and includes a horizontal synchronization signal stop detection circuit 520 and a data enable signal. A stop detection circuit 540 is provided. The LCD I / F 200 receives an LCD control signal from an MCU (Micro Control Unit) 240 and sends an LCD control signal for controlling the LCD to the LCD 160.
水平同期信号停止検出回路５２０は水平同期信号の異常の有無を検出し、異常がない場合にはそのままＬＣＤ１６０に出力するとともに、異常が検出された場合には信号停止検出フラグをＭＣＵ２４０に送信する。データイネーブル信号停止検出回路５４０はデータイネーブル信号の異常の有無を検出し、異常がない場合にはそのままＬＣＤ１６０に出力するとともに、異常が検出された場合には信号停止検出フラグをＭＣＵ２４０に送信する。 The horizontal synchronization signal stop detection circuit 520 detects whether there is an abnormality in the horizontal synchronization signal. If there is no abnormality, the horizontal synchronization signal stop detection circuit 520 outputs it to the LCD 160 as it is, and if an abnormality is detected, transmits a signal stop detection flag to the MCU 240. The data enable signal stop detection circuit 540 detects whether there is an abnormality in the data enable signal. If there is no abnormality, the data enable signal stop detection circuit 540 outputs it to the LCD 160 as it is, and if an abnormality is detected, transmits a signal stop detection flag to the MCU 240.
水平同期信号停止検出回路５２０は、上記特許文献２に開示された異常検出方法と同様の方法を用いた異常検出回路であり、水平同期信号が入力されてからつぎの水平同期信号が入力されるまでの期間に、参照クロックが入力される入力数を計数し、計数された入力数が所定範囲外であるときには、水平同期信号又は参照クロックが異常であると判定する。同様に、データイネーブル信号停止検出回路５４０は、データイネーブル信号が入力されてからつぎのデータイネーブル信号が入力されるまでの期間に、参照クロックが入力される入力数を計数し、計数された入力数が所定範囲外であるときには、データイネーブル信号又は参照クロックが異常であると判定する。なお、参照クロックとは、画像表示装置の全体を制御するための基準となるクロックである。一方、比較例に係る信号監視回路１００では、ピクセルクロックの異常検出は行っておらず、画像表示装置内において処理されたピクセルクロックはそのままＬＣＤ供給される。 The horizontal synchronization signal stop detection circuit 520 is an abnormality detection circuit using a method similar to the abnormality detection method disclosed in Patent Document 2, and the next horizontal synchronization signal is input after the horizontal synchronization signal is input. The number of inputs to which the reference clock is input is counted until the period until the horizontal synchronization signal or the reference clock is abnormal when the counted number of inputs is outside the predetermined range. Similarly, the data enable signal stop detection circuit 540 counts the number of inputs to which the reference clock is input during the period from the input of the data enable signal to the input of the next data enable signal. When the number is out of the predetermined range, it is determined that the data enable signal or the reference clock is abnormal. The reference clock is a reference clock for controlling the entire image display apparatus. On the other hand, the signal monitoring circuit 100 according to the comparative example does not detect abnormality of the pixel clock, and the pixel clock processed in the image display apparatus is supplied to the LCD as it is.
上記比較例に係る信号監視回路１００では、水平同期信号及びデータイネーブル信号の各々の１周期に含まれる参照クロックの数を計数する。水平同期信号及びデータイネーブル信号は、双方とも映像ブランキング期間を含むこともあって比較的周期が長いのに対し、参照クロックは比較的周波数が高い。そのため、参照クロック計数のためのカウンタのビット数を大きくしておく必要が生じ、その結果、異常検出回路の回路規模が大きくなってしまうという問題があった。また、ピクセルクロックの異常検出を行っていないので、ピクセルクロックに異常が発生した場合には、ＬＣＤに表示される画像に乱れ等が発生するという問題があった。しかしながら、ピクセルクロックの異常検出も行おうとするとさらに回路規模が大きくなってしまうという問題があった。 In the signal monitoring circuit 100 according to the comparative example, the number of reference clocks included in one period of each of the horizontal synchronization signal and the data enable signal is counted. Both the horizontal synchronization signal and the data enable signal include a video blanking period and have a relatively long period, whereas the reference clock has a relatively high frequency. Therefore, it is necessary to increase the number of bits of the counter for counting the reference clock, and as a result, there is a problem that the circuit scale of the abnormality detection circuit is increased. In addition, since the pixel clock abnormality is not detected, there is a problem that, when an abnormality occurs in the pixel clock, the image displayed on the LCD is disturbed. However, there has been a problem that the circuit scale becomes even larger if pixel pixel abnormality detection is to be performed.
本発明は、上述した課題を解決するためになされたものであり、故障検出の対象となる信号を増やしても回路規模の削減が可能な半導体装置、表示システム、及び信号監視方法を提供することを目的とする。 The present invention has been made to solve the above-described problems, and provides a semiconductor device, a display system, and a signal monitoring method capable of reducing the circuit scale even when the number of signals to be subjected to failure detection is increased. With the goal.
本発明に係る半導体装置は、Ｎ個（Ｎは３以上の整数）の故障検出部を備え、第１の故障検出部は、クロック源で生成された基準クロックを監視信号として被監視信号である第１の信号の故障を検出し、第ｉ（ｉは、２≦ｉ≦Ｎの整数）の故障検出部は、第（ｉ−１）の信号を監視信号として被監視信号である第ｉの信号の故障を検出するものである。 The semiconductor device according to the present invention includes N (N is an integer of 3 or more) failure detection units, and the first failure detection unit is a monitored signal using a reference clock generated by a clock source as a monitoring signal. The failure of the first signal is detected, and the i-th (i is an integer of 2 ≦ i ≦ N) failure detection unit is the i-th monitored signal with the (i−1) -th signal as the monitoring signal. It detects signal failure.
また、本発明に係る表示システムは、上記の半導体装置と、対象物の映像を取得し映像信号を出力する撮像部と、前記映像信号と合成する合成用映像信号を生成する情報処理部と、前記映像信号又は前記映像信号と前記合成用映像信号とを合成した合成映像信号を表示部に表示させるための画像データに変換する表示制御部と、前記表示制御部を制御する前記基準クロックを生成する前記クロック源と、前記画像データに基づいて画像を表示する表示部と、を備え、前記第１の信号ないし第Ｎの信号の各々は、前記表示制御部から出力される複数の画像表示用信号のいずれかであるものである。 A display system according to the present invention includes the semiconductor device, an imaging unit that acquires a video of an object and outputs a video signal, an information processing unit that generates a video signal for synthesis to be combined with the video signal, A display control unit that converts the video signal or a synthesized video signal obtained by synthesizing the video signal and the synthesis video signal into image data for display on a display unit, and generates the reference clock that controls the display control unit And a display unit that displays an image based on the image data, wherein each of the first to Nth signals is for a plurality of image displays output from the display control unit. One of the signals.
一方、本発明に係る信号監視方法は、Ｎ個（Ｎは３以上の整数）の故障検出部を備えた信号監視装置による信号監視方法であって、第１の故障検出部により、クロック源で生成された基準クロックを監視信号として被監視信号である第１の信号の故障を検出し、第ｉ（ｉは、２≦ｉ≦Ｎの整数）の故障検出部により、第（ｉ−１）の信号を監視信号として被監視信号である第ｉの信号の故障を検出するものである。 On the other hand, the signal monitoring method according to the present invention is a signal monitoring method by a signal monitoring device having N (N is an integer of 3 or more) failure detection units, and the first failure detection unit uses a clock source as a clock source. The generated reference clock is used as a monitoring signal to detect a failure of the first signal that is the monitored signal, and the i-th (i is an integer of 2 ≦ i ≦ N) failure detection unit (i−1) The failure of the i-th signal that is the monitored signal is detected using the above signal as a monitoring signal.
本発明によれば、故障検出の対象となる信号を増やしても回路規模の削減が可能な半導体装置、表示システム、及び信号監視方法を提供することができる。 According to the present invention, it is possible to provide a semiconductor device, a display system, and a signal monitoring method capable of reducing the circuit scale even when the number of signals to be subjected to failure detection is increased.
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。本実施の形態では、本発明に係る表示システムを、車両における車載用後方監視装置（バックモニタ）に適用した形態を例示して説明する。また、本実施の形態に係る半導体装置は、たとえば、以下に説明する信号監視回路１０を含む回路を半導体集積回路技術を用いて実現することにより得られる。 DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings. In the present embodiment, an example in which the display system according to the present invention is applied to an in-vehicle rear monitoring device (back monitor) in a vehicle will be described. Further, the semiconductor device according to the present embodiment can be obtained, for example, by realizing a circuit including a signal monitoring circuit 10 described below using a semiconductor integrated circuit technology.
図１を参照して、本実施の形態に係る表示システム１について説明する。図１に示すように、本実施の形態に係る表示システム１は、画像表示装置（表示制御部）１２、カメラ１４、ＬＣＤ１６、クロック源２２、及びＭＣＵ２４を含んで構成されている。 A display system 1 according to the present embodiment will be described with reference to FIG. As shown in FIG. 1, the display system 1 according to the present embodiment includes an image display device (display control unit) 12, a camera 14, an LCD 16, a clock source 22, and an MCU 24.
カメラ１４は、一例として車両の後部に設置された車載カメラであり、車両後部周辺の映像を撮像し映像信号として画像表示装置１２へ出力する。 The camera 14 is an in-vehicle camera installed at the rear part of the vehicle as an example, images a video around the rear part of the vehicle, and outputs it to the image display device 12 as a video signal.
ＭＣＵ２４は、表示システム１を統括制御するとともに、カメラ１４で撮像された映像に合成する映像を生成し、合成用映像信号として画像表示装置１２へ出力する。 The MCU 24 performs overall control of the display system 1, generates a video to be synthesized with the video captured by the camera 14, and outputs the video to the image display device 12 as a synthesis video signal.
ＬＣＤ１６は、カメラ１４によって撮像された画像等を表示する液晶ディスプレイである。本実施の形態では、ディスプレイとしてＬＣＤを用いているが、これに限定されず、ＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）ディスプレイ等他のディスプレイを用いてもよい。 The LCD 16 is a liquid crystal display that displays an image captured by the camera 14. In this embodiment, an LCD is used as a display. However, the present invention is not limited to this, and other displays such as a CRT (Cathode Ray Tube) display may be used.
クロック源２２は、画像表示装置１２の動作を制御する基準クロックである参照クロック（ＲＥＦ＿ＣＬＫ）を生成する回路である。クロック源２２は、一例として、水晶振動子を用いた水晶発振器により構成され、本実施の形態では、画像表示装置１２の外部に独立して設けられている。本実施の形態に係るクロック源２２は、たとえば二重化され、表示システム１とは独立した監視回路を設けることにより高信頼度とされているので、本実施の形態では、参照クロックＲＥＦ＿ＣＬＫの故障は考慮しなくてよい。 The clock source 22 is a circuit that generates a reference clock (REF_CLK) that is a reference clock for controlling the operation of the image display device 12. As an example, the clock source 22 is configured by a crystal oscillator using a crystal resonator, and is provided independently outside the image display device 12 in the present embodiment. Since the clock source 22 according to the present embodiment is made highly reliable by providing a monitoring circuit independent from the display system 1, for example, in the present embodiment, the failure of the reference clock REF_CLK is considered. You don't have to.
画像表示装置１２は、画像処理部１８、及びＬＣＤ Ｉ／Ｆ２０を含んで構成されており、画像処理部１８は、カメラ１４から入力された映像信号、あるいはＭＣＵ２４から入力された合成用映像信号を処理して、ＬＣＤ１６を駆動するための画像データ信号を生成する。より具体的には、画像表示装置１２は、カメラ１４から入力されたアナログの映像信号に対してアナログ／ディジタル変換処理、サンプリング処理を行い、フレーム単位のディジタル形式の画像データ信号としてＬＣＤ１６に送る。また、画像表示装置１２は、ＭＣＵ２４で生成された映像信号、たとえばバック運転の操舵角に応じた車両走行予測軌跡を、カメラ１４で撮像された映像にスーパーインポーズした映像の画像データ信号を生成する。 The image display device 12 includes an image processing unit 18 and an LCD I / F 20, and the image processing unit 18 receives a video signal input from the camera 14 or a composite video signal input from the MCU 24. Processing is performed to generate an image data signal for driving the LCD 16. More specifically, the image display device 12 performs analog / digital conversion processing and sampling processing on the analog video signal input from the camera 14 and sends it to the LCD 16 as a digital image data signal in frame units. Further, the image display device 12 generates a video signal generated by the MCU 24, for example, an image data signal of a video obtained by superimposing a vehicle travel prediction trajectory according to the steering angle of the back operation on a video captured by the camera 14. To do.
画像表示装置１２では、画像データ信号とともに、画像表示用信号、すなわち、同期信号、データイネーブル信号ＤＥ、ピクセルクロックＰＩＸ＿ＣＬＫ等が生成される。同期信号とは、ＬＣＤ等のディスプレイで画面を走査するタイミングを決定するために用いられる信号であり、垂直同期信号と水平同期信号とがある。垂直同期信号Ｖ＿ＳＹＮＣは、フレーム単位の画像データ信号を処理する際の１フレームの期間を規定する同期信号であり、水平同期信号Ｈ＿ＳＹＮＣは、当該画像データ信号の１ラインの期間を規定する同期信号である。 In the image display device 12, an image display signal, that is, a synchronization signal, a data enable signal DE, a pixel clock PIX_CLK, and the like are generated together with the image data signal. The synchronization signal is a signal used to determine the timing for scanning the screen with a display such as an LCD, and includes a vertical synchronization signal and a horizontal synchronization signal. The vertical synchronization signal V_SYNC is a synchronization signal that defines the period of one frame when processing the image data signal in units of frames, and the horizontal synchronization signal H_SYNC is a synchronization signal that defines the period of one line of the image data signal. is there.
一方、データイネーブル信号ＤＥは、有効な画像データ信号をＬＣＤ１６に入力するタイミングを示す信号であり、ピクセルクロックは、ＬＣＤ１６に表示する各画素データを更新するタイミングを示すクロック信号である。 On the other hand, the data enable signal DE is a signal indicating the timing at which a valid image data signal is input to the LCD 16, and the pixel clock is a clock signal indicating the timing at which each pixel data displayed on the LCD 16 is updated.
本実施の形態に係る信号監視回路では、上記の画像表示用信号のうち、ピクセルクロックＰＩＸ＿ＣＬＫ、水平同期信号Ｈ＿ＳＹＮＣ、及びデータイネーブル信号ＤＥの監視を行う。図１では、画像処理部１８で生成されたピクセルクロックＰＩＸ＿ＣＬＫ、水平同期信号Ｈ＿ＳＹＮＣ、データイネーブル信号ＤＥが、ＬＣＤ Ｉ／Ｆ２０に入力されている。ＬＣＤ Ｉ／Ｆ２０は、画像表示用信号を一旦終端し、異常の有無等について監視するためのインタフェースであり、異常がなければ該画像表示用信号をそのままＬＣＤ１６に送る。なお、画像データ信号も、画像処理部１８からＬＣＤ Ｉ＿Ｆ２０を介してＬＣＤ１６に送られるが、図１では省略している。 The signal monitoring circuit according to the present embodiment monitors the pixel clock PIX_CLK, the horizontal synchronization signal H_SYNC, and the data enable signal DE among the image display signals. In FIG. 1, the pixel clock PIX_CLK, the horizontal synchronization signal H_SYNC, and the data enable signal DE generated by the image processing unit 18 are input to the LCD I / F 20. The LCD I / F 20 is an interface for once terminating the image display signal and monitoring whether or not there is an abnormality. If there is no abnormality, the image display signal is sent to the LCD 16 as it is. The image data signal is also sent from the image processing unit 18 to the LCD 16 via the LCD I_F 20, but is omitted in FIG.
図２は、ピクセルクロックＰＩＸ＿ＣＬＫ、水平同期信号Ｈ＿ＳＹＮＣ、データイネーブル信号ＤＥの動作を、参照クロックＲＥＦ＿ＣＬＫの動作とともに示したタイムチャートである。 FIG. 2 is a time chart showing the operations of the pixel clock PIX_CLK, the horizontal synchronization signal H_SYNC, and the data enable signal DE together with the operation of the reference clock REF_CLK.
参照クロックＲＥＦ＿ＣＬＫは、上述したようにクロック源２２から供給されるクロックであり、その周波数は、一例として３２ＭＨｚである。ピクセルクロックＰＩＸ＿ＣＬＫの周波数は、ＬＣＤ１６の解像度によって異なるが、本実施の形態では、一例として３３〜１００ＭＨｚである。 The reference clock REF_CLK is a clock supplied from the clock source 22 as described above, and the frequency thereof is, for example, 32 MHz. The frequency of the pixel clock PIX_CLK varies depending on the resolution of the LCD 16, but is 33 to 100 MHz as an example in the present embodiment.
図２に示すように、水平同期信号Ｈ＿ＳＹＮＣは、水平走査期間Ｔｈごとに１つのパルスを出力し、その周波数は、一例として３３〜４０ｋＨｚである。 As shown in FIG. 2, the horizontal synchronization signal H_SYNC outputs one pulse for each horizontal scanning period Th, and the frequency thereof is 33 to 40 kHz as an example.
データイネーブル信号ＤＥは、垂直走査期間Ｔｖを１周期として構成されており、垂直走査期間Ｔｖは、垂直データ有効期間Ｔｖｄと垂直ブランキング期間Ｔｖｂから構成されている。垂直ブランキング期間Ｔｖｂは、１フレームごとの帰線期間であり、この期間においては画像が表示されず、垂直データ有効期間Ｔｖｄ内の画素データが画像として表示される。 The data enable signal DE is configured with the vertical scanning period Tv as one cycle, and the vertical scanning period Tv includes a vertical data valid period Tvd and a vertical blanking period Tvb. The vertical blanking period Tvb is a blanking period for each frame. During this period, no image is displayed, and pixel data within the vertical data valid period Tvd is displayed as an image.
一方、垂直データ有効期間Ｔｖｄには１フレーム内のライン数分の水平走査期間Ｔｈが含まれ、各水平走査期間Ｔｈには、水平データ有効期間Ｔｈｄ及び水平ブランキング期間Ｔｈｂが含まれる。水平ブランキング期間Ｔｈｂは、１ラインごとの帰線期間でありこの期間は画像の表示を停止するので、実際に表示される画素データは水平データ有効期間Ｔｈｄ内の画素データである。したがって、データイネーブル信号ＤＥの周波数は、水平データ有効期間Ｔｈｄを１周期とすれば、水平同期信号Ｈ＿ＳＹＮＣの周波数と同じ３３〜４０ｋＨｚとなるが、データイネーブル信号ＤＥの１周期の周波数でみた場合には、垂直同期信号の周波数（リフレッシュレート）となり、本実施の形態では、一例として６０Ｈｚとなっている。 On the other hand, the vertical data effective period Tvd includes horizontal scanning periods Th corresponding to the number of lines in one frame, and each horizontal scanning period Th includes a horizontal data effective period Thd and a horizontal blanking period Thb. The horizontal blanking period Thb is a blanking period for each line. During this period, display of an image is stopped. Therefore, actually displayed pixel data is pixel data within the horizontal data effective period Thd. Therefore, the frequency of the data enable signal DE is 33 to 40 kHz which is the same as the frequency of the horizontal synchronization signal H_SYNC if the horizontal data effective period Thd is one cycle, but when viewed at the frequency of one cycle of the data enable signal DE. Is the frequency of the vertical synchronization signal (refresh rate), and in this embodiment, is 60 Hz as an example.
つぎに、図３を参照して、本実施の形態に係る信号監視回路１０について説明する。図３に示すように、信号監視回路１０はＬＣＤ Ｉ／Ｆ２０に含まれ、ピクセルクロック停止検出回路５０、水平同期信号停止検出回路５２、及びデータイネーブル信号停止検出回路５４を備えている。ＬＣＤ Ｉ／Ｆ２０は、ＭＣＵ２４からＬＣＤ制御信号を受け取り、ＬＣＤを制御するための信号をＬＣＤ１６に送出する。 Next, the signal monitoring circuit 10 according to the present embodiment will be described with reference to FIG. As shown in FIG. 3, the signal monitoring circuit 10 is included in the LCD I / F 20 and includes a pixel clock stop detection circuit 50, a horizontal synchronization signal stop detection circuit 52, and a data enable signal stop detection circuit 54. The LCD I / F 20 receives an LCD control signal from the MCU 24 and sends a signal for controlling the LCD to the LCD 16.
ピクセルクロック停止検出回路５０には、監視信号としての参照クロックＲＥＦ＿ＣＬＫとともに被監視信号としてのピクセルクロックＰＩＸ＿ＣＬＫが入力され、ピクセルクロックＰＩＸ＿ＣＬＫの異常の有無が監視される。本実施の形態では、ある信号の監視を他の信号を用いて行っており、この場合の監視の対象となる信号を「被監視信号」といい、監視に用いる信号を「監視信号」という。監視の結果、異常がなければそのままＬＣＤ１６に出力され、異常があった場合には、アクティブにされた（異常を示す値に設定された）信号停止検出フラグＳＦがＭＣＵ２４に出力される。 The pixel clock stop detection circuit 50 receives a pixel clock PIX_CLK as a monitored signal together with a reference clock REF_CLK as a monitoring signal, and monitors whether the pixel clock PIX_CLK is abnormal. In this embodiment, a certain signal is monitored using another signal. In this case, a signal to be monitored is referred to as a “monitored signal”, and a signal used for monitoring is referred to as a “monitoring signal”. If there is no abnormality as a result of monitoring, the signal is output to the LCD 16 as it is. If there is an abnormality, the signal stop detection flag SF activated (set to a value indicating abnormality) is output to the MCU 24.
なお、信号停止検出フラグＳＦは、画像表示用信号に停止等の異常が発生したことを画像表示用信号ごとに示すフラグであり、アクティブにされた信号停止検出フラグＳＦを受信したＭＣＵ２４は、ＬＣＤ１６の表示の停止等、表示システム１で規定された必要な処理を実行する。なお、信号停止検出フラグＳＦの詳細については後述する。 The signal stop detection flag SF is a flag indicating that an abnormality such as a stop has occurred in the image display signal for each image display signal, and the MCU 24 that has received the activated signal stop detection flag SF receives the LCD 16 Necessary processing defined by the display system 1 is executed, such as stopping the display of. Details of the signal stop detection flag SF will be described later.
水平同期信号停止検出回路５２には、監視信号であるピクセルクロックＰＩＸ＿ＣＬＫとともに被監視信号である水平同期信号Ｈ＿ＳＹＮＣが入力され、水平同期信号Ｈ＿ＳＹＮＣの異常の有無が監視される。監視の結果、異常がなければそのままＬＣＤ１６に出力され、異常があった場合には、アクティブにされた信号停止検出フラグＳＦがＭＣＵ２４に出力される。 The horizontal synchronization signal stop detection circuit 52 receives a horizontal synchronization signal H_SYNC that is a monitored signal together with a pixel clock PIX_CLK that is a monitoring signal, and monitors whether there is an abnormality in the horizontal synchronization signal H_SYNC. As a result of the monitoring, if there is no abnormality, it is output to the LCD 16 as it is, and if there is an abnormality, the activated signal stop detection flag SF is output to the MCU 24.
データイネーブル信号停止検出回路５４には、監視信号である水平同期信号Ｈ＿ＳＹＮＣとともに被監視信号であるデータイネーブル信号ＤＥが入力され、データイネーブル信号ＤＥの異常の有無が監視される。監視の結果、異常がなければそのままＬＣＤ１６に出力され、異常があった場合には、アクティブにされた信号停止検出フラグＳＦがＭＣＵ２４に出力される。 The data enable signal stop detection circuit 54 receives a data enable signal DE as a monitored signal together with a horizontal synchronization signal H_SYNC as a monitoring signal, and monitors whether the data enable signal DE is abnormal. As a result of the monitoring, if there is no abnormality, it is output to the LCD 16 as it is, and if there is an abnormality, the activated signal stop detection flag SF is output to the MCU 24.
以上のように、本実施の形態では、画像表示装置１２とは独立した外部クロックである参照クロックＲＥＦ＿ＣＬＫを監視信号としてピクセルクロックＰＩＸ＿ＣＬＫを監視し、異常の有無が監視されたピクセルクロックＰＩＸ＿ＣＬＫを監視信号として水平同期信号Ｈ＿ＳＹＮＣを監視し、異常の有無が監視された水平同期信号Ｈ＿ＳＹＮＣを監視信号としてデータイネーブル信号ＤＥを監視する構成となっている。 As described above, in the present embodiment, the pixel clock PIX_CLK is monitored using the reference clock REF_CLK, which is an external clock independent of the image display device 12, as a monitoring signal, and the pixel clock PIX_CLK monitored for the presence or absence of abnormality is monitored. The horizontal synchronization signal H_SYNC is monitored, and the data enable signal DE is monitored using the horizontal synchronization signal H_SYNC whose presence or absence is monitored as a monitoring signal.
つぎに、図４ないし図７を参照し、ピクセルクロック停止検出回路５０、水平同期信号停止検出回路５２、及びデータイネーブル信号停止検出回路５４についてより詳細に説明する。 Next, the pixel clock stop detection circuit 50, the horizontal synchronization signal stop detection circuit 52, and the data enable signal stop detection circuit 54 will be described in more detail with reference to FIGS.
図４（ａ）は、ピクセルクロック停止検出回路５０の構成の一例を示す機能ブロック図であり、図４（ｂ）は、ピクセルクロックＰＩＸ＿ＣＬＫの停止を検出する場合のタイムチャートである。図４（ａ）に示すように、ピクセルクロック停止検出回路５０は、トグル検出回路６０ａ、及びカウンタ６２ａを含んで構成されている。 FIG. 4A is a functional block diagram showing an example of the configuration of the pixel clock stop detection circuit 50, and FIG. 4B is a time chart when detecting the stop of the pixel clock PIX_CLK. As shown in FIG. 4A, the pixel clock stop detection circuit 50 includes a toggle detection circuit 60a and a counter 62a.
トグル検出回路６０ａは、入力された被監視信号であるピクセルクロックＰＩＸ＿ＣＬＫの０と１（ロウレベルとハイレベル）とが反転するごとに状態を遷移させる回路、たとえばＴ−ＦＦ（Ｔｏｇｇｌｅ−Ｆｌｉｐ Ｆｌｏｐ）を備え、遷移させるタイミングにおいてカウンタ６２ａをリセットするためのカウンタリセット信号ＣＲａを発生する。 The toggle detection circuit 60a is a circuit that changes the state every time 0 and 1 (low level and high level) of the pixel clock PIX_CLK that is the input monitored signal is inverted, such as a T-FF (Toggle-Flip Flop). A counter reset signal CRa for resetting the counter 62a is generated at the timing of the transition.
カウンタ６２ａは、監視信号である参照クロックＲＥＦ＿ＣＬＫの０と１とが反転するタイミングで、参照クロックＲＥＦ＿ＣＬＫの入力数（パルス数）を計数する計数器である。そして、カウンタ６２ａで計数された計数値が、予め定められた許容範囲内の場合には、ピクセルクロックＰＩＸ＿ＣＬＫに異常（停止）は発生していないと判定し、予め定められた許容範囲外の場合には、ピクセルクロックＰＩＸ＿ＣＬＫに異常（停止）が発生していると判定する。 The counter 62a is a counter that counts the number of inputs (number of pulses) of the reference clock REF_CLK at the timing at which 0 and 1 of the reference clock REF_CLK that is a monitoring signal are inverted. If the count value counted by the counter 62a is within a predetermined allowable range, it is determined that no abnormality (stop) has occurred in the pixel clock PIX_CLK, and is outside the predetermined allowable range. Is determined to be abnormal (stopped) in the pixel clock PIX_CLK.
さらに、本実施の形態では、ピクセルクロックＰＩＸ＿ＣＬＫの異常の発生／非発生に応じて、信号停止検出フラグＳＦａの値が設定される。より具体的には、本実施の形態では、信号停止検出フラグＳＦａの初期値は０に設定されており、ピクセルクロックＰＩＸ＿ＣＬＫに異常が発生した場合には、信号停止検出フラグＳＦａの値が１に設定される。 Furthermore, in the present embodiment, the value of the signal stop detection flag SFa is set according to the occurrence / non-occurrence of abnormality of the pixel clock PIX_CLK. More specifically, in the present embodiment, the initial value of the signal stop detection flag SFa is set to 0, and when the abnormality occurs in the pixel clock PIX_CLK, the value of the signal stop detection flag SFa is set to 1. Is set.
図４（ｂ）に示すように、本実施の形態に係るトグル検出回路６０ａは、ピクセルクロックＰＩＸ＿ＣＬＫの立ち上がりのタイミングで、カウンタリセット信号ＣＲａをカウンタ６２ａに出力する。一方、カウンタ６２ａは、参照クロックＲＥＦ＿ＣＬＫの立ち上がりのタイミングで参照クロックＲＥＦ＿ＣＬＫの入力数を計数している。 As shown in FIG. 4B, the toggle detection circuit 60a according to the present embodiment outputs a counter reset signal CRa to the counter 62a at the rising timing of the pixel clock PIX_CLK. On the other hand, the counter 62a counts the number of inputs of the reference clock REF_CLK at the rising timing of the reference clock REF_CLK.
本実施の形態に係るカウンタ６２ａでは、ピクセルクロックＰＩＸ＿ＣＬＫに異常がない場合には、カウンタ６２ａによる参照クロックＲＥＦ＿ＣＬＫの計数がカウンタリセット信号ＣＲａによってリセット（初期化）されるので、ピクセルクロックＰＩＸ＿ＣＬＫに異常がない場合のカウンタ６２ａの計数値ＣＮａは、０又は１となる。ＣＮａ＝１を正常とするのは、ジッタ等によりピクセルクロックＰＩＸ＿ＣＬＫと参照クロックＲＥＦ＿ＣＬＫとの間のタイミングが瞬間的にずれる場合を許容するためである。 In the counter 62a according to the present embodiment, when there is no abnormality in the pixel clock PIX_CLK, the count of the reference clock REF_CLK by the counter 62a is reset (initialized) by the counter reset signal CRa, so that there is an abnormality in the pixel clock PIX_CLK. The count value CNa of the counter 62a when there is not is 0 or 1. The reason why CNa = 1 is normal is to allow a case where the timing between the pixel clock PIX_CLK and the reference clock REF_CLK is momentarily shifted due to jitter or the like.
一方、ピクセルクロックＰＩＸ＿ＣＬＫに異常が発生し、停止した場合には、トグル検出回路６０ａからカウンタリセット信号ＣＲａが発出されないので、カウンタ６２ａは、参照クロックＲＥＦ＿ＣＬＫの計数をリセットしない。したがって、カウンタ６２ａによる計数値は、１より大きな値となる。 On the other hand, when the pixel clock PIX_CLK is abnormal and stopped, the counter reset signal CRa is not issued from the toggle detection circuit 60a, so the counter 62a does not reset the count of the reference clock REF_CLK. Therefore, the count value by the counter 62a is a value larger than 1.
以上から、カウンタ６２ａにおける異常の有無の判定は、カウンタ６２ａにおける計数値ＣＮａを用いた以下に示す（判定式１）にしたがって判定される。
（判定式１）
ＣＮａ＝０又は１ ・・・ 正常
ＣＮａ＞１ ・・・ 異常
From the above, the presence / absence of abnormality in the counter 62a is determined according to the following (determination formula 1) using the count value CNa in the counter 62a.
(Judgment formula 1)
CNa = 0 or 1 ・ ・ ・ Normal CNa> 1 ・ ・ ・ Abnormal
ここで、カウンタ６２ａのビット数は計数値ＣＮａの最大値に設定すればよいから、本実施の形態では、たとえば１ビットとし、計数値ＣＮａが２以上となったらオーバーフローするようにすればカウンタ６２ａは簡易な回路ですむ。その結果、信号監視回路１０の回路規模を非常に小さくすることができる。 Here, since the number of bits of the counter 62a may be set to the maximum value of the count value CNa, in this embodiment, the counter 62a is set to 1 bit, for example, and overflows when the count value CNa becomes 2 or more. Is a simple circuit. As a result, the circuit scale of the signal monitoring circuit 10 can be greatly reduced.
また、信号停止検出フラグＳＦａの設定は、以下に示す（フラグ設定式１）にしたがって設定される。
（フラグ設定式１）
ＣＮａ＝０又は１ ・・・ ＳＦａ＝０
ＣＮａ＞１ ・・・ ＳＦａ＝１
The signal stop detection flag SFa is set according to the following (flag setting formula 1).
(Flag setting formula 1)
CNa = 0 or 1 ... SFa = 0
CNa> 1... SFa = 1
つぎに、図５を参照して、本実施の形態に係る水平同期信号停止検出回路５２について説明する。図５（ａ）は、水平同期信号停止検出回路５２の構成の一例を示す機能ブロック図であり、図５（ｂ）は、水平同期信号Ｈ＿ＳＹＮＣの停止を検出する場合のタイムチャートである。図５（ａ）に示すように、水平同期信号停止検出回路５２は、トグル検出回路６０ｂ、及びカウンタ６２ｂを含んで構成されている。 Next, the horizontal synchronization signal stop detection circuit 52 according to the present embodiment will be described with reference to FIG. FIG. 5A is a functional block diagram showing an example of the configuration of the horizontal synchronization signal stop detection circuit 52, and FIG. 5B is a time chart when detecting the stop of the horizontal synchronization signal H_SYNC. As shown in FIG. 5A, the horizontal synchronization signal stop detection circuit 52 includes a toggle detection circuit 60b and a counter 62b.
トグル検出回路６０ｂは、入力された被監視信号である水平同期信号Ｈ＿ＳＹＮＣの０と１（ロウレベルとハイレベル）とが反転するごとに状態を遷移させる回路、たとえばＴ−ＦＦを備え、遷移させるタイミングにおいてカウンタ６２ｂをリセットするためのカウンタリセット信号ＣＲｂを発生する。 The toggle detection circuit 60b includes a circuit that transitions the state every time the horizontal synchronization signal H_SYNC that is an input monitored signal is inverted between 0 and 1 (low level and high level), for example, T-FF, and the transition timing Generates a counter reset signal CRb for resetting the counter 62b.
カウンタ６２ｂは、監視信号であるピクセルクロックＰＩＸ＿ＣＬＫの０と１とが反転するタイミングで、ピクセルクロックＰＩＸ＿ＣＬＫの入力数を計数する計数器である。
そして、カウンタ６２ｂで計数された計数値が、予め定められた許容範囲内の場合には、水平同期信号Ｈ＿ＳＹＮＣに異常（停止）は発生していないと判定し、予め定められた許容範囲外の場合には、水平同期信号Ｈ＿ＳＹＮＣに異常（停止）が発生していると判定する。
The counter 62b is a counter that counts the number of input pixel clocks PIX_CLK at the timing at which 0 and 1 of the pixel clock PIX_CLK that is a monitoring signal are inverted.
Then, if the count value counted by the counter 62b is within a predetermined allowable range, it is determined that no abnormality (stop) has occurred in the horizontal synchronization signal H_SYNC, and is outside the predetermined allowable range. In this case, it is determined that an abnormality (stop) has occurred in the horizontal synchronization signal H_SYNC.
さらに、本実施の形態では、水平同期信号Ｈ＿ＳＹＮＣの異常の発生／非発生に応じて、信号停止検出フラグＳＦｂの値が設定される。より具体的には、本実施の形態では、信号停止検出フラグＳＦｂの初期値は０に設定されており、水平同期信号Ｈ＿ＳＹＮＣに異常が発生した場合には、信号停止検出フラグＳＦｂの値が１に設定される。 Further, in the present embodiment, the value of the signal stop detection flag SFb is set in accordance with the occurrence / non-occurrence of the abnormality of the horizontal synchronization signal H_SYNC. More specifically, in the present embodiment, the initial value of the signal stop detection flag SFb is set to 0, and when an abnormality occurs in the horizontal synchronization signal H_SYNC, the value of the signal stop detection flag SFb is 1. Set to
図５（ｂ）に示すように、本実施の形態に係るトグル検出回路６０ｂは、水平同期信号Ｈ＿ＳＹＮＣの立ち下がりのタイミングで、カウンタリセット信号ＣＲｂをカウンタ６２ｂに出力する。一方、カウンタ６２ｂは、ピクセルクロックＰＩＸ＿ＣＬＫの立ち上がりでピクセルクロックＰＩＸ＿ＣＬＫの入力数を計数している。 As shown in FIG. 5B, the toggle detection circuit 60b according to the present embodiment outputs a counter reset signal CRb to the counter 62b at the falling timing of the horizontal synchronization signal H_SYNC. On the other hand, the counter 62b counts the number of input pixel clocks PIX_CLK at the rising edge of the pixel clock PIX_CLK.
本実施の形態に係るカウンタ６２ｂでは、水平同期信号Ｈ＿ＳＹＮＣに異常がない場合には、カウンタ６２ｂによる計数値ＣＮｂが所定の値Ｍになった時点で、カウンタリセット信号ＣＲｂによりカウンタ６２ｂによるピクセルクロックＰＩＸ＿ＣＬＫの計数がリセットされる。 In the counter 62b according to the present embodiment, when there is no abnormality in the horizontal synchronization signal H_SYNC, when the count value CNb by the counter 62b reaches a predetermined value M, the pixel clock PIX_CLK by the counter 62b is received by the counter reset signal CRb. The count is reset.
一方、水平同期信号Ｈ＿ＳＹＮＣに異常が発生し、停止した場合には、トグル検出回路６０ｂからカウンタリセット信号ＣＲｂ発出されないので、カウンタ６２ｂは、ピクセルクロックＰＩＸ＿ＣＬＫの計数をリセットしない。したがって、カウンタ６２ｂによる計数値は、Ｍより大きな値となる。 On the other hand, when an abnormality occurs in the horizontal synchronization signal H_SYNC and stops, the counter detection signal CRb is not issued from the toggle detection circuit 60b, so the counter 62b does not reset the count of the pixel clock PIX_CLK. Therefore, the count value by the counter 62b is a value larger than M.
図６を参照して、カウンタ６２ｂの動作と信号停止検出フラグＳＦｂの設定動作について、より詳細に説明する。図６（ａ）は、トグル検出回路６０ｂの入力信号である水平同期信号Ｈ＿ＳＹＮＣを、図６（ｂ）は、カウンタ６２ｂにおける計数値ＣＮｂを、図６（ｃ）は、信号停止検出フラグＳＦｂを、各々示している。図６（ａ）に示すように、水平同期信号Ｈ＿ＳＹＮＣのトグルが正常に行われた場合には、図６（ｂ）に示すようにカウンタ６２ｂの計数値ＣＮｂはＭでリセットされる。この場合、図６（ｃ）に示すように信号停止検出フラグＳＦｂの値は０のままである。 With reference to FIG. 6, the operation of the counter 62b and the setting operation of the signal stop detection flag SFb will be described in more detail. 6A shows the horizontal synchronization signal H_SYNC that is an input signal of the toggle detection circuit 60b, FIG. 6B shows the count value CNb in the counter 62b, and FIG. 6C shows the signal stop detection flag SFb. , Each showing. As shown in FIG. 6A, when the horizontal synchronization signal H_SYNC is normally toggled, the count value CNb of the counter 62b is reset to M as shown in FIG. In this case, the value of the signal stop detection flag SFb remains 0 as shown in FIG.
一方、図６（ａ）に示すように、水平同期信号Ｈ＿ＳＹＮＣが停止して信号の欠落が発生すると、トグル検出回路６０ｂからカウンタリセット信号ＣＲｂが発出しないので、図６（ｂ）に示すようにカウンタ６２ｂの計数値ＣＮｂはＭ＋１以上となり、カウンタ６２ｂのオーバーフローが発生する。図６（ｃ）に示すように、このタイミングで信号停止検出フラグＳＦｂの値が１とされ、信号停止検出フラグＳＦｂがアクティブとされる。 On the other hand, as shown in FIG. 6 (a), when the horizontal synchronization signal H_SYNC is stopped and a signal loss occurs, the counter reset signal CRb is not issued from the toggle detection circuit 60b. The count value CNb of the counter 62b becomes M + 1 or more, and the counter 62b overflows. As shown in FIG. 6C, at this timing, the value of the signal stop detection flag SFb is set to 1, and the signal stop detection flag SFb is made active.
以上から、カウンタ６２ｂにおける異常の有無の判定は、カウンタ６２ｂにおける計数値ＣＮｂを用いた以下に示す（判定式２）にしたがって判定される。
（判定式２）
ＣＮｂ≦Ｍ ・・・ 正常
ＣＮｂ＞Ｍ＋１ ・・・ 異常
From the above, the presence / absence of abnormality in the counter 62b is determined according to the following (determination formula 2) using the count value CNb in the counter 62b.
(Judgment formula 2)
CNb ≦ M ... Normal CNb> M + 1 ... Abnormal
このように、本実施の形態では、比較的周波数の高いピクセルクロックＰＩＸ＿ＣＬＫを監視信号とする場合には、画像表示用信号の中では周波数が高めの水平同期信号Ｈ＿ＳＹＮＣを被監視信号として選択することにより、つまり、監視信号の周波数に近い周波数を有する被監視信号を選択することにより、極力カウンタ６２ｂのビット数を削減すようにしている。 Thus, in the present embodiment, when the pixel clock PIX_CLK having a relatively high frequency is used as the monitoring signal, the horizontal synchronization signal H_SYNC having a higher frequency is selected as the monitored signal among the image display signals. In other words, the number of bits of the counter 62b is reduced as much as possible by selecting a monitored signal having a frequency close to the frequency of the monitoring signal.
一方、信号停止検出フラグＳＦｂの設定は、以下に示す（フラグ設定式２）にしたがって設定される。
（フラグ設定式２）
ＣＮｂ≦Ｍ ・・・ ＳＦｂ＝０
ＣＮｂ＞Ｍ＋１ ・・・ ＳＦｂ＝１
On the other hand, the signal stop detection flag SFb is set according to the following (flag setting formula 2).
(Flag setting formula 2)
CNb ≦ M... SFb = 0
CNb> M + 1... SFb = 1
つぎに、図７を参照して、本実施の形態に係るデータイネーブル信号停止検出回路５４について説明する。図７（ａ）は、データイネーブル信号停止検出回路５４の構成の一例を示す機能ブロック図であり、図７（ｂ）は、データイネーブル信号ＤＥの停止を検出する場合のタイムチャートである。図７（ａ）に示すように、データイネーブル信号停止検出回路５４は、トグル検出回路６０ｃ、及びカウンタ６２ｃを含んで構成されている。 Next, the data enable signal stop detection circuit 54 according to the present embodiment will be described with reference to FIG. FIG. 7A is a functional block diagram showing an example of the configuration of the data enable signal stop detection circuit 54, and FIG. 7B is a time chart when detecting the stop of the data enable signal DE. As shown in FIG. 7A, the data enable signal stop detection circuit 54 includes a toggle detection circuit 60c and a counter 62c.
トグル検出回路６０ｃは、入力された被監視信号であるデータイネーブル信号ＤＥの０と１（ロウレベルとハイレベル）とが反転するごとに状態を遷移させる回路、たとえばＴ−ＦＦを備え、遷移させるタイミングにおいてカウンタ６２ｃをリセットするためのカウンタリセット信号ＣＲｃを発生する。 The toggle detection circuit 60c includes a circuit for changing the state every time 0 and 1 (low level and high level) of the data enable signal DE that is an input monitored signal is inverted, for example, T-FF. Generates a counter reset signal CRc for resetting the counter 62c.
カウンタ６２ｃは、監視信号である水平同期信号Ｈ＿ＳＹＮＣの０と１とが反転するタイミングで、水平同期信号Ｈ＿ＳＹＮＣの入力数を計数する計数器である。そして、カウンタ６２ｃで計数された計数値が、予め定められた許容範囲内の場合には、データイネーブル信号ＤＥに異常（停止）は発生していないと判定し、予め定められた許容範囲外の場合には、データイネーブル信号ＤＥに異常（停止）が発生していると判定する。 The counter 62c is a counter that counts the number of inputs of the horizontal synchronization signal H_SYNC at a timing at which 0 and 1 of the horizontal synchronization signal H_SYNC that is a monitoring signal are inverted. If the count value counted by the counter 62c is within a predetermined allowable range, it is determined that an abnormality (stop) has not occurred in the data enable signal DE, and is outside the predetermined allowable range. In this case, it is determined that an abnormality (stop) has occurred in the data enable signal DE.
さらに、本実施の形態では、データイネーブル信号ＤＥの異常の発生／非発生に応じて、信号停止検出フラグＳＦｃの値が設定される。より具体的には、本実施の形態では、信号停止検出フラグＳＦｃの初期値は０に設定されており、データイネーブル信号ＤＥに異常が発生した場合には、信号停止検出フラグＳＦｃの値が１に設定される。 Further, in the present embodiment, the value of the signal stop detection flag SFc is set according to the occurrence / non-occurrence of the abnormality of the data enable signal DE. More specifically, in the present embodiment, the initial value of the signal stop detection flag SFc is set to 0, and when an abnormality occurs in the data enable signal DE, the value of the signal stop detection flag SFc is set to 1. Set to
図７（ｂ）に示すように、本実施の形態に係るトグル検出回路６０ｃは、データイネーブル信号ＤＥの垂直ブランキング期間Ｔｖｂの立ち下がりのタイミングで、カウンタリセット信号ＣＲｃをカウンタ６２ｃに出力する。この際、垂直ブランキング期間Ｔｖｂの立ち下がりのタイミング以外の立ち下りにおけるカウンタリセット信号はマスキングされている。一方、カウンタ６２ｃは、水平同期信号Ｈ＿ＳＹＮＣの立ち下がりのタイミングで水平同期信号Ｈ＿ＳＹＮＣの入力パルス数を計数している。 As shown in FIG. 7B, the toggle detection circuit 60c according to the present embodiment outputs the counter reset signal CRc to the counter 62c at the falling timing of the vertical blanking period Tvb of the data enable signal DE. At this time, the counter reset signal at the falling edge other than the falling timing of the vertical blanking period Tvb is masked. On the other hand, the counter 62c counts the number of input pulses of the horizontal synchronization signal H_SYNC at the falling timing of the horizontal synchronization signal H_SYNC.
本実施の形態に係るカウンタ６２ｃでは、データイネーブル信号ＤＥに異常がない場合には、カウンタ６２ｃによる計数値ＣＮｃが所定の値Ｎ１になった時点で、カウンタリセット信号ＣＲｃによりカウンタ６２ｃによる水平同期信号Ｈ＿ＳＹＮＣの計数がリセットされる。 In the counter 62c according to the present embodiment, when there is no abnormality in the data enable signal DE, the horizontal synchronization signal by the counter 62c is received by the counter reset signal CRc when the count value CNc by the counter 62c becomes a predetermined value N1. The H_SYNC count is reset.
一方、データイネーブル信号ＤＥに異常が発生し、停止した場合には、トグル検出回路６０ｃからカウンタリセット信号ＣＲｃ発出されないので、カウンタ６２ｃは、水平同期信号Ｈ＿ＳＹＮＣの計数をリセットしない。したがって、カウンタ６２ｃによる計数値は、Ｎ１より大きな値となる。カウンタ６２ｃの動作と信号停止検出フラグＳＦｃの設定動作は、図６で説明した内容と同様であるので説明を省略する。 On the other hand, if an abnormality occurs in the data enable signal DE and the operation is stopped, the counter reset signal CRc is not issued from the toggle detection circuit 60c, so the counter 62c does not reset the count of the horizontal synchronization signal H_SYNC. Therefore, the count value by the counter 62c is a value larger than N1. The operation of the counter 62c and the setting operation of the signal stop detection flag SFc are the same as the contents described with reference to FIG.
以上から、カウンタ６２ｃにおける異常の有無の判定は、カウンタ６２ｃにおける計数値ＣＮｃを用いた以下に示す（判定式３）にしたがって判定される。
（判定式３）
ＣＮｃ≦Ｎ１ ・・・ 正常
ＣＮｃ＞Ｎ１＋１ ・・・ 異常
From the above, the presence / absence of abnormality in the counter 62c is determined according to the following (determination formula 3) using the count value CNc in the counter 62c.
(Judgment formula 3)
CNc ≦ N1 ・ ・ ・ Normal CNc> N1 + 1 ・ ・ ・ Abnormal
また、信号停止検出フラグＳＦｃの設定は、以下に示す（フラグ設定式３）にしたがって設定される。
（フラグ設定式３）
ＣＮｃ≦Ｎ１ ・・・ ＳＦｃ＝０
ＣＮｃ＞Ｎ１＋１ ・・・ ＳＦｃ＝１
The signal stop detection flag SFc is set according to the following (flag setting formula 3).
(Flag setting formula 3)
CNc ≦ N1... SFc = 0
CNc> N1 + 1... SFc = 1
なお、上記実施の形態に係るトグル検出回路６０ｃでは、データイネーブル信号ＤＥの垂直ブランキング期間Ｔｖｂの立ち下がりのタイミングで、カウンタリセット信号ＣＲｃをカウンタ６２ｃに出力する形態を例示して説明したが、これに限られない。たとえば、データイネーブル信号ＤＥのすべての立ち下りのタイミングでカウンタリセット信号ＣＲｃをカウンタ６２ｃに出力する形態としてもよい。 In the toggle detection circuit 60c according to the above-described embodiment, the counter reset signal CRc is output to the counter 62c at the falling timing of the vertical blanking period Tvb of the data enable signal DE. It is not limited to this. For example, the counter reset signal CRc may be output to the counter 62c at every falling timing of the data enable signal DE.
この場合、水平同期信号Ｈ＿ＳＹＮＣの周波数と、水平同期信号Ｈ＿ＳＹＮＣに対応する部分のデータイネーブル信号ＤＥの周波数とは同じであるので、基本的に、水平同期信号Ｈ＿ＳＹＮＣはパルスごとにカウンタリセット信号ＣＲｃによりリセットされる。ただし、垂直ブランキング期間Ｔｖｂでは、データイネーブル信号ＤＥが正常であっても水平同期信号Ｈ＿ＳＹＮＣが計数されるので、この計数値をＮ２とすれば、カウンタ６２ｃにおける異常の有無の判定は、カウンタ６２ｃにおける計数値ＣＮｃを用いた以下に示す（判定式４）にしたがって判定される。
（判定式４）
ＣＮｃ≦Ｎ２ ・・・ 正常
ＣＮｃ＞Ｎ２＋１ ・・・ 異常
In this case, since the frequency of the horizontal synchronization signal H_SYNC and the frequency of the data enable signal DE corresponding to the horizontal synchronization signal H_SYNC are the same, the horizontal synchronization signal H_SYNC is basically determined by the counter reset signal CRc for each pulse. Reset. However, in the vertical blanking period Tvb, even if the data enable signal DE is normal, the horizontal synchronization signal H_SYNC is counted. Therefore, if this count value is N2, the determination of the presence or absence of abnormality in the counter 62c is made by the counter 62c. Is determined according to the following (determination formula 4) using the count value CNc.
(Judgment formula 4)
CNc ≦ N2 ・ ・ ・ Normal CNc> N2 + 1 ・ ・ ・ Abnormal
また、信号停止検出フラグＳＦｃの設定は、以下に示す（フラグ設定式４）にしたがって設定される。
（フラグ設定式４）
ＣＮｃ≦Ｎ２ ・・・ ＳＦｃ＝０
ＣＮｃ＞Ｎ２＋１ ・・・ ＳＦｃ＝１
The signal stop detection flag SFc is set according to the following (flag setting formula 4).
(Flag setting formula 4)
CNc ≦ N2... SFc = 0
CNc> N2 + 1... SFc = 1
上記のようにトグル検出回路６０ｃを構成すると、一般的にＮ２＜Ｎ１であるので、さらにカウンタ６２ｃのビット数を小さくすることができ、その結果さらに信号監視回路１０の回路規模を削減することが可能となる。 When the toggle detection circuit 60c is configured as described above, generally, N2 <N1, so that the number of bits of the counter 62c can be further reduced, and as a result, the circuit scale of the signal monitoring circuit 10 can be further reduced. It becomes possible.
以上詳述したように、本実施の形態に係る信号監視回路によれば、３つの信号停止検出回路（ピクセルクロック停止検出回路、水平同期信号停止検出回路、データイネーブル信号停止検出回路）が従属して接続され、最初の信号停止検出回路では故障が発生していない参照ロックを監視信号とし、２段目以降の信号停止検出回路では、前段で故障のないことが確認された信号を監視信号として各信号の監視を行っている。したがって、監視信号と被監視信号の故障の切り分け（いずれが故障しているかの区別）が可能となる。 As described above in detail, according to the signal monitoring circuit of this embodiment, three signal stop detection circuits (pixel clock stop detection circuit, horizontal synchronization signal stop detection circuit, and data enable signal stop detection circuit) are subordinate. In the first signal stop detection circuit, the reference lock in which no failure has occurred is used as a monitoring signal, and in the second and subsequent signal stop detection circuits, a signal that has been confirmed to have no failure in the previous stage is used as a monitoring signal. Each signal is monitored. Therefore, it becomes possible to distinguish between the failure of the monitoring signal and the monitored signal (distinguish which is broken).
また、本実施の形態に係る信号監視回路によれば、監視信号として、被監視信号の周波数に近い周波数を有する信号を選択しているので、被監視信号のパルス数を計数するカウンタの最大ビット数が少なくてすみ、その結果半導体装置の回路規模を削減することが可能となる。 Further, according to the signal monitoring circuit according to the present embodiment, since a signal having a frequency close to the frequency of the monitored signal is selected as the monitoring signal, the maximum bit of the counter that counts the number of pulses of the monitored signal The number can be reduced, and as a result, the circuit scale of the semiconductor device can be reduced.
なお、上記実施の形態では、ピクセルクロックＰＩＸ＿ＣＬＫ、水平同期信号Ｈ＿ＳＹＮＣ、及びデータイネーブル信号ＤＥの３つの信号を被監視信号とする形態を例示して説明したが、これに限られず、これらのうちのいずれか２つとしてもよいし、あるいは、たとえば垂直同期信号Ｖ＿ＳＹＮＣ等を加えて、監視信号を４つ以上としてもよい。また、被監視信号と監視信号との組み合わせも上記実施の形態に限定されることなく、許容されるカウンタの最大ビット数等に応じて他の組み合わせとしてもよい。 In the above-described embodiment, an example in which the three signals of the pixel clock PIX_CLK, the horizontal synchronization signal H_SYNC, and the data enable signal DE are used as the monitored signals has been described. However, the present invention is not limited to this. Either two may be used, or four or more monitoring signals may be added by adding, for example, a vertical synchronization signal V_SYNC. Further, the combination of the monitored signal and the monitoring signal is not limited to the above-described embodiment, and other combinations may be used according to the maximum number of bits of the allowed counter.
１ 表示システム
１０ 信号監視回路
１２ 画像表示装置
１４ カメラ
１６ ＬＣＤ
１８ 画像処理部
２０ ＬＣＤ Ｉ／Ｆ
２２ クロック源
２４ ＭＣＵ
５０ ピクセルクロック停止検出回路
５２ 水平同期信号停止検出回路
５４ データイネーブル信号停止検出回路
６０ トグル検出回路
６２ カウンタ
１００ 信号監視回路
１６０ ＬＣＤ
２００ ＬＣＤ Ｉ／Ｆ
２４０ ＭＣＵ
５２０ 水平同期信号停止検出回路
５４０ データイネーブル信号停止検出回路
ＰＩＸ＿ＣＬＫ ピクセルクロック
Ｈ＿ＳＹＮＣ 水平同期信号
ＤＥ データイネーブル信号
ＣＲ カウンタリセット信号
ＣＮ 計数値
ＳＦ 信号停止検出フラグ
Ｔｖ 垂直走査期間
Ｔｖｄ 垂直データ有効期間
Ｔｖｂ 垂直ブランキング期間
Ｔｈ 水平走査期間
Ｔｈｄ 水平データ有効期間
Ｔｈｂ 水平ブランキング期間
DESCRIPTION OF SYMBOLS 1 Display system 10 Signal monitoring circuit 12 Image display apparatus 14 Camera 16 LCD
18 Image processing unit 20 LCD I / F
22 Clock source 24 MCU
50 pixel clock stop detection circuit 52 horizontal synchronization signal stop detection circuit 54 data enable signal stop detection circuit 60 toggle detection circuit 62 counter 100 signal monitoring circuit 160 LCD
200 LCD I / F
240 MCU
520 Horizontal synchronization signal stop detection circuit 540 Data enable signal stop detection circuit PIX_CLK Pixel clock H_SYNC Horizontal synchronization signal DE Data enable signal CR Counter reset signal CN Count value SF Signal stop detection flag Tv Vertical scanning period Tvd Vertical data valid period Tvb Vertical blanking Period Th Horizontal scanning period Thd Horizontal data valid period Thb Horizontal blanking period
Claims (8)
第１の故障検出部は、クロック源で生成された基準クロックを監視信号として被監視信号である第１の信号の故障を検出し、
第ｉ（ｉは、２≦ｉ≦Ｎの整数）の故障検出部は、第（ｉ−１）の信号を監視信号として被監視信号である第ｉの信号の故障を検出する
半導体装置。 N fault detection units (N is an integer of 3 or more),
The first failure detection unit detects a failure of the first signal which is a monitored signal using the reference clock generated by the clock source as a monitoring signal,
An i-th (i is an integer of 2 ≦ i ≦ N) failure detection unit detects a failure of an i-th signal, which is a monitored signal, using the (i−1) -th signal as a monitoring signal.
請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the monitoring signal in each of the first failure detection unit to the Nth failure detection unit is selected from signals having a frequency close to the frequency of the monitored signal of the failure detection unit.
請求項１又は請求項２に記載の半導体装置。 Each of the first failure detection unit to the Nth failure detection unit generates a counter for counting the number of monitoring signal inputs and a reset signal for detecting a toggle of the monitored signal and initializing the counting of the counter. The semiconductor device according to claim 1, further comprising a toggle detection unit.
請求項３に記載の半導体装置。 Each of the counters notifies that a failure has occurred in the monitored signal when an overflow has occurred in the counter due to the occurrence of a failure in the monitored signal and the generation of the reset signal being stopped. The semiconductor device according to claim 3.
対象物の映像を取得し映像信号を出力する撮像部と、
前記映像信号と合成する合成用映像信号を生成する情報処理部と、
前記映像信号又は前記映像信号と前記合成用映像信号とを合成した合成映像信号を表示部に表示させるための画像データに変換する表示制御部と、
前記表示制御部を制御する前記基準クロックを生成する前記クロック源と、
前記画像データに基づいて画像を表示する表示部と、を備え、
前記第１の信号ないし第Ｎの信号の各々は、前記表示制御部から出力される複数の画像表示用信号のいずれかである
表示システム。 The semiconductor device according to any one of claims 1 to 4,
An imaging unit for acquiring an image of an object and outputting a video signal;
An information processing unit for generating a composite video signal to be combined with the video signal;
A display control unit that converts the video signal or a synthesized video signal obtained by synthesizing the video signal and the synthesis video signal into image data for display on a display unit;
The clock source for generating the reference clock for controlling the display control unit;
A display unit that displays an image based on the image data,
Each of the first signal to the Nth signal is one of a plurality of image display signals output from the display control unit.
対象物の映像を取得し映像信号を出力する撮像部と、
前記映像信号と合成する合成用映像信号を生成する情報処理部と、
前記映像信号又は前記映像信号と前記合成用映像信号とを合成した合成映像信号を表示部に表示させるための画像データに変換する表示制御部と、
前記表示制御部を制御する前記基準クロックを生成する前記クロック源と、
前記画像データに基づいて画像を表示する表示部と、を備え、
前記第１の信号ないし第Ｎの信号の各々は、前記表示制御部から出力される複数の画像表示用信号のいずれかであり、
前記表示制御部は、前記報知部からの報知に基づいて前記表示部での画像の表示を停止させる
表示システム。 A semiconductor device according to claim 4;
An imaging unit for acquiring an image of an object and outputting a video signal;
An information processing unit for generating a composite video signal to be combined with the video signal;
A display control unit that converts the video signal or a synthesized video signal obtained by synthesizing the video signal and the synthesis video signal into image data for display on a display unit;
The clock source for generating the reference clock for controlling the display control unit;
A display unit that displays an image based on the image data,
Each of the first signal to the Nth signal is one of a plurality of image display signals output from the display control unit,
The display control unit stops display of an image on the display unit based on notification from the notification unit.
前記第１の信号はピクセルクロックであり、前記第２の信号は水平同期信号であり、前記第３の信号はデータイネーブル信号である
請求項５又は請求項６に記載の表示システム。 The semiconductor device includes three failure detection units,
The display system according to claim 5, wherein the first signal is a pixel clock, the second signal is a horizontal synchronization signal, and the third signal is a data enable signal.
第１の故障検出部により、クロック源で生成された基準クロックを監視信号として被監視信号である第１の信号の故障を検出し、
第ｉ（ｉは、２≦ｉ≦Ｎの整数）の故障検出部により、第（ｉ−１）の信号を監視信号として被監視信号である第ｉの信号の故障を検出する
信号監視方法。 A signal monitoring method by a signal monitoring device provided with N (N is an integer of 3 or more) failure detection units,
The first failure detection unit detects a failure of the first signal that is a monitored signal using the reference clock generated by the clock source as a monitoring signal,
A signal monitoring method in which a failure detection unit of an i-th (i is an integer of 2 ≦ i ≦ N) detects a failure of an i-th signal as a monitored signal using the (i−1) -th signal as a monitoring signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016225685A JP2016225685A (en) | 2016-12-28 |
| JP6563250B2 true JP6563250B2 (en) | 2019-08-21 |
Family
ID=57748572
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015107180A Active JP6563250B2 (en) | 2015-05-27 | 2015-05-27 | Semiconductor device, display system, and signal monitoring method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6563250B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7119948B2 (en) | 2018-11-28 | 2022-08-17 | セイコーエプソン株式会社 | Circuit devices, electro-optical devices, electronic devices and moving bodies |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158209A (en) * | 1978-06-02 | 1979-12-13 | Nippon Gakki Seizo Kk | Pcm type recording and reproducing apparatus |
| JPH08254969A (en) * | 1995-03-17 | 1996-10-01 | Hitachi Ltd | Liquid crystal display device |
| JP2007318558A (en) * | 2006-05-26 | 2007-12-06 | Fujitsu Ten Ltd | Image processor |
| JP5241361B2 (en) * | 2008-07-22 | 2013-07-17 | ラピスセミコンダクタ株式会社 | Fail-safe circuit and control circuit |
-
2015
- 2015-05-27 JP JP2015107180A patent/JP6563250B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2016225685A (en) | 2016-12-28 |
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