JP6560467B2 - 半導体装置 - Google Patents
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Description
この場合、フィードバック用フォトカプラを、フェイル通知用フォトカプラとして流用し、部品点数を減らすことができる。
設定端子がオープンとなると、第1電流はゼロとなり、第1キャパシタが第2電流で放電されて、第1キャパシタの電圧が低下する。したがって第1キャパシタの電圧にもとづいてオープン異常を検出できる。
設定端子がショート(地絡)すると、設定端子の電圧は、0V付近まで低下する。あるいは、設定端子がショート(天絡)すると、設定端子の電圧は、電源電圧付近まで上昇する。したがって設定端子の電圧にもとづいて、地絡あるいは天絡を含むショート異常を検出できる。
あるサイクルにおいてスイッチングトランジスタがターンオン、ターンオフし、続いて同期整流トランジスタがターンオンする。この態様によれば、次のサイクルにおいてスイッチングトランジスタがターンオンする前に同期整流トランジスタがオフしていることが保証され、連続モードにおいて生じうる問題を解決できる。
これにより同期整流トランジスタを強制的にオフできる。
連続モードにおいては、スイッチングトランジスタのターンオンに起因して2次電流がゼロとなる。したがってこの態様によれば、リセット信号のアサートにもとづいて、スイッチングトランジスタのターンオンを検出できる。
不連続モードで、同期整流トランジスタがターンオフすると、同期整流トランジスタの両端間電圧は跳ね上がり、その後、共振により振動する。この態様によれば、両端間電圧を第3しきい値電圧と比較することにより、不連続モードにおける電圧の跳ね上がりを検出でき、不連続モードにおいては計時をリセットすることで、強制オフを無効化できる。
不連続モードで、同期整流トランジスタがターンオフすると、同期整流トランジスタの両端間電圧は跳ね上がり、その後、出力電圧の電圧レベルに収束していく。そこで、第3しきい値電圧を出力電圧にもとづいて設定することで、不連続モードを確実に検出できる。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
回路を1つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図2は、第1の実施の形態に係る2次側コントローラ300を備えるDC/DCコンバータ200の回路図である。このDC/DCコンバータ200は、図1のDC/DCコンバータ200rと同様に、AC/DCコンバータに使用可能である。またDC/DCコンバータ200の基本構成は図1のDC/DCコンバータ200rの構成と同様である。
SET端子に抵抗RSETが正常に接続されるとき、検出信号S11はネゲートである。このときフェイル回路322はフェイル通知用フォトカプラ205を駆動しないから、フェイル通知用フォトカプラ205の発光素子は発光せず、フェイル電流IFAIL_OUTは流れない。このとき1次側コントローラ202のFB端子のフィードバック電圧VFBは、シャントレギュレータ206およびフィードバック用フォトカプラ204により、電圧検出信号VOUT_Sが目標値VREFに近づくように調節される。
SET端子がオープンまたはショートとなると、検出信号S11がアサートされる。これに応答してフェイル回路322はフェイル通知用フォトカプラ205を駆動し、フェイル通知用フォトカプラ205の発光素子は発光し、フェイル電流IFAIL_OUTが流れる。フェイル電流IFAIL_OUTが流れることで、FB端子に接続されるキャパシタが放電され、フィードバック電圧VFBが接地電圧(0V)付近まで低下し、スイッチングトランジスタM1のデューティ比がゼロとなり、スイッチングトランジスタM1のスイッチングが停止する。また検出信号S11のアサートに応答してドライバ306は同期整流トランジスタM2をオフし、スイッチングを停止する。
図5は、第2の実施の形態に係る2次側コントローラ300cを備えるDC/DCコンバータ200cの回路図である。この2次側コントローラ300cは、シャントレギュレータ206を内蔵しており、その他については図2の2次側コントローラ300と同様である。シャントレギュレータ206は、トランジスタM3およびエラーアンプ207を含む。シャントレギュレータ206の入力端子(SH_IN)には、電圧検出信号VOUT_Sが入力される。エラーアンプ207は、電圧検出信号VOUT_Sと基準電圧VREFの誤差を増幅する。トランジスタM3はシャントレギュレータ206の出力端子(SH_OUT)と接続され、そのゲートには、エラーアンプ207の出力VERRが入力される。トランジスタM3としてPチャンネルMOSFETあるいはPNP型バイポーラトランジスタを用いる場合、エラーアンプ207の反転入力端子と非反転入力端子とを入れ替えればよい。
図6は、第3の実施の形態に係る2次側コントローラ300dを備えるDC/DCコンバータ200dの回路図である。この2次側コントローラ300dは、図5と同様にシャントレギュレータ206を内蔵している。フェイル回路322dは、検出信号S11がアサートされると、SH_OUT端子に接続されるフィードバック用フォトカプラ204を駆動する。
SET端子には、使用において抵抗RSETが外付けされる。異常検出回路320は、第1キャパシタC11、充電回路360、放電回路362、オープン検出コンパレータ364を含む。充電回路360は、抵抗RSETの抵抗値に反比例する第1電流I1で第1キャパシタC11を充電する。
(オープン検出)
SET端子がオープンとなると、電流ISETおよび第1電流I1はゼロとなり、第1キャパシタC11が第2電流I2で放電されて、第1キャパシタC11の電圧VC11が低下する。電圧VC11がしきい値電圧VOPENを下回ると、オープン検出コンパレータ364の出力OPEN_DETがアサート(ハイレベル)される。
正常時にはSET端子の電圧VSETは、基準電圧VREFと等しい。ところがSET端子がショート(地絡)すると、SET端子の電圧VSETは、0V付近まで低下する。したがってしきい値電圧VSHORTを接地電圧の近傍(たとえば0.2V)とすれば、地絡を検出できる。あるいは、SET端子がショート(天絡)すると、SET端子の電圧VSETは、電源電圧付近まで上昇する。したがってしきい値電圧VSHORTを電源電圧の近傍とすれば、天絡を検出できる。なお、異常検出回路320の構成は、図7のそれには限定されず、公知の技術を用いてもよい。
このDC/DCコンバータ200によれば、図11に示すように、連続モードにおいて、スイッチングトランジスタM1がターンオンする前に、同期整流トランジスタM2がターンオフするため、連続モードにおいて生じうる問題を解決することができる。この制御のために、1次側コントローラ202から2次側コントローラ300に対して、スイッチングトランジスタM1のターンオンを示すタイミング信号を供給する必要がないため、タイミング信号の伝送のために必要なフォトカプラやキャパシタなど追加の部品が不要であり、コストの観点からも有利である。
パルス発生器328は、セット信号生成部308、リセット信号生成部310、DフリップフロップFF1を含む。2次側コントローラ300aのGND端子は、同期整流トランジスタM2のソースと接続される。したがって2次側コントローラ300eにおいて、VD端子の電圧VDは、同期整流トランジスタM2のドレインソース間電圧に相当する。
2次側コントローラ300fは、図13の2次側コントローラ300eに加えて、第3コンパレータCMP3をさらに備える。第3コンパレータCMP3は、同期整流トランジスタのドレインソース間電圧VDSを所定の正の第3しきい値電圧VTH3と比較する。第3コンパレータCMP3の出力S3が、ドレインソース間電圧VDSと第3しきい値電圧VTH3のクロスを示すと、強制オフ回路330の計時はリセットされる。
続いて、実施の形態で説明したDC/DCコンバータ200の用途を説明する。
図18は、AC/DCコンバータ100を備えるACアダプタ800を示す図である。ACアダプタ800は、プラグ802、筐体804、コネクタ806を備える。プラグ802は、図示しないコンセントから商用交流電圧VACを受ける。AC/DCコンバータ100は、筐体804内に実装される。AC/DCコンバータ100により生成された直流出力電圧VOUTは、コネクタ806から電子機器810に供給される。電子機器810は、ノートPC、デジタルカメラ、デジタルビデオカメラ、携帯電話、携帯オーディオプレイヤなどが例示される。
プラグ902は、図示しないコンセントから商用交流電圧VACを受ける。AC/DCコンバータ100は、筐体804内に実装される。AC/DCコンバータ100により生成された直流出力電圧VOUTは、同じ筐体904内に搭載される、マイコン、DSP(Digital Signal Processor)、電源回路、照明機器、アナログ回路、デジタル回路などの負荷に供給される。
いくつかの実施の形態では、同期整流トランジスタM2が1次巻線W1より低電位側に配置される場合を説明したが、同期整流トランジスタM2より出力端子P2側に配置してもよい。図20は、DC/DCコンバータ200gの回路図である。なおSET端子やFAIL端子は省略する。
図21は、第2変形例に係る2次側コントローラ300hの回路図である。2次側コントローラ300hは、スイッチングトランジスタM1のターンオンを検出するターンオン検出回路350を備える。ターンオン検出回路350は、同期整流トランジスタM5の両端間電圧VDSを第5しきい値電圧VTH5と比較する第5コンパレータCMP5を含む。ターンオン検出回路350は、両端間電圧VDSが第5しきい値電圧VTH5とクロスすると、スイッチングトランジスタM1のターンオンを示すターンオン検出信号S5をアサートする。
実施の形態では、フライバックコンバータを説明したが、本発明はフォワードコンバータにも適用可能である。この場合にはトランスT1の2次側に、複数の同期整流用のトランジスタが配置されることとなる。2次側コントローラは、複数の同期整流トランジスタをスイッチングするよう構成されてもよい。またコンバータは疑似共振型であってもよい。
実施の形態では、SET端子に抵抗RSETを接続する場合を説明したが、キャパシタなどの別の回路素子が接続されてもよい。
実施の形態では、異常検出回路320が、SET端子のオープン異常、ショート異常の両方を検出したが、オープン異常が問題とならない場合、ショート異常のみを検出してもよいし、ショート異常が問題とならない場合、オープン異常のみを検出してもよい。
スイッチングトランジスタや同期整流トランジスタの少なくとも一方は、バイポーラトランジスタやIGBTであってもよい。
Claims (15)
- 第1端子と、
前記第1端子の状態にもとづいて決まる管理時間にもとづいてパルス信号を生成するコントローラと、
前記パルス信号に応じた駆動信号を出力する第1駆動回路と、
前記第1端子に発生するオープン状態とショート状態の少なくとも一方を検出可能に構成され、検出結果を示す検出信号を生成する検出回路と、
前記第1端子とは別に設けられた第2端子と、
前記検出信号に応じて前記第2端子から電流を引き込むように構成される第2駆動回路と、
を備えることを特徴とする半導体装置。 - 前記第1駆動回路の出力は、同期整流トランジスタのゲートと接続されることを特徴とする請求項1に記載の半導体装置。
- 第3端子をさらに備え、
前記コントローラは、前記第3端子の状態に応じて前記パルス信号を生成することを特徴とする請求項1または2に記載の半導体装置。 - 前記第3端子は、同期整流トランジスタのドレインと接続されることを特徴とする請求項3に記載の半導体装置。
- 前記第2端子は、フォトカプラと接続されることを特徴とする請求項1から4のいずれかに記載の半導体装置。
- 前記第1端子には、外付けの抵抗が接続されることを特徴とする請求項1から5のいずれかに記載の半導体装置。
- 前記第1端子の状態に応じて、内部電流の量が規定されることを特徴とする請求項1から6のいずれかに記載の半導体装置。
- 前記第1端子の状態に応じて、しきい値電圧が規定されることを特徴とする請求項1から6のいずれかに記載の半導体装置。
- 前記検出回路は、
キャパシタと、
前記第1端子の状態に応じて決まる電流によって前記キャパシタを充電する充電回路と、
前記キャパシタの電圧を第1しきい値と比較する第1コンパレータと、
を含むことを特徴とする請求項1から6のいずれかに記載の半導体装置。 - 前記検出回路は、前記キャパシタの電圧を第2しきい値と比較する第2コンパレータをさらに含むことを特徴とする請求項9に記載の半導体装置。
- 前記半導体装置は、1次側コントローラによるスイッチングトランジスタのスイッチング動作を停止させるために、前記検出信号のアサートを前記1次側コントローラに送信することを特徴とする請求項1から10のいずれかに記載の半導体装置。
- フィードバック用フォトカプラの入力側と接続されるシャントレギュレータ出力端子と、
DC/DCコンバータの出力電圧に応じた誤差電流を生成し、前記誤差電流を前記フィードバック用フォトカプラに供給するシャントレギュレータと、
をさらに備えることを特徴とする請求項1から11のいずれかに記載の半導体装置。 - 前記半導体装置は、1次側コントローラによるスイッチングトランジスタのスイッチング動作を停止させるために、前記検出信号のアサートを、前記フィードバック用フォトカプラを介して、前記1次側コントローラに送信するとともに、前記フィードバック用フォトカプラを介して、前記スイッチングトランジスタのスイッチング動作に使用されるフィードバック信号を前記1次側コントローラに送信することを特徴とする請求項12に記載の半導体装置。
- フェイル通知用フォトカプラの入力側と接続される第4端子と、
前記検出信号がアサートされると、前記フェイル通知用フォトカプラを駆動するフェイル回路と、
をさらに備えることを特徴とする請求項1から13のいずれかに記載の半導体装置。 - 前記検出信号が所定時間にわたりアサートした状態を持続するとき、前記フェイル回路は前記フェイル通知用フォトカプラを駆動することを特徴とする請求項14に記載の半導体装置。
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