JP6554942B2 - スイッチング電源装置 - Google Patents
スイッチング電源装置 Download PDFInfo
- Publication number
- JP6554942B2 JP6554942B2 JP2015131521A JP2015131521A JP6554942B2 JP 6554942 B2 JP6554942 B2 JP 6554942B2 JP 2015131521 A JP2015131521 A JP 2015131521A JP 2015131521 A JP2015131521 A JP 2015131521A JP 6554942 B2 JP6554942 B2 JP 6554942B2
- Authority
- JP
- Japan
- Prior art keywords
- switching element
- output
- voltage
- circuit
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
本発明のスイッチング電源装置は、第1スイッチング素子と第2スイッチング素子とを直列に接続して構成された第1アームと、一方端が直流入力端子に接続され、他方端が前記第1アームの中点に接続されたリアクトルと、前記第1アームに並列に接続された平滑コンデンサと、前記第1アームに並列に接続され、第3スイッチング素子と第4スイッチング素子とを直列に接続して構成された第2アームと、前記第1アームの中点と前記第2アームの中点との間に接続され、共振コンデンサと共振リアクトルとトランスの1次巻線とを直列に接続して構成された直列回路と、前記トランスの2次巻線に接続され、前記2次巻線に発生する電圧を整流平滑して直流出力を取り出す整流平滑回路と、前記第1スイッチング素子と前記第2スイッチング素子とを交互にオンオフ制御する第1制御回路と、前記第3スイッチング素子と前記第4スイッチング素子とを交互にオンオフを制御する第2制御回路と、前記直流出力と所定の基準電圧を比較して得られる誤差信号を発生する誤差増幅器と、第2電圧から当該第2電圧よりも大きい第3電圧まで変動する第1のこぎり波を生成する第1三角波発生器と、前記第2電圧よりも小さい第1電圧から前記第2電圧まで変動する、前記第1のこぎり波の数倍の周波数を有し、立下りが同期した第2のこぎり波を生成する第2三角波発生器とを具備し、定常負荷時に、前記第1制御回路は、前記誤差信号と前記第1のこぎり波とを比較することで、前記第1スイッチング素子と前記第2スイッチング素子とを可変デューティーで交互にオンオフさせると共に、前記第2制御回路は、前記第3スイッチング素子と前記第4スイッチング素子とを50%デューティーで交互にオンオフさせ、軽負荷時に、前記第1制御回路は、前記第1スイッチング素子をゼロデューティーに制御すると共に、前記第2制御回路は、前記誤差信号と前記第2のこぎり波とを比較することで、前記第3スイッチング素子と前記第4スイッチング素子とを可変デューティーで交互にオンオフさせることを特徴とする。
さらに、本発明に係るスイッチング電源装置において、定常負荷時に、前記第1スイッチング素子のターンオンと前記第3スイッチング素子のターンオンとを同期させると共に、前記第2スイッチング素子のターンオフと前記第4スイッチング素子のターンオフとを同期させる同期回路を備えていても良い。
さらに、本発明に係るスイッチング電源装置において、過負荷時に、前記直流出力から出力される電流に応じて前記誤差信号を低下させる信号低下回路を備えていても良い。
さらに、本発明に係るスイッチング電源装置において、起動時に、ソフトスタート信号に応じて前記誤差信号を調整する調整回路を備えていても良い。
第1の実施の形態のスイッチング電源装置1は、図1を参照すると、スイッチング素子Q1とスイッチング素子Q2とを直列に接続した第1アームを備えた昇圧コンバータと、スイッチング素子Q3とスイッチング素子Q4とを直列に接続した第2アームを備えた絶縁ハーフブリッジコンバータと、昇圧コンバータ及び絶縁ハーフブリッジコンバータを制御する制御回路10とを有している。
図4は、図1に示す各部の信号波形及び動作波形を示したもので、(a)はスイッチング素子Q1を流れる電流Id1、(b)はスイッチング素子Q1のドレインソース間電圧Vds1、(c)はスイッチング素子Q2を流れる電流Id2、(d)はスイッチング素子Q2のドレインソース間電圧Vds2、(e)はスイッチング素子Q3を流れる電流Id3、(f)はスイッチング素子Q3のドレインソース間電圧Vds3、(g)はスイッチング素子Q4を流れる電流Id4、(h)はスイッチング素子Q4のドレインソース間電圧Vds4、(i)はダイオードD1、D2を流れるそれぞれの電流Ia1、Ia2をそれぞれ示している。なお、図4では、ダイオードDa〜Ddをスイッチング素子Q1〜Q4の寄生ダイオードとし、ダイオードDa〜Ddに流れる電流もスイッチング素子Q1〜Q4を流れる電流Id1〜Id4として示されている。
期間t1では、スイッチング素子Q1のオン期間により、直流電源VinからリアクトルLr1を介して、スイッチング素子Q1に電流が流れ、リアクトルLr1が励磁される。スイッチング素子Q3のオン期間により、コンデンサC1から、コンデンサC1→スイッチング素子Q3→トランスTの一次巻線P1→リアクトルLr2→コンデンサC2→スイッチング素子Q1→コンデンサC1の経路で電流1d3が流れ、リアクトルLr2がこの向きに励磁される。従って、スイッチング素子Q1を流れる電流Id1は、リアクトルLr1の励磁電流と、スイッチング素子Q3の電流Id3との合計電流となる。
期間t2では、期間t1でリアクトルLr1に蓄積されたエネルギーが、リアクトルLr1→スイッチング素子Q2→コンデンサC1→直流電源Vin→リアクトルLr1の経路で放出され、コンデンサC1を充電する。同時に、コンデンサC1と並列になるスイッチング素子Q3→トランスTの一次巻線P1→リアクトルLr2→コンデンサC2→スイッチング素子Q2の経路にも電流が流れ、2次側にエネルギーを伝達する。
期間t3では、スイッチング素子Q3がオフ期間、スイッチング素子Q4がオン期間になるので、トランスTの一次巻線P1に流れる電流が、トランスTの一次巻線P1→リアクトルLr2→コンデンサC2→スイッチング素子Q2→コンデンサC1→スイッチング素子Q4→トランスTの一次巻線P1の経路に変わる。この電流は、トランスTの一次巻線P1、リアクトルLr2、コンデンサC2の共振動作により減少し、やがて反転して期間t4になる。
この構成により、大パワー出力で、リアクトルLr1の励磁エネルギーが大きくコンデンサC1の電圧を上昇させるようなエネルギーであっても、コンデンサC1に電荷(エネルギー)が溜まるだけでなく同時にトランスTを介して出力されるため、コンデンサC1の電圧が抑えられる。すなわち、コンデンサC1は平滑コンデンサとしての機能以外にクランプコンデンサとしての機能も併せ持つことになる。従って、コンデンサC1は入力の高低、負荷の軽重によってもほぼ一定の変動の小さい電圧になり、コンデンサC1を小型化することができ、数十nF〜数uFのものを用いることができると共に、スイッチング素子Q1〜Q4の低耐圧化を実現することができる。このため、変動の大きい直流電源を入力とする電源、大容量の電源に最適である。
この構成により、スイッチング素子Q1〜Q4をゼロ電圧スイッチング(ZVS)動作させることができる。
第2の実施の形態のスイッチング電源装置は、図1に示す昇圧コンバータ(スイッチング素子Q1、Q2)と絶縁ハーフブリッジコンバータ(スイッチング素子Q3、Q4)とを図5に示す制御回路10aによって制御する。
図6(b)はフリップフロップFF1の出力Qの波形FF1outである。フリップフロップFF1の反転出力Q−は、自身のD端子に入力され、フリップフロップFF1は発振器16aの立ち上りエッジにより1/2周波数の矩形波を生成する。フリップフロップFF1の出力Qは、アンド回路AND4と、ナンド回路NAND1との一方の入力端子にそれぞれ入力される。
図6(c)はフリップフロップFF2の出力Qの波形FF2outである。フリップフロップFF2は発振器16aの立下りエッジにより1/2周波数の矩形波を生成する。フリップフロップFF2の出力Qは、アンド回路AND4と、ナンド回路NAND1との他方の入力端子にそれぞれ入力されると共に、第2制御回路12aにおけるアンド回路AND3の一方の入力端子に入力される。
図6(d)はアンド回路AND4の出力AND4outである。発振器16aの出力はある程度のパルス幅を持っているため、フリップフロップFF1の出力Qの立ち上りエッジとフリップフロップFF2の出力Qの立下りエッジとの期間、またはFF1の出力Qの立下りエッジとFF2の出力Qの立ち上りエッジとの期間は、発振器16aのパルス幅と同じ幅を持っている。これによりアンド回路AND4の出力AND4outは発振器16aに同期しながらもf/2周波数の発振器となる。アンド回路AND4の出力AND4outは、同期発振器16bに入力される。
図6(e)はナンド回路NAND1の出力NAND1outである。ナンド回路NAND1の出力NAND1outは、アンド回路AND4の出力AND4outの反転した信号となる。ナンド回路NAND1の出力NAND1outは、第1制御回路11aにおけるアンド回路AND1とアンド回路AND2との一方の入力端子にそれぞれ入力される。
図6(f)はコンパレータCMP1の入力CMP1inであり、第1三角波発生器14aから出力される第1のこぎり波Tria1と、誤差増幅器AMP1からの誤差増幅信号EASとが入力される。第1のこぎり波Tria1は、アンド回路AND4の出力AND4outをトリガとして同期発振器16bと第1三角波発生器14aによって、電圧VbからVc(Vb<Vc)を振幅とする三角波(のこぎり波)として生成される。第1のこぎり波Tria1は、第1制御回路11aにおけるコンパレータCMP1の反転入力端子(−)に入力される。
図6(g)はコンパレータCMP1の入力CMP2inであり、第2三角波発生器14bから出力される第2のこぎり波Tria2と、誤差増幅器AMP1からの誤差増幅信号EASとが入力される。第2のこぎり波Tria2は、発振器16aの出力により電圧VaからVb(Va<Vb)を振幅とする三角波(のこぎり波)として生成される。第2のこぎり波Tria2は、第2制御回路12aにおけるコンパレータCMP2の反転入力端子(−)に入力される。なお、第1のこぎり波Tria1と、第2のこぎり波Tria2とは同期しており、第1のこぎり波Tria1の周期は、第2のこぎり波Tria2の2倍に設定される。
図6(h)はコンパレータCMP1の出力CMP1outである。誤差増幅器AMP1は、コンデンサC3からの出力電圧+Voと基準電圧Vref1との誤差電圧を増幅して、この誤差増幅信号EASを第1制御回路11aにおけるコンパレータCMP1の非反転入力端子(+)と、第2制御回路12aにおけるコンパレータCMP2の非反転入力端子(+)とに出力する。コンパレータCMP1は、第1のこぎり波Tria1と誤差増幅信号EASとを比較し、誤差増幅信号EASが第1のこぎり波Tria1よりも大きい時、出力CMP1outはHi電圧を出力する。コンパレータCMP1の出力CMP1outは、アンド回路AND1の他方の入力端子に入力されると共に、インバータINV1を介してアンド回路AND2の他方の入力端子に入力される。
図6(i)はコンパレータCMP2の出力CMP2outである。コンパレータCMP2は、第2のこぎり波Tria2と誤差増幅信号EASとを比較し、誤差増幅信号EASが第2のこぎり波Tria2よりも大きい時、出力CMP2outはHi電圧を出力する。コンパレータCMP2の出力CMP2outは、アンド回路AND3の他方の入力端子に入力されると共に、インバータINV1を介してデットタイム生成回路15bに入力される。
図6(j)はスイッチ素子Q1の制御信号Q1gである。制御信号Q1gは、ナンド回路NAND1の出力NAND1outとコンパレータCMP1の出力CMP1outとの論理積をデッドタイム生成器15aによって所定時間(td)遅延させて得られる。
図6(k)はスイッチ素子Q2の制御信号Q2gである。制御信号Q2gは、ナンド回路NAND1の出力NAND1outとインバータINV1の出力INV1outとの論理積をデッドタイム生成器15aによって所定時間(td)遅延させて得られる。
図6(l)はスイッチ素子Q3の制御信号Q3gである。制御信号Q3gは、コンパレータCMP2の出力CMP2outを反転させたインバータINV2の出力をデッドタイム生成器15bによって所定時間(td)遅延させて得られる。
図6(m)はスイッチ素子Q4の制御信号Q4gである。制御信号Q4gは、フリップフロップFF2の出力Q(波形FF2out)とコンパレータCMP2の出力CMP1outとの論理積をデッドタイム生成器15bによって所定時間(td)遅延させて得られる。これによって制御信号Q1gの立ち上りと制御信号Q3gの立ち上りとが同期すると共に、制御信号Q2gの立ち下りと制御信号Q4gの立ち下りとが同期する。
絶縁ハーフブリッジコンバータは50%デューティー、昇圧コンバータは可変デューティー制御となっており、スイッチ素子Q1のデューティーは50%以下(D≦0.5)である。まず昇圧コンバータでは次式が成立つ。
絶縁ハーフブリッジコンバータは50%デューティー、昇圧コンバータ部は可変デューティー制御となっており、スイッチ素子Q1デューティーは50%以上(D≧0.5)である。昇圧コンバータは[数1]と同じである。このとき、トランスT1の励磁電流の1周期間での総和は次式で与えられる。
図10の入出力特性について説明する。
トランスT1に流れる電流の向きは、コンバータが安定して動作している場合、1周期間においてトランスT1のコアが励磁される量はリセットされる量と等しいから、インダクタンス成分Lpに流れる励磁電流の合計は1周期間でゼロになる。そこで、励磁電流の総和は次式で与えられる。
この構成により、スイッチ素子Q1はオフし、スイッチ素子Q3、Q4のオン時間が誤差増幅信号EASに応じて調整されるので、誤差増幅信号EASに応じて絶縁ハーフブリッジコンバータの出力を抑制することができる。また、絶縁ハーフブリッジコンバータの可変デューティー制御時においても、スイッチ素子Q1、Q2のスイッチングによる昇圧動作時同様に入力電流は直流電流になる。
この構成により、大パワー出力で、リアクトルLr1の励磁エネルギーが大きくコンデンサC1の電圧を上昇させるようなエネルギーであっても、コンデンサC1に電荷(エネルギー)が溜まるだけでなく同時にトランスTを介して出力されるため、コンデンサC1の電圧が抑えられる。
この構成により、差増幅信号EASが二つののこぎり波(第1のこぎり波Tria1、第2のこぎり波Tria2)を自在に行き来することにより、あらゆる入出力条件においても適切な動作を行うことが可能となる。
第3の実施の形態のスイッチング電源装置は、図1に示す昇圧コンバータ(スイッチング素子Q1、Q2)と絶縁ハーフブリッジコンバータ(スイッチング素子Q3、Q4)とを図13に示す制御回路10bによって制御する。制御回路10bは、図13を参照すると、第1制御回路11bと、第2制御回路12bと、同期回路13aと、誤差増幅器AMP1と、誤差増幅器AMP2とで構成されている。
この構成により、過負荷時に、誤差増幅信号EASに応じて絶縁ハーフブリッジコンバータの出力を抑制することができる。
この構成により、起動時に、誤差増幅信号EASに応じて絶縁ハーフブリッジコンバータの出力を抑制することができる。
AMP1、AMP2 誤差増幅器
BUF1、BUF2 バッファ回路
C1〜C4 コンデンサ
Ca〜Cd コンデンサ
CMP1〜CMP4 コンパレータ
D1〜D4 ダイオード
Da〜Dd ダイオード
FF1、FF2 フリップフロップ
INV1、INV2 インバータ
NAND1 ナンド回路
Lr1、Lr2、Lr3 リアクトル
P1 一次巻線
Q1〜Q4 スイッチング素子
R1〜R5 抵抗
S1、S2 二次巻線
T トランス
Vin 直流電源
1 スイッチング電源装置
10、10a 制御回路
11、11a、11b 第1制御回路
12、12a、12b 第2制御回路
13、13a 同期回路
14 三角波発生器
14a 第1三角波発生器
14b 第2三角波発生器
15a、15b デッドタイム生成回路
16a 発振器
16b 同期発振器
Claims (4)
- 第1スイッチング素子と第2スイッチング素子とを直列に接続して構成された第1アームと、
一方端が直流入力端子に接続され、他方端が前記第1アームの中点に接続されたリアクトルと、
前記第1アームに並列に接続された平滑コンデンサと、
前記第1アームに並列に接続され、第3スイッチング素子と第4スイッチング素子とを直列に接続して構成された第2アームと、
前記第1アームの中点と前記第2アームの中点との間に接続され、共振コンデンサと共振リアクトルとトランスの1次巻線とを直列に接続して構成された直列回路と、
前記トランスの2次巻線に接続され、前記2次巻線に発生する電圧を整流平滑して直流出力を取り出す整流平滑回路と、
前記第1スイッチング素子と前記第2スイッチング素子とを交互にオンオフ制御する第1制御回路と、
前記第3スイッチング素子と前記第4スイッチング素子とを交互にオンオフを制御する第2制御回路と、
前記直流出力と所定の基準電圧を比較して得られる誤差信号を発生する誤差増幅器と、
第2電圧から当該第2電圧よりも大きい第3電圧まで変動する第1のこぎり波を生成する第1三角波発生器と、
前記第2電圧よりも小さい第1電圧から前記第2電圧まで変動する、前記第1のこぎり波の数倍の周波数を有し、立下りが同期した第2のこぎり波を生成する第2三角波発生器とを具備し、
定常負荷時に、前記第1制御回路は、前記誤差信号と前記第1のこぎり波とを比較することで、前記第1スイッチング素子と前記第2スイッチング素子とを可変デューティーで交互にオンオフさせると共に、前記第2制御回路は、前記第3スイッチング素子と前記第4スイッチング素子とを50%デューティーで交互にオンオフさせ、
軽負荷時に、前記第1制御回路は、前記第1スイッチング素子をゼロデューティーに制御すると共に、前記第2制御回路は、前記誤差信号と前記第2のこぎり波とを比較することで、前記第3スイッチング素子と前記第4スイッチング素子とを可変デューティーで交互にオンオフさせることを特徴とするスイッチング電源装置。 - 定常負荷時に、前記第1スイッチング素子のターンオンと前記第3スイッチング素子のターンオンとを同期させると共に、前記第2スイッチング素子のターンオフと前記第4スイッチング素子のターンオフとを同期させる同期回路とを具備することを特徴とする請求項1記載のスイッチング電源装置。
- 過負荷時に、前記直流出力から出力される電流に応じて前記誤差信号を低下させる信号低下回路を具備することを特徴とする請求項1又は2記載のスイッチング電源装置。
- 起動時に、ソフトスタート信号に応じて前記誤差信号を調整する調整回路を具備することを特徴とする請求項1乃至3のいずれかに記載のスイッチング電源装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014193589 | 2014-09-24 | ||
JP2014193589 | 2014-09-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016067194A JP2016067194A (ja) | 2016-04-28 |
JP6554942B2 true JP6554942B2 (ja) | 2019-08-07 |
Family
ID=55805991
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015131521A Expired - Fee Related JP6554942B2 (ja) | 2014-09-24 | 2015-06-30 | スイッチング電源装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6554942B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11095201B2 (en) | 2018-01-23 | 2021-08-17 | Shindengen Electric Manufacturing Co., Ltd. | Drive device and method for controlling drive device |
JP6879436B2 (ja) * | 2018-10-04 | 2021-06-02 | 三菱電機株式会社 | 電源装置および磁気共鳴イメージング装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3370522B2 (ja) * | 1996-08-21 | 2003-01-27 | オリジン電気株式会社 | 昇圧型ブリッジインバータ回路及びその制御方法 |
JP2007221892A (ja) * | 2006-02-15 | 2007-08-30 | Honda Motor Co Ltd | 電力変換装置 |
JP4239111B2 (ja) * | 2007-06-14 | 2009-03-18 | サンケン電気株式会社 | Ac−dcコンバータ |
JP5914989B2 (ja) * | 2011-05-30 | 2016-05-11 | サンケン電気株式会社 | スイッチング電源装置 |
JP5594322B2 (ja) * | 2012-06-14 | 2014-09-24 | 株式会社村田製作所 | スイッチング電源装置 |
-
2015
- 2015-06-30 JP JP2015131521A patent/JP6554942B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2016067194A (ja) | 2016-04-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6528561B2 (ja) | 高効率力率改善回路およびスイッチング電源装置 | |
JP5722959B2 (ja) | スイッチング電力変換器用のハイブリッド適応力率補正方式 | |
US9318960B2 (en) | High efficiency and low loss AC-DC power supply circuit and control method | |
JP5914989B2 (ja) | スイッチング電源装置 | |
WO2014034530A1 (ja) | スイッチング電源装置 | |
JP5170241B2 (ja) | 絶縁型スイッチング電源装置 | |
JP6070189B2 (ja) | スイッチング電源装置 | |
JP2006067730A (ja) | 力率改善回路 | |
KR101739552B1 (ko) | 홀드-업 타임 확장 회로 및 이를 포함하는 컨버터 | |
CN103326580B (zh) | 直流-直流转换器、电力变换器及其控制方法 | |
JP2009148111A (ja) | Dc−dcコンバータ | |
JP2011019371A (ja) | Dc−dcコンバータ | |
JP6012822B1 (ja) | 電力変換装置 | |
TWI505611B (zh) | 控制變壓器之控制器、電源轉換器及其負載驅動電路 | |
JP2004201373A (ja) | スイッチング電源回路 | |
JP2013236428A (ja) | 直流変換装置 | |
JP2005287249A (ja) | スイッチング電源装置 | |
JP6554942B2 (ja) | スイッチング電源装置 | |
JP6452231B2 (ja) | スイッチング電源装置 | |
KR100966965B1 (ko) | 다중출력 직류/직류 컨버터 | |
JP6379877B2 (ja) | 高効率力率改善回路およびスイッチング電源装置 | |
JP5012905B2 (ja) | 絶縁型dc−dcコンバータ | |
JP4148769B2 (ja) | 制御回路 | |
JP2001309646A (ja) | スイッチング電源装置 | |
JP4649729B2 (ja) | 電源装置及び放電灯点灯装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180202 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181114 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181120 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190121 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20190212 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190417 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20190510 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190611 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190624 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6554942 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |