JP6540599B2

JP6540599B2 - Semiconductor device

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Publication number: JP6540599B2
Application number: JP2016103560A
Authority: JP
Inventors: 鈴木　敏; 敏鈴木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2016-05-24
Filing date: 2016-05-24
Publication date: 2019-07-10
Anticipated expiration: 2036-05-24
Also published as: JP2017212296A

Description

本発明は、結晶欠陥密度の低減と基板側への良好な熱伝導を両立することができる半導体装置に関する。 The present invention relates to a semiconductor device capable of achieving both reduction in crystal defect density and good heat conduction to the substrate side.

化合物半導体を用いた電界効果トランジスタにおいて良好な電気的特性を得るためには、特に電界効果トランジスタが形成される能動層の結晶の欠陥密度を低減することが必要不可欠である。しかし、よく知られているようにＧａＮには格子整合する適当な基板がないため、結晶欠陥の少ないエピタキシャル層を得るために工夫が必要である。 In order to obtain good electrical characteristics in a field effect transistor using a compound semiconductor, in particular, it is essential to reduce the defect density of the crystal of the active layer in which the field effect transistor is formed. However, as is well known, GaN does not have a suitable substrate to be lattice-matched, and therefore, it is necessary to devise an epitaxial layer with few crystal defects.

通常は、結晶構造が同じサファイア又はＳｉＣなどを基板として、ＧａＮのバッファ層をエピタキシャル成長させた後に、能動層をエピタキシャル成長させる。このとき、基板とＧａＮバッファ層の界面で発生した転位欠陥ができるだけ能動層まで伝播しないように、バッファ層を十分厚く成長しなければならない。このため、電子デバイスで発生した熱を基板側に効率よく逃がすことができないという問題があった。 Usually, the active layer is epitaxially grown after epitaxially growing a buffer layer of GaN using sapphire or SiC having the same crystal structure as a substrate. At this time, the buffer layer must be grown thick enough so that dislocation defects generated at the interface between the substrate and the GaN buffer layer do not propagate to the active layer as much as possible. For this reason, there is a problem that heat generated in the electronic device can not be efficiently dissipated to the substrate side.

また、結晶の欠陥密度を低減する別の方法として、例えば、ＳｉＯ_２などの非晶質絶縁膜を基板に堆積し、その一部を除去した領域にＧａＮを選択的にエピタキシャル成長させることで、結晶成長中の転位の伝播方向を制御し、欠陥密度を低減した領域を得る方法がある（例えば、非特許文献１参照）。 In addition, as another method of reducing the defect density of the crystal, for example, an amorphous insulating film such as SiO ₂ is deposited on a substrate, and GaN is selectively epitaxially grown in a region from which a part is removed. There is a method of controlling the propagation direction of dislocations during growth to obtain a region with reduced defect density (see, for example, Non-Patent Document 1).

Akira Sakai. et al: Appl. Phys. Lett. 71. No.16 (1997), pp. 2259-2261Akira Sakai. Et al: Appl. Phys. Lett. 71. No. 16 (1997), pp. 2259-2261

しかし、マスク材料である非晶質絶縁膜の熱伝導率が低いため、この方法でも電子デバイスで発生した熱を基板側に効率よく逃がすことができない。このため、特に発熱量の大きい高出力用途の電子デバイスの欠陥密度を低減することは容易ではなかった。 However, since the thermal conductivity of the amorphous insulating film which is a mask material is low, even with this method, the heat generated in the electronic device can not be efficiently dissipated to the substrate side. For this reason, it has not been easy to reduce the defect density of an electronic device particularly for high power applications with a large calorific value.

また、ＧａＮを用いた電界効果トランジスタの別の問題として、ゲートバイアスを印加しない状態でドレインとソース間が非導通状態にある、いわゆるノーマリーオフの電界効果トランジスタを形成することが難しい。このため、フェイルセーフの回路構成が複雑になる、低消費電力のインバータ回路が構成しにくいなどといった、電気回路への応用上で制約があった。 In addition, as another problem of the field effect transistor using GaN, it is difficult to form a so-called normally-off field effect transistor in which the drain and the source are in a non-conductive state without applying a gate bias. For this reason, there have been restrictions in application to electric circuits, such as complicated fail-safe circuit configurations and difficulty in constructing low power consumption inverter circuits.

本発明は、上述のような課題を解決するためになされたもので、その目的は結晶欠陥密度の低減と基板側への良好な熱伝導を両立することができる半導体装置を得るものである。 The present invention has been made to solve the problems as described above, and an object of the present invention is to obtain a semiconductor device capable of achieving both reduction in crystal defect density and good heat conduction to the substrate side.

本発明に係る半導体装置は、サファイア、ＳｉＣ又はＳｉからなる基板と、前記基板上に形成され、ダイヤモンド膜又はアモルファスカーボン膜からなり、開口部を有するマスクと、前記基板及び前記マスク上に形成され、ＧａＮとＡｌＧａＮのヘテロ接合を有する半導体積層構造と、前記半導体積層構造上に形成されたゲート電極を有する電界効果トランジスタとを備え、前記ゲート電極は、前記開口部の中央部の上方に配置されていることを特徴とする。 A semiconductor device according to the present invention is formed on a substrate made of sapphire, SiC or Si, and formed on the substrate, formed of a diamond film or an amorphous carbon film, and having a mask having an opening, the substrate and the mask A semiconductor multilayer structure having a heterojunction of GaN and AlGaN, and a field effect transistor having a gate electrode formed on the semiconductor multilayer structure, wherein the gate electrode is disposed above a central portion of the opening. It is characterized by

本発明では、半導体積層構造上に形成されたゲート電極がマスクの開口部の中央部の上方に配置されている。これにより、結晶欠陥密度の低減と基板側への良好な熱伝導を両立することができる。 In the present invention, the gate electrode formed on the semiconductor multilayer structure is disposed above the central portion of the opening of the mask. Thereby, both the reduction of the crystal defect density and the good heat conduction to the substrate side can be achieved.

本発明の実施の形態１に係る半導体装置を示す断面図である。FIG. 1 is a cross-sectional view showing a semiconductor device according to Embodiment 1 of the present invention. 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing the manufacturing process of the semiconductor device of the first embodiment of the present invention. 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing the manufacturing process of the semiconductor device of the first embodiment of the present invention. 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing the manufacturing process of the semiconductor device of the first embodiment of the present invention. 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing the manufacturing process of the semiconductor device of the first embodiment of the present invention. 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。FIG. 14 is a cross-sectional view showing the manufacturing process of the semiconductor device of the second embodiment of the present invention. 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。FIG. 14 is a cross-sectional view showing the manufacturing process of the semiconductor device of the second embodiment of the present invention. 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。FIG. 14 is a cross-sectional view showing the manufacturing process of the semiconductor device of the second embodiment of the present invention. 本発明の実施の形態３に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device concerning Embodiment 3 of this invention. 本発明の実施の形態４に係る半導体装置を示す回路図である。FIG. 10 is a circuit diagram showing a semiconductor device according to a fourth embodiment of the present invention. 本発明の実施の形態５に係る半導体装置を示す回路図である。It is a circuit diagram showing a semiconductor device concerning Embodiment 5 of the present invention. 本発明の実施の形態５に係る半導体装置の変形例を示す回路図である。FIG. 21 is a circuit diagram showing a modified example of the semiconductor device according to the fifth embodiment of the present invention.

本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。 A semiconductor device according to an embodiment of the present invention will be described with reference to the drawings. The same or corresponding components may be assigned the same reference numerals and repetition of the description may be omitted.

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。基板１は（０００１）面のサファイア基板である。これに限らず、基板１はＳｉＣ又はＳｉからなるものでもよい。 Embodiment 1
FIG. 1 is a cross-sectional view showing a semiconductor device according to the first embodiment of the present invention. The substrate 1 is a sapphire substrate of (0001) plane. However, the substrate 1 may be made of SiC or Si.

基板１上に、熱伝導度に優れるダイヤモンド膜又はアモルファスカーボン膜からなるマスク２が形成されている。マスク２は、〈１１＿２０〉方向に沿ってマスク２の一部を除去した開口部３を有する。基板１及びマスク２上に、半導体積層構造４として、ＧａＮバッファ層５、アンドープＧａＮ層６及びアンドープＡｌＧａＮ層７が順に形成されている。半導体積層構造４上にソース電極８、ドレイン電極９及びゲート電極１０が形成されている。これにより、ＧａＮ／ＡｌＧａＮ高移動度電界効果トランジスタが形成されている。本実施の形態の特徴として、ゲート電極１０は、開口部３の中央部の上方に配置されている。 On the substrate 1, a mask 2 made of a diamond film or an amorphous carbon film excellent in thermal conductivity is formed. The mask 2 has an opening 3 in which a part of the mask 2 is removed along the <11 — 20> direction. On the substrate 1 and the mask 2, a GaN buffer layer 5, an undoped GaN layer 6 and an undoped AlGaN layer 7 are sequentially formed as a semiconductor multilayer structure 4. The source electrode 8, the drain electrode 9 and the gate electrode 10 are formed on the semiconductor laminated structure 4. Thus, a GaN / AlGaN high mobility field effect transistor is formed. As a feature of the present embodiment, the gate electrode 10 is disposed above the central portion of the opening 3.

続いて、本実施の形態に係る半導体装置の製造方法を説明する。図２〜５は、本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 Subsequently, a method of manufacturing a semiconductor device according to the present embodiment will be described. 2 to 5 are cross-sectional views showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention.

まず、図２に示すように、基板１の全面にマスク２を例えばプラズマＣＶＤ法を用いて堆積する。次に、マスク２の一部を除去して開口部３を形成する。次に、ＧａＮバッファ層５を例えば有機金属気相成長法などによりエピタキシャル成長させる。この際にマスク２はＧａＮバッファ層５のエピタキシャル成長を阻害する。これにより、ＧａＮバッファ層５をマスク２に対して開口部３内の基板１上に選択的に成長させる。 First, as shown in FIG. 2, a mask 2 is deposited on the entire surface of the substrate 1 using, for example, a plasma CVD method. Next, a part of the mask 2 is removed to form an opening 3. Next, the GaN buffer layer 5 is epitaxially grown, for example, by metal organic vapor phase epitaxy. At this time, the mask 2 inhibits the epitaxial growth of the GaN buffer layer 5. Thereby, the GaN buffer layer 5 is selectively grown on the substrate 1 in the opening 3 with respect to the mask 2.

図３に示すように、ＧａＮバッファ層５は、マスク２の厚みを超えるとマスク２上で水平方向に成長し、隣接する開口部３から同様に水平方向に成長してきたＧａＮバッファ層５とマスク２上で合体する。その後、図４に示すように、開口部３から成長した半極性の結晶面が無くなって、基板１の上面に平行な平坦な面が出現するまでＧａＮバッファ層５を十分成長させる。 As shown in FIG. 3, the GaN buffer layer 5 is grown in the horizontal direction on the mask 2 when the thickness of the mask 2 is exceeded, and the GaN buffer layer 5 and the mask grown in the horizontal direction from the adjacent openings 3 as well. 2 coalesce on. Thereafter, as shown in FIG. 4, the GaN buffer layer 5 is sufficiently grown until the semipolar crystal plane grown from the opening 3 disappears and a flat plane parallel to the upper surface of the substrate 1 appears.

次に、図５に示すように、ＧａＮバッファ層５の平坦な面に能動層である５層、６層のアンドープＧａＮ層６及びアンドープＡｌＧａＮ層７を成長させる。半導体積層構造４上であってマスク２の開口部３の中央部の上方領域を挟み込む位置にソース電極８及びドレイン電極９を形成する。半導体積層構造４上であってマスク２の開口部３の中央部の上方にゲート電極１０を形成する。以上の工程により図１に示す半導体装置が製造される。 Next, as shown in FIG. 5, on the flat surface of the GaN buffer layer 5, five layers, six layers of undoped GaN layer 6 and undoped AlGaN layer 7, which are active layers, are grown. The source electrode 8 and the drain electrode 9 are formed on the semiconductor laminated structure 4 so as to sandwich the upper region of the central portion of the opening 3 of the mask 2. A gate electrode 10 is formed on the semiconductor multilayer structure 4 and above the central portion of the opening 3 of the mask 2. The semiconductor device shown in FIG. 1 is manufactured by the above steps.

上述のマスク２を用いた選択エピタキシャル成長において、マスク２の開口部３から成長してきた結晶内には転位欠陥の絶対数が少ないため、そこから面内水平方向に成長する結晶もまた転位欠陥が少ない。さらに、転位欠陥は結晶成長方向に伝播しやすいため、マスク２をすり抜けた転位欠陥も、面内水平方向に曲げられて、垂直方向には伝播しづらい。このため、マスク２の開口部３の中央部の上方領域が最も欠陥密度が低減される。また、この領域からマスク２の開口部３を介して基板１側へ良好な熱伝導が可能である。よって、電界効果トランジスタのゲート電極１０をマスク２の開口部３の中央部の上方に配置することで、結晶欠陥密度の低減と基板１側への良好な熱伝導を両立することができる。 In the selective epitaxial growth using mask 2 described above, since the absolute number of dislocation defects is small in the crystal grown from opening 3 of mask 2, the crystal grown in the in-plane direction from there also has few dislocation defects. . Furthermore, since dislocation defects are easily propagated in the crystal growth direction, dislocation defects that have slipped through the mask 2 are also bent in the horizontal direction in the plane and are hard to propagate in the vertical direction. Therefore, the defect density is most reduced in the upper region of the central portion of the opening 3 of the mask 2. In addition, good heat conduction is possible from this region to the substrate 1 side through the opening 3 of the mask 2. Therefore, by arranging the gate electrode 10 of the field effect transistor above the central portion of the opening 3 of the mask 2, it is possible to achieve both the reduction of the crystal defect density and the good heat conduction to the substrate 1 side.

また、十分平坦になるまで成長したＧａＮバッファ層５の結晶面は、基板１の上面に対して平行な（０００１）面である。（０００１）面は最も大きな圧電効果が得られる結晶面であり、この面に形成されたアンドープのＧａＮとＡｌＧａＮのヘテロ接合には、外部からの電圧印加がなくても２次元電子ガスが発生する。従って、本実施の形態の電界効果トランジスタはノーマリーオン形となる。 The crystal plane of the GaN buffer layer 5 grown to be sufficiently flat is a (0001) plane parallel to the upper surface of the substrate 1. The (0001) plane is the crystal plane where the largest piezoelectric effect can be obtained, and a two-dimensional electron gas is generated at the undoped GaN / AlGaN heterojunction formed on this plane without the application of an external voltage. . Therefore, the field effect transistor of this embodiment is normally on.

実施の形態２．
図６〜８は、本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。図２及び図３の工程は実施の形態１と同様である。このマスク２を用いた選択エピタキシャル成長では、開口部３から成長してきた結晶は、基板材料特有の結晶面を持つ。例えば、サファイア（０００１）面に、〈１１＿２０〉方向に沿ってマスク２を開口した領域には、半極性の（１＿１０１）ファセット面をもってＧａＮ結晶が成長する。 Second Embodiment
6 to 8 are cross-sectional views showing manufacturing steps of the semiconductor device according to the second embodiment of the present invention. The steps of FIGS. 2 and 3 are the same as in the first embodiment. In the selective epitaxial growth using this mask 2, the crystal grown from the opening 3 has a crystal plane unique to the substrate material. For example, in a region where the mask 2 is opened along the <11_20> direction on the sapphire (0001) plane, a GaN crystal is grown with a semipolar (1_101) facet.

本実施の形態では、図６に示すように、開口部３から成長した半極性の結晶面を少し残して、ＧａＮバッファ層５の成長を止める。次に、図７に示すように、ＧａＮバッファ層５上に能動層である５層、６層のアンドープＧａＮ層６及びアンドープＡｌＧａＮ層７を成長させる。この半導体積層構造４の表面には開口部３の中央部の上方において半極性のファセット面を持つ突起１１が形成される。次に、図８に示すように、半導体積層構造４上にソース電極８、ドレイン電極９及びゲート電極１０を形成する。 In the present embodiment, as shown in FIG. 6, the growth of the GaN buffer layer 5 is stopped leaving a few semipolar crystal planes grown from the opening 3. Next, as shown in FIG. 7, on the GaN buffer layer 5, five layers, six layers of the undoped GaN layer 6 and an undoped AlGaN layer 7 which are active layers are grown. A protrusion 11 having a semipolar facet is formed on the surface of the semiconductor multilayer structure 4 above the central portion of the opening 3. Next, as shown in FIG. 8, the source electrode 8, the drain electrode 9, and the gate electrode 10 are formed on the semiconductor multilayer structure 4.

ここで、半極性の（１＿１０１）ファセット面は圧電効果の小さい結晶面であり、この面に形成されたアンドープのＧａＮ／ＡｌＧａＮヘテロ接合には、外部からの電圧印加が無ければ２次元電子ガスガ発生しない。従って、選択成長時に生じる半極性のファセット面が消失する前にＧａＮバッファ層５の成長を止め、その上に能動層であるアンドープＧａＮ層６とアンドープＡｌＧａＮ層７を積層することで、一部だけ２次元電子ガスが途切れた構造が得られる。この半導体積層構造４上に電極を形成すれば、容易にノーマリーオフ形の電界効果トランジスタを実現できる。その他、実施の形態１と同様に、結晶欠陥密度の低減と基板１側への良好な熱伝導を両立することができる。 Here, the semipolar (1_101) facet plane is a crystal plane with a small piezoelectric effect, and the undoped GaN / AlGaN hetero junction formed on this plane generates two-dimensional electron gas if there is no external voltage application. do not do. Therefore, the growth of the GaN buffer layer 5 is stopped before the semipolar facets generated during the selective growth disappear, and the undoped GaN layer 6 and the undoped AlGaN layer 7 which are active layers are stacked thereover. A structure in which the two-dimensional electron gas is interrupted is obtained. If an electrode is formed on this semiconductor multilayer structure 4, a normally-off type field effect transistor can be easily realized. In addition, similarly to the first embodiment, it is possible to achieve both the reduction of the crystal defect density and the good heat conduction to the substrate 1 side.

実施の形態３．
図９は、本発明の実施の形態３に係る半導体装置を示す断面図である。同じ基板１上に、ダイヤモンド膜又はアモルファスカーボン膜からなり、厚みが異なる第１及び第２のマスク２ａ，２ｂが形成されている。第１及び第２のマスク２ａ，２ｂは、それぞれ〈１１＿２０〉方向に沿って第１及び第２のマスク２ａ，２ｂの一部を除去した第１及び第２の開口部３ａ，３ｂを有する。第２のマスク２ｂの厚みは第１のマスク２ａの厚みより厚い。 Third Embodiment
FIG. 9 is a cross-sectional view showing a semiconductor device according to the third embodiment of the present invention. On the same substrate 1, first and second masks 2a and 2b made of a diamond film or an amorphous carbon film and having different thicknesses are formed. The first and second masks 2a and 2b respectively have first and second openings 3a and 3b in which parts of the first and second masks 2a and 2b are removed along the <11_20> direction. The thickness of the second mask 2b is thicker than the thickness of the first mask 2a.

ＧａＮバッファ層５を第１及び第２のマスク２ａ，２ｂに対して第１及び第２の開口部３ａ，３ｂ内の基板１上に選択的に成長させると、第１のマスク２ａ側の方が第２のマスク２ｂ側よりも先に水平方向への成長が始まる。従って、ＧａＮバッファ層５の成長時間を適当に設定すると、ＧａＮバッファ層５の表面は第１の開口部３ａの中央部の上方において平坦になり、第２の開口部３ｂの中央部の上方に半極性の結晶面が残る。 When the GaN buffer layer 5 is selectively grown on the substrate 1 in the first and second openings 3a and 3b with respect to the first and second masks 2a and 2b, the direction toward the first mask 2a is obtained. However, the growth in the horizontal direction starts earlier than the second mask 2b side. Therefore, if the growth time of the GaN buffer layer 5 is appropriately set, the surface of the GaN buffer layer 5 becomes flat above the central portion of the first opening 3a and above the central portion of the second opening 3b. A semipolar crystal face remains.

第１のゲート電極１０ａを第１の開口部３ａの中央部の上方に配置することで、ノーマリーオン形電界効果トランジスタが形成される。一方、第２のゲート電極１０ｂを第２の開口部３ｂの中央部の上方に配置することで、ノーマリーオフ形電界効果トランジスタが形成される。よって、本実施の形態により、結晶欠陥の少ないノーマリーオン形の電界効果トランジスタとノーマリーオフ形の電界効果トランジスタを同一基板内に容易に形成できる。 By disposing the first gate electrode 10a above the central portion of the first opening 3a, a normally-on type field effect transistor is formed. On the other hand, by disposing the second gate electrode 10b above the central portion of the second opening 3b, a normally-off type field effect transistor is formed. Therefore, according to this embodiment, a normally-on type field effect transistor with few crystal defects and a normally-off type field effect transistor can be easily formed in the same substrate.

実施の形態４．
図１０は、本発明の実施の形態４に係る半導体装置を示す回路図である。図中で、Ｖｉｎは入力端子、Ｖｏｕｔは出力端子、Ｖｄｄは正電源端子、Ｖｓｓは負電源端子、Ｄ−ＦＥＴはノーマリーオン形電界効果トランジスタ、Ｅ−ＦＥＴはノーマリーオフ形電界効果トランジスタである。Ｄ−ＦＥＴのゲート端子がソース端子に接続されることで、定電流源が構成されている。Ｅ−ＦＥＴはソース接地型増幅器であり、そのドレイン側の負荷としてＥ−ＦＥＴのドレイン端子にＤ−ＦＥＴのゲート・ソース端子が接続されている。負電源端子Ｖｓｓは、単一電源動作のために負電位ではなく、接地電位でよく用いられる。 Fourth Embodiment
FIG. 10 is a circuit diagram showing a semiconductor device according to the fourth embodiment of the present invention. In the figure, Vin is an input terminal, Vout is an output terminal, Vdd is a positive power supply terminal, Vss is a negative power supply terminal, D-FET is a normally-on field effect transistor, and E-FET is a normally-off field effect transistor. is there. The constant current source is configured by connecting the gate terminal of the D-FET to the source terminal. The E-FET is a source-grounded amplifier, and the load terminal on the drain side is connected to the drain terminal of the E-FET at the gate-source terminal of the D-FET. The negative power supply terminal Vss is often used not at a negative potential but at the ground potential for single power supply operation.

入力端子ＶｉｎにＨｉｇｈの電圧が印加されると、Ｅ−ＦＥＴのゲート電圧がＨｉｇｈになり、Ｅ−ＦＥＴのドレイン電圧がＬｏｗになる。その結果、出力端子ＶｏｕｔからＬｏｗの電圧が出力される。逆に入力端子ＶｉｎにＬｏｗが印加されると、Ｅ−ＦＥＴにドレイン電流が流れなくなるため、出力端子ＶｏｕｔからＨｉｇｈの電圧が出力される。このように、入力電圧と出力電圧の関係が逆になるので、本回路はインバータとして動作する。Ｅ−ＦＥＴのドレイン側の負荷としてＤ−ＦＥＴの定電流源を用いるＥＤインバータ回路は、ＩＩＩ−Ｖ族半導体回路において、高速のディジタル回路を構成するコア回路としてよく利用される。 When a high voltage is applied to the input terminal Vin, the gate voltage of the E-FET becomes high and the drain voltage of the E-FET becomes low. As a result, a low voltage is output from the output terminal Vout. Conversely, when Low is applied to the input terminal Vin, the drain current does not flow to the E-FET, and a high voltage is output from the output terminal Vout. Thus, since the relationship between the input voltage and the output voltage is reversed, the circuit operates as an inverter. An ED inverter circuit using a D-FET constant current source as a load on the drain side of an E-FET is often used as a core circuit forming a high-speed digital circuit in a III-V semiconductor circuit.

実施の形態３のノーマリーオン形電界効果トランジスタとノーマリーオフ形電界効果トランジスタを、図１０の回路のように電気的に接続することで、高速のディジタル回路を構成するコア回路であるＥＤインバータ回路を同一基板上に容易に形成することができる。即ち、従来、ＧａＮデバイスは増幅部又はスイッチ部だけを実現するために用いられてきたが、本実施の形態により増幅部又はスイッチ部を制御するロジック回路を同一基板上に容易に実現できる。 An ED inverter which is a core circuit forming a high-speed digital circuit by electrically connecting the normally on type field effect transistor of the third embodiment and the normally off type field effect transistor as in the circuit of FIG. The circuit can be easily formed on the same substrate. That is, GaN devices have conventionally been used to realize only the amplification unit or the switch unit, but according to this embodiment, a logic circuit for controlling the amplification unit or the switch unit can be easily realized on the same substrate.

実施の形態５．
図１１は、本発明の実施の形態５に係る半導体装置を示す回路図である。実施の形態４のＥＤインバータ回路の入力にＥＳＤ（静電気放電）保護回路Ａ１が接続されている。ＥＳＤ保護回路Ａ１は、ノーマリーオフ形電界効果トランジスタＥ−ＦＥＴ１と抵抗Ｒ１を有する。Ｅ−ＦＥＴ１のドレイン端子が入力端子Ｖｉｎに接続され、Ｅ−ＦＥＴ１のソース端子が電源端子Ｖｓｓに接続されている。抵抗Ｒ１はＥ−ＦＥＴ１のゲートとソースの間に接続されている。 Embodiment 5
FIG. 11 is a circuit diagram showing a semiconductor device according to the fifth embodiment of the present invention. An ESD (electrostatic discharge) protection circuit A1 is connected to the input of the ED inverter circuit of the fourth embodiment. The ESD protection circuit A1 includes a normally-off field effect transistor E-FET1 and a resistor R1. The drain terminal of the E-FET 1 is connected to the input terminal Vin, and the source terminal of the E-FET 1 is connected to the power supply terminal Vss. The resistor R1 is connected between the gate and the source of the E-FET1.

ＥＤインバータをＨｉｇｈ、Ｌｏｗ動作させる通常入力電圧動作範囲では、抵抗Ｒ１によりＥ−ＦＥＴ１のゲート電位はソース電位と同電位のため、ＯＮすることがない。一方、ＥＳＤサージ入力時では、入力端子Ｖｉｎに正電源端子Ｖｄｄの電源電圧を超えるような高い電圧が一時的に印加される。その場合、Ｅ−ＦＥＴ１のゲート・ドレイン間逆耐圧を超えた際に流れるゲート電流によって生じる抵抗Ｒ１での電圧によって、Ｅ−ＦＥＴ１がＯＮする。この結果、サージ電流の大部分をＥＳＤ保護回路Ａ１のＥ−ＦＥＴ１がドレインからソースに逃がすことになり、ＥＤインバータのＥ−ＦＥＴのゲート端子に過剰電流が流れるのを防ぐことができる。 In the normal input voltage operation range in which the ED inverter operates at High and Low, the gate potential of the E-FET 1 does not turn ON because of the same potential as the source potential due to the resistor R1. On the other hand, at the time of ESD surge input, a high voltage exceeding the power supply voltage of the positive power supply terminal Vdd is temporarily applied to the input terminal Vin. In that case, the E-FET 1 is turned on by the voltage at the resistor R 1 generated by the gate current flowing when the reverse withstand voltage between the gate and the drain of the E-FET 1 is exceeded. As a result, most of the surge current is dissipated from the drain to the source of the E-FET 1 of the ESD protection circuit A1, and excessive current can be prevented from flowing to the gate terminal of the E-FET of the ED inverter.

入力端子ＶｉｎのＥＳＤサージが電源端子Ｖｓｓの電圧よりも低い負のサージの場合は、Ｅ−ＦＥＴ１のゲート・ドレイン間の閾値電圧を超えるとソースからドレインに向けて電流が流れる。その結果、ＥＤインバータのＥ−ＦＥＴ１のゲート端子に過剰電流が流れるのを防ぐことができる。 When the ESD surge at the input terminal Vin is a negative surge lower than the voltage at the power supply terminal Vss, a current flows from the source to the drain when the threshold voltage between the gate and drain of the E-FET 1 is exceeded. As a result, excessive current can be prevented from flowing to the gate terminal of the E-FET 1 of the ED inverter.

図１２は、本発明の実施の形態５に係る半導体装置の変形例を示す回路図である。図１１と比べてＥＳＤ保護回路Ａ１がＥＳＤ保護回路Ａ２に変更されている。ＥＳＤ保護回路Ａ２は、ノーマリーオフ形電界効果トランジスタＥ−ＦＥＴ１〜ＥＦＥＴｎと抵抗Ｒ１，Ｒ２を有する。Ｅ−ＦＥＴ１のゲート・ドレイン間に、抵抗Ｒ２とダイオード接続されたＥ−ＦＥＴ２〜Ｅ−ＦＥＴｎが直列に接続されている。 FIG. 12 is a circuit diagram showing a modification of the semiconductor device according to the fifth embodiment of the present invention. Compared to FIG. 11, the ESD protection circuit A1 is changed to an ESD protection circuit A2. The ESD protection circuit A2 includes normally-off field effect transistors E-FET1 to EFETn and resistors R1 and R2. Between the gate and drain of the E-FET 1, a resistor R2 and E-FET2 to E-FETn diode-connected are connected in series.

また、正のＥＳＤサージが入力端子Ｖｉｎに入力された際にＥ−ＦＥＴ１がＯＮする電圧値がＥＳＤ保護回路Ａ１とは異なる。ＥＳＤ保護回路Ａ１ではＥ−ＦＥＴ１のゲート・ドレイン間が逆方向耐圧を超える電圧でＥ−ＦＥＴ１がＯＮするが、ＥＳＤ保護回路Ａ２ではダイオード接続されたＥ−ＦＥＴ２〜Ｅ−ＦＥＴｎの個数で決まる。例えば、Ｅ−ＦＥＴのショットキー障壁を１．２Ｖとし、５段直列接続されていれば、５×１．２Ｖ＝６ＶがおおよそＥ−ＦＥＴ１がＯＮする電圧になる。つまり６Ｖを超えると、抵抗Ｒ１に電流が流れ、Ｅ−ＦＥＴ１のゲートに閾値電圧を超える正の電圧が印加され、Ｅ−ＦＥＴ１がＯＮする。このように、Ｅ−ＦＥＴ１のゲート・ドレイン間が逆方向耐圧よりも十分低いサージ電圧でＥＳＤ保護回路Ａ２を起動できるので、Ｅ−ＦＥＴ１の故障の確率がＥＳＤ保護回路Ａ１よりも少ない。ただし、ＥＳＤ保護回路Ａ２の方がＥＳＤ保護回路Ａ１よりも素子数が多いため、チップ上に保護回路が占める面積が少し大きくなる。 The voltage value at which the E-FET 1 turns on when a positive ESD surge is input to the input terminal Vin is different from that of the ESD protection circuit A1. In the ESD protection circuit A1, the voltage between the gate and drain of the E-FET 1 exceeds the reverse breakdown voltage, and the E-FET 1 is turned ON. However, in the ESD protection circuit A2, it is determined by the number of diode-connected E-FETs 2 to E-FET n. For example, if the Schottky barrier of the E-FET is 1.2 V and five stages are connected in series, 5 × 1.2 V = 6 V is approximately the voltage at which the E-FET 1 is turned on. That is, when the voltage exceeds 6 V, a current flows through the resistor R1, a positive voltage exceeding the threshold voltage is applied to the gate of the E-FET 1, and the E-FET 1 is turned ON. Thus, since the ESD protection circuit A2 can be activated with a surge voltage sufficiently lower than the reverse breakdown voltage between the gate and drain of the E-FET 1, the probability of failure of the E-FET 1 is smaller than that of the ESD protection circuit A1. However, since the number of elements of the ESD protection circuit A2 is larger than that of the ESD protection circuit A1, the area occupied by the protection circuit on the chip is slightly larger.

実施の形態３のノーマリーオン形電界効果トランジスタとノーマリーオフ形電界効果トランジスタを、図１１又は図１２の回路のように電気的に接続することで、ＥＤインバータ回路とＥＳＤ保護回路を同一基板上に容易に形成することができる。 By electrically connecting the normally on type field effect transistor of the third embodiment and the normally off type field effect transistor as in the circuit of FIG. 11 or FIG. 12, the ED inverter circuit and the ESD protection circuit are on the same substrate. It can be easily formed on top.

１基板、２マスク、２ａ第１のマスク、２ｂ第２のマスク、３開口部、３ａ第１の開口部、３ｂ第２の開口部、４半導体積層構造、１０ゲート電極、１０ａ第１のゲート電極、１０ｂ第２のゲート電極、１１突起、Ａ１，Ａ２ＥＳＤ保護回路、Ｄ−ＦＥＴノーマリーオン形電界効果トランジスタ、Ｅ−ＦＥＴ，Ｅ−ＦＥＴ１〜ＥＦＥＴｎノーマリーオフ形電界効果トランジスタ DESCRIPTION OF SYMBOLS 1 substrate 2 mask 2a 1st mask 2b 2nd mask 3 opening part 3a 1st opening part 3b 2nd opening part 4 semiconductor laminated structure 10 gate electrode 10a 1st gate Electrode, 10b Second gate electrode, 11 projection, A1, A2 ESD protection circuit, D-FET normally-on field effect transistor, E-FET, E-FET1 to EFETn, normally-off field effect transistor

Claims

サファイア、ＳｉＣ又はＳｉからなる基板と、
前記基板上に形成され、ダイヤモンド膜又はアモルファスカーボン膜からなり、開口部を有するマスクと、
前記基板及び前記マスク上に形成され、ＧａＮとＡｌＧａＮのヘテロ接合を有する半導体積層構造と、
前記半導体積層構造上に形成されたゲート電極を有する電界効果トランジスタとを備え、
前記ゲート電極は、前記開口部の中央部の上方に配置されていることを特徴とする半導体装置。 A substrate made of sapphire, SiC or Si;
A mask formed on the substrate and made of a diamond film or an amorphous carbon film and having an opening;
A semiconductor stack structure formed on the substrate and the mask and having a heterojunction of GaN and AlGaN;
A field effect transistor having a gate electrode formed on the semiconductor multilayer structure;
The semiconductor device according to claim 1, wherein the gate electrode is disposed above a central portion of the opening.

前記半導体積層構造の表面は前記開口部の中央部の上方において平坦であり、
前記電界効果トランジスタはノーマリーオン形であることを特徴とする請求項１に記載の半導体装置。 The surface of the semiconductor multilayer structure is flat above the central portion of the opening;
The semiconductor device according to claim 1, wherein the field effect transistor is normally on type.

前記半導体積層構造の表面には前記開口部の中央部の上方において半極性のファセット面を持つ突起が形成され、
前記電界効果トランジスタはノーマリーオフ形であることを特徴とする請求項１に記載の半導体装置。 A protrusion having a semipolar facet is formed on the surface of the semiconductor multilayer structure above the central portion of the opening,
The semiconductor device according to claim 1, wherein the field effect transistor is normally-off type.

前記マスクは、第１の開口部を有する第１のマスクと、第２の開口部を有する第２のマスクとを含み、
前記第２のマスクの厚みは前記第１のマスクの厚みより厚く、
前記電界効果トランジスタは、同一基板上に形成された、第１のゲート電極を有するノーマリーオン形電界効果トランジスタと、第２のゲート電極を有するノーマリーオフ形電界効果トランジスタとを有し、
前記第１のゲート電極は、前記第１の開口部の中央部の上方に配置され、
前記第２のゲート電極は、前記第２の開口部の中央部の上方に配置されていることを特徴とする請求項１に記載の半導体装置。 The mask includes a first mask having a first opening and a second mask having a second opening,
The thickness of the second mask is greater than the thickness of the first mask,
The field effect transistor includes a normally on field effect transistor having a first gate electrode and a normally off field effect transistor having a second gate electrode, which are formed on the same substrate.
The first gate electrode is disposed above a central portion of the first opening,
The semiconductor device according to claim 1, wherein the second gate electrode is disposed above a central portion of the second opening.

前記ノーマリーオン形電界効果トランジスタと前記ノーマリーオフ形電界効果トランジスタを有するＥＤインバータ回路が前記基板上に形成されていることを特徴とする請求項４に記載の半導体装置。 5. The semiconductor device according to claim 4, wherein an ED inverter circuit having the normally on type field effect transistor and the normally off type field effect transistor is formed on the substrate.

前記ノーマリーオン形電界効果トランジスタと前記ノーマリーオフ形電界効果トランジスタを有するＥＤインバータ回路及びＥＳＤ保護回路が前記基板上に形成されていることを特徴とする請求項４に記載の半導体装置。 5. The semiconductor device according to claim 4, wherein an ED inverter circuit and an ESD protection circuit having the normally on type field effect transistor and the normally off type field effect transistor are formed on the substrate.