JP6540006B2 - ビット線プリチャージ回路、スタティックram、電子デバイスおよびスタティックramのビット線プリチャージ方法 - Google Patents
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Description
LSIチップ10は、複数のSRAM11A−11Dと、チャージポンプ13と、を有する。LSIチップ10のSRAM11A−11Dが形成される以外の部分には、SRAMを利用する他の回路部分が形成される。SRAM11A−11Dは、メモリセルアレイ部分12A−12Dを有する。SRAM11A−11Dのメモリセルアレイ部分12A−12Dが形成される以外の部分には、ローデコーダ、カラムデコーダ、制御部等が形成される。
チャージポンプ13は、電圧比較器14と、発振器15と、ドライバ16と、容量素子Cと、2個のダイオードD1およびD2と、を有する。ダイオードD1のカソードは、通常電源VDD18に接続される。発振器15の生成した発振信号は、ドライバ16により容量素子Cの一方の端子に印加される。これにより、容量素子Cの他方の端子の電圧が上下に変動し、他方の端子の電圧が通常電源VDDの電圧値より低い時には、D1から電流が流れ込み、容量素子Cが充電される。これを繰り返すことにより、容量素子Cの他方の端子の電圧は、通常電源VDDの電圧値に容量素子Cの一方の端子に印加される発振信号の振幅を加算した電圧値近くまで昇圧される。容量素子Cの他方の端子の電圧は、ダイオードD2を介して出力電圧Voutとして出力される。出力電圧Voutが、チャージ電源の電圧である。電圧比較器14は、出力電圧Voutを、LSIチップ10に設けられたBGR(バックゲート抵抗)等を利用した基準電圧源の生成する基準電圧または外部から供給される基準電圧と比較し、Voutが一定値になるように、発振器15の発振を制御する。チャージポンプの回路構成および動作については広く知られているので、これ以上の説明は省略する。
上記のように、SRAMは、複数のワード線、複数のビット線対および複数のメモリセルを含むメモリセルアレイを有しており、さらにそのようなメモリセルアレイのブロックを複数有するのが一般的である。図3は、1メモリセルに関係する部分のみを示しており、ライトアンプを省略している。
11A−11D SRAM
12A−12D メモリセルアレイ部
13 チャージポンプ
21 センスアンプ
22 イコライザ回路
23 ビット線プリチャージ・パワーダウン回路23
31 第1ビット線プリチャージ・パワーダウン回路
32 第2ビット線プリチャージ・パワーダウン回路
41 第1ビット線イコライズ・パワーダウン回路
42 第2ビット線イコライズ・パワーダウン回路
50 カラム列
WDL ワード線
BL,BLX ビット線対
cell メモリセル
TG,TGX カラムスイッチ
DB,DBX 共通ビット線対
Claims (3)
- メモリセルアレイ部分と、前記メモリセルアレイ部分へのアドレス信号のデコードおよび制御信号の生成を行う部分を含むその他の回路部分と、を有し、
前記メモリセルアレイ部分は、
複数のワード線と、
複数のビット線対と、
前記複数のワード線と前記複数のビット線対との交差部に設けられた複数のメモリセルと、
前記複数のビット線対のそれぞれに対応して設けられた複数のカラムスイッチと、
前記複数のカラムスイッチを介して前記複数のビット線対に共通に接続される共通ビット線対と、
前記共通ビット線対を充電する共通ビット線プリチャージ回路と、を含み、
前記共通ビット線プリチャージ回路は、
前記共通ビット線対を第1の電源に接続する第1のスイッチと、
前記共通ビット線対を前記第1の電源の電圧値より高い第2の電源に接続する第2のスイッチと、
遅延素子を有し、前記共通ビット線対のプリチャージ時に、前記第1のスイッチを導通させた後、前記遅延素子による遅延時間後に前記第2のスイッチを導通させると共に、前記複数のカラムスイッチを導通状態に維持させた後、前記遅延素子による遅延時間後に、前記複数のカラムスイッチを非導通とする制御回路と、を有することを特徴とするスタティックRAM。 - 前記複数のビット線対をそれぞれ前記第2の電源に接続する複数のビット線プリチャージ回路をさらに有することを特徴とする請求項1に記載のスタティックRAM。
- メモリセルアレイ部分と前記メモリセルアレイ部分へのアドレス信号のデコードおよび制御信号の生成を行う部分を含むその他の回路部分とを有するスタティックRAMと、
前記スタティックRAM以外の他の回路部と、
前記スタティックRAMのメモリセルアレイ部分以外の部分および前記スタティックRAM以外の他の回路部に電力を供給する第1の電源と、
前記第1の電源の電力から、前記第1の電源の電圧値より高い電圧値の電力を生成して前記スタティックRAMのメモリセルアレイ部分に供給する電源電圧生成回路と、を有し、
前記スタティックRAMの前記メモリセルアレイ部分は、
複数のワード線と、
複数のビット線対と、
前記複数のワード線と前記複数のビット線対との交差部に設けられた複数のメモリセルと、
前記複数のビット線対のそれぞれに対応して設けられた複数のカラムスイッチと、
前記複数のカラムスイッチを介して前記複数のビット線対に共通に接続される共通ビット線対と、
前記共通ビット線対を充電する共通ビット線プリチャージ回路と、を含み、
前記共通ビット線プリチャージ回路は、
前記共通ビット線対を第1の電源に接続する第1のスイッチと、
前記共通ビット線対を前記第1の電源の電圧値より高い第2の電源に接続する第2のスイッチと、
遅延素子を有し、前記共通ビット線対のプリチャージ時に、前記第1のスイッチを導通させた後、前記遅延素子による遅延時間後に前記第2のスイッチを導通させると共に、前記複数のカラムスイッチを導通状態に維持させた後、前記遅延素子による遅延時間後に、前記複数のカラムスイッチを非導通とする制御回路と、を有することを特徴とする電子デバイス。
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KR100954112B1 (ko) * | 2008-07-09 | 2010-04-23 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
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