JP6536250B2 - Electronic control unit - Google Patents
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Description
本発明は、メモリを転送先としてDMA転送を行う機能を備えた電子制御装置に関する。 The present invention relates to an electronic control unit having a function of performing DMA transfer with a memory as a transfer destination.
特許文献1には、DMA転送を行う回路について、転送が開始から終了まで正常に実行されたかを確認するため、指示命令に応じてDMA転送された複数のデータのうち、最初にDMA転送されたデータを記憶する第1シフトレジスタと最後にDMA転送されたデータを記憶する第2シフトレジスタとを備え、これらのシフトレジスタに記憶されたデータをCPUから読み出し可能にした構成が開示されている。 According to Patent Document 1, in order to check whether transfer is normally executed from the start to the end of a circuit performing DMA transfer, DMA transfer is first performed among a plurality of data DMA transferred according to an instruction command. A configuration is disclosed in which a first shift register for storing data and a second shift register for storing data finally transferred by DMA are provided, and data stored in these shift registers can be read from the CPU.
しかしながら、特許文献1の構成では、DMA転送動作を確認するために2つのシフトレジスタを設ける必要があり、その分だけ回路規模が増大する。
本発明は上記事情に鑑みてなされたものであり、その目的は、回路規模の増大を極力抑制しつつDMA転送動作の確認を行うことができる電子制御装置を提供することにある。
However, in the configuration of Patent Document 1, it is necessary to provide two shift registers in order to confirm the DMA transfer operation, and the circuit scale is increased accordingly.
The present invention has been made in view of the above-mentioned circumstances, and an object thereof is to provide an electronic control unit capable of confirming a DMA transfer operation while suppressing an increase in circuit scale as much as possible.
請求項1記載の電子制御装置によれば、異常検出部は、DMA転送制御回路がメモリに対してDMA転送を行うと、予め保持している照合用データと対応する転送後のデータとを照合することで異常検出を行う。このように構成すれば、DMA転送動作の異常検出を行うために規模の大きな回路を追加せずとも、異常検出部としての機能を、簡単なソフトウェア処理により実現することができる。
また、請求項1記載の電子制御装置は、AD変換器によりAD変換されたデータが格納される変換結果レジスタを転送元とし、異常検出部が照合に用いるデータを、AD変換器の入力電圧を切替えることで生成する。
According to the electronic control device according to claim 1, when the DMA transfer control circuit performs DMA transfer to the memory, the abnormality detection unit collates the verification data held in advance with the corresponding data after transfer. Perform anomaly detection by doing this. According to this structure, the function as the abnormality detection unit can be realized by a simple software process without adding a circuit of a large scale for detecting abnormality of the DMA transfer operation.
In the electronic control unit according to the first aspect of the present invention, the conversion result register in which the data AD converted by the AD converter is stored is used as a transfer source, and the data used by the abnormality detection unit for collation is the input voltage of the AD converter. Generate by switching.
請求項2記載の電子制御装置によれば、異常検出部が照合に用いるデータを、DMA転送が行われる毎に変化するデータとする。このように構成すれば、DMA転送動作が正常に実行されているか否かの確認を、より確実に行うことができる。 According to the electronic control unit of the second aspect, the data used by the abnormality detection unit for collation is data which changes every time DMA transfer is performed. With this configuration, it can be more reliably confirmed whether or not the DMA transfer operation is normally performed.
請求項3記載の電子制御装置によれば、異常検出部が前記照合に用いるデータを、DMA転送における最終転送データに割り当てる。このように構成すれば、異常検出部は、転送先における最終転送データを伝送元の対応するデータと照合するだけで、一連のDMA転送動作が正常に実行されているか否かを確認できる。 According to the electronic control unit of the third aspect, the data used by the abnormality detection unit for the collation is assigned to the final transfer data in the DMA transfer. According to this configuration, the abnormality detection unit can check whether the series of DMA transfer operations are normally performed only by comparing the final transfer data in the transfer destination with the corresponding data in the transfer source.
請求項4記載の電子制御装置によれば、AD変換器に、照合に用いるデータを生成するための入力チャネルと、この入力チャネルへの入力電圧を異常検出部の制御により切替える電圧切替部を備える。このように構成すれば、照合に用いるデータを生成するための構成を、極めて小規模な回路を追加するだけで実現できる。
According to the electronic control unit according to
以下、一実施形態について説明する。図2に示すように、電子制御装置1はMPU(Micro Processing Unit)2を備えている。MPU2は、CPU3,ROM4,RAM5,デジタルI/O6,AD変換器7及びDMA転送制御回路8を有している。ROM4には、CPU3により実行される制御プログラムが記憶されており、RAM5は、CPU3が制御プログラムを実行する際にワークエリア等として使用される。
Hereinafter, one embodiment will be described. As shown in FIG. 2, the electronic control unit 1 includes an MPU (Micro Processing Unit) 2. The MPU 2 has a
CPU3は、デジタルI/O6を介して電子制御装置1に接続されるアクチュエータ9の制御を行う。電子制御装置1には、外部の電源10より動作用電源が供給される。AD変換器7のアナログ入力端子には、センサ11〜13の信号出力端子がそれぞれ接続されている。AD変換器7は、各センサ11〜13が出力するセンサ信号を、内蔵しているマルチプレクサ(MPX)14により切替えてAD変換する。
The
尚、AD変換器7の外部から見える入力チャネル数は「3」であるが、AD変換器7の内部的には、マルチプレクサ14に第4の入力チャネルが設けてある。その入力チャネル(CH4)には、電圧切替部15の出力端子が接続されている。電圧切替部15は、グランドレベルの0V、例えば電源レベルに等しい電圧の5Vとを切替えて、入力チャネル(CH4)に入力するための切替えスイッチ15Sを有している。切替えスイッチ15Sの切替え制御は、CPU3がデジタルI/O6を介して行う。
Although the number of input channels seen from the outside of the AD converter 7 is “3”, internally to the AD converter 7, the
AD変換器7がAD変換したデータは、図5に示すAD変換結果レジスタ21〜24に格納される。DMA転送制御回路8は、AD変換結果レジスタ21〜24を転送元(ソース)とし、RAM5を転送先(デスティネーション)としてDMA転送を行う。RAM5はメモリに相当する。そして、上記の電圧切替部15は、DMA転送制御回路8によるDMA転送が実行される毎に、その転送が正常に行われたか否かをCPU3が判定するために使用される。CPU3は異常検出部に相当する。
The data AD converted by the AD converter 7 is stored in AD
次に、本実施形態の作用について説明する。図3に示すように、CPU3は、AD変換器7に対する初期設定処理において、入力チャネル(CH1〜CH3)に,それぞれセンサ11〜13より出力されるセンサ信号を割り当てるように設定する(S1〜S3)。入力チャネル(CH4)には、電圧切替部15の出力端子が接続されており、続くステップS4において異常検出をモード=0V/5Vの何れから開始するかを決定する。尚、何れから開始するかは任意である。
Next, the operation of the present embodiment will be described. As shown in FIG. 3, in the initial setting process for the AD converter 7, the
モード=0Vで開始する場合は(YES)0Vの変換設定を行う(S5)。すなわち、切替スイッチ15Sを0V側に切替える。一方、モード=5Vで開始する場合は(NO)切替スイッチ15Sを5V側に切替えて、5Vの変換設定を行う(S6)。それから、AD変換終了割込みの設定を行う(S7)。すなわち、AD変換を開始した後、入力チャネル(CH1〜CH4)を順次切り替えてAD変換を行い、AD変換結果レジスタ21〜24の全てに変換データが格納されると、CPU3に対してAD変換終了割込みが発生するように設定する。
When the mode is started at 0 V, (YES) conversion setting of 0 V is performed (S5). That is, the changeover switch 15S is switched to the 0 V side. On the other hand, when the mode is started at 5 V (NO), the changeover switch 15S is switched to the 5 V side, and the conversion setting of 5 V is performed (S6). Then, the AD conversion end interrupt is set (S7). That is, after AD conversion is started, the input channels (CH1 to CH4) are sequentially switched to perform AD conversion, and when conversion data is stored in all of the AD
図4に示すように、AD変換終了割込みが発生すると、CPU3は、DMA転送制御回路8の内部にある転送制御レジスタに、DMA転送元アドレスとしてAD変換結果レジスタ21のアドレス(例えば0xFFFF00,図5参照)を設定する(S11)。また、DMA転送先アドレスとしてRAM5のアドレス(例えば0x800100,図5参照)を設定する(S12)。そして、DMA転送回数(本実施形態では「4」)を設定すると(S13)、DMA転送要求を行う(S14)。
As shown in FIG. 4, when an AD conversion end interrupt occurs, the
すると、DMA転送制御回路8はDMA転送動作を開始し、図5に示すように、アドレス0xFFFF00〜0xFFFF06のAD変換結果レジスタ21〜24に格納されている4つの2バイトデータは、アドレス0x800100〜0x800106のRAM5に転送される。尚、RAM5のアドレス0x800000には例えばアクチュエータ9の制御変数1が格納されており、アドレス0x80FFFEはスタックとして使用されている。
Then, the DMA
図1に示すように、CPU3は、DMA転送制御回路8によるDMA転送が完了する毎に、RAM5のアドレス0x800106を参照して異常判定を行う。初期設定がモード=0Vであれば(S21;YES)、アドレス0x800106のデータ値(RAM値)がアナログ入力電圧0V相当値であるオール「0」か否かを判断する(S22)。データ値がオール「0」であれば(YES)モードを5Vに、つまりAD変換器7内部の切替スイッチ15Sを5V側に切り替えて(S23)DMA転送は正常、と判定する(S24)。
As shown in FIG. 1, every time the DMA transfer by the DMA
次にDMA転送制御回路8がDMA転送を実行する際には、AD変換結果レジスタ24にはアナログ入力電圧5V相当値であるオール「F」が格納されている。したがって、転送が正常であれば、RAM5のアドレス0x800106のデータ値(AD変換結果4)もオール「F」になっている。そこで、CPU3は、次回の異常判定時にはステップS21で「NO」と判断し、アドレス0x800106のデータ値がオール「F」か否かを判断する(S25)。データ値がオール「F」であれば(YES)モードを再び0Vに、つまりAD変換器7内部の切替スイッチ15Sを0V側に切り替えて(S26)DMA転送は正常、と判定する(S24)。CPU3は以上の判定処理を、DMA転送制御回路8がDMA転送を実行する毎に繰り返し行う。
Next, when the DMA
一方、モード=0Vであるにも拘らず(S21;YES)、アドレス0x800106のデータ値がオール「0」でない場合や(S22;NO)、モード=5Vであるにも拘らず(S21;NO)、アドレス0x800106のデータ値がオール「F」でない場合は(S25;NO)、DMA転送は異常と判定することになる(S27)。このように、CPU3が照合に用いるデータ値がオール「0」/「F」のデータが、照合用データである。
On the other hand, although the mode = 0 V (S21; YES), the data value of the address 0x800106 is not all “0” (S22; NO), and the mode = 5 V (S21; NO) If the data value of the address 0x800106 is not all "F" (S25; NO), it is determined that the DMA transfer is abnormal (S27). As described above, data of all “0” / “F” that the
以上のように本実施形態によれば、CPU3は、DMA転送制御回路8がRAM5に対してDMA転送を行うと、転送前のデータと対応する転送後のデータとを照合することで異常検出を行う。このように構成すれば、DMA転送動作の異常検出を、規模の大きな回路を追加せずとも、CPU3の簡単なソフトウェア処理により実現することができる。そして、CPU3が照合に用いるデータを、DMA転送が行われる毎に一定のパターンで変化するデータとするので、DMA転送動作が正常に実行されているか否かの確認を、より確実に行うことができる。また、照合用データをDMA転送における最終転送データに割り当てることで、CPU3は、転送先における最終転送データを伝送元の対応するデータと照合するだけで、一連のDMA転送動作が正常に実行されているか否かを確認できる。
As described above, according to the present embodiment, when the DMA
更に、DMA転送の転送元をAD変換結果レジスタ21〜24とし、CPU3は、AD変換器7の入力電圧を5V/0Vに交互に切替えて照合用データを生成する。これにより、CPU3は、簡単な制御によって照合用データの値を変化させることができる。
Further, the transfer source of DMA transfer is AD conversion result registers 21 to 24, and the
加えて、AD変換器7に、照合用データを生成するための入力チャネル(CH4)と、この入力チャネル(CH4)への入力電圧をCPU3の制御により切替える電圧切替部15を備える。このように構成すれば、照合用データを生成するための構成を、極めて小規模な回路を追加するだけで実現できる。電圧切替部15はAD変換器7の内部回路であるから、集積回路レベルでは実質的な回路サイズの増大は殆ど無い状態となる。
In addition, the AD converter 7 is provided with an input channel (CH4) for generating comparison data, and a
本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
照合用データは、データ値がオール「0」/「F」のデータに限ることなく、AD変換器7の入力電圧を0Vより大きく設定したり、5V未満に設定することで異なるデータ値を採用しても良い。
また、照合用データは、3回以上一定のパターンで周期的に変化するデータでも良い。また、必ずしも周期的に変化するデータでなくとも良い。
また、照合用データは、必ずしも最終転送データに割り当てる必要はない。
The present invention is not limited only to the embodiments described above or shown in the drawings, and the following modifications or extensions are possible.
The data for collation adopts different data values by setting the input voltage of AD converter 7 larger than 0 V or less than 5 V without limiting the data value to all “0” / “F” data. You may.
The comparison data may be data that changes periodically in a fixed pattern three or more times. Also, the data may not necessarily be periodically changing.
Further, the verification data need not necessarily be assigned to the final transfer data.
AD変換結果レジスタの数は「4」に限ることはない。また、外部用入力チャネルに数も「3」に限ることはない。
電圧切替部15を、AD変換器7の外部に配置しても良い。
AD変換器7がAD変換を行う対象は、センサ11〜13のセンサ信号に限ることはない。
転送元は、AD変換結果レジスタ21〜24に限ることなく、その他のリソースでも良い。例えば、電子制御装置1における既存のリソース(例えばレジスタ等)で、他に転送元として指定可能で且つCPU3が書き込み可能なものがあれば、CPU3がそのリソースに照合用データを書き込んでDMA転送を実行させれば良い。
The number of AD conversion result registers is not limited to "4". Also, the number of external input channels is not limited to "3".
The
The target of the AD conversion performed by the AD converter 7 is not limited to the sensor signals of the
The transfer source is not limited to the AD conversion result registers 21 to 24 and may be other resources. For example, if there is an existing resource (for example, a register, etc.) in the electronic control unit 1 that can be specified as a transfer source and is also writable by the
データサイズは2バイトに限ることなく、個別の設計に応じて適宜変更すれば良い。
メモリはRAM5に限ることなく、SRAMやフラッシュメモリなどでも良い。
CPU3の制御対象は、アクチュエータ9に限ることはない。
The data size is not limited to 2 bytes, and may be changed appropriately according to the individual design.
The memory is not limited to the
The control target of the
1 電子制御装置、3 CPU、5 RAM、7 AD変換器、8 DMA転送制御回路、15 電圧切替部、21〜24 AD変換結果レジスタ。 DESCRIPTION OF SYMBOLS 1 electronic control device, 3 CPU, 5 RAM, 7 AD converter, 8 DMA transfer control circuit, 15 voltage switching part, 21-24 AD conversion result register.
Claims (4)
このメモリを転送先としてDMA転送を行うDMA転送制御回路(8)と、
このDMA転送制御回路が前記メモリに対してDMA転送を行うと、予め保持している照合用データと対応する転送後のデータとを照合することで異常検出を行う異常検出部(3)と、
AD変換器(7)と、
このAD変換器によりAD変換されたデータが格納される変換結果レジスタ(21〜24)とを備え、
前記DMA転送制御回路は、前記変換結果レジスタを転送元とし、
前記異常検出部は、前記照合に用いるデータを、前記AD変換器の入力電圧を切替えることで生成することを特徴とする電子制御装置。 With memory (5)
DMA transfer control circuit (8) that performs DMA transfer with this memory as the transfer destination;
When the DMA transfer control circuit performs DMA transfer to the memory, an abnormality detection unit (3) which detects an abnormality by collating the data for collation held in advance with the corresponding data after the transfer ;
AD converter (7),
And a conversion result register (21 to 24) for storing data AD converted by the AD converter,
The DMA transfer control circuit uses the conversion result register as a transfer source,
3. The electronic control unit according to claim 1, wherein the abnormality detection unit generates data used for the collation by switching an input voltage of the AD converter .
この入力チャネルへの入力電圧を、前記異常検出部の制御により切替える電圧切替部(15)とを備えることを特徴とする請求項1から3の何れか一項に記載の電子制御装置。 The AD converter includes an input channel (CH4) for generating data used for the collation;
The electronic control unit according to any one of claims 1 to 3 , further comprising: a voltage switching unit (15) which switches an input voltage to the input channel by control of the abnormality detection unit.
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