JP6536250B2 - Electronic control unit - Google Patents

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Description

本発明は、メモリを転送先としてＤＭＡ転送を行う機能を備えた電子制御装置に関する。   The present invention relates to an electronic control unit having a function of performing DMA transfer with a memory as a transfer destination.

特許文献１には、ＤＭＡ転送を行う回路について、転送が開始から終了まで正常に実行されたかを確認するため、指示命令に応じてＤＭＡ転送された複数のデータのうち、最初にＤＭＡ転送されたデータを記憶する第１シフトレジスタと最後にＤＭＡ転送されたデータを記憶する第２シフトレジスタとを備え、これらのシフトレジスタに記憶されたデータをＣＰＵから読み出し可能にした構成が開示されている。   According to Patent Document 1, in order to check whether transfer is normally executed from the start to the end of a circuit performing DMA transfer, DMA transfer is first performed among a plurality of data DMA transferred according to an instruction command. A configuration is disclosed in which a first shift register for storing data and a second shift register for storing data finally transferred by DMA are provided, and data stored in these shift registers can be read from the CPU.

特開２００６−２７７５９４号公報JP, 2006-277594, A

しかしながら、特許文献１の構成では、ＤＭＡ転送動作を確認するために２つのシフトレジスタを設ける必要があり、その分だけ回路規模が増大する。
本発明は上記事情に鑑みてなされたものであり、その目的は、回路規模の増大を極力抑制しつつＤＭＡ転送動作の確認を行うことができる電子制御装置を提供することにある。 However, in the configuration of Patent Document 1, it is necessary to provide two shift registers in order to confirm the DMA transfer operation, and the circuit scale is increased accordingly.
The present invention has been made in view of the above-mentioned circumstances, and an object thereof is to provide an electronic control unit capable of confirming a DMA transfer operation while suppressing an increase in circuit scale as much as possible.

請求項１記載の電子制御装置によれば、異常検出部は、ＤＭＡ転送制御回路がメモリに対してＤＭＡ転送を行うと、予め保持している照合用データと対応する転送後のデータとを照合することで異常検出を行う。このように構成すれば、ＤＭＡ転送動作の異常検出を行うために規模の大きな回路を追加せずとも、異常検出部としての機能を、簡単なソフトウェア処理により実現することができる。
また、請求項１記載の電子制御装置は、ＡＤ変換器によりＡＤ変換されたデータが格納される変換結果レジスタを転送元とし、異常検出部が照合に用いるデータを、ＡＤ変換器の入力電圧を切替えることで生成する。 According to the electronic control device according to claim 1, when the DMA transfer control circuit performs DMA transfer to the memory, the abnormality detection unit collates the verification data held in advance with the corresponding data after transfer. Perform anomaly detection by doing this. According to this structure, the function as the abnormality detection unit can be realized by a simple software process without adding a circuit of a large scale for detecting abnormality of the DMA transfer operation.
In the electronic control unit according to the first aspect of the present invention, the conversion result register in which the data AD converted by the AD converter is stored is used as a transfer source, and the data used by the abnormality detection unit for collation is the input voltage of the AD converter. Generate by switching.

請求項２記載の電子制御装置によれば、異常検出部が照合に用いるデータを、ＤＭＡ転送が行われる毎に変化するデータとする。このように構成すれば、ＤＭＡ転送動作が正常に実行されているか否かの確認を、より確実に行うことができる。   According to the electronic control unit of the second aspect, the data used by the abnormality detection unit for collation is data which changes every time DMA transfer is performed. With this configuration, it can be more reliably confirmed whether or not the DMA transfer operation is normally performed.

請求項３記載の電子制御装置によれば、異常検出部が前記照合に用いるデータを、ＤＭＡ転送における最終転送データに割り当てる。このように構成すれば、異常検出部は、転送先における最終転送データを伝送元の対応するデータと照合するだけで、一連のＤＭＡ転送動作が正常に実行されているか否かを確認できる。   According to the electronic control unit of the third aspect, the data used by the abnormality detection unit for the collation is assigned to the final transfer data in the DMA transfer. According to this configuration, the abnormality detection unit can check whether the series of DMA transfer operations are normally performed only by comparing the final transfer data in the transfer destination with the corresponding data in the transfer source.

請求項４記載の電子制御装置によれば、ＡＤ変換器に、照合に用いるデータを生成するための入力チャネルと、この入力チャネルへの入力電圧を異常検出部の制御により切替える電圧切替部を備える。このように構成すれば、照合に用いるデータを生成するための構成を、極めて小規模な回路を追加するだけで実現できる。 According to the electronic control unit according to claim 4 , the AD converter includes an input channel for generating data used for collation and a voltage switching unit for switching the input voltage to the input channel by the control of the abnormality detection unit. Prepare. According to this configuration, the configuration for generating data used for collation can be realized only by adding an extremely small circuit.

一実施形態であり、ＣＰＵが実行するＤＭＡ転送の異常判定処理を示すフローチャートFIG. 8 is a flowchart showing an abnormality determination process of DMA transfer executed by the CPU according to an embodiment of the present invention; 電子制御装置の構成を示す機能ブロック図Functional block diagram showing the configuration of the electronic control unit ＣＰＵが実行するＡＤ変換設定処理を示すフローチャートFlow chart showing AD conversion setting process executed by CPU ＡＤ変換終了割込みが発生した際に、ＣＰＵが実行するＤＭＡ転送設定処理を示すフローチャートA flowchart showing DMA transfer setting processing executed by the CPU when an AD conversion end interrupt occurs ＤＭＡ転送をイメージ的に説明する図Diagram to illustrate DMA transfer

以下、一実施形態について説明する。図２に示すように、電子制御装置１はＭＰＵ（Micro Processing Unit）２を備えている。ＭＰＵ２は、ＣＰＵ３，ＲＯＭ４，ＲＡＭ５，デジタルＩ／Ｏ６，ＡＤ変換器７及びＤＭＡ転送制御回路８を有している。ＲＯＭ４には、ＣＰＵ３により実行される制御プログラムが記憶されており、ＲＡＭ５は、ＣＰＵ３が制御プログラムを実行する際にワークエリア等として使用される。   Hereinafter, one embodiment will be described. As shown in FIG. 2, the electronic control unit 1 includes an MPU (Micro Processing Unit) 2. The MPU 2 has a CPU 3, a ROM 4, a RAM 5, a digital I / O 6, an AD converter 7 and a DMA transfer control circuit 8. The ROM 4 stores a control program to be executed by the CPU 3, and the RAM 5 is used as a work area or the like when the CPU 3 executes the control program.

ＣＰＵ３は、デジタルＩ／Ｏ６を介して電子制御装置１に接続されるアクチュエータ９の制御を行う。電子制御装置１には、外部の電源１０より動作用電源が供給される。ＡＤ変換器７のアナログ入力端子には、センサ１１〜１３の信号出力端子がそれぞれ接続されている。ＡＤ変換器７は、各センサ１１〜１３が出力するセンサ信号を、内蔵しているマルチプレクサ（ＭＰＸ）１４により切替えてＡＤ変換する。   The CPU 3 controls an actuator 9 connected to the electronic control unit 1 via the digital I / O 6. The electronic control unit 1 is supplied with operating power from an external power supply 10. Signal output terminals of the sensors 11 to 13 are connected to analog input terminals of the AD converter 7 respectively. The AD converter 7 switches and AD converts the sensor signals output from the sensors 11 to 13 by the built-in multiplexer (MPX) 14.

尚、ＡＤ変換器７の外部から見える入力チャネル数は「３」であるが、ＡＤ変換器７の内部的には、マルチプレクサ１４に第４の入力チャネルが設けてある。その入力チャネル（ＣＨ４）には、電圧切替部１５の出力端子が接続されている。電圧切替部１５は、グランドレベルの０Ｖ、例えば電源レベルに等しい電圧の５Ｖとを切替えて、入力チャネル（ＣＨ４）に入力するための切替えスイッチ１５Ｓを有している。切替えスイッチ１５Ｓの切替え制御は、ＣＰＵ３がデジタルＩ／Ｏ６を介して行う。   Although the number of input channels seen from the outside of the AD converter 7 is “3”, internally to the AD converter 7, the multiplexer 14 is provided with a fourth input channel. The output terminal of the voltage switching unit 15 is connected to the input channel (CH4). The voltage switching unit 15 has a switching switch 15S for switching to 0V at the ground level, for example, 5V at a voltage equal to the power supply level, and inputting it to the input channel (CH4). The CPU 3 performs switching control of the changeover switch 15S via the digital I / O 6.

ＡＤ変換器７がＡＤ変換したデータは、図５に示すＡＤ変換結果レジスタ２１〜２４に格納される。ＤＭＡ転送制御回路８は、ＡＤ変換結果レジスタ２１〜２４を転送元（ソース）とし、ＲＡＭ５を転送先（デスティネーション）としてＤＭＡ転送を行う。ＲＡＭ５はメモリに相当する。そして、上記の電圧切替部１５は、ＤＭＡ転送制御回路８によるＤＭＡ転送が実行される毎に、その転送が正常に行われたか否かをＣＰＵ３が判定するために使用される。ＣＰＵ３は異常検出部に相当する。   The data AD converted by the AD converter 7 is stored in AD conversion result registers 21 to 24 shown in FIG. The DMA transfer control circuit 8 performs DMA transfer with the AD conversion result registers 21 to 24 as a transfer source (source) and the RAM 5 as a transfer destination (destination). The RAM 5 corresponds to a memory. The above-described voltage switching unit 15 is used for the CPU 3 to determine whether or not the transfer is normally performed each time the DMA transfer by the DMA transfer control circuit 8 is performed. The CPU 3 corresponds to an abnormality detection unit.

次に、本実施形態の作用について説明する。図３に示すように、ＣＰＵ３は、ＡＤ変換器７に対する初期設定処理において、入力チャネル（ＣＨ１〜ＣＨ３）に，それぞれセンサ１１〜１３より出力されるセンサ信号を割り当てるように設定する（Ｓ１〜Ｓ３）。入力チャネル（ＣＨ４）には、電圧切替部１５の出力端子が接続されており、続くステップＳ４において異常検出をモード＝０Ｖ／５Ｖの何れから開始するかを決定する。尚、何れから開始するかは任意である。   Next, the operation of the present embodiment will be described. As shown in FIG. 3, in the initial setting process for the AD converter 7, the CPU 3 sets so as to assign the sensor signals output from the sensors 11 to 13 to the input channels (CH1 to CH3) (S1 to S3). ). The output terminal of the voltage switching unit 15 is connected to the input channel (CH4), and in the subsequent step S4, it is determined from which of the mode 0V / 5V the abnormality detection is started. Note that it is optional which one to start from.

モード＝０Ｖで開始する場合は（ＹＥＳ）０Ｖの変換設定を行う（Ｓ５）。すなわち、切替スイッチ１５Ｓを０Ｖ側に切替える。一方、モード＝５Ｖで開始する場合は（ＮＯ）切替スイッチ１５Ｓを５Ｖ側に切替えて、５Ｖの変換設定を行う（Ｓ６）。それから、ＡＤ変換終了割込みの設定を行う（Ｓ７）。すなわち、ＡＤ変換を開始した後、入力チャネル（ＣＨ１〜ＣＨ４）を順次切り替えてＡＤ変換を行い、ＡＤ変換結果レジスタ２１〜２４の全てに変換データが格納されると、ＣＰＵ３に対してＡＤ変換終了割込みが発生するように設定する。   When the mode is started at 0 V, (YES) conversion setting of 0 V is performed (S5). That is, the changeover switch 15S is switched to the 0 V side. On the other hand, when the mode is started at 5 V (NO), the changeover switch 15S is switched to the 5 V side, and the conversion setting of 5 V is performed (S6). Then, the AD conversion end interrupt is set (S7). That is, after AD conversion is started, the input channels (CH1 to CH4) are sequentially switched to perform AD conversion, and when conversion data is stored in all of the AD conversion result registers 21 to 24, AD conversion is completed for the CPU 3 Set to generate an interrupt.

図４に示すように、ＡＤ変換終了割込みが発生すると、ＣＰＵ３は、ＤＭＡ転送制御回路８の内部にある転送制御レジスタに、ＤＭＡ転送元アドレスとしてＡＤ変換結果レジスタ２１のアドレス（例えば０ｘＦＦＦＦ００，図５参照）を設定する（Ｓ１１）。また、ＤＭＡ転送先アドレスとしてＲＡＭ５のアドレス（例えば０ｘ８００１００，図５参照）を設定する（Ｓ１２）。そして、ＤＭＡ転送回数（本実施形態では「４」）を設定すると（Ｓ１３）、ＤＭＡ転送要求を行う（Ｓ１４）。   As shown in FIG. 4, when an AD conversion end interrupt occurs, the CPU 3 transfers the address of the AD conversion result register 21 as a DMA transfer source address to the transfer control register in the DMA transfer control circuit 8 (for example, 0xFFFF00, FIG. 5). Set (see S11). Further, the address (for example, 0x800100, see FIG. 5) of the RAM 5 is set as the DMA transfer destination address (S12). Then, when the DMA transfer number ("4" in the present embodiment) is set (S13), a DMA transfer request is made (S14).

すると、ＤＭＡ転送制御回路８はＤＭＡ転送動作を開始し、図５に示すように、アドレス０ｘＦＦＦＦ００〜０ｘＦＦＦＦ０６のＡＤ変換結果レジスタ２１〜２４に格納されている４つの２バイトデータは、アドレス０ｘ８００１００〜０ｘ８００１０６のＲＡＭ５に転送される。尚、ＲＡＭ５のアドレス０ｘ８０００００には例えばアクチュエータ９の制御変数１が格納されており、アドレス０ｘ８０ＦＦＦＥはスタックとして使用されている。   Then, the DMA transfer control circuit 8 starts the DMA transfer operation, and as shown in FIG. 5, the four 2-byte data stored in the AD conversion result registers 21 to 24 of the addresses 0xFFFF00 to 0xFFFF06 have addresses 0x800100 to 0x800106. Transferred to the RAM 5 of For example, the control variable 1 of the actuator 9 is stored at the address 0x800000 of the RAM 5, and the address 0x80FFFE is used as a stack.

図１に示すように、ＣＰＵ３は、ＤＭＡ転送制御回路８によるＤＭＡ転送が完了する毎に、ＲＡＭ５のアドレス０ｘ８００１０６を参照して異常判定を行う。初期設定がモード＝０Ｖであれば（Ｓ２１；ＹＥＳ）、アドレス０ｘ８００１０６のデータ値（ＲＡＭ値）がアナログ入力電圧０Ｖ相当値であるオール「０」か否かを判断する（Ｓ２２）。データ値がオール「０」であれば（ＹＥＳ）モードを５Ｖに、つまりＡＤ変換器７内部の切替スイッチ１５Ｓを５Ｖ側に切り替えて（Ｓ２３）ＤＭＡ転送は正常、と判定する（Ｓ２４）。   As shown in FIG. 1, every time the DMA transfer by the DMA transfer control circuit 8 is completed, the CPU 3 makes an abnormality determination with reference to the address 0x800106 of the RAM 5. If the initial setting is mode = 0 V (S21; YES), it is determined whether the data value (RAM value) of the address 0x800106 is all "0" which is the analog input voltage 0 V equivalent value (S22). If the data value is all "0" (YES), the mode is switched to 5V, that is, the switch 15S in the AD converter 7 is switched to 5V (S23), and it is determined that DMA transfer is normal (S24).

次にＤＭＡ転送制御回路８がＤＭＡ転送を実行する際には、ＡＤ変換結果レジスタ２４にはアナログ入力電圧５Ｖ相当値であるオール「Ｆ」が格納されている。したがって、転送が正常であれば、ＲＡＭ５のアドレス０ｘ８００１０６のデータ値（ＡＤ変換結果４）もオール「Ｆ」になっている。そこで、ＣＰＵ３は、次回の異常判定時にはステップＳ２１で「ＮＯ」と判断し、アドレス０ｘ８００１０６のデータ値がオール「Ｆ」か否かを判断する（Ｓ２５）。データ値がオール「Ｆ」であれば（ＹＥＳ）モードを再び０Ｖに、つまりＡＤ変換器７内部の切替スイッチ１５Ｓを０Ｖ側に切り替えて（Ｓ２６）ＤＭＡ転送は正常、と判定する（Ｓ２４）。ＣＰＵ３は以上の判定処理を、ＤＭＡ転送制御回路８がＤＭＡ転送を実行する毎に繰り返し行う。   Next, when the DMA transfer control circuit 8 executes DMA transfer, all “F” which is a value corresponding to the analog input voltage 5 V is stored in the AD conversion result register 24. Therefore, if the transfer is normal, the data value (AD conversion result 4) of the address 0x800106 of the RAM 5 is also all “F”. Therefore, the CPU 3 determines "NO" in the step S21 at the next time of abnormality determination, and determines whether the data value of the address 0x800106 is all "F" (S25). If the data value is all "F" (YES), the mode is again switched to 0 V, that is, the switch 15S in the AD converter 7 is switched to 0 V (S26), and it is determined that DMA transfer is normal (S24). The CPU 3 repeatedly performs the above determination process each time the DMA transfer control circuit 8 executes DMA transfer.

一方、モード＝０Ｖであるにも拘らず（Ｓ２１；ＹＥＳ）、アドレス０ｘ８００１０６のデータ値がオール「０」でない場合や（Ｓ２２；ＮＯ）、モード＝５Ｖであるにも拘らず（Ｓ２１；ＮＯ）、アドレス０ｘ８００１０６のデータ値がオール「Ｆ」でない場合は（Ｓ２５；ＮＯ）、ＤＭＡ転送は異常と判定することになる（Ｓ２７）。このように、ＣＰＵ３が照合に用いるデータ値がオール「０」／「Ｆ」のデータが、照合用データである。   On the other hand, although the mode = 0 V (S21; YES), the data value of the address 0x800106 is not all “0” (S22; NO), and the mode = 5 V (S21; NO) If the data value of the address 0x800106 is not all "F" (S25; NO), it is determined that the DMA transfer is abnormal (S27). As described above, data of all “0” / “F” that the CPU 3 uses for collation is data for collation.

以上のように本実施形態によれば、ＣＰＵ３は、ＤＭＡ転送制御回路８がＲＡＭ５に対してＤＭＡ転送を行うと、転送前のデータと対応する転送後のデータとを照合することで異常検出を行う。このように構成すれば、ＤＭＡ転送動作の異常検出を、規模の大きな回路を追加せずとも、ＣＰＵ３の簡単なソフトウェア処理により実現することができる。そして、ＣＰＵ３が照合に用いるデータを、ＤＭＡ転送が行われる毎に一定のパターンで変化するデータとするので、ＤＭＡ転送動作が正常に実行されているか否かの確認を、より確実に行うことができる。また、照合用データをＤＭＡ転送における最終転送データに割り当てることで、ＣＰＵ３は、転送先における最終転送データを伝送元の対応するデータと照合するだけで、一連のＤＭＡ転送動作が正常に実行されているか否かを確認できる。   As described above, according to the present embodiment, when the DMA transfer control circuit 8 performs the DMA transfer to the RAM 5, the CPU 3 collates the data before the transfer with the corresponding data after the transfer to detect an abnormality. Do. According to this configuration, the abnormality detection of the DMA transfer operation can be realized by the simple software processing of the CPU 3 without adding a large-scale circuit. Then, since the data used by the CPU 3 for collation is data which changes in a predetermined pattern each time DMA transfer is performed, it can be more reliably confirmed whether the DMA transfer operation is normally executed or not. it can. Further, by assigning the data for verification to the final transfer data in the DMA transfer, the CPU 3 can execute a series of DMA transfer operations normally only by collating the final transfer data in the transfer destination with the corresponding data in the transmission source. You can check if it is

更に、ＤＭＡ転送の転送元をＡＤ変換結果レジスタ２１〜２４とし、ＣＰＵ３は、ＡＤ変換器７の入力電圧を５Ｖ／０Ｖに交互に切替えて照合用データを生成する。これにより、ＣＰＵ３は、簡単な制御によって照合用データの値を変化させることができる。   Further, the transfer source of DMA transfer is AD conversion result registers 21 to 24, and the CPU 3 alternately switches the input voltage of the AD converter 7 to 5 V / 0 V to generate comparison data. As a result, the CPU 3 can change the value of the verification data by simple control.

加えて、ＡＤ変換器７に、照合用データを生成するための入力チャネル（ＣＨ４）と、この入力チャネル（ＣＨ４）への入力電圧をＣＰＵ３の制御により切替える電圧切替部１５を備える。このように構成すれば、照合用データを生成するための構成を、極めて小規模な回路を追加するだけで実現できる。電圧切替部１５はＡＤ変換器７の内部回路であるから、集積回路レベルでは実質的な回路サイズの増大は殆ど無い状態となる。   In addition, the AD converter 7 is provided with an input channel (CH4) for generating comparison data, and a voltage switching unit 15 for switching the input voltage to the input channel (CH4) by the control of the CPU 3. According to this configuration, the configuration for generating the verification data can be realized only by adding a very small circuit. Since the voltage switching unit 15 is an internal circuit of the AD converter 7, substantially no increase in circuit size occurs at the integrated circuit level.

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
照合用データは、データ値がオール「０」／「Ｆ」のデータに限ることなく、ＡＤ変換器７の入力電圧を０Ｖより大きく設定したり、５Ｖ未満に設定することで異なるデータ値を採用しても良い。
また、照合用データは、３回以上一定のパターンで周期的に変化するデータでも良い。また、必ずしも周期的に変化するデータでなくとも良い。
また、照合用データは、必ずしも最終転送データに割り当てる必要はない。 The present invention is not limited only to the embodiments described above or shown in the drawings, and the following modifications or extensions are possible.
The data for collation adopts different data values by setting the input voltage of AD converter 7 larger than 0 V or less than 5 V without limiting the data value to all “0” / “F” data. You may.
The comparison data may be data that changes periodically in a fixed pattern three or more times. Also, the data may not necessarily be periodically changing.
Further, the verification data need not necessarily be assigned to the final transfer data.

ＡＤ変換結果レジスタの数は「４」に限ることはない。また、外部用入力チャネルに数も「３」に限ることはない。
電圧切替部１５を、ＡＤ変換器７の外部に配置しても良い。
ＡＤ変換器７がＡＤ変換を行う対象は、センサ１１〜１３のセンサ信号に限ることはない。
転送元は、ＡＤ変換結果レジスタ２１〜２４に限ることなく、その他のリソースでも良い。例えば、電子制御装置１における既存のリソース（例えばレジスタ等）で、他に転送元として指定可能で且つＣＰＵ３が書き込み可能なものがあれば、ＣＰＵ３がそのリソースに照合用データを書き込んでＤＭＡ転送を実行させれば良い。 The number of AD conversion result registers is not limited to "4". Also, the number of external input channels is not limited to "3".
The voltage switching unit 15 may be disposed outside the AD converter 7.
The target of the AD conversion performed by the AD converter 7 is not limited to the sensor signals of the sensors 11 to 13.
The transfer source is not limited to the AD conversion result registers 21 to 24 and may be other resources. For example, if there is an existing resource (for example, a register, etc.) in the electronic control unit 1 that can be specified as a transfer source and is also writable by the CPU 3, the CPU 3 writes comparison data to that resource and performs DMA transfer. You just have to run it.

データサイズは２バイトに限ることなく、個別の設計に応じて適宜変更すれば良い。
メモリはＲＡＭ５に限ることなく、ＳＲＡＭやフラッシュメモリなどでも良い。
ＣＰＵ３の制御対象は、アクチュエータ９に限ることはない。 The data size is not limited to 2 bytes, and may be changed appropriately according to the individual design.
The memory is not limited to the RAM 5 and may be SRAM, flash memory or the like.
The control target of the CPU 3 is not limited to the actuator 9.

１ 電子制御装置、３ ＣＰＵ、５ ＲＡＭ、７ ＡＤ変換器、８ ＤＭＡ転送制御回路、１５ 電圧切替部、２１〜２４ ＡＤ変換結果レジスタ。   DESCRIPTION OF SYMBOLS 1 electronic control device, 3 CPU, 5 RAM, 7 AD converter, 8 DMA transfer control circuit, 15 voltage switching part, 21-24 AD conversion result register.

Claims (4)

メモリ（５）と、
このメモリを転送先としてＤＭＡ転送を行うＤＭＡ転送制御回路（８）と、
このＤＭＡ転送制御回路が前記メモリに対してＤＭＡ転送を行うと、予め保持している照合用データと対応する転送後のデータとを照合することで異常検出を行う異常検出部（３）と、
ＡＤ変換器（７）と、
このＡＤ変換器によりＡＤ変換されたデータが格納される変換結果レジスタ（２１〜２４）とを備え、
前記ＤＭＡ転送制御回路は、前記変換結果レジスタを転送元とし、
前記異常検出部は、前記照合に用いるデータを、前記ＡＤ変換器の入力電圧を切替えることで生成することを特徴とする電子制御装置。 With memory (5)
DMA transfer control circuit (8) that performs DMA transfer with this memory as the transfer destination;
When the DMA transfer control circuit performs DMA transfer to the memory, an abnormality detection unit (3) which detects an abnormality by collating the data for collation held in advance with the corresponding data after the transfer ;
AD converter (7),
And a conversion result register (21 to 24) for storing data AD converted by the AD converter,
The DMA transfer control circuit uses the conversion result register as a transfer source,
3. The electronic control unit according to claim 1, wherein the abnormality detection unit generates data used for the collation by switching an input voltage of the AD converter . 前記異常検出部が前記照合に用いるデータは、ＤＭＡ転送が行われる毎に変化するデータであることを特徴とする請求項１記載の電子制御装置。   2. The electronic control device according to claim 1, wherein the data used by the abnormality detection unit for the comparison is data that changes every time DMA transfer is performed. 前記異常検出部が前記照合に用いるデータを、ＤＭＡ転送における最終転送データに割り当てることを特徴とする請求項１又は２記載の電子制御装置。   3. The electronic control unit according to claim 1, wherein the abnormality detection unit allocates data used for the collation to final transfer data in DMA transfer. 前記ＡＤ変換器は、前記照合に用いるデータを生成するための入力チャネル（ＣＨ４）と、
この入力チャネルへの入力電圧を、前記異常検出部の制御により切替える電圧切替部（１５）とを備えることを特徴とする請求項１から３の何れか一項に記載の電子制御装置。 The AD converter includes an input channel (CH4) for generating data used for the collation;
The electronic control unit according to any one of claims 1 to 3 , further comprising: a voltage switching unit (15) which switches an input voltage to the input channel by control of the abnormality detection unit.
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