JP6531513B2 - シリアル通信装置及びシリアル通信方法 - Google Patents
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Description
従来、エラーの発生を防止するため、周波数偏差吸収処理、スキュー除去(deskew)調整処理や、フレーム除去処理(deframe処理)が必要となり、高周波動作回路部の回路規模が増大することに起因して消費電力が高くなるといった問題があった。
特許文献1にあっても、複数レーンでの通信時における、デシリアライザ部においてフレーム除去処理や、レーン間のスキュー除去調整処理や周波数偏差吸収処理が必要となり、高周波動作回路部の回路規模が増大することに起因して消費電力が高くなるという問題は解消できていない。
本発明は、上記に鑑みてなされたもので、その目的としては、消費電力の削減に寄与することにある。
本発明は、消費電力の削減に寄与するために、以下の構成を有する。
すなわち、本発明のシリアル通信装置は、送信側に配置されたシリアライザ部から送信される複数チャネルのシリアルデータをチャネル毎に異なる伝送路を介して受信側に配置されたデシリアライザ部へ伝送するシリアル通信装置であって、前記シリアライザ部は、データ送信開始フレームとデータ送信完了フレームとの間に複数の有効データを付加したプロトコルをチャネル毎に生成する送信処理回路を備え、前記デシリアライザ部は、各チャネルのデータ送信開始フレームを検知して、有効データをチャネル毎に設けた受信バッファ回路に格納する受信処理回路を備え、前記受信処理回路は、スキュー除去処理の対象となるチャネルの少なくとも有効データを格納した前記受信バッファ回路を処理対象受信バッファ回路とし、一定量の有効データが格納された場合、又はデータ送信完了フレームを検知した場合に、当該処理対象受信バッファ回路から外部へのデータ転送を開始し、前記有効データと前記データ送信完了フレームの境界を検知し、当該処理対象受信バッファ回路から有効データを抽出することを特徴とする。
以上の構成を備えることにより、消費電力の削減に寄与することができる。
上記の本発明の特徴に関して、以下、図面を用いて詳細に説明する。
本発明の第1実施形態に係るシリアル通信装置10について説明する。
図1は本発明の第1実施形態に係るシリアル通信装置10の構成を示すブロック図である。
図1に示すシリアル通信装置10は、送信側に設けられたシリアライザ部11と、受信側に設けられたデシリアライザ部21とを備えており、シリアライザ部11に2チャネル(lane:レーン)で入力されるパラレルデータに対してレーン0、1を設け、デシリアライザ部21に2チャネルの伝送路20を介してシリアルデータをクロック同期して出力する。
シリアライザ部11は、送信処理回路13に加えて、2系統(チャネル)のシリアルデータエンコード回路15、パラレルシリアル変換回路17、ドライバ回路19を備えている。
送信処理回路13は、2系統の送信バッファ回路を有し、外部から供給されるデータに対してインターフェース回路となっており、外部から供給されるデータを一旦送信バッファ回路に記憶させてから順に読み出すことで、フレーム処理、レーン間スキュー調整処理を行う。
8B/10B符号化回路は、8ビットのデータを10ビットのデータに変換して符号化する。
64B/66B符号化回路は、64ビットのデータを66ビットのデータに変換して符号化する。
64B/67B符号化回路は、64ビットのデータを67ビットのデータに変換して符号化する。
128B/130B符号化回路は、128ビットのデータを130ビットのデータに変換して符号化する。
TMDS回路は、クロック差動信号を送信側から受信側へ送信する。
パラレルシリアル変換回路17は、パラレルデータをシリアルデータに変換するとともに、エンファシス処理を行う。
ドライバ回路19は、シリアル化されたデータを差動信号(Tx+/Tx−)により伝送路20に送信する。
レシーバ回路23は、シリアライザ部11から送信された差動信号を受信し、2値化することでシリアルデータを再生する。
シリアルパラレル変換処理回路25は、CDR(Clock Data Recovery)回路25a、シリアルパラレル変換回路25bを有する。CDR回路25aは、その2値化したシリアルデータのエッジタイミングを検出して内部で使用するクロックの位相調整を行うことで、クロックに同期したシリアルデータをシリアルパラレル変換回路25bへ出力する。
シリアルパラレル変換回路25bは、CDR回路25aから入力されるシリアルデータをパラレルデータに変換し、パラレルデータを出力する。
8B/10B復号回路は、シリアライザ部において10ビットに符号化されたデータを元の8ビットのデータに復号する回路である。
64B/66B復号回路は、シリアライザ部において66ビットに符号化されたデータを元の64ビットのデータに復号する回路である。
64B/67B復号回路は、シリアライザ部において67ビットに符号化されたデータを元の64ビットのデータに復号する回路である。
128B/130B復号回路は、シリアライザ部において130ビットに符号化されたデータを元の128ビットのデータに復号する回路である。
また、シリアルデータデコード回路27は、受信データに対して、周波数ロック検出処理回路、Symbol境界検出処理回路を備えている。
受信処理回路29は、受信バッファ回路29a、29bを有し、シリアルデータのデコード後にフレーム除去処理として、レーン間スキュー除去処理を行い、かつ周波数偏差を吸収するためにデータを順次にクロックに同期して受信バッファ回路29a、29bに格納する。
図2に示すように、有効データを認識するために、シリアライザ部11において有効データの前にスタートフレームを表す制御コード「STP1」、「STP2」、「STP3」、「STP4」を挿入し、有効データの後にエンドフレームを表す制御コード「END1」、「END2」、「END3」、「END4」を挿入している。
本実施の形態においては、制御コードの個数を有効データの前後それぞれ4つとして説明しているが、有効データの前後に挿入する制御コードの個数は、4つ以外であっても良く、有効データの前後で挿入個数が異なっていても良い。
特許文献1を参照すると、「STP1」、「STP2」、「STP3」、「STP4」の制御コードに関しては、データ転送開始を表すシンボルとして、画像データの先頭にフレームとして追加するプロトコルの一例であり、4個のSTP関連のシンボルによるスタートフレームの通信データの一例である。
「END1」、「END2」、「END3」、「END4」の制御コードに関しては、「END」の制御コードとして、画像データの最後にフレームとして追加するプロトコルの一例であり、4個のEND関連のシンボルによるエンドフレームの通信データの一例である。
また、「END」の制御コードを1つから全数まで設定変更を可能とし、「END」の制御コードの複数個を受信したことにより、「End」の制御コードを検出したことしてもよい。
なお、上述したパケットデータのプロトコルは、一例であり、制御コードの個数やコード長などに関しては、可変設定を可能とし、特別な規定はしないものとする。
例えば、図7に示すようなプロトコルを実装してもよく、また図7に示すように、「STP」シンボル間や、「END」シンボル間に特定のデータを挿入するという構成としてもよい。
本発明の第2実施形態に係るシリアル通信装置10のデシリアライザ部21について説明する。第2実施形態では、図3に示すように、2レーン(レーン0、1)(チャネル)を実装した例である。
図3は図1に示す受信処理回路29におけるフレーム除去処理回路、レーン間スキュー除去処理回路、周波数偏差吸収回路について説明するための概要図である。
第2実施形態では、第1実施形態に対して、受信処理回路29に最大スキュー(Max Skew)値測定回路を有し、さらに、レジスタ回路31を有することを特徴とする。
CDR回路25aは、データに埋め込まれたクロックからクロック、及びデータを再生し、シリアルデータ転送を行い、シリアルパラレル変換回路25bにおいて、シリアルデータをパラレルデータに変換し、次のシリアルデータデコード回路27へパラレルデータを転送する。
シリアルデータデコード回路27は、シリアルデータデコードとして、符号化されたシリアルデータは、8B/10B復号回路、64B/66B復号回路、64B/67B復号回路、128B/130B復号回路、TMDS回路のような符号を復号する回路、のうち何れか1つを採用する。
詳しくは、受信処理回路29では、可変長の「STP」の制御コードについては、受信バッファ回路29a、29bにライト処理を行わないようにしてフレーム除去処理を行う。
受信処理回路29では、可変長の「END」の制御コードは、複数の「END」の制御コードにより検出されるまで、受信バッファ回路29a、29bへライト処理を行い、複数の「END」の制御コードを検出してから「END」を検知した後に、無効データについてのライト処理が行われたという処理を行う。
最大スキュー値測定回路29cは、処理対象となる受信バッファ回路29a(又は29b)についてのライト処理が終了したセル段数を表すライトポインタ値、又はリード処理が終了したセル段数を表すリードポインタ置をチャネル(レーン)間において比較して、比較結果を用いてチャネル間における最大スキュー値を測定する。
最大スキュー値測定回路29cは、最大スキュー値を測定した結果をレジスタ回路31に格納する。
レジスタ回路31は、最大スキュー値測定回路29cにより測定された最大スキュー値を格納するためのレジスタ回路であり、外部に設けられたCPU(Central Processing Unit)のデータバスに接続され、CPUからの読み出しに応じて最大スキュー値をCPUに出力する。
また、レジスタ回路31は、外部に設けられたCPUにより設定される受信バッファ回路の有効セル段数データを格納し、この有効セル段数データを受信処理回路29に出力することで、受信バッファ回路29a、29bに格納するデータ量を変更可能に設定する。
これにより、外部に接続されている上記CPUは、受信バッファ回路29a、29bに格納する量を変更して設定することができ、低レイテンシ化の実現や、送信側であるシリアライザ部11のスキュー量を制御することが可能となる。
図4に示すように、受信バッファ回路29a、29bは、夫々にシリアルデータデコード回路27、27から出力されるパラレルデータが入力されるクロックに従って、バッファセルに書き込まれる。
受信バッファ回路29a、29bは、夫々にバッファセル段数分の複数のセルが直列に接続されており、受信バッファ回路に格納されているデータのセル段数をバッファ格納サイズとし、ライト処理が終了したセル段数を表すポインタの値をwptr値とし、リード処理が終了したセル段数を表すポインタの値をrptr値と呼ぶ。受信処理回路29は、wptr値とrptr値を管理しており、図6に示すフローチャートによって表されるフローに従って、ライト処理又はリード処理が行われた場合にwptr値又はrptr値が変更される。
また、レーン間スキュー除去処理の対象となるすべてのレーンにおいて「END」の制御コードが検出された場合には、どのレーン間においてもデータ転送が終了したものと判断して、リード処理が開始される。
なお、リード処理されたリードデータは、受信バッファ回路29a、29bからリードクロック(cld_rd)に従って上位層へ有効データとして転送される。
図5は本発明の第3実施形態に係るシリアル通信装置40の構成を示すブロック図である。
図5に示すシリアル通信装置40は、送信側に設けられたシリアライザ部41と、受信側に設けられたデシリアライザ部61を備えている。
図5に示すシリアライザ部41は、送信処理回路43、誤り訂正エンコード処理回路45、インターリーブ処理回路47、スクランブル処理回路49、シリアルデータエンコード処理回路51、シリアライザ回路53、ドライバ回路55を備えている。
送信処理回路43は、送信有効データについての送信管理を行うインターフェースとして、上位層から送信有効データとクロックを入力し、送信バッファ回路43a、43bに有効データを格納し、他のレーンとskew調整処理を行って、図2に示すようにフレームを付加して送信処理を行う。
インターリーブ処理回路47は、誤り訂正エンコード処理回路45から入力されたデータに対して、インターリーブ(Interleave)処理を行い、データの順序を入れ替えることにより、バーストノイズ耐性のあるデータ転送を実現する。
シリアルデータエンコード処理回路51は、スクランブル処理回路49から入力されたデータに対して、シリアルデータのエンコード処理として、上述した8B10B符号化回路、64B/66B符号化回路、64B/67B符号化回路、128B/130B符号化回路、TMDS回路などのような符号化回路、のうち何れか1つを採用する。
シリアライザ回路53は、パラレルシリアル変換回路53aを有し、シリアルデータエンコード処理回路51から入力されたデータに対して、パラレルシリアル変換回路53aによりパラレルデータをシリアルデータに変換する。
ドライバ回路55は、シリアル化されたデータを差動信号(Tx+/Tx−)により伝送路57に送信する。
レシーバ回路63は、シリアライザ部41に設けられたドライバ回路55から伝送路57を介して送信されてきたシリアルデータを受信し、デシリアライザ回路65に出力する。
デシリアライザ回路65は、CDR回路65aと、シリアルパラレル変換回路65bとを有し、CDR回路65aによりデータと埋め込まれた(Embeded)クロックからクロック再生を行い、シリアルパラレル変換回路65bによりシリアルデータをパラレルデータに変換する。
シリアルデータデコード処理回路67は、デシリアライザ回路65から入力されるデータに対して、シリアルデータのデコード処理として、上述した8B10B復号回路、64B/66B復号回路、64B/67B復号回路、128B/130B復号回路、TMDS回路のように符号を復号する回路、のうち何れか1つを採用する。
デスクランブル処理回路69は、シリアルデータデコード処理回路67から入力されるデータに対して、送信側で有効データがスクランブル処理されたデータのデスクランブル処理を行う。
誤り訂正受信処理回路73は、インターリーブ受信処理回路71から入力されるデータに対して、送信側で付加された誤り訂正符号から、エラー検出時には訂正処理を行い、誤り訂正符号を除去する処理を行う。
受信処理回路75は、受信バッファ回路75a、75bを有し、誤り訂正受信処理回路73から入力されるデータに対して、送信側で付加されたフレーム除去の処理とレーン間のスキュー除去処理を行い、上位層へ転送処理を行う。なお、受信処理回路75での処理に関しては、図3に示す受信処理回路29での処理と同様とする。
デシリアライザ部61の受信処理回路75は、図6に示す動作フローチャートに従って動作する。
シリアライザ部41からシリアルデータが転送され、デシリアライザ部61にシリアルデータが入力され、レシーバ回路63、デシリアライザ回路65、シリアルデータデコード処理回路67、デスクランブル処理回路69、インターリーブ受信処理回路71、誤り訂正受信処理回路73の順に処理が行われ、受信処理回路75にデータが入力される。
受信処理回路75に入力されたデータは、図6に示すフローに従って受信処理が行われる。なお、デシリアライザ部61が対向しているシリアライザ部41からフレームが付加されたデータが転送されることとして説明する。
ステップS5では、受信処理回路75は、検出した「STP」の制御コードが含まれるフレームを除去して、受信バッファ回路に有効データを格納する。
ステップS10では、受信処理回路75は、シリアル通信装置40における複数レーンにおいて格納領域を可変に設定して制御することが可能な受信バッファ回路に対して規定量以上が格納されたか否かを判断する。ここで、受信バッファ回路に対して規定量以上が格納された場合は、ステップS25に進み、受信バッファ回路からリード処理を開始し、有効データを当該シリアル通信装置40の外部にある上位層へ転送する(図4参照)。
複数のレーンにおいて「END」の制御コードを検出した場合(S15、Yes)、ステップS25に進み、受信バッファ回路からリード処理を開始する。
他方、レーン間の夫々の受信バッファ回路が規定量だけ格納されていない場合に(S10、No)、当該レーンにおいて「END」の制御コードが検出できないときは(S15、No)、ステップS20に進み、受信処理回路75は、受信バッファ回路にライト処理のみ実行し、ステップS10に戻り、上述した処理を繰り返す。
ステップS30では、受信処理回路75は、受信バッファ回路へのライト処理が完了したか否かを判断する。受信バッファ回路へのライト処理が完了した場合(S30、Yes)に、ステップS40に進む。
以下、受信処理回路75は、最終有効データと「END」の制御コードを検出するまでの受信バッファ回路のセル段数を管理するため、ポインタ(end_ptr値)を用いた管理を行う。
ステップS40では、受信処理回路75は、「END」の制御コードを検出するまでのセル段数管理を行うために、ポインタ(end_ptr値)を格納する。これにより、ライト処理された有効なデータと、「END」の制御コードを検出するまでに受信バッファ回路にライト処理された冗長なエンドフレームを無効なデータとして管理する。
ステップS50では、受信処理回路75は、受信バッファ回路に格納されたデータについてのリード処理を行うことで、有効データを上位層へ転送する。
リード処理が完了した後に、ステップS55では、受信処理回路75は、有効データを上位層へ転送する処理を完了することにより、フレーム除去処理、レーン間のスキュー除去処理、周波数偏差吸収処理を完了する。この結果、ジッタ・ノイズによる影響に起因したエラーによりデータ転送が誤動作することを防止することができ、高速動作を行う回路部分の構成を小型化することで消費電力の削減に寄与することができる。
図7を参照して、図2に示すようなプロトコルを用いてデータ通信を行う場合に、制御コードの検知を2つのシンボルに対して行う一例として説明する。
図7には、「STP3」、「STP4」、「END2」、「END3」の制御コードにエラーがあったときの例を示してある。
受信処理回路75は、「STP1」、「STP2」の2つの制御コードを受信することにより、シリアライザ部41からの有効データの転送タイミングを検知して受信バッファライト(Write)信号(図7)を受信バッファ回路に出力し、有効データ区間と「END」フレームを含むデータを受信バッファ回路にライト処理を行う。この際、受信処理回路75は、図7に示すように、受信バッファライト信号がハイレベルの場合にクロックに従ってインクリメント(+1)した受信バッファアドレスを発生して受信バッファ回路に出力する。
受信処理回路75は、「END4」の制御コードを受信した段階で、有効データの最終パケットから「END4」の制御コードまで(END_PTR)受信バッファ回路にライト処理したデータを、無効データ区間として管理しており、受信バッファ回路からのリード処理時に無効データとして扱う処理を行う。
すなわち、受信処理回路75は、シリアライザ部41からの無効データの転送タイミングを検知して無効データ区間信号(図7)を受信バッファ回路に出力し、無効データ区間も受信バッファ回路へデータのライト処理は行い、リード処理時に無効データとして処理する。
この結果、受信バッファ回路には、有効区間のデータが書き込まれる。
図8に示す制御コード「COM」に用いるKコードは、シリアルデータエンコード処理回路51、及びシリアルデータデコード処理回路67における処理に用いる規格データとして、例えば、8B/10B符号化回路に用いる規格データについて参考として記載している。8B/10B符号化回路では、Kコードの「COM」(K28.5)を検出して、シンボルロックを行なう。
なお、「STP」シンボルとKコード(「COM」)とがなす期間、及び「END」シンボルとKコード(「COM」)とがなす期間を可変長コード規定間隔として定義しており、可変長コード規定間隔においては、受信バッファ回路29a、29bにライト処理を行わないようにしてフレーム除去処理を行う。
図9に示した8B/10B符号化回路、8B/10B復号回路において使用するシンボルコードには、制御コード(K−code)を12種類割り当てており、図9に示すように、「STP」や「END」の制御コードを割り当ててもよい。
なお、図9に示すシンボルコードの詳細については、特許文献2を参照されたい。
<第1態様>
本態様のシリアル通信装置10は、送信側に配置されたシリアライザ部11から送信される複数チャネルのシリアルデータをチャネル毎に異なる伝送路20、20を介して受信側に配置されたデシリアライザ部21へ伝送するシリアル通信装置であって、シリアライザ部11は、データ送信開始フレームとデータ送信完了フレームとの間に複数の有効データを付加したプロトコルをチャネル毎に生成する送信処理回路13を備え、デシリアライザ部21は、各チャネルのデータ送信開始フレームを検知して、有効データをチャネル毎に設けた受信バッファ回路29a、29bに格納する受信処理回路29を備え、受信処理回路29は、スキュー除去処理の対象となるチャネルの少なくとも有効データを格納した受信バッファ回路29a、29bの1つを処理対象受信バッファ回路とし、一定量の有効データが格納された場合、又はデータ送信完了フレームを検知した場合に、当該処理対象受信バッファ回路から外部へのデータ転送を開始し、有効データとデータ送信完了フレームの境界を検知し、当該処理対象受信バッファ回路から有効データを抽出することを特徴とする。
本態様によれば、スキュー除去処理の対象となるチャネルの少なくとも有効データを格納した受信バッファ回路29a、29bの1つを処理対象受信バッファ回路とし、一定量の有効データが格納された場合、又はデータ送信完了フレームを検知した場合に、当該処理対象受信バッファ回路から外部へのデータ転送を開始し、有効データとデータ送信完了フレームの境界を検知し、当該処理対象受信バッファ回路から有効データを抽出することで、データ送信開始フレームとデータ送信完了フレームを有するプロトコルにおけるデータパケットの受信時に、それぞれのフレーム除去とチャネル間の周波数偏差の吸収、スキュー除去処理を同時に行なうことができる。
これにより、高速動作を行う回路部分の構成を小型化することで消費電力の削減に寄与することができる。
本態様の受信処理回路29は、処理対象受信バッファ回路についてのライト処理が終了したセル段数を表すライトポインタ値、又はリード処理が終了したセル段数を表すリードポインタ置をチャネル間において比較して、比較結果を用いてチャネル間における最大スキュー値を測定する最大スキュー値測定回路29cを備えることを特徴とする。
本態様によれば、ライトポインタ値、又はリードポインタ置をチャネル間において比較して、比較結果を用いてチャネル間における最大スキュー値を測定することで、チャネル間における最大スキュー値を取得することができる。
これにより、実際に作動中の受信バッファ回路における最大スキュー値を確認することができる。
本態様の受信処理回路29は、最大スキュー値測定回路29cにより測定された最大スキュー値に基づいて、処理対象受信バッファ回路を一定量の格納セル段数に設定することを特徴とする。
本態様によれば、最大スキュー値に基づいて、処理対象受信バッファ回路を一定量の格納セル段数に設定することができ、チャネル間における最大スキューを除去することができる。
これにより、最大スキュー値を用いて受信バッファ回路の設定値を変更することで、受信バッファ回路のレイテンシを最適化することができる。
本態様のデータ送信開始フレームとデータ送信完了フレームは、夫々に1以上の制御コードを含み、制御コードの数は、変更可能であることを特徴とする。
本態様によれば、データ送信開始フレームとデータ送信完了フレームに対して、夫々に1以上の数の制御コードを変更可能に利用することができる。
これにより、送信処理回路において制御コードの数を変更して転送を行い、受信処理回路においてデータ転送開始フレームを検出して確認することで、ノイズによるバーストエラー検出の度合いを変更することが可能となる。
本態様のデータ送信開始フレーム、又は/及び前記データ送信完了フレームは、複数の制御コードと特定のデータを含み、2つの制御コードの間に特定のデータを挿入しておくことを特徴とする。
本態様によれば、データ送信開始フレーム、又は/及びデータ送信完了フレームに対して、2つの制御コードの間に特定のデータを挿入しておくことで、送信処理回路において制御コードを可変に複数個実装して転送を行い、受信処理回路においてデータ転送開始フレームを検出して確認することにより、ノイズによるバーストエラー検出の度合いを変更することが可能となる。
本態様のデータ送信開始フレーム、又は/及びデータ送信完了フレームは、少なくとも1つの制御コードと任意の長さの特定のデータを含むことを特徴とする。
本態様によれば、データ送信開始フレーム、又は/及びデータ送信完了フレームは、少なくとも1つの制御コードと任意の長さの特定のデータを含むことで、任意の長さの「COM」シンボルなどの特定のデータを付加することができ、制御データ間での転送時にビットスリップ(bit Slip)が起きてもシンボルの境界を検出することができ、復帰が可能となる。
本態様のデータ送信開始フレームは、有効データの開始を表す複数の「STP」シンボルを含み、データ送信完了フレームは、有効データの終了を表す複数の「END」シンボルを含み、受信処理回路は、複数の「STP」シンボルの全数、又は有効検知数を検知することにより、有効データの開始コードとして検知し、複数の「END」シンボルの全数、又は有効検知数を検知することにより、有効データの完了コードとして検知することを特徴とする。
本態様によれば、受信処理回路は、複数の「STP」シンボルの全数、又は有効検知数を検知することにより、有効データの開始コードとして検知し、複数の「END」シンボルの全数、又は有効検知数を検知することにより、有効データの完了コードとして検知することで、有効データの開始コードと、有効データの完了コードとを検知することができる。
これにより、「STP」シンボルや「END」シンボルを全数、又は有効検知数を検知して、データ転送開始の認識でき、信頼性の高いデータ転送の検出を行うことができる。
本態様の有効検知数は変更可能とすることを特徴とする。
本態様によれば、有効検知数は変更可能とすることで、使用用途に応じた使い分けが可能となる。
本態様のシリアライザ部11は、デシリアライザ部21との接続を開始する場合に、データ送信開始フレーム、又はデータ送信完了フレーム内に、「STP」シンボルの数、「STP」シンボル間の特定のシンボルの長さを含む通知をデシリアライザ部に送信することを特徴とする。
本態様によれば、接続開始時に、シリアライザ部11からデータ送信開始フレーム、又はデータ送信完了フレーム内に、「STP」シンボルの数、「STP」シンボル間の特定のシンボルの長さを含む通知をデシリアライザ部に送信するので、シリアル通信装置に初期設定された「STP」シンボルの数、「STP」シンボル間の特定のシンボルの長さに依存しない実装が可能となる。
本態様のシリアル通信方法は、送信側に配置されたシリアライザ部11から送信される複数チャネルのシリアルデータをチャネル毎に異なる伝送路20、20を介して受信側に配置されたデシリアライザ部21へ伝送する際に、シリアライザ部11は、データ送信開始フレームとデータ送信完了フレームとの間に複数の有効データを付加したプロトコルをチャネル毎に生成する送信処理回路13を備え、デシリアライザ部21は、各チャネルのデータ送信開始フレームを検知して、有効データをチャネル毎に設けた受信バッファ回路29a、29bに格納する受信処理回路29を備えたシリアル通信装置10によるシリアル通信方法であって、受信処理回路29は、スキュー除去処理の対象となるチャネルの少なくとも有効データを格納した受信バッファ回路を処理対象受信バッファ回路とし、一定量の有効データが格納された場合、又はデータ送信完了フレームを検知した場合に、当該処理対象受信バッファ回路から外部へのデータ転送を開始するステップ(S10、S15、S25)と、有効データとデータ送信完了フレームの境界を検知し、当該処理対象受信バッファ回路から有効データを抽出するステップ(S45)と、を実行することを特徴とする。
本態様によれば、スキュー除去処理の対象となるチャネルの少なくとも有効データを格納した受信バッファ回路29a、29bの1つを処理対象受信バッファ回路とし、一定量の有効データが格納された場合、又はデータ送信完了フレームを検知した場合に、当該処理対象受信バッファ回路から外部へのデータ転送を開始し、有効データとデータ送信完了フレームの境界を検知し、当該処理対象受信バッファ回路から有効データを抽出することで、データ送信開始フレームとデータ送信完了フレームを有するプロトコルにおけるデータパケットの受信時に、それぞれのフレーム除去とチャネル間の周波数偏差の吸収、スキュー除去処理を同時に行なうことができる。
これにより、高速動作を行う回路部分の構成を小型化することで消費電力の削減に寄与することができる。
Claims (10)
- 送信側に配置されたシリアライザ部から送信される複数チャネルのシリアルデータをチャネル毎に異なる伝送路を介して受信側に配置されたデシリアライザ部へ伝送するシリアル通信装置であって、
前記シリアライザ部は、データ送信開始フレームとデータ送信完了フレームとの間に複数の有効データを付加したプロトコルをチャネル毎に生成する送信処理回路を備え、
前記デシリアライザ部は、各チャネルのデータ送信開始フレームを検知して、有効データをチャネル毎に設けた受信バッファ回路に格納する受信処理回路を備え、
前記受信処理回路は、
スキュー除去処理の対象となるチャネルの少なくとも有効データを格納した前記受信バッファ回路を処理対象受信バッファ回路とし、当該処理対象受信バッファ回路の格納段数が前記チャネル間における最大スキュー値に応じて設定可能であり、当該処理対象受信バッファ回路に一定量の有効データが格納された場合、又はデータ送信完了フレームを検知した場合に、当該処理対象受信バッファ回路から外部へのデータ転送を開始し、
前記有効データと前記データ送信完了フレームの境界を検知し、当該処理対象受信バッファ回路から有効データを抽出することを特徴とするシリアル通信装置。 - 前記受信処理回路は、前記処理対象受信バッファ回路についてのライト処理が終了した段数を表すライトポインタ値、又はリード処理が終了した段数を表すリードポインタ置を前記チャネル間において比較して、比較結果を用いて前記チャネル間における最大スキュー値を測定する最大スキュー値測定回路を備えることを特徴とする請求項1記載のシリアル通信装置。
- 前記受信処理回路は、前記最大スキュー値測定回路により測定された最大スキュー値に基づいて、前記処理対象受信バッファ回路を一定量の格納段数に設定することを特徴とする請求項2記載のシリアル通信装置。
- 前記データ送信開始フレームは、データ送信開始フレームを表す1以上の制御コードを含み、前記データ送信完了フレームは、データ送信完了フレームを表す1以上の制御コードを含み、前記制御コードの数は、変更可能であることを特徴とする請求項1記載のシリアル通信装置。
- 前記データ送信開始フレームはデータ送信開始フレームを表す複数の制御コードと前記制御コードとは異なる特定のデータとを含み、又は/及び前記データ送信完了フレームは、データ送信完了フレームを表す複数の制御コードと前記制御コードとは異なる特定のデータとを含み、2つの前記制御コードの間に前記特定のデータを挿入しておくことを特徴とする請求項1記載のシリアル通信装置。
- 前記データ送信開始フレームはデータ送信開始フレームを表す少なくとも1つの制御コードと前記制御コードとは異なる任意の長さの特定のデータとを含み、前記データ送信完了フレームはデータ送信完了フレームを表す少なくとも1つの制御コードと前記制御コードとは異なる任意の長さの特定のデータとを含むことを特徴とする請求項1記載のシリアル通信装置。
- 前記データ送信開始フレームは、有効データの開始を表す複数の「STP」シンボルを含み、
前記データ送信完了フレームは、有効データの終了を表す複数の「END」シンボルを含み、
前記受信処理回路は、複数の「STP」シンボルの全数、又は有効検知数を検知することにより、有効データの開始コードとして検知し、複数の「END」シンボルの全数、又は有効検知数を検知することにより、有効データの完了コードとして検知することを特徴とする請求項1記載のシリアル通信装置。 - 前記有効検知数は、変更可能とすることを特徴とする請求項7記載のシリアル通信装置。
- 前記シリアライザ部は、前記デシリアライザ部との接続を開始する場合に、前記データ送信開始フレーム、又は前記データ送信完了フレーム内に、「STP」シンボルの数、「STP」シンボル間の特定のシンボルの長さを含む通知を前記デシリアライザ部に送信することを特徴とする請求項1記載のシリアル通信装置。
- 送信側に配置されたシリアライザ部から送信される複数チャネルのシリアルデータをチャネル毎に異なる伝送路を介して受信側に配置されたデシリアライザ部へ伝送する際に、
前記シリアライザ部は、データ送信開始フレームとデータ送信完了フレームとの間に複数の有効データを付加したプロトコルをチャネル毎に生成する送信処理回路を備え、
前記デシリアライザ部は、各チャネルのデータ送信開始フレームを検知して、有効データをチャネル毎に設けた受信バッファ回路に格納する受信処理回路を備えたシリアル通信装置によるシリアル通信方法であって、
前記受信処理回路は、
スキュー除去処理の対象となるチャネルの少なくとも有効データを格納した前記受信バッファ回路を処理対象受信バッファ回路とし、当該処理対象受信バッファ回路の格納段数が前記チャネル間における最大スキュー値に応じて設定可能であり、当該処理対象受信バッファ回路に一定量の有効データが格納された場合、又はデータ送信完了フレームを検知した場合に、当該処理対象受信バッファ回路から外部へのデータ転送を開始するステップと、
前記有効データと前記データ送信完了フレームの境界を検知し、当該処理対象受信バッファ回路から有効データを抽出するステップと、を実行することを特徴とするシリアル通信方法。
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US7535844B1 (en) * | 2004-01-28 | 2009-05-19 | Xilinx, Inc. | Method and apparatus for digital signal communication |
US7899111B2 (en) * | 2007-08-07 | 2011-03-01 | Intel Corporation | Link interface technique including data indicator symbols |
JP5217919B2 (ja) * | 2008-11-07 | 2013-06-19 | 株式会社リコー | シリアル通信装置、通信制御方法、通信制御プログラム |
JP2010118946A (ja) * | 2008-11-13 | 2010-05-27 | Ricoh Co Ltd | 画像処理装置、画像処理方法、画像処理プログラム及び記録媒体 |
JP2011019188A (ja) * | 2009-07-10 | 2011-01-27 | Ricoh Co Ltd | シリアル通信装置、通信制御方法、通信制御プログラム |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11777627B2 (en) | 2021-05-27 | 2023-10-03 | Canon Kabushiki Kaisha | Serial communication apparatus and serial communication method that are capable of efficiently eliminating a timing lag between serial, data transferred via a plurality of routes in serial communication |
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