JP6528590B2 - 撮像装置およびその画像データ処理方法 - Google Patents

Description

本発明は、撮像装置およびその画像データ処理方法に関する。

近年、デジタルカメラ、スマートフォン（高機能携帯電話機）などにおけるイメージセンサと画像データ処理部との間のセンサインタフェースとして、高速、大容量、低消費電力でシリアル通信が可能なものが知られている。

すなわち、例えば特許文献１にはＬＶＤＳ（Low Voltage Differential Signaling）インタフェースを用いた撮像装置が記載されており、特許文献２にはsubＬＶＤＳインタフェースを用いた撮像装置が記載されている。

これらのセンサインタフェースでは、画像データおよび同期コードをイメージセンサ側のセンサインタフェース回路から送出し、それを受信した画像データ処理部側のセンサインタフェース回路が同期コードから垂直同期信号、水平同期信号を生成し、画像データ処理の基準タイミング信号として使用する。

また、一般にこのような撮像装置では、画像データ処理部において画像データ処理を実行する画像データ処理ブロックは、処理の過程で画像データをメモリに一時的に蓄積する。したがって、有効ライン数分の水平同期信号がセンサインタフェース回路から画像データ処理ブロックに入力された後もメモリには画像データが残っていて画像データ処理中である。

このため、画像データ処理を完了して処理後の画像データを全ライン分出力し終わるには、有効ライン数分の水平同期信号に加えて、所要数の水平同期信号を入力することが必要である。このような処理後の画像データを全ライン分出力するために所要数の水平同期信号を入力する処理を以降「データ押し出し処理」と呼ぶ。

しかし、一部のセンサインタフェース（例えばＭＩＰＩ）では、同期コードが画像データの有効ライン数分しかイメージセンサ側から画像データ処理部側へ送出されない。このため、画像データ処理部側のセンサインタフェース回路では、画像データの有効ライン数分の水平同期信号しか生成することができない。この結果、画像データ処理ブロックには水平同期信号が画像データの有効ライン数分しか入力されないため、データ押し出し処理ができないという問題がある。

本発明は、このような問題を解決するためになされたものであり、その目的は、イメージセンサ側から画像データ処理部側へ有効ライン数分の同期コードしか送出しないセンサインタフェースを備えた撮像装置において、データ押し出し処理を可能にすることである。

本発明は、撮像部と画像データ処理部とを有する撮像装置であって、前記撮像部は、画像データおよび同期コードを送出する撮像側センサインタフェース手段を有し、前記画像データ処理部は、前記画像データおよび同期コードを受信し、前記同期コードから水平同期信号を生成する画像処理側センサインタフェース手段と、前記同期コードから生成された水平同期信号を基準にして、前記画像処理側センサインタフェース手段で受信された画像データに対して画像データ処理を施す画像データ処理手段と、前記撮像側センサインタフェース手段から前記画像データの有効ライン数分の同期コードしか送出されない場合、前記画像処理側センサインタフェース手段により生成された水平同期信号の数が前記有効ライン数に達したとき、前記画像データ処理の基準にする擬似水平同期信号を発生する擬似水平同期信号発生手段と、を有する、撮像装置である。

本発明によれば、イメージセンサ側から画像データ処理部側へ有効ライン数分の同期コードしか送出しないセンサインタフェースを備えた撮像装置において、データ押し出し処理が可能になる。

本発明の実施形態に係る撮像装置のシステム構成を示すブロック図である。 図１におけるＡＳＩＣの内部構成の第１の例を示すブロック図である。 図２におけるセレクタおよび各画像データ処理ブロックの出力データと同期信号とのタイミング関係を示すタイミング図である。 図２におけるセレクタの内部構成を示すブロック図である。 図４における擬似水平同期信号発生回路の信号発生の仕組みを説明するためのタイミング図である。 図４における擬似水平同期信号発生回路の内部構成を示すブロック図である。 図６に示す擬似水平同期信号発生回路の動作を示すフローチャートである。 図１におけるＡＳＩＣの内部構成の第２の例を示すブロック図である。

以下、本発明の実施形態について図面を参照して詳細に説明する。
〈撮像装置のシステム構成〉
図１は、本発明の実施形態に係る撮像装置のシステム構成を示すブロック図である。

図示のように、本発明の実施形態に係る撮像装置１は、撮像部としてのセンサ１００、画像データ処理部としてのＡＳＩＣ（Application Specific Integrated Circuit）２００、および制御部としてのＤＳＰ（Digital Signal Processor）３００を備えており、デジタルカメラやスマートフォンを構成する。

センサ１００とＡＳＩＣ２００との間はsubＬＶＤＳまたはＳＬＶＳ（Scalable Low Voltage Signaling）またはＭＩＰＩのセンサインタフェース（画像データ伝送用高速シリアルインタフェース）により接続されており、センサ１００からＡＳＩＣ２００へ画像データおよび同期コードが送出される。

センサ１００は、画像データ生成手段としてのセンサ部１０１と、撮像側センサインタフェース手段としてのＩ／Ｆ（インタフェース）部１０２を備えている。センサ部１０１は、入射光に応じたアナログ画像信号を生成するＣＭＯＳイメージセンサあるいはＣＣＤイメージセンサと、そのアナログ画像信号をデジタル化して画像データ変換するＡＦＥ（アナログフロントエンド）などを備えている。また、Ｉ／Ｆ部１０２は、センサ部１０１により生成された画像データに同期コードを付加して送出する。

ＡＳＩＣ２００は、センサ１００から送出された画像データおよび同期コードを画像処理側センサインタフェース手段により受信し、同期コードから水平同期信号および垂直同期信号を生成する。そして、この水平同期信号を基準にして、画像データ処理手段によりセンサ１００から送出された画像データに対して所定の画像データ処理を行い、処理済みの画像データをＤＳＰ３００へ出力する。

ここで、撮像側センサインタフェース手段であるＩ／Ｆ部１０２は、subＬＶＤＳ、ＳＬＶＳ、ＭＩＰＩのどれか一つである。一方、ＡＳＩＣ２００には、画像処理側センサインタフェース手段として、subＬＶＤＳ、ＳＬＶＳ、ＭＩＰＩの全てのインタフェース手段が設けられており、センサ１００に設けられているＩ／Ｆ部１０２と同じ規格のインタフェース手段を選択して使用するように構成されている。

ＤＳＰ３００は撮像装置１全体を制御するＣＰＵ（Central Processing Unit）３０１、メモリやＳＤカードを制御する画像蓄積制御部、ＬＣＤモニタなどを制御するモニタ制御部、各種ボタンやスイッチなどの操作部材（ＬＣＤモニタ上のタッチパネルを含む）を制御する操作制御部を備えている。ＣＰＵ３０１からＡＳＩＣ２００に対する各種設定（具体例については後述）はＳＰＩ（Serial Peripheral Interface）を通して行う。

〈ＡＳＩＣの内部構成の第１の例〉
図２は、図１におけるＡＳＩＣ２００の内部構成の第１の例を示すブロック図である。
図示のように、ＡＳＩＣ２００は、画像処理側センサインタフェース手段として、subＬＶＤＳインタフェース回路２０１、ＳＬＶＳインタフェース回路２０２、およびＭＩＰＩインタフェース回路２０３からなる３つのセンサインタフェース回路を備えている。

また、ＡＳＩＣ２００は、セレクタ２０４と、複数（ここでは３つ）の直列接続された画像データ処理手段としての第１画像データ処理ブロック２０５、第２画像データ処理ブロック２０６、および第３画像データ処理ブロック２０７と、subＬＶＤＳインタフェース回路２０８とを備えている。

第１画像データ処理ブロック２０５、第２画像データ処理ブロック２０６、第３画像データ処理ブロック２０７には、それぞれ１ライン分、２ライン分、３ライン分のラインメモリを有する画像データ保持手段としての画像メモリ（ラインバッファ）２０９、２１０、２１１が接続されている。

ＡＳＩＣ２００は、subＬＶＤＳインタフェース回路２０１、ＳＬＶＳインタフェース回路２０２、およびＭＩＰＩインタフェース回路２０３からなる３つのセンサインタフェース回路のうち、センサ１００側のＩ／Ｆ部１０２と同じ規格のどれか一つのセンサインタフェース回路がＩ／Ｆ部１０２と接続される。

セレクタ２０４は、３つのセンサインタフェース回路のうち、Ｉ／Ｆ部１０２と接続されているセンサインタフェース回路の出力を選択して、第１画像データ処理ブロック２０５へ出力する。

第１画像データ処理ブロック２０５は、入力された画像データを画像メモリ２０９を用いて処理し、処理済みの画像データを第２画像データ処理ブロック２０６へ出力する。第２画像データ処理ブロック２０６は、入力された画像データを画像メモリ２１０を用いて処理し、処理済みの画像データを第３画像データ処理ブロック２０７へ出力する。第３画像データ処理ブロック２０７は、入力された画像データを画像メモリ２１１を用いて処理し、処理済みの画像データをsubＬＶＤＳインタフェース回路２０８へ出力する。subＬＶＤＳインタフェース回路２０８は、入力された画像データをＤＳＰ３００へ出力する。

〈ＡＳＩＣの概略動作〉
図３は、図２におけるセレクタ２０４および各画像データ処理ブロックの出力データと同期信号とのタイミング関係を示すタイミング図である。ここでは、説明の便宜上、画像データの有効ライン数を６ラインとした。

図示のように、セレクタ２０４の６ライン分の出力データ(i,ii,iii,iv,v,vi)に対して、第１画像データ処理ブロック２０５の出力データは画像メモリ２０９の容量に対応する１ライン遅延する。また、第１画像データ処理ブロック２０５の出力データに対して、第２画像データ処理ブロック２０６の出力データは画像メモリ２１０の容量に対応する３ライン遅延する。また、第２画像データ処理ブロック２０６の出力データに対して、第３画像データ処理ブロック２０７の出力データは画像メモリ２１１の容量に対応する２ライン遅延する。

このため、有効ライン数分の水平同期信号では、各画像データ処理ブロックからの出力が完了せず、データ押し出し処理には、第１乃至第３の画像データ処理ブロック２０５乃至２０７の遅延時間の和である６ライン分の水平同期信号が必要である。

ここで、センサ１００側のＩ／Ｆ部１０２がsubＬＶＤＳインタフェースまたはＳＬＶＳインタフェースの場合は、１枚分の画像データに対して、その有効ライン数分の同期コードだけでなく、次の１枚分の画像データの開始までのライン数の同期コードが送信される。このためsubＬＶＤＳインタフェース回路２０１、ＳＬＶＳインタフェース回路２０２は、受信した同期コードから、受信した画像データの有効ライン数より多い数の水平同期信号を生成することができるので、この水平同期信号を第１乃至第３画像データ処理ブロック２０５乃至２０７のデータ押し出し処理に使用することができる。

これに対し、センサ１００側のＩ／Ｆ部１０２がＭＩＰＩインタフェースの場合は、１枚分の画像データに対して、その有効ライン数分の同期コードしか送信されない。したがって、ＭＩＰＩインタフェース回路２０３は、受信した画像データの有効ライン数と同じ数の水平同期信号しか生成することができないので、この水平同期信号では第１乃至第３画像処理ブロック２０５乃至２０７のデータ押し出し処理ができない。

そこで、セレクタ２０４は、subＬＶＤＳインタフェース回路２０１またはＳＬＶＳインタフェース回路２０２の出力を選択しているときは、その出力である画像データ、垂直同期信号および水平同期信号を第１画像データ処理ブロック２０５へ出力する。これに対し、ＭＩＰＩインタフェース回路２０３の出力を選択しているときは、ＭＩＰＩインタフェース回路２０３から有効ライン数の水平同期信号が出力された後、データ押し出し処理に必要な数の擬似水平同期信号を発生して出力する。

〈擬似水平同期信号発生の仕組み〉
図４は、図２におけるセレクタ２０４の内部構成を示すブロック図であり、図５は、図４における擬似水平同期信号発生回路２１３の信号発生の仕組みを説明するためのタイミング図である。

図４に示すように、セレクタ２０４は、オア回路２１２、擬似水平同期信号発生回路２１３、および設定値レジスタ２１４からなる。オア回路２１２には、subＬＶＤＳインタフェース回路２０１、ＳＬＶＳインタフェース回路２０２、ＭＩＰＩインタフェース回路２０３のうち、センサ１００側のＩ／Ｆ部１０２と接続されているインタフェース回路の出力が入力される。

ＭＩＰＩインタフェース回路２０３が接続されているときは、有効データの転送期間にしか水平同期信号が出力されないため、擬似水平同期信号発生回路２１３はＭＩＰＩインタフェース回路２０３の有効データ転送期間に出力される水平同期信号を検出して、有効データ転送期間が終了した後、擬似水平同期信号を出力する。設定値レジスタ２１４にはＣＰＵ３０１からＳＰＩを介して各種設定値が設定され、その値を参照して擬似水平同期信号発生回路２１３は動作する。

なお、図４では、セレクタ２０４が擬似水平同期信号発生回路２１３および設定値レジスタ２１４を内蔵する構成としたが、セレクタ２０４＝オア回路２１２とし、擬似水平同期信号発生回路２１３および設定値レジスタ２１４をセレクタ２０４の外部に配置してもよい。

また、図４では省略したが、オア回路２１２には、subＬＶＤＳインタフェース回路２０１、ＳＬＶＳインタフェース回路２０２、ＭＩＰＩインタフェース回路２０３のうち、センサ１００側のＩ／Ｆ部１０２と接続されている回路から垂直同期信号および画像データが入力され、第１画像データ処理ブロック２０５へ出力される。

次に図５を参照して、擬似水平同期信号発生回路２１３の信号発生の仕組みを説明する。なお、擬似水平同期信号発生回路２１３の内部構成および内部各部の動作については図６および図７を参照して後述し、ここでは概略動作を説明する。

垂直同期信号と水平同期信号は１クロック分の信号で垂直同期信号の１クロック以上後に水平同期信号がＭＩＰＩインタフェース回路２０３から出力される（部分拡大図参照）。擬似水平同期信号発生回路２１３は、常に入力水平同期信号の間隔を、搭載したカウンタでカウントし、設定値レジスタ２１４の一つである入力ライン数レジスタに設定された有効ライン数の有効データ転送期間が終了すると、「計測期間」を保持し、保持した値のクロック数を搭載したカウンタでカウントした後、擬似水平同期信号を生成する。

この後、同様に「計測期間」で保持したクロック数をカウントした後(「計測結果の期間カウント」に対応)、擬似水平同期信号を生成し、設定値レジスタ２１４の一つである押し出しライン数レジスタに設定された数の擬似水平同期信号を生成するまで繰り返す。

つまり、有効画像データ入力時の水平同期信号の周期を計測して保持する水平周期計測保持手段を設け、有効画像データの入力が終了したことを検知した後、水平周期計測保持手段に保持された周期で擬似水平同期信号を自己生成してデータの押し出し処理に用いる。

〈擬似水平同期信号発生回路の内部構成および動作〉
図６は、擬似水平同期信号発生回路２１３の内部構成を示すブロック図であり、図７は、図６に示す擬似水平同期信号発生回路２１３の内部各部の動作を示すフローチャートである。

図６に示すように、擬似水平同期信号発生回路２１３は、垂直同期信号検出部２２１、水平同期信号検出部２２２、水平同期信号カウンタ２２３、入力ライン数判定部２２４、周期カウンタ２２５、周期バッファ２２６、水平同期信号周期判定部２２７、および擬似水平同期信号発生部２２８を備えている。

垂直同期信号検出部２２１は、ＭＩＰＩインタフェース回路２０３から出力された垂直同期信号を検出し、水平同期信号カウンタ２２３と周期カウンタ２２５の初期化のために、検出した垂直同期信号を通知する（通知ａ，ｂ）。

水平同期信号検出部２２２は、ＭＩＰＩインタフェース回路２０３から出力された水平同期信号および擬似水平同期信号発生部２２８から出力された擬似水平同期信号を検出し、水平同期信号カウンタ２２３、周期カウンタ２２５、および周期バッファ２２６に通知する（通知ｃ，ｄ，ｅ）。

水平同期信号カウンタ２２３は、水平同期信号検出部２２２からの通知に応じて、水平同期信号および擬似水平同期信号をカウントし、カウント値を入力ライン数判定部２２４および擬似水平同期信号発生部２２８に通知する（通知ｆ，ｇ）。

入力ライン数判定部２２４は、水平同期信号カウンタ２２３のカウント値と入力ライン数レジスタの設定値とを比較し、結果を水平同期信号カウンタ２２３および水平同期信号周期判定部２２７に通知する（通知ｈ，ｉ）。

周期カウンタ２２５は、水平同期信号検出部２２２からの通知により初期化され、その間のクロック数をカウントし、カウント値を周期バッファ２２６および水平同期信号周期判定部２２７に通知する（通知ｊ，ｋ）。

周期バッファ２２６は、水平同期信号検出部２２２からの通知により周期カウンタ２２５のカウント値を保持し、保持したカウント値を水平同期信号周期判定部２２７に通知する（通知ｍ）。

水平同期信号周期判定部２２７は、入力ライン数判定部２２４より入力ライン数分の水平同期信号の入力がされたことを通知された後、周期バッファ２２６の保持値と周期カウンタ２２５のカウント値を比較して、一致したら擬似水平同期信号発生部２２８および周期カウンタ２２５に通知する（通知ｎ，ｐ）。

擬似水平同期信号発生部２２８は、押し出しライン数レジスタの設定値の数分、擬似水平同期信号を発生し、オア回路２１２（図４）および水平同期信号検出部２２２に出力する。

次に図７を参照して、図６に示す擬似水平同期信号発生回路２１３の内部各部の動作を説明する。

垂直同期信号検出部２２１は、垂直同期信号を検出すると（ステップＳ１：YES）、周期カウンタ２２５と水平同期信号カウンタ２２３に通知し、それらの初期化を行う（ステップＳ２）。次に水平同期信号を水平同期信号検出部２２２で検出すると（ステップＳ３：YES）、周期バッファ２２６に通知する。それを通知された周期バッファ２２６は周期カウンタ２２５の値を保持し（図５の「計測期間」の値に対応)、周期カウンタ２２５は初期値になる（ステップＳ４）。

水平同期信号の検出を通知された水平同期信号カウンタ２２３はインクリメントする（ステップＳ５）。次に水平同期信号カウンタ２２３のカウント値と設定入力ライン数（入力ライン数レジスタの設定値）とを入力ライン数判定部２２４で比較する（ステップＳ６）。

比較の結果、一致しないときは（ステップＳ６：NO）、周期カウンタ２２５は前記初期化後からクロック数をカウントし（ステップＳ７）、ステップＳ３に戻る。一致するときは（ステップＳ６：YES）、水平同期信号カウンタ２２３を初期化し（ステップＳ８）、周期カウンタ２２５でクロックをカウントする（ステップＳ９。図５の「計測結果の期間カウント」に対応)。

ここで前記の周期バッファ２２６に保持された値が擬似水平同期信号の周期になるため、水平同期信号周期判定部２２７で、周期カウンタ２２５のカウント値が周期バッファ２２６の保持値と等しくなるか否かを判定する（ステップＳ１０）。

判定の結果、等しくなっていない場合は（ステップＳ１０：NO）、周期カウンタ２２５でクロックのカウントを行う（ステップＳ９）。判定の結果、等しくなった場合は（ステップＳ１０：YES）、周期カウンタ２２５を初期化し（ステップＳ１１）、擬似水平同期信号発生部２２８に擬似水平同期信号を発生させる（ステップＳ１２）。この擬似水平同期信号は水平同期信号検出部２２２で検出されるので、水平同期信号カウンタ２２３がインクリメントされる（ステップＳ１２）。

擬似水平同期信号発生部２２８では、押し出しライン数（押し出しライン数レジスタの設定値）と水平同期信号カウンタ２２３のカウント値とを比較して（ステップＳ１３）、それらの値が等しくなるまで擬似水平同期信号を発生する手順に戻り、擬似水平同期信号を発生する。

〈ＡＳＩＣの内部構成の第２の例〉
図８は、図１におけるＡＳＩＣ２００の内部構成の第２の例を示すブロック図である。この図において、図２と同一の部分または対応する部分には図２と同じ参照符号が付されている。

このＡＳＩＣ２００の内部構成の第２の例は、図２に示すＡＳＩＣ２００の内部構成の第１の例において、第２の画像データ処理ブロック２０６にバイパス手段としてのバイパス経路２２０を設けたものである。ここでは、第２画像データ処理ブロック２０６にバイパス経路を設けているが、バイパス経路は第１画像データ処理ブロック２０５、第３画像データ処理ブロック２０７に対しても設けることができる。どの画像データ処理ブロックにバイパス経路を設けるかについては、ＣＰＵ３０１がＡＳＩＣ２００内のバイパス経路レジスタに設定データを書き込むことで設定する。このときＣＰＵ３０１はバイパス経路設定手段として機能する。

このように第２画像データ処理ブロック２０６をバイパスすることで、３ライン分の画像メモリ２１０を使用しなくなるので、３ライン分のデータ押し出し処理が不要になる。同様に、第１画像データ処理ブロック２０５、第３画像データ処理ブロック２０７をバイパスする場合は、それぞれ１ライン分、２ライン分のデータ押し出し処理が不要になる。

そこで、どの画像データ処理ブロックをバイパスするかに応じて、ＣＰＵ３０１により押し出しライン数レジスタの設定値を変化させる。押し出しライン数設定レジスタを設けず、バイパス経路レジスタの設定値から押し出しライン数を求める回路を設けてもよい。

以上詳細に説明したように、本発明の実施形態に係る撮像装置１は、下記（１）〜（４）の特徴を備えている。
（１）センサ側からＡＳＩＣ側へ有効ライン数分の同期コードしか送出しないセンサインタフェースであるＭＩＰＩインタフェースを備えた撮像装置において、データの押し出し処理が可能になる。このため、センサの選択の幅が広がり、製品に最適なセンサを使用することができる。
（２）擬似水平同期信号発生数設定手段としてのＣＰＵ３０１により、データ押し出し処理に必要な数の擬似水平同期信号の発生数を押し出しライン数レジスタに設定することにより、画像データ処理に応じて、データ押し出し処理に必要な数の擬似水平同期信号を発生させることができる。これによりデータ押し出し処理に必要な水平同期信号数の異なる様々な画像データ処理に対応することができる。
（３）複数の直列接続された画像データ処理ブロックのうち、任意の画像データ処理ブロックに対するバイパス経路を設定することにより、複数の直列接続された画像データ処理ブロックの構成を変えずに実行する画像データ処理の内容を変えることができる。
（４）バイパス経路の設定により実行しなくなる画像データ処理に応じて、データ押し出し処理に必要な擬似水平同期信号の数を求め、擬似水平同期信号の発生数を変化させることにより、無駄な動作をなくし、消費電力を削減することができる。

１００…センサ、１０１…センサ部、１０２…Ｉ／Ｆ部、２００…ＡＳＩＣ、２０１，２０８…subＬＶＤＳインタフェース回路、２０２…ＳＬＶＳインタフェース回路、２０３…ＭＩＰＩインタフェース回路、２０５…第１画像データ処理ブロック、２０６…第２画像データ処理ブロック、２０７…第３画像データ処理ブロック、２０９，２１０，２１１…画像メモリ、２１３…擬似水平同期信号発生回路、２１４…設定値レジスタ、２２０…バイパス経路、３００…ＤＳＰ、３０１…ＣＰＵ。

特開２００８−２８３３３１号公報 特開２００９−２６０９１７号公報

Claims (6)

1. 撮像部と画像データ処理部とを有する撮像装置であって、
   前記撮像部は、画像データおよび同期コードを送出する撮像側センサインタフェース手段を有し、
   前記画像データ処理部は、前記画像データおよび同期コードを受信し、前記同期コードから水平同期信号を生成する画像処理側センサインタフェース手段と、前記同期コードから生成された水平同期信号を基準にして、前記画像処理側センサインタフェース手段で受信された画像データに対して画像データ処理を施す画像データ処理手段と、前記撮像側センサインタフェース手段から前記画像データの有効ライン数分の同期コードしか送出されない場合、前記画像処理側センサインタフェース手段により生成された水平同期信号の数が前記有効ライン数に達したとき、前記画像データ処理の基準にする擬似水平同期信号を発生する擬似水平同期信号発生手段と、を有する、
   撮像装置。
2. 請求項１に記載された撮像装置において、
   前記擬似水平同期信号発生手段が発生する擬似水平同期信号の数を設定する擬似水平同期信号発生数設定手段を有する、撮像装置。
3. 請求項２に記載された撮像装置において、
   前記画像データ処理部は、複数の直列接続された画像データ処理ブロックを有し、各画像データ処理ブロックは画像データ処理に必要なライン数分の画像データ保持手段を保有し、前記擬似水平同期信号発生手段は、各画像データ処理ブロックの保有する画像データ保持手段のライン数に応じた数の擬似水平同期信号を発生する、撮像装置。
4. 請求項３に記載された撮像装置において、
   前記複数の直列接続された画像データ処理ブロックのうち、任意の画像データ処理ブロックをバイパスするバイパス経路を設定するバイパス経路設定手段を有する、撮像装置。
5. 請求項４に記載された撮像装置において、
   前記擬似水平同期信号発生数設定手段は、前記バイパス経路設定手段により設定されたバイパス経路に応じて、前記擬似水平同期信号発生手段が発生する擬似水平同期信号の数を設定する、撮像装置。
6. 撮像部と画像データ処理部とを有する撮像装置により実行される画像データ処理方法であって、
   前記画像データ処理部が、前記撮像部から送出された画像データおよび同期コードを受信し、前記画像データ、および同期コードから生成した水平同期信号を出力する工程と、
   前記画像データ処理部が、前記水平同期信号を基準にして、前記画像データに対する画像データ処理を行う工程と、前記撮像部から前記画像データの有効ライン数分の同期コードしか送信されない場合、前記水平同期信号の数が前記有効ライン数に達したとき、前記画像データ処理の基準にする擬似水平同期信号を発生する工程と、
   を有する画像データ処理方法。
   

Images