JP6528590B2 - Image pickup apparatus and image data processing method - Google Patents

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Description

本発明は、撮像装置およびその画像データ処理方法に関する。   The present invention relates to an imaging device and an image data processing method thereof.

近年、デジタルカメラ、スマートフォン（高機能携帯電話機）などにおけるイメージセンサと画像データ処理部との間のセンサインタフェースとして、高速、大容量、低消費電力でシリアル通信が可能なものが知られている。   In recent years, as a sensor interface between an image sensor and an image data processing unit in a digital camera, a smart phone (high performance mobile phone) or the like, one capable of serial communication with high speed, large capacity and low power consumption is known.

すなわち、例えば特許文献１にはＬＶＤＳ（Low Voltage Differential Signaling）インタフェースを用いた撮像装置が記載されており、特許文献２にはsubＬＶＤＳインタフェースを用いた撮像装置が記載されている。   That is, for example, Patent Document 1 describes an imaging apparatus using a Low Voltage Differential Signaling (LVDS) interface, and Patent Document 2 describes an imaging apparatus using a subLVDS interface.

これらのセンサインタフェースでは、画像データおよび同期コードをイメージセンサ側のセンサインタフェース回路から送出し、それを受信した画像データ処理部側のセンサインタフェース回路が同期コードから垂直同期信号、水平同期信号を生成し、画像データ処理の基準タイミング信号として使用する。   In these sensor interfaces, the image data and the synchronization code are sent from the sensor interface circuit on the image sensor side, and the sensor interface circuit on the image data processing unit side receiving them generates the vertical synchronization signal and the horizontal synchronization signal from the synchronization code. , As a reference timing signal of image data processing.

また、一般にこのような撮像装置では、画像データ処理部において画像データ処理を実行する画像データ処理ブロックは、処理の過程で画像データをメモリに一時的に蓄積する。したがって、有効ライン数分の水平同期信号がセンサインタフェース回路から画像データ処理ブロックに入力された後もメモリには画像データが残っていて画像データ処理中である。   In general, in such an imaging apparatus, an image data processing block that performs image data processing in an image data processing unit temporarily stores image data in a memory in the process of processing. Therefore, even after the horizontal synchronization signals for the number of effective lines are input from the sensor interface circuit to the image data processing block, image data remains in the memory and image data is being processed.

このため、画像データ処理を完了して処理後の画像データを全ライン分出力し終わるには、有効ライン数分の水平同期信号に加えて、所要数の水平同期信号を入力することが必要である。このような処理後の画像データを全ライン分出力するために所要数の水平同期信号を入力する処理を以降「データ押し出し処理」と呼ぶ。   For this reason, in order to complete the image data processing and finish outputting the processed image data for all lines, it is necessary to input a required number of horizontal synchronization signals in addition to the horizontal synchronization signals for the number of effective lines. is there. The process of inputting a required number of horizontal synchronization signals in order to output image data after such processing for all lines is hereinafter referred to as "data extrusion process".

しかし、一部のセンサインタフェース（例えばＭＩＰＩ）では、同期コードが画像データの有効ライン数分しかイメージセンサ側から画像データ処理部側へ送出されない。このため、画像データ処理部側のセンサインタフェース回路では、画像データの有効ライン数分の水平同期信号しか生成することができない。この結果、画像データ処理ブロックには水平同期信号が画像データの有効ライン数分しか入力されないため、データ押し出し処理ができないという問題がある。   However, in some sensor interfaces (for example, MIPI), the synchronization code is sent from the image sensor to the image data processing unit only for the number of effective lines of the image data. For this reason, the sensor interface circuit on the image data processing unit side can only generate horizontal synchronization signals for the number of effective lines of image data. As a result, since the horizontal synchronization signal is input to the image data processing block only for the number of effective lines of the image data, there is a problem that data push processing can not be performed.

本発明は、このような問題を解決するためになされたものであり、その目的は、イメージセンサ側から画像データ処理部側へ有効ライン数分の同期コードしか送出しないセンサインタフェースを備えた撮像装置において、データ押し出し処理を可能にすることである。   The present invention has been made to solve such a problem, and an object of the present invention is to provide an imaging device having a sensor interface that sends out only synchronization codes for the number of effective lines from the image sensor side to the image data processing unit side. To enable data extrusion processing.

本発明は、撮像部と画像データ処理部とを有する撮像装置であって、前記撮像部は、画像データおよび同期コードを送出する撮像側センサインタフェース手段を有し、前記画像データ処理部は、前記画像データおよび同期コードを受信し、前記同期コードから水平同期信号を生成する画像処理側センサインタフェース手段と、前記同期コードから生成された水平同期信号を基準にして、前記画像処理側センサインタフェース手段で受信された画像データに対して画像データ処理を施す画像データ処理手段と、前記撮像側センサインタフェース手段から前記画像データの有効ライン数分の同期コードしか送出されない場合、前記画像処理側センサインタフェース手段により生成された水平同期信号の数が前記有効ライン数に達したとき、前記画像データ処理の基準にする擬似水平同期信号を発生する擬似水平同期信号発生手段と、を有する、撮像装置である。   The present invention is an imaging apparatus having an imaging unit and an image data processing unit, wherein the imaging unit has imaging side sensor interface means for transmitting image data and a synchronization code, and the image data processing unit is configured to Image processing sensor interface means for receiving image data and a synchronization code and generating a horizontal synchronization signal from the synchronization code, and the image processing sensor interface means based on the horizontal synchronization signal generated from the synchronization code Image data processing means for performing image data processing on the received image data, and when only synchronization codes for the number of effective lines of the image data are sent out from the imaging sensor interface means, the image processing sensor interface means When the number of horizontal sync signals generated reaches the number of effective lines, the image It has a pseudo horizontal synchronous signal generating means for generating a pseudo-horizontal synchronizing signal to the criteria of the data processing, and an image pickup device.

本発明によれば、イメージセンサ側から画像データ処理部側へ有効ライン数分の同期コードしか送出しないセンサインタフェースを備えた撮像装置において、データ押し出し処理が可能になる。   According to the present invention, data extrusion processing can be performed in an imaging apparatus provided with a sensor interface that transmits only the synchronization code for the number of effective lines from the image sensor side to the image data processing unit side.

本発明の実施形態に係る撮像装置のシステム構成を示すブロック図である。FIG. 1 is a block diagram showing a system configuration of an imaging device according to an embodiment of the present invention. 図１におけるＡＳＩＣの内部構成の第１の例を示すブロック図である。It is a block diagram which shows the 1st example of an internal structure of ASIC in FIG. 図２におけるセレクタおよび各画像データ処理ブロックの出力データと同期信号とのタイミング関係を示すタイミング図である。FIG. 3 is a timing chart showing timing relationships between output data of selectors and image data processing blocks in FIG. 2 and a synchronization signal. 図２におけるセレクタの内部構成を示すブロック図である。It is a block diagram which shows the internal structure of the selector in FIG. 図４における擬似水平同期信号発生回路の信号発生の仕組みを説明するためのタイミング図である。FIG. 5 is a timing chart for describing a mechanism of signal generation of the pseudo horizontal synchronization signal generation circuit in FIG. 4. 図４における擬似水平同期信号発生回路の内部構成を示すブロック図である。FIG. 5 is a block diagram showing an internal configuration of a pseudo horizontal synchronization signal generation circuit in FIG. 4. 図６に示す擬似水平同期信号発生回路の動作を示すフローチャートである。It is a flowchart which shows operation | movement of the pseudo | simulation horizontal-synchronization signal generation circuit shown in FIG. 図１におけるＡＳＩＣの内部構成の第２の例を示すブロック図である。It is a block diagram which shows the 2nd example of an internal structure of ASIC in FIG.

以下、本発明の実施形態について図面を参照して詳細に説明する。
〈撮像装置のシステム構成〉
図１は、本発明の実施形態に係る撮像装置のシステム構成を示すブロック図である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
<System Configuration of Imaging Device>
FIG. 1 is a block diagram showing a system configuration of an imaging apparatus according to an embodiment of the present invention.

図示のように、本発明の実施形態に係る撮像装置１は、撮像部としてのセンサ１００、画像データ処理部としてのＡＳＩＣ（Application Specific Integrated Circuit）２００、および制御部としてのＤＳＰ（Digital Signal Processor）３００を備えており、デジタルカメラやスマートフォンを構成する。   As illustrated, the imaging apparatus 1 according to an embodiment of the present invention includes a sensor 100 as an imaging unit, an application specific integrated circuit (ASIC) 200 as an image data processing unit, and a digital signal processor (DSP) as a control unit. It is equipped with 300 and constitutes a digital camera and a smartphone.

センサ１００とＡＳＩＣ２００との間はsubＬＶＤＳまたはＳＬＶＳ（Scalable Low Voltage Signaling）またはＭＩＰＩのセンサインタフェース（画像データ伝送用高速シリアルインタフェース）により接続されており、センサ１００からＡＳＩＣ２００へ画像データおよび同期コードが送出される。   Sensor 100 and ASIC 200 are connected by subLVDS or SLVS (Scalable Low Voltage Signaling) or MIPI sensor interface (high-speed serial interface for image data transmission), and image data and synchronization code are sent from sensor 100 to ASIC 200 Ru.

センサ１００は、画像データ生成手段としてのセンサ部１０１と、撮像側センサインタフェース手段としてのＩ／Ｆ（インタフェース）部１０２を備えている。センサ部１０１は、入射光に応じたアナログ画像信号を生成するＣＭＯＳイメージセンサあるいはＣＣＤイメージセンサと、そのアナログ画像信号をデジタル化して画像データ変換するＡＦＥ（アナログフロントエンド）などを備えている。また、Ｉ／Ｆ部１０２は、センサ部１０１により生成された画像データに同期コードを付加して送出する。   The sensor 100 includes a sensor unit 101 as an image data generation unit and an I / F (interface) unit 102 as an imaging sensor interface unit. The sensor unit 101 includes a CMOS image sensor or CCD image sensor that generates an analog image signal according to incident light, and an AFE (analog front end) that digitizes the analog image signal and converts the image data. Further, the I / F unit 102 adds a synchronization code to the image data generated by the sensor unit 101 and transmits it.

ＡＳＩＣ２００は、センサ１００から送出された画像データおよび同期コードを画像処理側センサインタフェース手段により受信し、同期コードから水平同期信号および垂直同期信号を生成する。そして、この水平同期信号を基準にして、画像データ処理手段によりセンサ１００から送出された画像データに対して所定の画像データ処理を行い、処理済みの画像データをＤＳＰ３００へ出力する。   The ASIC 200 receives the image data and the synchronization code sent from the sensor 100 by the image processing sensor interface means, and generates a horizontal synchronization signal and a vertical synchronization signal from the synchronization code. Then, based on the horizontal synchronization signal, the image data processing means performs predetermined image data processing on the image data sent from the sensor 100, and outputs the processed image data to the DSP 300.

ここで、撮像側センサインタフェース手段であるＩ／Ｆ部１０２は、subＬＶＤＳ、ＳＬＶＳ、ＭＩＰＩのどれか一つである。一方、ＡＳＩＣ２００には、画像処理側センサインタフェース手段として、subＬＶＤＳ、ＳＬＶＳ、ＭＩＰＩの全てのインタフェース手段が設けられており、センサ１００に設けられているＩ／Ｆ部１０２と同じ規格のインタフェース手段を選択して使用するように構成されている。   Here, the I / F unit 102, which is an imaging sensor interface unit, is any one of subLVDS, SLVS, and MIPI. On the other hand, the ASIC 200 is provided with all interface means of subLVDS, SLVS, MIPI as an image processing side sensor interface means, and selects an interface means of the same standard as the I / F unit 102 provided in the sensor 100. Is configured to be used.

ＤＳＰ３００は撮像装置１全体を制御するＣＰＵ（Central Processing Unit）３０１、メモリやＳＤカードを制御する画像蓄積制御部、ＬＣＤモニタなどを制御するモニタ制御部、各種ボタンやスイッチなどの操作部材（ＬＣＤモニタ上のタッチパネルを含む）を制御する操作制御部を備えている。ＣＰＵ３０１からＡＳＩＣ２００に対する各種設定（具体例については後述）はＳＰＩ（Serial Peripheral Interface）を通して行う。   The DSP 300 includes a central processing unit (CPU) 301 that controls the entire imaging apparatus 1, an image storage control unit that controls a memory and an SD card, a monitor control unit that controls an LCD monitor, and other operation members such as various buttons and switches (LCD monitor Operation control unit for controlling the upper touch panel). Various settings (specific examples will be described later) from the CPU 301 to the ASIC 200 are performed through SPI (Serial Peripheral Interface).

〈ＡＳＩＣの内部構成の第１の例〉
図２は、図１におけるＡＳＩＣ２００の内部構成の第１の例を示すブロック図である。
図示のように、ＡＳＩＣ２００は、画像処理側センサインタフェース手段として、subＬＶＤＳインタフェース回路２０１、ＳＬＶＳインタフェース回路２０２、およびＭＩＰＩインタフェース回路２０３からなる３つのセンサインタフェース回路を備えている。 <First Example of Internal Configuration of ASIC>
FIG. 2 is a block diagram showing a first example of the internal configuration of the ASIC 200 in FIG.
As shown, the ASIC 200 includes three sensor interface circuits including a subLVDS interface circuit 201, an SLVS interface circuit 202, and an MIPI interface circuit 203 as image processing side sensor interface means.

また、ＡＳＩＣ２００は、セレクタ２０４と、複数（ここでは３つ）の直列接続された画像データ処理手段としての第１画像データ処理ブロック２０５、第２画像データ処理ブロック２０６、および第３画像データ処理ブロック２０７と、subＬＶＤＳインタフェース回路２０８とを備えている。   The ASIC 200 further includes a first image data processing block 205, a second image data processing block 206, and a third image data processing block as a selector 204 and a plurality (three in this case) of serially connected image data processing means. 207 and a subLVDS interface circuit 208.

第１画像データ処理ブロック２０５、第２画像データ処理ブロック２０６、第３画像データ処理ブロック２０７には、それぞれ１ライン分、２ライン分、３ライン分のラインメモリを有する画像データ保持手段としての画像メモリ（ラインバッファ）２０９、２１０、２１１が接続されている。   The first image data processing block 205, the second image data processing block 206, and the third image data processing block 207 are image data holding means having line memories for one line, two lines, and three lines, respectively. The memories (line buffers) 209, 210 and 211 are connected.

ＡＳＩＣ２００は、subＬＶＤＳインタフェース回路２０１、ＳＬＶＳインタフェース回路２０２、およびＭＩＰＩインタフェース回路２０３からなる３つのセンサインタフェース回路のうち、センサ１００側のＩ／Ｆ部１０２と同じ規格のどれか一つのセンサインタフェース回路がＩ／Ｆ部１０２と接続される。   The ASIC 200 includes one of three sensor interface circuits consisting of the subLVDS interface circuit 201, the SLVS interface circuit 202, and the MIPI interface circuit 203, one of the sensor interface circuits of the same standard as the I / F unit 102 on the sensor 100 side. / F unit 102 is connected.

セレクタ２０４は、３つのセンサインタフェース回路のうち、Ｉ／Ｆ部１０２と接続されているセンサインタフェース回路の出力を選択して、第１画像データ処理ブロック２０５へ出力する。   The selector 204 selects the output of the sensor interface circuit connected to the I / F unit 102 among the three sensor interface circuits, and outputs the selected output to the first image data processing block 205.

第１画像データ処理ブロック２０５は、入力された画像データを画像メモリ２０９を用いて処理し、処理済みの画像データを第２画像データ処理ブロック２０６へ出力する。第２画像データ処理ブロック２０６は、入力された画像データを画像メモリ２１０を用いて処理し、処理済みの画像データを第３画像データ処理ブロック２０７へ出力する。第３画像データ処理ブロック２０７は、入力された画像データを画像メモリ２１１を用いて処理し、処理済みの画像データをsubＬＶＤＳインタフェース回路２０８へ出力する。subＬＶＤＳインタフェース回路２０８は、入力された画像データをＤＳＰ３００へ出力する。   The first image data processing block 205 processes the input image data using the image memory 209, and outputs the processed image data to the second image data processing block 206. The second image data processing block 206 processes the input image data using the image memory 210 and outputs the processed image data to the third image data processing block 207. The third image data processing block 207 processes the input image data using the image memory 211, and outputs the processed image data to the subLVDS interface circuit 208. The subLVDS interface circuit 208 outputs the input image data to the DSP 300.

〈ＡＳＩＣの概略動作〉
図３は、図２におけるセレクタ２０４および各画像データ処理ブロックの出力データと同期信号とのタイミング関係を示すタイミング図である。ここでは、説明の便宜上、画像データの有効ライン数を６ラインとした。 <Schematic operation of ASIC>
FIG. 3 is a timing chart showing the timing relationship between the output data of the selector 204 and each image data processing block in FIG. 2 and the synchronization signal. Here, for convenience of explanation, the number of effective lines of image data is six.

図示のように、セレクタ２０４の６ライン分の出力データ(i,ii,iii,iv,v,vi)に対して、第１画像データ処理ブロック２０５の出力データは画像メモリ２０９の容量に対応する１ライン遅延する。また、第１画像データ処理ブロック２０５の出力データに対して、第２画像データ処理ブロック２０６の出力データは画像メモリ２１０の容量に対応する３ライン遅延する。また、第２画像データ処理ブロック２０６の出力データに対して、第３画像データ処理ブロック２０７の出力データは画像メモリ２１１の容量に対応する２ライン遅延する。   As illustrated, the output data of the first image data processing block 205 corresponds to the capacity of the image memory 209 with respect to the output data (i, ii, iii, iv, v, vi) for six lines of the selector 204. Delay one line. Further, the output data of the second image data processing block 206 is delayed by three lines corresponding to the capacity of the image memory 210 with respect to the output data of the first image data processing block 205. Further, with respect to the output data of the second image data processing block 206, the output data of the third image data processing block 207 is delayed by two lines corresponding to the capacity of the image memory 211.

このため、有効ライン数分の水平同期信号では、各画像データ処理ブロックからの出力が完了せず、データ押し出し処理には、第１乃至第３の画像データ処理ブロック２０５乃至２０７の遅延時間の和である６ライン分の水平同期信号が必要である。   Therefore, with the horizontal synchronization signals for the number of effective lines, the output from each image data processing block is not completed, and the sum of the delay times of the first to third image data processing blocks 205 to 207 is necessary for data push processing. The horizontal synchronization signal for six lines is required.

ここで、センサ１００側のＩ／Ｆ部１０２がsubＬＶＤＳインタフェースまたはＳＬＶＳインタフェースの場合は、１枚分の画像データに対して、その有効ライン数分の同期コードだけでなく、次の１枚分の画像データの開始までのライン数の同期コードが送信される。このためsubＬＶＤＳインタフェース回路２０１、ＳＬＶＳインタフェース回路２０２は、受信した同期コードから、受信した画像データの有効ライン数より多い数の水平同期信号を生成することができるので、この水平同期信号を第１乃至第３画像データ処理ブロック２０５乃至２０７のデータ押し出し処理に使用することができる。   Here, when the I / F unit 102 on the sensor 100 side is the subLVDS interface or the SLVS interface, not only the synchronization code for the number of effective lines but also the next one for the image data for one sheet The synchronization code of the number of lines up to the start of the image data is transmitted. For this reason, the subLVDS interface circuit 201 and the SLVS interface circuit 202 can generate horizontal synchronization signals whose number is greater than the number of effective lines of the received image data from the received synchronization code. It can be used for the data push processing of the third image data processing blocks 205 to 207.

これに対し、センサ１００側のＩ／Ｆ部１０２がＭＩＰＩインタフェースの場合は、１枚分の画像データに対して、その有効ライン数分の同期コードしか送信されない。したがって、ＭＩＰＩインタフェース回路２０３は、受信した画像データの有効ライン数と同じ数の水平同期信号しか生成することができないので、この水平同期信号では第１乃至第３画像処理ブロック２０５乃至２０７のデータ押し出し処理ができない。   On the other hand, when the I / F unit 102 on the sensor 100 side is an MIPI interface, only the synchronization code for the number of effective lines is transmitted to image data for one sheet. Therefore, since the MIPI interface circuit 203 can generate only the horizontal synchronization signal of the same number as the number of effective lines of the received image data, the data synchronization of the first to third image processing blocks 205 to 207 is performed for this horizontal synchronization signal. I can not process.

そこで、セレクタ２０４は、subＬＶＤＳインタフェース回路２０１またはＳＬＶＳインタフェース回路２０２の出力を選択しているときは、その出力である画像データ、垂直同期信号および水平同期信号を第１画像データ処理ブロック２０５へ出力する。これに対し、ＭＩＰＩインタフェース回路２０３の出力を選択しているときは、ＭＩＰＩインタフェース回路２０３から有効ライン数の水平同期信号が出力された後、データ押し出し処理に必要な数の擬似水平同期信号を発生して出力する。   Therefore, when the selector 204 selects the output of the subLVDS interface circuit 201 or the SLVS interface circuit 202, it outputs the image data, the vertical synchronization signal, and the horizontal synchronization signal, which are the output, to the first image data processing block 205. . On the other hand, when the output of the MIPI interface circuit 203 is selected, after the horizontal synchronization signal of the number of effective lines is output from the MIPI interface circuit 203, the number of pseudo horizontal synchronization signals necessary for data push processing is generated. Output.

〈擬似水平同期信号発生の仕組み〉
図４は、図２におけるセレクタ２０４の内部構成を示すブロック図であり、図５は、図４における擬似水平同期信号発生回路２１３の信号発生の仕組みを説明するためのタイミング図である。 <Mechanism of pseudo horizontal sync signal generation>
FIG. 4 is a block diagram showing an internal configuration of selector 204 in FIG. 2, and FIG. 5 is a timing chart for explaining a signal generation mechanism of pseudo horizontal synchronization signal generation circuit 213 in FIG.

図４に示すように、セレクタ２０４は、オア回路２１２、擬似水平同期信号発生回路２１３、および設定値レジスタ２１４からなる。オア回路２１２には、subＬＶＤＳインタフェース回路２０１、ＳＬＶＳインタフェース回路２０２、ＭＩＰＩインタフェース回路２０３のうち、センサ１００側のＩ／Ｆ部１０２と接続されているインタフェース回路の出力が入力される。   As shown in FIG. 4, the selector 204 includes an OR circuit 212, a pseudo horizontal synchronization signal generation circuit 213, and a setting value register 214. The output of the interface circuit connected to the I / F unit 102 on the sensor 100 side among the subLVDS interface circuit 201, the SLVS interface circuit 202, and the MIPI interface circuit 203 is input to the OR circuit 212.

ＭＩＰＩインタフェース回路２０３が接続されているときは、有効データの転送期間にしか水平同期信号が出力されないため、擬似水平同期信号発生回路２１３はＭＩＰＩインタフェース回路２０３の有効データ転送期間に出力される水平同期信号を検出して、有効データ転送期間が終了した後、擬似水平同期信号を出力する。設定値レジスタ２１４にはＣＰＵ３０１からＳＰＩを介して各種設定値が設定され、その値を参照して擬似水平同期信号発生回路２１３は動作する。   When the MIPI interface circuit 203 is connected, the horizontal synchronization signal is output only during the effective data transfer period, so the pseudo horizontal synchronization signal generation circuit 213 outputs the horizontal synchronization signal during the effective data transfer period of the MIPI interface circuit 203. A signal is detected, and a pseudo horizontal synchronization signal is output after the effective data transfer period ends. Various setting values are set in the setting value register 214 from the CPU 301 via the SPI, and the pseudo horizontal synchronization signal generation circuit 213 operates with reference to the values.

なお、図４では、セレクタ２０４が擬似水平同期信号発生回路２１３および設定値レジスタ２１４を内蔵する構成としたが、セレクタ２０４＝オア回路２１２とし、擬似水平同期信号発生回路２１３および設定値レジスタ２１４をセレクタ２０４の外部に配置してもよい。   Although FIG. 4 shows that selector 204 incorporates pseudo horizontal synchronization signal generation circuit 213 and setting value register 214, selector 204 = OR circuit 212, and pseudo horizontal synchronization signal generation circuit 213 and setting value register 214 It may be arranged outside the selector 204.

また、図４では省略したが、オア回路２１２には、subＬＶＤＳインタフェース回路２０１、ＳＬＶＳインタフェース回路２０２、ＭＩＰＩインタフェース回路２０３のうち、センサ１００側のＩ／Ｆ部１０２と接続されている回路から垂直同期信号および画像データが入力され、第１画像データ処理ブロック２０５へ出力される。   Although not shown in FIG. 4, vertical synchronization is performed to the OR circuit 212 from the circuit connected to the I / F unit 102 on the sensor 100 side among the subLVDS interface circuit 201, SLVS interface circuit 202, and MIPI interface circuit 203. Signals and image data are input and output to the first image data processing block 205.

次に図５を参照して、擬似水平同期信号発生回路２１３の信号発生の仕組みを説明する。なお、擬似水平同期信号発生回路２１３の内部構成および内部各部の動作については図６および図７を参照して後述し、ここでは概略動作を説明する。   Next, with reference to FIG. 5, the mechanism of signal generation of the pseudo horizontal synchronization signal generation circuit 213 will be described. The internal configuration of pseudo horizontal synchronization signal generation circuit 213 and the operation of each part will be described later with reference to FIGS. 6 and 7, and a schematic operation will be described here.

垂直同期信号と水平同期信号は１クロック分の信号で垂直同期信号の１クロック以上後に水平同期信号がＭＩＰＩインタフェース回路２０３から出力される（部分拡大図参照）。擬似水平同期信号発生回路２１３は、常に入力水平同期信号の間隔を、搭載したカウンタでカウントし、設定値レジスタ２１４の一つである入力ライン数レジスタに設定された有効ライン数の有効データ転送期間が終了すると、「計測期間」を保持し、保持した値のクロック数を搭載したカウンタでカウントした後、擬似水平同期信号を生成する。   The vertical synchronization signal and the horizontal synchronization signal are signals for one clock, and the horizontal synchronization signal is output from the MIPI interface circuit 203 after one or more clocks of the vertical synchronization signal (see partially enlarged view). The pseudo horizontal synchronization signal generation circuit 213 always counts the interval of the input horizontal synchronization signal by the mounted counter, and the effective data transfer period of the number of effective lines set in the input line number register which is one of the setting value registers 214 At the end of the period, the "measurement period" is held, and after counting the number of clocks of the held value by a counter mounted, a pseudo horizontal synchronization signal is generated.

この後、同様に「計測期間」で保持したクロック数をカウントした後(「計測結果の期間カウント」に対応)、擬似水平同期信号を生成し、設定値レジスタ２１４の一つである押し出しライン数レジスタに設定された数の擬似水平同期信号を生成するまで繰り返す。   After that, after counting the number of clocks held in the “measurement period” (corresponding to “counting of the measurement result period”) similarly, a pseudo horizontal synchronization signal is generated, and the number of extrusion lines which is one of the setting value registers 214 Repeat until the number of pseudo horizontal synchronization signals set in the register is generated.

つまり、有効画像データ入力時の水平同期信号の周期を計測して保持する水平周期計測保持手段を設け、有効画像データの入力が終了したことを検知した後、水平周期計測保持手段に保持された周期で擬似水平同期信号を自己生成してデータの押し出し処理に用いる。   In other words, horizontal period measurement holding means for measuring and holding the period of the horizontal synchronization signal at the time of valid image data input is provided, and detection of the end of the input of valid image data is detected. The pseudo-horizontal synchronization signal is self-generated in a cycle and used for data extrusion processing.

〈擬似水平同期信号発生回路の内部構成および動作〉
図６は、擬似水平同期信号発生回路２１３の内部構成を示すブロック図であり、図７は、図６に示す擬似水平同期信号発生回路２１３の内部各部の動作を示すフローチャートである。 <Internal Configuration and Operation of Pseudo Horizontal Sync Signal Generating Circuit>
FIG. 6 is a block diagram showing the internal configuration of pseudo horizontal synchronization signal generation circuit 213, and FIG. 7 is a flow chart showing the operation of each internal portion of pseudo horizontal synchronization signal generation circuit 213 shown in FIG.

図６に示すように、擬似水平同期信号発生回路２１３は、垂直同期信号検出部２２１、水平同期信号検出部２２２、水平同期信号カウンタ２２３、入力ライン数判定部２２４、周期カウンタ２２５、周期バッファ２２６、水平同期信号周期判定部２２７、および擬似水平同期信号発生部２２８を備えている。   As shown in FIG. 6, the pseudo horizontal synchronization signal generation circuit 213 includes a vertical synchronization signal detection unit 221, a horizontal synchronization signal detection unit 222, a horizontal synchronization signal counter 223, an input line number determination unit 224, a cycle counter 225, and a cycle buffer 226. , A horizontal synchronization signal cycle determination unit 227, and a pseudo horizontal synchronization signal generation unit 228.

垂直同期信号検出部２２１は、ＭＩＰＩインタフェース回路２０３から出力された垂直同期信号を検出し、水平同期信号カウンタ２２３と周期カウンタ２２５の初期化のために、検出した垂直同期信号を通知する（通知ａ，ｂ）。   The vertical synchronization signal detection unit 221 detects the vertical synchronization signal output from the MIPI interface circuit 203, and notifies the detected vertical synchronization signal for initialization of the horizontal synchronization signal counter 223 and the period counter 225 (notification a , B).

水平同期信号検出部２２２は、ＭＩＰＩインタフェース回路２０３から出力された水平同期信号および擬似水平同期信号発生部２２８から出力された擬似水平同期信号を検出し、水平同期信号カウンタ２２３、周期カウンタ２２５、および周期バッファ２２６に通知する（通知ｃ，ｄ，ｅ）。   The horizontal synchronization signal detection unit 222 detects the horizontal synchronization signal output from the MIPI interface circuit 203 and the pseudo horizontal synchronization signal output from the pseudo horizontal synchronization signal generation unit 228, and detects the horizontal synchronization signal counter 223, the cycle counter 225, and The periodic buffer 226 is notified (notice c, d, e).

水平同期信号カウンタ２２３は、水平同期信号検出部２２２からの通知に応じて、水平同期信号および擬似水平同期信号をカウントし、カウント値を入力ライン数判定部２２４および擬似水平同期信号発生部２２８に通知する（通知ｆ，ｇ）。   The horizontal synchronization signal counter 223 counts the horizontal synchronization signal and the pseudo horizontal synchronization signal in response to the notification from the horizontal synchronization signal detection unit 222, and determines the count value to the input line number determination unit 224 and the pseudo horizontal synchronization signal generation unit 228. Notify (notice f, g).

入力ライン数判定部２２４は、水平同期信号カウンタ２２３のカウント値と入力ライン数レジスタの設定値とを比較し、結果を水平同期信号カウンタ２２３および水平同期信号周期判定部２２７に通知する（通知ｈ，ｉ）。   The input line number determination unit 224 compares the count value of the horizontal synchronization signal counter 223 with the setting value of the input line number register, and reports the result to the horizontal synchronization signal counter 223 and the horizontal synchronization signal cycle determination unit 227 (notification h , I).

周期カウンタ２２５は、水平同期信号検出部２２２からの通知により初期化され、その間のクロック数をカウントし、カウント値を周期バッファ２２６および水平同期信号周期判定部２２７に通知する（通知ｊ，ｋ）。   The period counter 225 is initialized by the notification from the horizontal synchronization signal detection unit 222, counts the number of clocks in between, and notifies the count value to the period buffer 226 and the horizontal synchronization signal period determination unit 227 (notification j, k) .

周期バッファ２２６は、水平同期信号検出部２２２からの通知により周期カウンタ２２５のカウント値を保持し、保持したカウント値を水平同期信号周期判定部２２７に通知する（通知ｍ）。   The cycle buffer 226 holds the count value of the cycle counter 225 in response to the notification from the horizontal synchronization signal detection unit 222, and notifies the horizontal synchronization signal period determination unit 227 of the held count value (notification m).

水平同期信号周期判定部２２７は、入力ライン数判定部２２４より入力ライン数分の水平同期信号の入力がされたことを通知された後、周期バッファ２２６の保持値と周期カウンタ２２５のカウント値を比較して、一致したら擬似水平同期信号発生部２２８および周期カウンタ２２５に通知する（通知ｎ，ｐ）。   After being notified by the input line number determination unit 224 that the horizontal synchronization signal for the number of input lines has been input, the horizontal synchronization signal period determination unit 227 determines the hold value of the period buffer 226 and the count value of the period counter 225. If they match, they are notified to the pseudo horizontal synchronization signal generator 228 and the period counter 225 (notifications n and p).

擬似水平同期信号発生部２２８は、押し出しライン数レジスタの設定値の数分、擬似水平同期信号を発生し、オア回路２１２（図４）および水平同期信号検出部２２２に出力する。   The pseudo horizontal synchronization signal generation unit 228 generates a pseudo horizontal synchronization signal by the number of setting values of the push line number register, and outputs it to the OR circuit 212 (FIG. 4) and the horizontal synchronization signal detection unit 222.

次に図７を参照して、図６に示す擬似水平同期信号発生回路２１３の内部各部の動作を説明する。   Next, with reference to FIG. 7, the operation of each internal portion of the pseudo horizontal synchronization signal generation circuit 213 shown in FIG. 6 will be described.

垂直同期信号検出部２２１は、垂直同期信号を検出すると（ステップＳ１：YES）、周期カウンタ２２５と水平同期信号カウンタ２２３に通知し、それらの初期化を行う（ステップＳ２）。次に水平同期信号を水平同期信号検出部２２２で検出すると（ステップＳ３：YES）、周期バッファ２２６に通知する。それを通知された周期バッファ２２６は周期カウンタ２２５の値を保持し（図５の「計測期間」の値に対応)、周期カウンタ２２５は初期値になる（ステップＳ４）。   When the vertical synchronization signal detection unit 221 detects the vertical synchronization signal (step S1: YES), the vertical synchronization signal detection unit 221 notifies the cycle counter 225 and the horizontal synchronization signal counter 223 to initialize them (step S2). Next, when the horizontal synchronization signal detection unit 222 detects a horizontal synchronization signal (step S3: YES), the cycle buffer 226 is notified. The cycle buffer 226 notified of this holds the value of the cycle counter 225 (corresponding to the value of "measurement period" in FIG. 5), and the cycle counter 225 becomes an initial value (step S4).

水平同期信号の検出を通知された水平同期信号カウンタ２２３はインクリメントする（ステップＳ５）。次に水平同期信号カウンタ２２３のカウント値と設定入力ライン数（入力ライン数レジスタの設定値）とを入力ライン数判定部２２４で比較する（ステップＳ６）。   The horizontal synchronization signal counter 223 notified of the detection of the horizontal synchronization signal increments (step S5). Next, the count value of the horizontal synchronization signal counter 223 and the set input line number (set value of the input line number register) are compared by the input line number determination unit 224 (step S6).

比較の結果、一致しないときは（ステップＳ６：NO）、周期カウンタ２２５は前記初期化後からクロック数をカウントし（ステップＳ７）、ステップＳ３に戻る。一致するときは（ステップＳ６：YES）、水平同期信号カウンタ２２３を初期化し（ステップＳ８）、周期カウンタ２２５でクロックをカウントする（ステップＳ９。図５の「計測結果の期間カウント」に対応)。   As a result of comparison, if the two do not match (step S6: NO), the cycle counter 225 counts the number of clocks after the initialization (step S7), and the process returns to step S3. If they match (step S6: YES), the horizontal synchronization signal counter 223 is initialized (step S8), and the clock is counted by the cycle counter 225 (step S9, corresponding to "counting of the measurement result in FIG. 5).

ここで前記の周期バッファ２２６に保持された値が擬似水平同期信号の周期になるため、水平同期信号周期判定部２２７で、周期カウンタ２２５のカウント値が周期バッファ２２６の保持値と等しくなるか否かを判定する（ステップＳ１０）。   Here, since the value held in the period buffer 226 becomes the period of the pseudo horizontal synchronization signal, whether or not the count value of the period counter 225 becomes equal to the value held in the period buffer 226 in the horizontal synchronization signal period determination unit 227 It is determined (step S10).

判定の結果、等しくなっていない場合は（ステップＳ１０：NO）、周期カウンタ２２５でクロックのカウントを行う（ステップＳ９）。判定の結果、等しくなった場合は（ステップＳ１０：YES）、周期カウンタ２２５を初期化し（ステップＳ１１）、擬似水平同期信号発生部２２８に擬似水平同期信号を発生させる（ステップＳ１２）。この擬似水平同期信号は水平同期信号検出部２２２で検出されるので、水平同期信号カウンタ２２３がインクリメントされる（ステップＳ１２）。   As a result of the determination, if the values are not equal (step S10: NO), the cycle counter 225 counts clocks (step S9). As a result of the determination, if the values become equal (step S10: YES), the cycle counter 225 is initialized (step S11), and the pseudo horizontal synchronization signal generating unit 228 generates a pseudo horizontal synchronization signal (step S12). Since this pseudo horizontal synchronization signal is detected by the horizontal synchronization signal detection unit 222, the horizontal synchronization signal counter 223 is incremented (step S12).

擬似水平同期信号発生部２２８では、押し出しライン数（押し出しライン数レジスタの設定値）と水平同期信号カウンタ２２３のカウント値とを比較して（ステップＳ１３）、それらの値が等しくなるまで擬似水平同期信号を発生する手順に戻り、擬似水平同期信号を発生する。   The pseudo horizontal synchronization signal generation unit 228 compares the number of extrusion lines (set value of extrusion line number register) with the count value of the horizontal synchronization signal counter 223 (step S13), and pseudo horizontal synchronization until the values become equal. Returning to the procedure of generating a signal, a pseudo horizontal synchronization signal is generated.

〈ＡＳＩＣの内部構成の第２の例〉
図８は、図１におけるＡＳＩＣ２００の内部構成の第２の例を示すブロック図である。この図において、図２と同一の部分または対応する部分には図２と同じ参照符号が付されている。 Second Example of Internal Configuration of ASIC
FIG. 8 is a block diagram showing a second example of the internal configuration of the ASIC 200 in FIG. In this figure, the same or corresponding parts as in FIG. 2 are denoted by the same reference numerals as in FIG.

このＡＳＩＣ２００の内部構成の第２の例は、図２に示すＡＳＩＣ２００の内部構成の第１の例において、第２の画像データ処理ブロック２０６にバイパス手段としてのバイパス経路２２０を設けたものである。ここでは、第２画像データ処理ブロック２０６にバイパス経路を設けているが、バイパス経路は第１画像データ処理ブロック２０５、第３画像データ処理ブロック２０７に対しても設けることができる。どの画像データ処理ブロックにバイパス経路を設けるかについては、ＣＰＵ３０１がＡＳＩＣ２００内のバイパス経路レジスタに設定データを書き込むことで設定する。このときＣＰＵ３０１はバイパス経路設定手段として機能する。   The second example of the internal configuration of the ASIC 200 is obtained by providing a bypass path 220 as bypass means in the second image data processing block 206 in the first example of the internal configuration of the ASIC 200 shown in FIG. Here, although the second image data processing block 206 is provided with a bypass path, the bypass path can also be provided for the first image data processing block 205 and the third image data processing block 207. The CPU 301 sets which image data processing block is to be provided with the bypass path by writing setting data in the bypass path register in the ASIC 200. At this time, the CPU 301 functions as a bypass path setting unit.

このように第２画像データ処理ブロック２０６をバイパスすることで、３ライン分の画像メモリ２１０を使用しなくなるので、３ライン分のデータ押し出し処理が不要になる。同様に、第１画像データ処理ブロック２０５、第３画像データ処理ブロック２０７をバイパスする場合は、それぞれ１ライン分、２ライン分のデータ押し出し処理が不要になる。   Since the image memory 210 for three lines is not used by bypassing the second image data processing block 206 in this manner, the data extrusion process for three lines is not necessary. Similarly, in the case where the first image data processing block 205 and the third image data processing block 207 are bypassed, it is not necessary to push out data for one line and two lines, respectively.

そこで、どの画像データ処理ブロックをバイパスするかに応じて、ＣＰＵ３０１により押し出しライン数レジスタの設定値を変化させる。押し出しライン数設定レジスタを設けず、バイパス経路レジスタの設定値から押し出しライン数を求める回路を設けてもよい。   Therefore, the set value of the pushing line number register is changed by the CPU 301 in accordance with which image data processing block is to be bypassed. It is also possible to provide a circuit for obtaining the number of extrusion lines from the setting value of the bypass path register without providing the extrusion line number setting register.

以上詳細に説明したように、本発明の実施形態に係る撮像装置１は、下記（１）〜（４）の特徴を備えている。
（１）センサ側からＡＳＩＣ側へ有効ライン数分の同期コードしか送出しないセンサインタフェースであるＭＩＰＩインタフェースを備えた撮像装置において、データの押し出し処理が可能になる。このため、センサの選択の幅が広がり、製品に最適なセンサを使用することができる。
（２）擬似水平同期信号発生数設定手段としてのＣＰＵ３０１により、データ押し出し処理に必要な数の擬似水平同期信号の発生数を押し出しライン数レジスタに設定することにより、画像データ処理に応じて、データ押し出し処理に必要な数の擬似水平同期信号を発生させることができる。これによりデータ押し出し処理に必要な水平同期信号数の異なる様々な画像データ処理に対応することができる。
（３）複数の直列接続された画像データ処理ブロックのうち、任意の画像データ処理ブロックに対するバイパス経路を設定することにより、複数の直列接続された画像データ処理ブロックの構成を変えずに実行する画像データ処理の内容を変えることができる。
（４）バイパス経路の設定により実行しなくなる画像データ処理に応じて、データ押し出し処理に必要な擬似水平同期信号の数を求め、擬似水平同期信号の発生数を変化させることにより、無駄な動作をなくし、消費電力を削減することができる。 As described above in detail, the imaging device 1 according to the embodiment of the present invention has the following features (1) to (4).
(1) In the imaging apparatus provided with the MIPI interface, which is a sensor interface that transmits only the synchronization code for the number of effective lines from the sensor side to the ASIC side, data can be extruded. For this reason, the range of selection of sensors is expanded, and the sensor most suitable for the product can be used.
(2) The CPU 301 as a pseudo horizontal synchronization signal generation number setting unit sets the generation number of pseudo horizontal synchronization signals of the number necessary for data extrusion processing in the extrusion line number register, thereby processing data according to image data processing. It is possible to generate the number of pseudo horizontal sync signals required for the extrusion process. As a result, it is possible to cope with various image data processing in which the number of horizontal synchronization signals required for data push processing is different.
(3) An image to be executed without changing the configuration of a plurality of serially connected image data processing blocks by setting a bypass path for an arbitrary image data processing block among a plurality of serially connected image data processing blocks The content of data processing can be changed.
(4) The number of pseudo horizontal synchronization signals necessary for data push processing is determined according to the image data processing that is not executed due to the setting of the bypass path, and the number of generations of pseudo horizontal synchronization signals is changed. Power consumption can be reduced.

１００…センサ、１０１…センサ部、１０２…Ｉ／Ｆ部、２００…ＡＳＩＣ、２０１，２０８…subＬＶＤＳインタフェース回路、２０２…ＳＬＶＳインタフェース回路、２０３…ＭＩＰＩインタフェース回路、２０５…第１画像データ処理ブロック、２０６…第２画像データ処理ブロック、２０７…第３画像データ処理ブロック、２０９，２１０，２１１…画像メモリ、２１３…擬似水平同期信号発生回路、２１４…設定値レジスタ、２２０…バイパス経路、３００…ＤＳＰ、３０１…ＣＰＵ。   100 ... sensor, 101 ... sensor unit, 102 ... I / F unit, 200 ... ASIC, 201, 208 ... subLVDS interface circuit, 202 ... SLVS interface circuit, 203 ... MIPI interface circuit, 205 ... first image data processing block, 206 ... 2nd image data processing block, 207 ... 3rd image data processing block, 209, 210, 211 ... image memory, 213 ... pseudo horizontal synchronization signal generation circuit, 214 ... setting value register, 220 ... bypass path, 300 ... DSP, 301: CPU.

特開２００８−２８３３３１号公報JP, 2008-283331, A 特開２００９−２６０９１７号公報JP, 2009-260917, A

Claims (6)

撮像部と画像データ処理部とを有する撮像装置であって、
前記撮像部は、画像データおよび同期コードを送出する撮像側センサインタフェース手段を有し、
前記画像データ処理部は、前記画像データおよび同期コードを受信し、前記同期コードから水平同期信号を生成する画像処理側センサインタフェース手段と、前記同期コードから生成された水平同期信号を基準にして、前記画像処理側センサインタフェース手段で受信された画像データに対して画像データ処理を施す画像データ処理手段と、前記撮像側センサインタフェース手段から前記画像データの有効ライン数分の同期コードしか送出されない場合、前記画像処理側センサインタフェース手段により生成された水平同期信号の数が前記有効ライン数に達したとき、前記画像データ処理の基準にする擬似水平同期信号を発生する擬似水平同期信号発生手段と、を有する、
撮像装置。 An imaging apparatus having an imaging unit and an image data processing unit, the imaging apparatus comprising:
The imaging unit includes imaging sensor interface means for transmitting image data and a synchronization code.
The image data processing unit receives the image data and the synchronization code, and generates an horizontal synchronization signal from the synchronization code. Image processing sensor interface means and a horizontal synchronization signal generated from the synchronization code as a reference. Image data processing means for performing image data processing on image data received by the image processing side sensor interface means, and when only synchronization codes for the number of effective lines of the image data are sent out from the imaging side sensor interface means, Pseudo horizontal synchronization signal generation means for generating a pseudo horizontal synchronization signal to be used as a reference of the image data processing when the number of horizontal synchronization signals generated by the image processing sensor interface means reaches the number of effective lines; Have,
Imaging device. 請求項１に記載された撮像装置において、
前記擬似水平同期信号発生手段が発生する擬似水平同期信号の数を設定する擬似水平同期信号発生数設定手段を有する、撮像装置。 In the imaging device according to claim 1,
An imaging apparatus having pseudo horizontal synchronization signal generation number setting means for setting the number of pseudo horizontal synchronization signals generated by the pseudo horizontal synchronization signal generation means; 請求項２に記載された撮像装置において、
前記画像データ処理部は、複数の直列接続された画像データ処理ブロックを有し、各画像データ処理ブロックは画像データ処理に必要なライン数分の画像データ保持手段を保有し、前記擬似水平同期信号発生手段は、各画像データ処理ブロックの保有する画像データ保持手段のライン数に応じた数の擬似水平同期信号を発生する、撮像装置。 In the imaging device according to claim 2,
The image data processing unit has a plurality of serially connected image data processing blocks, and each image data processing block holds image data holding means for the number of lines necessary for image data processing, and the pseudo horizontal synchronization signal An image pickup apparatus, wherein the generation means generates a number of pseudo horizontal synchronization signals according to the number of lines of the image data holding means held by each image data processing block. 請求項３に記載された撮像装置において、
前記複数の直列接続された画像データ処理ブロックのうち、任意の画像データ処理ブロックをバイパスするバイパス経路を設定するバイパス経路設定手段を有する、撮像装置。 In the imaging device according to claim 3,
An imaging apparatus, comprising: a bypass path setting unit configured to set a bypass path for bypassing an arbitrary image data processing block among the plurality of serially connected image data processing blocks. 請求項４に記載された撮像装置において、
前記擬似水平同期信号発生数設定手段は、前記バイパス経路設定手段により設定されたバイパス経路に応じて、前記擬似水平同期信号発生手段が発生する擬似水平同期信号の数を設定する、撮像装置。 In the imaging device according to claim 4,
The imaging apparatus, wherein the pseudo horizontal synchronization signal generation number setting means sets the number of pseudo horizontal synchronization signals generated by the pseudo horizontal synchronization signal generation means according to the bypass path set by the bypass path setting means. 撮像部と画像データ処理部とを有する撮像装置により実行される画像データ処理方法であって、
前記画像データ処理部が、前記撮像部から送出された画像データおよび同期コードを受信し、前記画像データ、および同期コードから生成した水平同期信号を出力する工程と、
前記画像データ処理部が、前記水平同期信号を基準にして、前記画像データに対する画像データ処理を行う工程と、前記撮像部から前記画像データの有効ライン数分の同期コードしか送信されない場合、前記水平同期信号の数が前記有効ライン数に達したとき、前記画像データ処理の基準にする擬似水平同期信号を発生する工程と、
を有する画像データ処理方法。
An image data processing method performed by an imaging device having an imaging unit and an image data processing unit, comprising:
The image data processing unit receives the image data and the synchronization code sent from the imaging unit, and outputs the image data and a horizontal synchronization signal generated from the synchronization code;
The image data processing unit performs image data processing on the image data based on the horizontal synchronization signal, and when only the synchronization code for the number of effective lines of the image data is transmitted from the imaging unit, the horizontal Generating a pseudo horizontal synchronization signal to be used as a reference of the image data processing when the number of synchronization signals reaches the number of effective lines;
A method of processing image data.
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