JP6517221B2 - ダイナミックランダムアクセスメモリ(dram)システムの、ポート間ループバックを用いたメモリトレーニングの実施、ならびに関連する方法、システム、および装置 - Google Patents
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Description
本出願は、参照によりその全体が本明細書に組み込まれている、2014年1月24日に出願した、「SYSTEMS AND METHODS FOR TRAINING MEMORY」という名称の米国仮特許出願第61/930980号の優先権を主張するものである。
302 DRAMシステム
304(0)〜304(X) ポート
306(0) 第1のポート
306(1) 第2のポート
306(2)〜306(X) ポート
308 メモリアレイ
310(0)〜310(1) ループバック接続
312 閉ループトレーニングエンジン
314 トレーニング信号、インクリメンタルトレーニング信号
400(0)〜400(1) ポート
402 SoC
404(0)〜404(1) ポート
406 DRAMシステム
408(0)〜408(1) マルチプレクサ
410 閉ループトレーニングエンジン
412 メモリアレイ
600 プロセッサベースのシステム
602 中央処理装置(CPU)
604 プロセッサ
606 キャッシュメモリ
608 システムバス
610 メモリシステム
612 入力デバイス
614 出力デバイス
616 ネットワークインターフェースデバイス
618 ディスプレイコントローラ
620 ネットワーク
622 メモリコントローラ
624(0)〜624(N) メモリユニット
626 ディスプレイ
628 ビデオプロセッサ
Claims (22)
- ダイナミックランダムアクセスメモリ(DRAM)システムのメモリトレーニングを実施するための方法であって、
前記DRAMシステムの複数のポートのうちの前記DRAMシステムの第1のポートおよび前記DRAMシステムの第2のポートに対するメモリ動作をディゼーブルするステップであって、前記複数のポートの各ポートが、前記DRAMシステムのメモリアレイに通信可能に結合され、前記メモリアレイに書き込もうとするデータおよび前記メモリアレイから読み出されたデータを移動させるように構成される、ステップと、
前記DRAMシステムの前記第1のポートおよび前記DRAMシステムの前記第2のポートを、ループバック接続を介して通信するように構成するステップと、
前記DRAMシステムの前記第1のポートによって、システムオンチップ(SoC)から信号を受け取るステップと、
前記DRAMシステムの前記第1のポートによって、前記信号を前記DRAMシステムの前記第2のポートに、前記ループバック接続を介して供給するステップと、
前記DRAMシステムの前記第2のポートによって、前記信号を前記SoCに供給するステップと
を含む、方法。 - 前記信号を受け取るステップが、前記信号を前記SoCの閉ループエンジンから受け取るステップを含み、
前記信号を前記SoCに供給するステップが、前記信号を前記SoCの前記閉ループエンジンに供給するステップを含む、
請求項1に記載の方法。 - 前記信号が、前記閉ループエンジンによって提供される1つまたは複数のインクリメンタル信号のうちの1つであり、
前記方法がさらに、
前記1つまたは複数のインクリメンタル信号に対応する1つまたは複数の結果を決定するステップと、
前記1つまたは複数の結果に基づいて、前記DRAMシステムに関するハードウェアパラメータを決定するステップと
を含む、請求項2に記載の方法。 - 前記ハードウェアパラメータを決定するステップが、前記1つまたは複数のインクリメンタル信号のうちの最初に不合格になるインクリメンタル信号と、前記1つまたは複数のインクリメンタル信号のうちの最後に不合格になるインクリメンタル信号との間の中央値を決定するステップを含む、請求項3に記載の方法。
- 前記1つまたは複数のインクリメンタル信号に対応する前記1つまたは複数の結果を決定するステップが、パラメータスイープを行うステップを含む、請求項3に記載の方法。
- 前記信号が、タイミングパラメータおよび電圧パラメータのうちの1つまたは複数を備える、請求項1に記載の方法。
- 前記第1のポートおよび前記第2のポートが、前記DRAMシステム内で隣接する、請求項1に記載の方法。
- 前記ループバック接続が双方向である、請求項1に記載の方法。
- 前記第1のポートおよび前記第2のポートの各々が、前記ループバック接続を選択するように動作可能なマルチプレクサ(MUX)を備える、請求項1に記載の方法。
- ダイナミックランダムアクセスメモリ(DRAM)システムのメモリトレーニングを実施するためのシステムであって、
前記DRAMシステムに通信可能に結合されたシステムオンチップ(SoC)
を備え、
前記DRAMシステムが、メモリアレイと、ループバック接続を介して通信可能に結合された第1のポートおよび第2のポートを備える複数のポートとを備え、前記複数のポートの各ポートが、前記メモリアレイに通信可能に結合され、前記メモリアレイに書き込もうとするデータおよび前記メモリアレイから読み出されたデータを移動させるように構成され、
前記DRAMシステムが、
前記DRAMシステムの前記第1のポートによって、前記SoCから信号を受け取ることと、
前記DRAMシステムの前記第1のポートによって、前記信号を前記DRAMシステムの前記第2のポートに、前記ループバック接続を介して供給することと、
前記DRAMシステムの前記第2のポートによって、前記信号を前記SoCに供給することと
を行うように構成され、
前記SoCが、
前記第1のポートおよび前記第2のポートに対するメモリ動作をディゼーブルすることと、
前記第1のポートおよび前記第2のポートを、前記ループバック接続を介して通信するように構成することと
を行うように構成される、システム。 - 前記SoCが、閉ループエンジンを備え、
前記DRAMシステムがさらに、
前記信号を前記SoCの前記閉ループエンジンから受け取ることと、
前記信号を前記SoCの前記閉ループエンジンに供給することと
を行うように構成される、請求項10に記載のシステム。 - 前記閉ループエンジンが、
前記信号を備える1つまたは複数のインクリメンタル信号を提供することと、
前記1つまたは複数のインクリメンタル信号に対応する1つまたは複数の結果を決定することと、
前記1つまたは複数の結果に基づいて、前記DRAMシステムに関するハードウェアパラメータを決定することと
を行うように構成される、請求項11に記載のシステム。 - 前記閉ループエンジンが、前記1つまたは複数のインクリメンタル信号のうちの最初に不合格になるインクリメンタル信号と、前記1つまたは複数のインクリメンタル信号のうちの最後に不合格になるインクリメンタル信号との間の中央値を決定することによって、前記ハードウェアパラメータを決定することを行うように構成される、請求項12に記載のシステム。
- 前記閉ループエンジンが、パラメータスイープを行うことによって、前記1つまたは複数のインクリメンタル信号に対応する前記1つまたは複数の結果を決定することを行うように構成される、請求項12に記載のシステム。
- 前記DRAMシステムが、タイミングパラメータおよび電圧パラメータのうちの1つまたは複数を備える前記信号を受け取ることを行うように構成される、請求項10に記載のシステム。
- 前記第1のポートおよび前記第2のポートが、前記DRAMシステム内で隣接する、請求項10に記載のシステム。
- 前記ループバック接続が双方向である、請求項10に記載のシステム。
- 前記第1のポートおよび前記第2のポートの各々が、前記ループバック接続を選択するように構成されるマルチプレクサ(MUX)を備える、請求項10に記載のシステム。
- ダイナミックランダムアクセスメモリ(DRAM)システムを備える装置であって、
前記DRAMシステムの複数のポートのうちの前記DRAMシステムの第1のポートおよび前記DRAMシステムの第2のポートに対するメモリ動作をディゼーブルすることであって、前記複数のポートの各ポートが、前記DRAMシステムのメモリアレイに通信可能に結合され、前記メモリアレイに書き込もうとするデータおよび前記メモリアレイから読み出されたデータを移動させるように構成される、ことと、
前記DRAMシステムの前記第1のポートおよび前記DRAMシステムの前記第2のポートを、ループバック接続を介して通信するように構成することと、
前記DRAMシステムの前記第1のポートによって、システムオンチップ(SoC)から信号を受け取ることと、
前記DRAMシステムの前記第1のポートによって、前記信号を前記DRAMシステムの前記第2のポートに、前記ループバック接続を介して供給することと、
前記第2のポートによって、前記信号を前記SoCに供給することと
を行うように構成される、装置。 - 前記信号が、トレーニング信号を含む、請求項1に記載の方法。
- 前記信号が、トレーニング信号を含む、請求項10に記載のシステム。
- 前記信号が、トレーニング信号を含む、請求項19に記載の装置。
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