CN116795430A - 存储器训练装置及存储器训练方法 - Google Patents

Abstract

本发明提供一种存储器训练装置及存储器训练方法，属于存储器技术领域，所述存储器训练装置包括目标集成电路，目标集成电路包括发送接口电路TX、接收接口电路RX、训练电路以及命令发生器。本发明的存储器训练装置，通过在目标集成电路中设置命令发生器以及训练电路，命令发生器生成目标训练命令并发送至待训练存储器，训练电路可以对待训练存储器所返回的数据进行对比分析，从而实现对待训练存储器所配置的参数进行分析与调整，无需利用SRAM去写入过多数据，降低了训练成本以及功耗，以实现待训练存储器的最佳性能。

Description

存储器训练装置及存储器训练方法

技术领域

本发明涉及存储器技术领域，尤其涉及一种存储器训练装置及存储器训练方法。

背景技术

存储器常用于满足不同层次的数据交换与存储需求，然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素都可能导致处理器如SOC(System on Chip，***级芯片)对存储器访问稳定性的下降。对于处理器而言，现有对存储器如DRAM(Dynamic RandomAccess Memory，动态随机存取内存)的训练方式是通过软件方式来实现的，即通过使用SRAM(Static Random-Access Memory，静态随机存取存储器)读取数据，在SOC端打出DRAM命令的方式，来完成一系列的训练过程。

相关技术中，SRAM中存放的是SOC为了打出DRAM命令所需要的数据，该数据是针对各种硬件代码的解析方式而开发出来的。要完成一系列的训练方式，需要打出各种各样的命令，就要先往SRAM里面写很多数据，这些数据如果转换成DRAM识别的命令，是通过SOC内部硬件完成的。这对SOC***的要求增加，需要增加SRAM模块去存放所需要的大量数据。如果训练的流程复杂，会导致需要较大的SRAM，训练的成本以及功耗的增大。

发明内容

本发明提供一种存储器训练装置及存储器训练方法，用以解决现有技术中利用SRAM来训练存储器成本与功耗较高的缺陷，实现降低训练成本以及功耗的效果。

本发明提供一种存储器训练装置，包括：

目标集成电路，所述目标集成电路与待训练存储器通过数据交换接口连接；

所述目标集成电路包括发送接口电路TX、接收接口电路RX、训练电路以及命令发生器；

所述命令发生器用于生成目标训练命令并发送至所述TX；所述目标集成电路将所述TX接收到的目标训练命令通过所述数据交换接口发送至所述待训练存储器；

所述目标集成电路还用于通过所述数据交换接口接收所述待训练存储器反馈的目标返回数据，并将所述目标返回数据发送至所述RX；

所述RX用于将接收到的所述目标返回数据发送至所述训练电路，所述训练电路用于对所述目标返回数据进行对比分析，并得到训练数据分析结果。

根据本发明提供的一种存储器训练装置，所述目标集成电路还包括数据发生器，所述数据发生器用于在所述训练电路接收到所述目标返回数据的情况下，向所述训练电路发送目标参考数据，所述训练电路用于将所述目标返回数据与所述目标参考数据进行对比分析，并得到所述训练数据分析结果。

根据本发明提供的一种存储器训练装置，所述训练电路包括数据比对控制模块，所述数据比对控制模块用于从所述RX接收所述目标返回数据，所述数据比对控制模块还用于从所述数据发生器接收所述目标参考数据，并将所述目标返回数据与所述目标参考数据进行对比分析，并得到所述训练数据分析结果。

根据本发明提供的一种存储器训练装置，所述训练电路还包括训练计算模块，所述目标集成电路还包括延迟链电路；

所述数据比对控制模块还用于根据生成的所述训练数据分析结果，生成目标延迟链调整信号，并将所述目标延迟链调整信号发送至所述训练计算模块；

所述训练计算模块用于根据所述目标延迟链调整信号调整所述延迟链电路的目标延迟挡位，以修复所述待训练存储器的信号路径的数据。

根据本发明提供的一种存储器训练装置，所述训练电路还包括眼宽判断模块，所述眼宽判断模块用于根据所述训练数据分析结果，确定所述目标返回数据的目标眼宽，并基于所述目标眼宽，确定所述目标延迟挡位。

根据本发明提供的一种存储器训练装置，所述RX还用于在接收到所述数据比对控制模块发送的所述训练数据分析结果的情况下，向所述命令发生器发送重新训练命令，以使得所述命令发生器在接收到所述重新训练命令的情况下再次生成所述目标训练命令。

根据本发明提供的一种存储器训练装置，所述目标训练命令为读数据总线校准命令，所述训练数据分析结果包括所述目标返回数据的时钟偏移、眼宽以及抖动中的至少一项。

根据本发明提供的一种存储器训练装置，还包括高级***总线，所述高级***总线用于向所述目标集成电路发送目标总训练指令，所述目标总训练指令包括向所述待训练存储器发送的数据的形式以及初始挡位。

本发明还提供一种基于如上所述的存储器训练装置的存储器训练方法，所述方法包括：

通过命令发生器生成目标训练命令并发送至发送接口电路TX；

通过目标集成电路将所述TX接收到的目标训练命令通过数据交换接口发送至待训练存储器；

通过所述数据交换接口接收所述待训练存储器反馈的目标返回数据，并通过所述目标集成电路将所述目标返回数据发送至所述RX；

通过所述RX将接收到的所述目标返回数据发送至训练电路，并通过所述训练电路对所述目标返回数据进行对比分析，并得到训练数据分析结果。

根据本发明提供的一种存储器训练方法，所述目标集成电路还包括数据发生器，所述通过所述训练电路对所述目标返回数据进行对比分析，并得到训练数据分析结果，包括：

通过数据发生器在所述训练电路接收到所述目标返回数据的情况下，向所述训练电路发送目标参考数据；

通过所述训练电路用于将所述目标返回数据与所述目标参考数据进行对比分析，并得到所述训练数据分析结果。

本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上述任一种所述存储器训练方法方法。

本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述存储器训练方法方法。

本发明还提供一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如上述任一种所述存储器训练方法方法。

本发明提供的存储器训练装置及存储器训练方法，通过在目标集成电路中设置命令发生器以及训练电路，命令发生器生成目标训练命令并发送至待训练存储器，训练电路可以对待训练存储器所返回的数据进行对比分析，从而实现对待训练存储器所配置的参数进行分析与调整，无需利用SRAM去写入过多数据，降低了训练成本以及功耗，以实现待训练存储器的最佳性能。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的存储器训练装置的结构示意图；

图2是本发明提供的存储器训练方法的流程示意图之一；

图3是本发明提供的存储器训练方法的流程示意图之二；

图4是本发明提供的电子设备的结构示意图。

附图标记：

110：待训练存储器；120：数据交换接口；130：目标集成电路；131：发送接口电路；132：接收接口电路；133：训练电路；134：命令发生器；135：数据发生器；136：数据对比控制模块；137：训练计算模块；138：延迟链电路；139：眼宽判断模块。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合图1-图4描述本发明的存储器训练装置及存储器训练方法。

如图1所示，本发明实施例的存储器训练装置包括目标集成电路130，目标集成电路130与待训练存储器110通过数据交换接口120连接。

需要说明的是，目标集成电路130可以是基于SOC来进行设置的。目标集成电路130是一种集成电路芯片，它将多个功能模块、处理器核心、内存控制器以及输入输出接口等集成在同一个芯片上。SOC常用于移动设备、嵌入式***和物联网设备等领域，具有较高的集成度和功耗效率。通过将多个功能单元整合在一个芯片上，SOC提供了更紧凑、更高性能和更低功耗的解决方案，同时也简化了***设计和生产流程。

为实现对存储器的训练，目标集成电路130包括发送接口电路TX131、接收接口电路RX132、训练电路133以及命令发生器134。

在数据通信中，发送接口电路TX131用于将待发送的数据转换为适合传输的电信号。TX131可以具有数据编码、调制、时序控制和驱动等功能。

在数据通信中，接收接口电路132RX用于将传输过来的电信号转换为可处理的数据形式。RX132可以具有信号放大、解调、时钟恢复和数据解码等功能。

需要说明的是，在待训练存储器110的训练过程中，命令发生器134是负责生成和发送各种命令信号给待训练存储器110的电路或模块。

在本实施方式中，待训练存储器110可以是DRAM。待训练存储器110的训练过程是为了校准和调整待训练存储器110内部的参数和设置，以确保其正常运行和最佳性能。这些参数可以包括时序、电压级别、写入或读取延迟以及预充电时间等。

命令发生器134可以根据待训练存储器110规格要求，生成与训练过程相关的命令信号。这些命令信号可以包括初始化、校准、写入、读取等各种操作。在训练过程中，可以按照指定的顺序和时机发送命令信号到待训练存储器110。在此种情况下，可以先确定合适的时序和延迟，并确保命令按照正确的顺序发送。

在本实施方式中，命令发生器134用于生成此次训练对应的目标训练命令并发送至TX131，目标集成电路130将TX131接收到的目标训练命令通过数据交换接口120发送至待训练存储器110。目标训练命令为读数据总线校准命令，训练数据分析结果包括目标返回数据的时钟偏移、眼宽以及抖动中的至少一项。

可以理解的是，通过命令发生器134，可以向待训练存储器110发送具体的目标训练命令，进而执行必要的训练操作，并调整内部参数以优化性能和稳定性。

可以理解的是，命令发生器134的具体结构可以因待训练存储器110的型号、接口标准和***要求而有所差异，此处不作限制。

目标集成电路130还用于通过数据交换接口120接收待训练存储器110反馈的目标返回数据，并将目标返回数据发送至RX132。

可以理解的是，命令发生器134通过发送给待训练存储器110的目标训练命令，其中包括要读取的行地址和列地址。待训练存储器110接收到目标训练命令后，根据指定的行地址和列地址访问相应的存储单元。待训练存储器110内部电路会打开相应的行，并将该行中的数据放大并传递至输出线路。待训练存储器110将被读取的数据通过数据交换接口120返回到目标集成电路130中的RX132。

RX132用于将接收到的目标返回数据发送至训练电路133，训练电路133用于对目标返回数据进行对比分析，并得到训练数据分析结果。

需要说明的是，训练电路133中可以包含多个功能模块以实现对目标返回数据进的对比分析，进而得到训练数据分析结果，进而对待训练存储器110现有的参数如时序、电压级别、写入或读取延迟以及预充电时间等进行分析，从而便于调整相关参数，以实现待训练存储器110的最佳性能。

根据本发明实施例提供的存储器训练装置，通过在目标集成电路130中设置命令发生器134以及训练电路133，命令发生器134生成目标训练命令并发送至待训练存储器110，训练电路133可以对待训练存储器110所返回的数据进行对比分析，从而实现对待训练存储器110所配置的参数进行分析与调整，无需利用SRAM去写入过多数据，降低了训练成本以及功耗，以实现待训练存储器110的最佳性能。

在一些实施例中，目标集成电路130还包括数据发生器135，数据发生器135用于在训练电路133接收到目标返回数据的情况下，向训练电路133发送目标参考数据，训练电路133用于将目标返回数据与目标参考数据进行对比分析，并得到训练数据分析结果。

目标参考数据可以理解为Golden数据，指的是信号处理、芯片设计或软件开发等领域中的参考数据或基准数据。它们被认为是高质量的、被验证和确认的数据，可以用作性能评估、算法验证、***测试或验证设计正确性的基准。

目标参考数据是经过精心校准或验证的，可以作为准确的参照标准用于比较和评估其他数据、算法或设计的性能和有效性。在不同领域中。

举例来说，在对待训练存储器110进行训练的过程中，目标参考数据可以是通过详细测量和仿真得到的特定输入和输出数据，用于验证待训练存储器110的功能和性能。

在本实施方式中，可以通过数据发生器135在训练电路133接收到目标返回数据的情况下，向训练电路133发送目标参考数据，训练电路133再将目标返回数据与目标参考数据进行对比分析，并得到训练数据分析结果，从而实现了对待分析存储器返回数据的分析验证，进而方便地得到更加准确的训练结果。

在一些实施例中，训练电路133包括数据比对控制模块，数据比对控制模块用于从RX132接收目标返回数据，数据比对控制模块还用于从数据发生器135接收目标参考数据，并将目标返回数据与目标参考数据进行对比分析，并得到训练数据分析结果。

可以理解的是，可以专门在目标集成电路130中单独设置数据比对控制模块，数据比对控制模块可以先从RX132接收目标返回数据，数据比对控制模块再从数据发生器135接收目标参考数据，并将目标返回数据与目标参考数据进行对比分析，并得到训练数据分析结果，从而实现对对待分析存储器返回数据的分析验证，进而方便地得到更加准确的训练结果。

在一些实施例中，训练电路133还包括训练计算模块137，目标集成电路130还包括延迟链电路138。

延迟链电路138由一系列多级锁存器或电容等组成，用于产生可变的延迟量。延迟链电路138的主要作用是调整数据和控制信号的到达时间，以解决时序和延迟相关的问题。

在待训练存储器110如DRAM训练中，由于内部电路的特性和导线的传输延迟等原因，信号在芯片内部的不同路径上到达时间可能存在差异。这可能导致写入操作与读出操作之间的时序关系失衡，从而影响到DRAM性能和数据的正确性。

数据比对控制模块还用于根据生成的训练数据分析结果，生成目标延迟链调整信号，并将目标延迟链调整信号发送至训练计算模块137。

训练计算模块137用于根据目标延迟链调整信号调整延迟链电路138的目标延迟挡位，以修复待训练存储器110的信号路径的数据。

在本实施方式中，通过使用延迟链电路138，可以对相关的数据进行延迟或提前。具体来说，延迟链电路138可以调整写入和读出命令以及相应的时钟信号的到达时间，使它们与内部电路的时序要求相匹配。通过适当地配置延迟链电路138，可以实现写入和读出操作的时序校准，确保数据能够正确地写入和读出DRAM。

在一些实施例中，延迟链电路138还可以用于校正时钟偏移或调整信号的相位，以进一步优化DRAM的性能和稳定性。

在数字电路中，延迟链电路138用于引入可调的延迟来匹配信号路径的传输延迟。延迟链电路138的每个延迟单元可以引入一个固定的延迟量。而延迟挡位指的是在延迟链电路138上选择的延迟单元数量或位置，用于控制实际的延迟量。

可以理解的是，根据接收到的目标延迟链调整信号来调整延迟挡位，可以改变延迟链电路138中延迟单元的数量或位置，从而在信号路径上引入不同的延迟量。这对于时序修复、时钟对齐、数据对齐等应用非常有用。选择适当的延迟挡位可以帮助优化信号的采样窗口，提高电路的稳定性和可靠性。

在本实施方式中，训练电路133还包括眼宽判断模块139，眼宽判断模块139用于根据训练数据分析结果，确定目标返回数据的目标眼宽，并基于目标眼宽，确定目标延迟挡位。

在对待训练存储器110进行训练后，返回的数据的眼宽可以反映待训练存储器110接收端的数据采样质量。眼宽表示了时钟信号上升沿和下降沿之间的采样窗口宽度，用于衡量接收端在特定条件下能够正确识别和采样输入信号的能力。

如果返回的数据的眼宽较窄，意味着接收端无法有效地识别信号的边缘或在窄的时间范围内进行正确采样。这可能是由于信号失真、传输噪声、时钟偏移等原因导致的。较窄的眼宽可能会影响到数据的准确性和可靠性，并可能导致错误的数据解释或损失。

相反，如果返回的数据的眼宽较宽，表示接收端能够在较大的时间窗口内进行稳定且准确的采样。更宽的眼宽通常意味着更好的数据传输质量和更高的容错能力，有助于提高***的可靠性和性能。

在本实施方式中，通过观察返回数据的眼宽，可以评估待训练存储器110训练的效果以及接收端的数据采样状况，进而便于确定需要信号在延迟链电路138中所调整的挡位，以改善数据的采样质量和准确性。

在一些实施例中，RX132还用于在接收到数据比对控制模块发送的训练数据分析结果的情况下，向命令发生器134发送重新训练命令，以使得命令发生器134在接收到重新训练命令的情况下再次生成目标训练命令。

可以理解的是，数据比对控制模块在对训练数据分析结果进行分析后确定接收到的待训练存储器110返回的数据和数据发生器135发送的目标参考数据一致，则本次训练完成，各参数配置合理。若确定接收到的待训练存储器110返回的数据和数据发生器135发送的目标参考数据不一致则需要在通过延迟链电路138调整目标延迟挡位后，再让命令发生器134发送重新训练命令，以实现对待训练储存器的重新训练。

在一些实施例中，本发明实施例的存储器训练装置还包括高级***总线，高级***总线用于向目标集成电路130发送目标总训练指令，目标总训练指令包括向待训练存储器110发送的数据的形式以及初始挡位。

高级***总线(Advanced Peripheral Bus，APB)是一种用于连接处理器和外设的串行总线。它是由ARM公司设计的，用于低功耗、高效率的***中。APB总线主要用于连接芯片内部的外设，如UART、SPI、I2C等。

APB总线具有简单灵活、低功耗、低复杂度等特点。它采用了主从结构，由一个或多个主设备和多个从设备组成。主设备负责发起读写操作，而从设备则响应主设备的请求并提供相应的数据。

在集成电路中，使用APB总线可以实现外设的访问和控制。主设备通过APB总线向从设备发送读写命令和数据，以完成对外设的控制和通信。这样可以方便地扩展芯片的功能，并利用APB总线的优点实现高效率和低功耗的***设计。

在本实施方式中，可以提前在目标集成电路130中配置寄存器，进而便于高级***总线用于向目标集成电路130发送目标总训练指令，目标总训练指令包括向待训练存储器110发送的数据的形式以及初始挡位。

可以理解的是，目标集成电路130就是用verilog语言描述的用于训练存储器的装置。即在目标集成电路130中用verilog描述训练的过程以及顺序电路，例如先进行接收模式训练，接收模式需要发送的命令，可以通过verilog语言先写好。在接收模式训练结束后，结束信号作为发送模式训练的触发信号，去开始发送模式训练。因此，只需要配置少量的寄存器即可来实现例如触发信号以及模式选择信号之类的信号。

例如，RDC(Read DQ Calibration，读数据线DQ校准)是在DDR(双数据速率)或其他存储器接口中一种常见的校准过程，用于修正数据线上的信号失真和时序偏移，以确保可靠的数据读取操作。

在存储器子***中，数据线(DQ)用于传输读取和写入的数据。由于电路和信号传输的不确定性，例如布线延迟、驱动能力差异和反射等因素，会导致数据线上的信号失真和时钟偏移，从而降低读取操作的正确性和稳定性。

为了克服这些影响，可以进行RDQ校准。在采用本实施方式所提供的存储器训练装置来进行训练时，可以先由命令发生器134向待训练存储器110发送目标训练命令。待训练存储器110将根据目标训练命令，生成一系列已知数据模式，并返回给目标集成电路130。数据比对控制模块通过分析从待训练存储器110接收到的目标返回数据并与数据发生器135生成的目标参考数据进行对比，可以获得信号失真情况，包括时钟偏移、眼宽和抖动等参数，进而得到训练数据分析结果。

在此基础上，根据训练数据分析结果，再通过延迟链电路138等来调整读取时钟的相位、数据比较的阈值等参数，以最大程度地恢复和补偿数据线上的失真和偏移，从而提高数据传输的可靠性。

在RDQ训练后，可以优化数据线上信号的质量，提高存储器子***的性能和稳定性，从而确保正确读取和写入存储器中的数据。

下面对本发明提供的存储器训练方法进行描述，下文描述的存储器训练方法与上文描述的存储器训练装置可相互对应参照。如图2所示，本发明实施例的存储器训练方法基于如上述的存储器训练装置实现。本发明实施例的存储器训练方法主要包括步骤210、步骤220、步骤230和步骤240。

步骤210，通过命令发生器生成目标训练命令并发送至发送接口电路TX。

步骤220，通过目标集成电路将TX接收到的目标训练命令通过数据交换接口发送至待训练存储器。

步骤230，通过数据交换接口接收待训练存储器反馈的目标返回数据，并通过目标集成电路将目标返回数据发送至RX。

步骤240，通过RX将接收到的目标返回数据发送至训练电路，并通过训练电路对目标返回数据进行对比分析，并得到训练数据分析结果。

根据本发明实施例的存储器训练方法，通过在目标集成电路中设置命令发生器以及训练电路，命令发生器生成目标训练命令并发送至待训练存储器，训练电路可以对待训练存储器所返回的数据进行对比分析，从而实现对待训练存储器所配置的参数进行分析与调整，无需利用SRAM去写入过多数据，降低了训练成本以及功耗，以实现待训练存储器的最佳性能。

在一些实施例中，如图3所示，目标集成电路还包括数据发生器，通过训练电路对目标返回数据进行对比分析，并得到训练数据分析结果，具体包括步骤310和步骤320。

步骤310，通过数据发生器在训练电路接收到目标返回数据的情况下，向训练电路发送目标参考数据。

步骤320，通过训练电路用于将目标返回数据与目标参考数据进行对比分析，并得到训练数据分析结果。

在本实施方式中，可以通过数据发生器在训练电路接收到目标返回数据的情况下，向训练电路发送目标参考数据，训练电路再将目标返回数据与目标参考数据进行对比分析，并得到训练数据分析结果，从而实现了对待分析存储器返回数据的分析验证，进而方便地得到更加准确的训练结果。

图4示例了一种电子设备的实体结构示意图，如图4所示，该电子设备可以包括：处理器(processor)410、通信接口(Communications Interface)320、存储器(memory)330和通信总线440，其中，处理器410，通信接口420，存储器430通过通信总线440完成相互间的通信。处理器410可以调用存储器430中的逻辑指令，以执行存储器训练方法，该方法包括：通过命令发生器生成目标训练命令并发送至发送接口电路TX；通过目标集成电路将TX接收到的目标训练命令通过数据交换接口发送至待训练存储器；通过数据交换接口接收待训练存储器反馈的目标返回数据，并通过目标集成电路将目标返回数据发送至RX；通过RX将接收到的目标返回数据发送至训练电路，并通过训练电路对目标返回数据进行对比分析，并得到训练数据分析结果。

此外，上述的存储器430中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

另一方面，本发明还提供一种计算机程序产品，所述计算机程序产品包括计算机程序，计算机程序可存储在非暂态计算机可读存储介质上，所述计算机程序被处理器执行时，计算机能够执行上述各方法所提供的存储器训练方法，该方法包括：通过命令发生器生成目标训练命令并发送至发送接口电路TX；通过目标集成电路将TX接收到的目标训练命令通过数据交换接口发送至待训练存储器；通过数据交换接口接收待训练存储器反馈的目标返回数据，并通过目标集成电路将目标返回数据发送至RX；通过RX将接收到的目标返回数据发送至训练电路，并通过训练电路对目标返回数据进行对比分析，并得到训练数据分析结果。

又一方面，本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各方法提供的存储器训练方法，该方法包括：通过命令发生器生成目标训练命令并发送至发送接口电路TX；通过目标集成电路将TX接收到的目标训练命令通过数据交换接口发送至待训练存储器；通过数据交换接口接收待训练存储器反馈的目标返回数据，并通过目标集成电路将目标返回数据发送至RX；通过RX将接收到的目标返回数据发送至训练电路，并通过训练电路对目标返回数据进行对比分析，并得到训练数据分析结果。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种存储器训练装置，其特征在于，包括：

目标集成电路，所述目标集成电路与待训练存储器通过数据交换接口连接；

所述目标集成电路包括发送接口电路TX、接收接口电路RX、训练电路以及命令发生器；

所述命令发生器用于生成目标训练命令并发送至所述TX；所述目标集成电路将所述TX接收到的目标训练命令通过所述数据交换接口发送至所述待训练存储器；

所述目标集成电路还用于通过所述数据交换接口接收所述待训练存储器反馈的目标返回数据，并将所述目标返回数据发送至所述RX；

所述RX用于将接收到的所述目标返回数据发送至所述训练电路，所述训练电路用于对所述目标返回数据进行对比分析，并得到训练数据分析结果。

2.根据权利要求1所述的存储器训练装置，其特征在于，所述目标集成电路还包括数据发生器，所述数据发生器用于在所述训练电路接收到所述目标返回数据的情况下，向所述训练电路发送目标参考数据，所述训练电路用于将所述目标返回数据与所述目标参考数据进行对比分析，并得到所述训练数据分析结果。

3.根据权利要求2所述的存储器训练装置，其特征在于，所述训练电路包括数据比对控制模块，所述数据比对控制模块用于从所述RX接收所述目标返回数据，所述数据比对控制模块还用于从所述数据发生器接收所述目标参考数据，并将所述目标返回数据与所述目标参考数据进行对比分析，并得到所述训练数据分析结果。

4.根据权利要求3所述的存储器训练装置，其特征在于，所述训练电路还包括训练计算模块，所述目标集成电路还包括延迟链电路；

所述数据比对控制模块还用于根据生成的所述训练数据分析结果，生成目标延迟链调整信号，并将所述目标延迟链调整信号发送至所述训练计算模块；

所述训练计算模块用于根据所述目标延迟链调整信号调整所述延迟链电路的目标延迟挡位，以修复所述待训练存储器的信号路径的数据。

5.根据权利要求4所述的存储器训练装置，其特征在于，所述训练电路还包括眼宽判断模块，所述眼宽判断模块用于根据所述训练数据分析结果，确定所述目标返回数据的目标眼宽，并基于所述目标眼宽，确定所述目标延迟挡位。

6.根据权利要求4所述的存储器训练装置，其特征在于，所述RX还用于在接收到所述数据比对控制模块发送的所述训练数据分析结果的情况下，向所述命令发生器发送重新训练命令，以使得所述命令发生器在接收到所述重新训练命令的情况下再次生成所述目标训练命令。

7.根据权利要求1-6中任一项所述的存储器训练装置，其特征在于，所述目标训练命令为读数据总线校准命令，所述训练数据分析结果包括所述目标返回数据的时钟偏移、眼宽以及抖动中的至少一项。

8.根据权利要求1-6中任一项所述的存储器训练装置，其特征在于，还包括高级***总线，所述高级***总线用于向所述目标集成电路发送目标总训练指令，所述目标总训练指令包括向所述待训练存储器发送的数据的形式以及初始挡位。

9.一种基于权利要求2至8中任一项所述的存储器训练装置的存储器训练方法，其特征在于，所述方法包括：

通过命令发生器生成目标训练命令并发送至发送接口电路TX；

通过目标集成电路将所述TX接收到的目标训练命令通过数据交换接口发送至待训练存储器；

通过所述数据交换接口接收所述待训练存储器反馈的目标返回数据，并通过所述目标集成电路将所述目标返回数据发送至所述RX；

通过所述RX将接收到的所述目标返回数据发送至训练电路，并通过所述训练电路对所述目标返回数据进行对比分析，并得到训练数据分析结果。

10.根据权利要求9所述的存储器训练方法，其特征在于，所述目标集成电路还包括数据发生器，所述通过所述训练电路对所述目标返回数据进行对比分析，并得到训练数据分析结果，包括：

通过数据发生器在所述训练电路接收到所述目标返回数据的情况下，向所述训练电路发送目标参考数据；

通过所述训练电路用于将所述目标返回数据与所述目标参考数据进行对比分析，并得到所述训练数据分析结果。